JP5374831B2 - 複数の半導体チップおよび電子部品を備える２枚の基板を有するパワーエレクトロニックパッケージ - Google Patents

Description

本発明は、複数の半導体チップおよび電子部品を備える２枚の基板を有するパワーエレクトロニックパッケージに関する。

高性能パワー電子デバイスは、電圧、電流および電力レベルに関し長足の進歩を遂げ続けている。しかし、性能が向上するほど、電力の消費レベルがより高くなるため、電気的相互接続、冷却および機械的保全性に関して負担が増す。

パワーエレクトロニクスデバイスのパッケージングに対する従来の手法は、基板や回路基板上に実装されたディスクリートなパッケージデバイス、またはベアチップが基板上に実装されワイヤボンドによって基板に接続されるハイブリッドモジュールを使用しており、このため、従来の手法は重大な性能限界を有する。

ディスクリートパッケージは、成形プラスチック、金属密封缶または密封セラミックキャリヤとすることができ、そのパッケージはプラスチックパッケージリードフレームにワイヤボンドされる１個のパワーチップを収容する。ベアパワーチップは基板上のパッドにはんだ接着されるので、熱の経路は、これらのインタフェース、基板を経て、接着剤またはサーマルグリースを通じて冷却構造物に至る。熱的インタフェースの数や、基板およびインタフェース材料の劣った熱伝導係数は、過度に高い接合部対周囲熱抵抗の原因となるので、この構成は、デバイス動作を制限し、限界を超えて接合温度を上昇させる。これらの熱的な影響は、また、設計者に、熱拡散を増大させるためにデバイス同士を引き離すようにさせ、それにより、より大きいモジュールサイズ、増加された電気的寄生およびより高コストな組み付けの代償を伴う。

パワーＪＦＥＴ、ＭＯＳＦＥＴ、ＩＧＢＴおよびダイオードといったパワー半導体チップは、大電流を制御するためのデバイスであり、それらは大量の熱を生じる。従って、これらの半導体チップがパッケージに組み込まれる場合、十分な冷却（熱放射）を達成するように配置される。従来のパワーモジュール技術では、パッケージに組み込まれた複数の半導体チップから構成される場合、高熱伝導率セラミックで作られた絶縁基板が使用される。複数の半導体チップはこの絶縁基板に実装され、半導体チップの下側主表面に設けられた主電極が、絶縁基板上に設けられた銅厚膜とソフトソルダリングによって接続される。ＩＧＢＴチップの上側表面に設けられた主電極および制御電極は、絶縁基板に設けられた銅厚膜にワイヤボンディングによって接続される。絶縁基板は、銅で作られた熱放射ベースプレートにはんだ付けされる。このようにして、半導体チップによって発生された熱は、半導体チップの下側表面側に配設された絶縁基板を通じて放射される。

この従来の技術において、熱は半導体チップの各々の１表面から放射されるにすぎず、それゆえ熱放射性能を高めることができる程度には限界があり、さらに、パワーモジュールの構成物の大きさを縮小するには制限がある。

高い電気的性能の相互接続構造を備えつつ、熱的および機械的性能要求に取り組む先進パッケージング技術が、軍事、航空宇宙、医学および産業エレクトロニクスといった応用分野を目的としたパワーエレクトロニクスのために、将来的に必要とされている。これらの応用分野はすべて、より高い電圧、より高い電流、より大きいパワー消費およびより高速なスイッチング速度を備える半導体へ移行しつつあり、そのようなデバイスは従来のパッケージング手法による電気的、機械的および熱的能力を凌駕している。

先進パッケージング技術は、片面冷却経路を備える低性能セラミック基板上のワイヤボンドされる半導体チップ（ダイ）を、直接両面冷却金属ベース相互接続構造で取って替えるはずである。この構成の１例が電気的に絶縁された熱伝導性両面プレパッケージ構成である（特許文献１）。ハイブリッド技術は、半導体チップとの電気的接続を行なうために金属スペーサおよびワイヤボンディングを利用している。半導体チップ間の厚さの相違を吸収することができるスペーサの使用は、パワーモジュールの両面冷却のための熱伝導経路も提供する（特許文献２）。このプレパッケージ構成では、図５０に示すような、スタンプ加工リード部材、接点電極、半導体チップなどが、１対のセラミック基板部材の間に配置される。

この構成の別の例は、高信頼性銅黒鉛導体基板パワーデバイスパッケージである（非特許文献１）。このパッケージは、ＩＧＢＴおよびダイオードチップが、２枚の銅黒鉛導体基板、平坦化および相互接続のための金バンプおよびソルダバンプ、そして上面相互接続および両面熱除去のための第２の銅黒鉛層によって挟まれている構造を有する。
米国特許出願公報第２００３／０１３２５１１号 米国特許出願公報第２００３／００９０８７３号 ＩＥＥＥ第４４回年次国際信頼性物理学シンポジウム、サンホゼ、２００６、ｐ．６１３（IEEE 44th Annual international Reliability Physics Symposium, San Jose, 2006, page 613）

しかし、ワイヤボンドの固有の応力除去がなければ、両面接続構成は、電気的および熱的双方の伝導に高い伝導率を与えるものの、インタフェースにおける膨張の不一致を排除するために極めて慎重な材料選択を必要とする。伝熱層の熱膨張係数の低減は、信頼できるインタフェースを付与するだけでなく、電気絶縁層における応力の減少によって、極めて薄いＡｌＮ誘電体の使用を可能にし、熱伝達をさらに改善する。この構成において、ＩＧＢＴおよびダイオードチップの電極間の電気的接続を得るために、半導体チップは、２枚の銅黒鉛導体基板、平坦化のための金バンプおよびソルダバンプによって挟まれる。しかし、半導体チップの上側では、この上側の電極と上側絶縁基板に設けられた電極が金属バンプによって接続されるので、接続部の面積は小さい。従って、電気抵抗が大きくなり、大きい電流を得るには不利になるという問題、そして、半導体チップによって生じた熱が即座には絶縁基板に伝達されず、それゆえ熱放射性能が悪いという問題が存在する。また、このパッケージ設計は、半導体チップボンディングとともに外部接続バスボンディングを必要とする。この非対称設計レイアウトでは、全ての組付プロセスの後にパッケージにおいて均一な応力分布を達成するために制御することは困難であり、それは半導体チップへの大きな応力につながり得る。ＭＯＳゲート構造を有するＩＧＢＴおよびＭＯＳＦＥＴのような半導体チップは、それらが応力に弱いという特徴を有する。

上述の問題に鑑みて、本発明は、複数の半導体チップ及び電子部品を備える２枚の基板を有するパワーエレクトロニックパッケージの熱放射性能を向上することを目的とする。さらに、複数の半導体チップ及び電子部品へ印加される応力を低減することをも目的とする。

本発明の第１の態様によれば、パワーエレクトロニックパッケージは、第１および第２の高熱伝導率絶縁非平面基板と、第１および第２の高熱伝導率絶縁非平面基板の間に配設された複数の半導体チップおよび電子部品を含む。第１および第２の高熱伝導率絶縁非平面基板の各々は、電気絶縁体層および複数のパターン形成された電気導体層を含み、それらは交互に積み重ねられている。電気導体層は、機械的および電気的に電子部品と接続されている。第１および第２の高熱伝導率絶縁非平面基板の各々は、複数の隆起領域、すなわちポストをさらに含む。隆起領域、すなわちポストは、第１および第２の高熱伝導率絶縁非平面基板が機械的および電気的に接続されるように、はんだ層を介して相互に結合される。隆起領域、すなわちポストの数、配置、および各々の隆起領域、すなわちポストの形状は、第１および第２の高熱伝導率絶縁非平面基板の間に機械的分離をもたらすように調整される。電気導体層は、複数の電気回路が第１および第２の高熱伝導率絶縁非平面基板のうちの少なくとも一方に設けられるように、互いに分離絶縁される。

上記パッケージでは、均一な応力分布がパワーエレクトロニックパッケージにおいて得られ、従って熱放射性能が改善される。詳細には、半導体チップによって発生された熱は、半導体チップの２つの主表面から２枚の高熱伝導率絶縁非平面基板に円滑に伝達され、それによって迅速に放射される。直接両面冷却構成はさらに、パワーエレクトロニックパッケージの熱抵抗を低減する。

本発明の上記および他の目的、特徴および利点は、添付図面に関してなされる以下の詳細な説明からより明らかになる。以下、同様の番号は同様の部品を示している図面を参照しつつ、両面冷却パワーエレクトロニックパッケージの好ましい実施形態について説明する。

まず、第１の実施形態によるパワーエレクトロニックパッケージ１００を図１〜図５（ｂ）を参照して説明する。パワーエレクトロニックパッケージ１００の断面が図１に示されている（図は、半ブリッジ整流器の半分だけ、すなわち１個のトランジスタ２０および１個のダイオード３０のみを示している）。パワーエレクトロニックパッケージ１００は、２枚の高熱伝導率絶縁非平面基板１、２の間に挟まれた、例えば２個のパワー半導体トランジスタチップ２０および例えば２個のパワー半導体ダイオードチップ３０から構成されている。それらの高熱伝導率絶縁非平面基板１，２上には、上側および下側の非平面基板１、２が接触させられた時、半導体チップと接触するように金属電極７〜１０がパターン形成されている。

図２は、パワーエレクトロニックパッケージ１００の側面分解図を示している。図３(ａ)，(ｂ)，および図４（ａ），（ｂ）は、上側および下側の非平面基板１，２のレイアウトを示している。つまり、これらの高熱伝導率絶縁非平面基板１、２の内側面および外側面が各図に示されている。パワー半導体トランジスタチップ２０は、２つの主表面として上側表面２１および下側表面２２を有する。各トランジスタチップ２０の下側主表面２２には、ドレインまたはコレクタ電極２５が表面全体にわたって形成されている。トランジスタチップ２０の他方の上側主表面２１には、小さな矩形のゲート電極２４が上側主表面の選定領域に形成されており、ソースまたはエミッタ電極２３が残りの上側主表面領域に形成されている。

パワー半導体ダイオードチップ３０もまた、２つの主表面として上側表面３１および下側表面３２を有する。パワー半導体ダイオードチップ３０の下側主表面３２には、カソード電極３４が表面全体にわたって形成されている。ダイオードチップ３０の下側主表面３２にカソード電極３４が形成されている一方、ダイオードチップ３０の上側主表面３１にはアノード電極３３が形成されている。

パワーエレクトロニックパッケージ１００は、図１〜図２８を参照して説明される。上側および下側の高熱伝導率絶縁基板１、２は、非導電性セラミック基板７７および、ダイレクトボンド銅、ダイレクトボンドアルミニウムまたは活性金属ブレージングはんだ材料のいずれかによって結合された高導電性金属７〜１０から構成される。セラミック基板７７は、アルミナ、窒化アルミニウム、窒化ケイ素、炭化ケイ素またはダイヤモンド、および銅またはアルミニウム金属よりなる群から得られる材料で構成されている。上側および
下側の高熱伝導率絶縁基板１、２の各々はまた、２つの主表面として内側表面３、４および外側表面５、６を有する。上側高熱伝導率絶縁基板１の内側主表面３には、ゲート、ソースまたはエミッタ、およびアノード用の外部バス電極パターン７ａ、７ｂ、８ａ、８ｂ、９ａ、９ｂ、９ｃ、が、図３（ａ）の高熱伝導率絶縁基板１の平面図に示す通り配設されている。下側高熱伝導率絶縁基板２の内側主表面４には、図４（ａ）に示すように、ドレインまたはコレクタ、およびカソード用の外部バス電極パターン１０ａ、１０ｂが配設されている。なお、図３（ｂ）及び図４（ｂ）は、上側および下側の高熱伝導率絶縁基板１、２の外側主表面５，６のレイアウトを示しており、これら外側主表面５，６には、後述する熱交換器８０との結合のため、リッジ４３が形成されている。

高熱伝導率絶縁非平面基板１、２上のこれらの外部バス電極パターン７〜１０は、ダイレクトボンド銅、ダイレクトボンドアルミニウムまたは活性金属ブレージングはんだ材料のうちの銅またはアルミニウム材料の１ボンド・２ステップエッチングまたは２ボンド・２ステップエッチングのどちらか一方によって形成される。これらの外部バス電極パターン７〜１０に加えて、電気絶縁領域７０が上側および下側の高熱伝導率絶縁基板１、２の内側主表面３、４に配設されている。

これらの基板１、２は、電気絶縁体からなる層とパターン形成された電気導体からなる層とが交互に積層されることにより構成されており、電気導体が、機械的および電気的接続を行なうため構成部品に対して露呈されている。基板の導体領域の表面輪郭は、それらが、２枚の基板１、２間に機械的および電気的相互接続をもたらすべく、組付中に結合される多くの隆起領域、すなわちポストを有するように形作られている。例示の実施形態によっては、隆起領域はまた、構成部品と基板との間に電気的および／または機械的接続をもたらすために使用され得る。これらのボンド領域の数、配置およびジオメトリは、非平面基板１、２の機械的分離を制御する。導体層を多数の電気的に絶縁された領域に分離することにより、一方もしくは両方の基板において、電気回路が画成される。

電気的導電性を備えつつ、絶縁される領域の形状についてここで説明する。図３(ａ)〜図４（ｂ）に示す通り、上側および下側の高熱伝導率絶縁非平面基板１、２は、ほぼ矩形形状に構成されており、外部接続バスを含む。この実施形態において、例えば、半ブリッジ整流器が、２個のトランジスタ２０および２個のダイオード３０で動作するように設計されている。半導体チップ間の距離は、それがパワーエレクトロニックパッケージ１００の全体にわたる応力分布を決定するうえで大きな役割を果たす変数となる。

２個の半導体トランジスタ２０および２個の半導体ダイオードチップ３０は、下側高熱伝導率絶縁非平面基板２にはんだ４５を介してはんだ付けされている。非平面基板１、２上の半導体チップボンディング領域から遠ざかった位置に、ＤＣバスおよびフェーズアウトリードを画成する外部線接続端子（７Ａａ，７ｂ，８Ａａ，８ｂ，９Ａａ〜９ｃ、１０Ａａ，１０ｂの一部）が配置されている。パターン形成された接続バスは上側および下側の高熱伝導率絶縁非平面基板１、２上にあって、バス間の高さの違いを補償するためにいかなる外部装具も必要ないので、ゲートドライブユニット（ＧＤＵ）のような外部回路とのパワーエレクトロニックパッケージ１００の直接統合をもたらす。外部線接続端子金属７〜１０は、上側および下側の高熱伝導率絶縁非平面基板１、２のジオメトリに制限され、非平面基板１，２から突出していない。

パワーエレクトロニックパッケージ１００には、機械的安定性のために、そして半導体チップに対する応力を最小限にするために、電気的に不活性な支持ポストがモジュールの周辺に存在する。これは、特に、電気的に不活性な支持ポスト間、及び半導体チップでの圧縮結合形成の間に機械的な支持を助成するためのもので、それにより過剰な応力が高熱伝導率絶縁非平面基板１、２に蓄積するのを防ぐことができる。

図５（ａ）および図５（ｂ）に示す通り、中央のフェーズアウト位置に加えて、上側高熱伝導率絶縁基板１の領域４６および４７ならびに下側高熱伝導率絶縁基板２の領域４８および４９は、パワーエレクトロニックパッケージ１００において、機械的および電気的接続をもたらす。

図６（ａ）〜図６（ｃ）は、種々のステージにおけるパワーエレクトロニックパッケージの概略を示しており、図６（ａ）は組付前のパッケージを示し、図６（ｂ）はリフロープロセスの間のパッケージを示し、図６（ｃ）は組付後のパッケージを示している。パッケージ材料における示差熱膨張係数は、リフロープロセス後に応力を誘起する。存在する種々の応力の力は次の通りである。すなわち、組付プロセス前の弓なりとなるような出発高熱伝導性絶縁非平面基板における不均等な応力、半導体チップより大きい銅収縮のような、機械的強度のための銅−銅ボンディング領域における引張力、過剰応力が半導体チップにダメージを与えるような半導体チップへの圧縮力、そして絶縁ボンディング領域の数、位置およびそれらの距離に依存する半導体チップへの屈曲力である。パワーエレクトロニックパッケージ設計を最適化すべく、重要なパッケージパラメータを決定するために応力値が計算される。組付プロセスの熱−機械的解析を行う際に、ジオメトリの考慮は重要である。

セラミックタイル（セラミック基板）間内部の、エッチングによる輪郭形状を規定するパラメータを最適化することは、セラミックによって挟まれるように組付を行なった後に、結果として生じる残留応力を最小限にするうえで重要である。結果として生じる応力が高い場合に、影響されやすい領域は、主に半導体チップ（ダイ）側方の積層構造、相互接続ポストおよび支持ポストである。

結果として生じた応力の局所的な上昇は、検討されたモデルにおける鋭利な角部の兆候を示すものである。半導体チップの角部に沿って応力値のスパイク（急激な増大）をどの程度低減できるかを調査する試みにおいて、Ｘ−Ｙ平面で、例えば５ｍｍ角のダイについて、半径ｒ_ｄによる曲率をダイの角部に導入する。半導体のレーザー切断は、たいてい互いに直角となる垂直エッジを残すので、Ｚ方向（半導体チップの厚さ方向）での曲率は考慮されない。このダイ曲率は、図７のメッシュ３次元モデルに示される。半導体チップを下側高熱伝導率絶縁非平面基板２に取り付けた場合の、ＡｕＧｅチップ接着はんだに隣接した材料層のvon Mises応力値（ＳＥＱＶ）が、各々の半径ｒ_ｄについて抽出される。これらの結果が図８に示されている。予想通り、１５０μｍと２００μｍの曲率半径の間で観察されたＳＥＱＶの急激な減少により、指数関数的な減衰傾向が明確に見られる。

初期組付シミュレーションから分かる通り、ＡｕＧｅはんだの抗張力σ_ＵＴＳを十分に超える大きい応力が、それを挟んでいる他の層に比べて、この層の厚さの結果として生じる。外側の基板のエッチングされた銅表面には、（銅）材料の抗張力σ_ＵＴＳ近辺の応力値が生じ、ＳＥＱＶは最大値と最小値とで２７％変動する。ＳｉＣの底面は、曲率半径ｒ_ｄの変化に応じて、応力値は１２％の分布範囲での変動を呈する。ＳｉＣ底面におけるＳＥＱＶ値はすべて、ＳｉＣ材料の抗張力（ultimate tensile strength:極限引張り強さ）よりも十分に低く、半導体ダイの角部の曲率がダイ接着プロセスの間にダイ内部の力に深刻な影響を及ぼさない。

曲率半径ｒ_ｄ＝２５０μｍの場合、４ｍｍ角の相互接続ポストのボンディングのための第２のリフロープロセスの後に、その完全に弾性的な挙動に起因して大きい応力がＳｉＣダイ内部に見られ、ポスト曲率半径ｒ_ｄを変化させた時、図９に見られる通り、抗張力σ_ＵＴＳ（ＳｉＣ）の１８％だけ高い、６５３ＭＰａまで指数関数的に減衰することにより、ＳＥＱＶ値が２８％の分布範囲で変動する。これはＳｉＣの抗張力σ_ＵＴＳをわずかに上回るが、これは実際の組付では、材料の降伏応力で飽和することが予想される。ＡｕＳｎはんだを囲む他の材料において見られる応力は各自の抗張力σ_ＵＴＳの値よりもかなり高いが、それらは、すべて徐々に指数関数的に減衰しており、図１０（ａ）〜図１０（ｅ）に示すような円形の相互接続ポスト（ｒ_ｄを無限大“∞”にする）が、上側高熱伝導率絶縁非平面基板１における残留応力を最善に最小限にするであろうことを示している。

ダイ近辺から離れて、発明者らはフェーズアウトポストのジオメトリを調べる。ここで、発明者らはＡｕＳｎ相互接続はんだ層について対称である構造を検討する。その際、フェーズアウトポストの曲率を、完全に方形の２ｍｍ角のポスト構造に始まり、ｒ_ｏｕｔ＝１ｍｍの完全に円形のものまで変化させる。（第２のリフロープロセスと同様の）ＡｕＳｎはんだのリフロー後、モデルに結果的に生じた最大応力が各々のｒ_ｏｕｔについて抽出され、図１１に示されている。

ＡｕＳｎはんだ層には、予想されたように、高い弾性応力値が生じている、銅ポストにおけるvon Mises応力は、正方形から円形のフェーズアウトポストに移行した場合に３７％の減少を示している。ポスト構造において見られる著しく低い応力値は、ＡｕＳｎリフロープロセスがフェーズアウトポスト近辺の両方の基板上のエッチングされた内側銅層に対してほとんど影響を及ぼさないということを示している。逆に、前節で見られたように、このはんだ付けプロセスは、半導体チップ近辺の相互接続ポストにおいて、結果的に生じる応力に対してはるかに深刻な影響を及ぼす。

モデルにおいて、Ｘ−Ｙ平面の曲率に加えて、Ｚ方向においても、曲率半径がフェーズアウトポスト構造に導入される（半径は、相互接続ポストの高さのおよそ半分）。このような曲率を付けることにより、エッチングされた非平面基板の実際の内側表面に最善に近似させることができる。完全な円形フェーズアウトポストの場合、はんだリフロー後の残留応力を抽出すると、図１２（ａ）〜図１２（ｄ）に示されるように、１１７ＭＰａから８４ＭＰａへと３０％の改善が見られた。図にも示されているが、メッシュモデルが解析において使用された。

このパワーエレクトロニックパッケージ設計において、フェーズアウトポストは、図１３（ａ）および１３（ｂ）に示されるように、それぞれの基板の内側の銅層上における、例えば３００μｍの銅ブロックから構成されるエッチングされた輪郭形状を有する。しかし、支持ポストを見ると、エッチングはセラミック層まで下方に進んでおり、それにより例えば高さ５００μｍの電気絶縁ポストを生成している。ポスト構造のジオメトリのこのわずかな変化は、組付後に残る残留応力と密接な関連がある。この解析において使用されたメッシュモデルもまた図１３（ａ）および図１３（ｂ）に示されている。このモデルは、Ｘ−Ｙ平面およびＺ方向での曲率をともに組み込んでいる。

発明者らは、図に示されたポスト凹部距離Ｘ_ｒｅｃを変化させた場合の効果を調べた。全てのポスト凹部距離Ｘ_ｒｅｃについて、ＡｕＳｎポスト接着はんだリフローから生じる銅層およびセラミック層におけるvon Mises応力が抽出され、それらのvon Mises応力が、図１４に示されている。グラフから、上記構造において得られた応力値がそれぞれの材料の極限引張り強さσ_ＵＴＳを十分に下回っていることは明らかである。加えて、銅層およびアルミナ層に関して見られる傾向は互いに逆であり、ポスト凹部距離Ｘ_ｒｅｃの増加に伴って、アルミナ層の最大von Mises応力σ（Ａｌ_２Ｏ_３）が減少するのに対し、銅層の最大von Mises応力σ（Ｃｕ）は増大している。過度に大きい凹部は、銅層の塑性変形をもたらし、それにより支持ポスト構造にジオメトリ上の制約を課す。抗張力σ_ＵＴＳ（Ａｌ_２Ｏ_３）よりも十分に低い領域において、指数関数的な減少傾向がアルミナ層において見られるので、ポスト凹部距離Ｘ_ｒｅｃをできる限り小さい設計値に保つことにより、組付後の層における残留応力の蓄積に起因する銅のいずれの塑性変形をも防ぐことができる。

基板１、２上のポスト構造の間隔は、解析されるべき、もう１つの重要な問題である。過剰なノード数のために、この解析では２次元モデルが使用され、その１例が図１５（ａ）および図１５（ｂ）に示されている。これらのモデルは、両方とも基板の内側にあるポスト（高さ３００μｍ）による構造物および、セラミック層まで５００μｍ分エッチングされた電気的に絶縁されたポストによる構造物を組み入れている。

ＡｕＳｎはんだリフロープロセスによる解析は、ポスト間隔Ｘ_ｐ＝９．５ｍｍを有する最初の構造について図１６に示す通り、前述の解析のように、はんだ層に関して対称ではない応力分布を明らかにしている。

電気絶縁のための銅の完全なエッチダウンによる、上側基板１の内部銅層の分離は、その下にあるセラミックにおいて局所的な応力上昇につながる、９０°の角部を銅層に残す。これらの層の各々の最大von Mises応力値が、各々のポスト間隔Ｘ_ｐについて抽出される。応力値が各材料の抗張力σ_ＵＴＳを十分に下回っていることはグラフから明らかであるが、ほとんどの材料層について見られる指数関数的な増加傾向は、ポスト間の間隔が大きな値に増加するに従って、大きな応力を生じさせる結果をもたらす。しかし、上側および下側基板１、２におけるアルミナは、セラミックの表面での銅エッチングの性質ゆえにポスト間隔に対して異なる反応を示す。ポスト間隔を増大させることは上側基板のアルミナにおける圧縮応力を軽減し、それにより層において見られる応力を低減する。この傾向は図１６において見られる。

ダイ接着およびポスト接着はんだ付けプロセスが、周囲の層に生じる残留応力に関してどの程度の影響を有するかを判断するために、それぞれのはんだリフロープロセスの間におけるダイ接着およびポスト接着はんだの厚さｔ_ｄ、ｔ_ｐを変化させた。ダイ接着はんだの厚さｔ_ｄについて調べる際に、組付プロセスはリフロープロセス後に停止され、ポスト接着はんだの厚さｔ_ｐを変化させた場合における、両方のはんだリフロープロセスがシミュレートされた（この場合、ダイ接着はんだの厚さｔ_ｄは１００μｍで一定に保たれた）。これらのパラメータは、図１７のセラミックサンドイッチ構造の断面略図に示されている。ダイ接着はんだの厚さｔ_ｄを変化させた時に得られる、抽出された最大von Mises応力は、下側基板の銅層および半導体チップに関して図１８に示されている。両方の材料は、それぞれの抗張力σ_ＵＴＳ値を十分に下回っており、ダイ接着はんだの厚さｔ_ｄが増加するにつれて指数関数的に減少する力を受ける。はんだ厚さｔ_ｄは、これらの周囲の層に影響を及ぼす一方で、はんだ材料自体において抽出された応力値は、それ自身の降伏応力を超えており、従って現実には塑性変形のために飽和するはずである。しかし、完全に弾性的な変形に特有な高応力が観察される。

ダイ接着はんだの厚さｔ_ｄを一定に保ちつつ、ポスト接着はんだの厚さｔ_ｐを変化させた場合、類似の指数関数的な減少傾向が、ｔ_ｐが無限大“∞”に近づくにつれて、図１９の抽出された応力値のグラフにおいて見られる。２つのはんだ層が半導体チップの両側にあるので、半導体チップ（ダイ）において生じる応力は材料の降伏応力を超えて飽和するであろうと予想される。これは、調査したすべてのＡｕＳｎはんだ厚さｔ_ｐで見られる、抽出された高いvon Mises応力において明らかである。上側基板１の銅層およびＡｕＳｎポスト相互接続はんだ層における応力は、それぞれの抗張力σ_ＵＴＳ値の許容範囲内にあるが、より厚いはんだを使用することは、セラミックサンドイッチパッケージの種々の層において見られる残留応力を最小限にするであろう。

種々のセラミック厚さｔ_ｃｅｒａで種々のタイプの基板から抽出されるアルミナセラミックにおける最大von Mises応力が、熱サイクルの２つの極限温度に関して、図２０のグラフに示されている。グラフによって強調された傾向から、より厚いセラミック層は、その両側の内部銅層の剪断力および圧縮力に耐えることができるはずであるので、アルミナ層において見られる応力を低減する。加えて、従来の凹部非形成構造における応力が厚い基板よりも低くなり、実験的に観察される寿命の延長の根拠となることがわかる。

前節において、半導体チップは十分に塑性変形範囲にある応力を受けるので、ここでの解析が完全に弾性材料モデルを含むことから、抽出されたvon Mises応力値が、図表に見られる通り抗張力σ_ＵＴＳ（半導体材料）を十分に超えることが予想される。同様に、半導体チップの周囲のＡｕＧｅおよびＡｕＳｎはんだ層内部のＦＥＡ要素の高アスペクト比および、その要素およびそれらの定義ノード内部の集積点の結果的に得られる近接性のために、それぞれの材料の抗張力σ_ＵＴＳ値を上回る応力が観察される。

電気的に不活性な支持ポストの数および形状もまた、それがパワーエレクトロニックパッケージ１００全体にわたる応力分布を決定するうえで役割を果たすパラメータとなる。考慮される支持ポストを伴うレイアウトの３つのバリエーションが考えられ、９本および５本の支持ポストの位置構成が提案される。中央ポストは、フェーズアウト端子に接続されており、同一寸法を有する。図１０（ａ）〜１０（ｃ）は、中央フェーズアウトポストを含む、採用可能な９本（Ｐ１）および５本（Ｐ２）、（Ｐ３）のポスト位置構成を示している。

これらの電気絶縁ポスト領域のボンディングには、完全なリフロープロセス後に短絡を生じる原因となり得るはんだ４５のオーバフローを防止するためにはんだストッパ層５０を用いることが考慮されている。例えば４００μｍ（平均位置Ｑ_ｓ（ｘ，ｙ）±２００μｍ）の有限線厚さを有するソルダレジスト層が、ポスト上にスクリーン印刷される。ポスト上へのはんだ４５ペーストのスクリーン印刷は、図２１に図示の通り例えば２００μｍの許容差を有するステンシルを必要とする。ソルダレジストはまた、半導体チップとの電気接続に使用されるパターン形成電極にも適用することができる。半導体チップに関して、製造プロセスにより、デバイスパッドでの十分なポリアミドコーティングが保証され、それによりはんだストッパ層を冗長化することができる。

高熱伝導率絶縁非平面基板１、２の製造は、例えばダイレクトボンド銅のエッチングによって行われる。各ステップに必要とされる種々の層は、プロセスフローとともに示されている。シングルまたはダブルボンディングプロセスのどちらかを伴うダブルエッチング技法が、図２２（ａ）〜２２（ｇ）に示されるように、非平面基板１、２の製造に使用される。ダブルボンド・ダブルエッチングプロセスにおいて、出発材料は、例えば薄い銅（２００μｍ）がその両側に結合されている例えば３００μｍ厚のセラミックである（図２２（ａ）のステップ１）。まず、その薄い銅の、マスクによって特定される領域がエッチングされ（図２２（ｂ）のステップ２）、その後、３００μｍの厚い銅が、エッチングされた薄い銅の表面上に結合される（図２２（ｃ）のステップ３）。この厚い銅をエッチングすることにより、最終的なパターン形成されたダイレクトボンド銅基板を得ることができる（図２２（ｄ）のステップ４）。

シングルボンド技法では、５００μｍの厚い銅がまず最初にセラミック上に結合され（図２２（ｅ）のステップ１）、その後、２つのエッチングプロセスが実行されて、要求通りにエッチングされたダイレクトボンド銅基板が得られる（図２２（ｆ）及び図２２（ｇ）のステップ２および３）。

ダブルボンド・ダブルエッチングプロセスは、エッチングされた部分の横方向の広がりｌ_ｓに関して良好に制御（例えば１００μｍないし２５０μｍの範囲内）することができるが、ダブルエッチングは最初の２００μｍ銅層のオーバエッチングをもたらす。シングルボンド・ダブルエッチングプロセスは、かなり平滑な銅表面を残す。

半導体チップおよび熱交換器ユニットのボンディングを伴うパワーエレクトロニックパッケージ１００の種々の組付段階もまた、図２３に示されている。２枚の高熱伝導性絶縁基板１、２は、２個の半導体トランジスタチップ２０および２個のダイオードチップ３０が２枚の高熱伝導率絶縁基板１、２の間に挟まれるように向かい合わせにされる。この結果、上側高熱伝導率絶縁基板１のパターン形成された電極パターン７ａ、７ｂ、８ａ、８ｂ、９ａ、９ｂ、９ｃと、トランジスタチップ２０の制御ゲート電極２４、ソースまたはエミッタ電極２３、および、ダイオードチップ３０のアノード電極３３とがはんだ材料４５および／またははんだストッパ層５０を介して積層配置され、また、下側高熱伝導率絶縁基板２側の電極パターン１０ａ，１０ｂと、トランジスタチップ２０のドレインまたはコレクタ電極２５及びダイオードチップ３０のカソード電極３４とがはんだ材料４５および／またははんだストッパ層５０を介して積層配置される。

その後、上述の接触部分を加熱板または加熱炉などで加熱することにより、リフローソルダリングを実行する。高熱伝導率絶縁基板１、２間の間隙は、電気的に不活性なボンディングポスト７０によって均一に制御され、例えば約０．３ｍｍ〜５ｍｍである出発銅金属の厚さの値のほぼ倍の値となる。このようなサンドイッチパッケージの間隙は、リフロープロセス後のはんだ４５の厚さも考慮している。

このパワーエレクトロニックパッケージ１００では、ボンド領域（支持ポスト７０など）が非平面基板１、２の機械的分離を制御するので、２枚の高熱伝導率絶縁非平面基板１、２の間にスペーサを挿入する必要はまったくない。高熱伝導率絶縁基板１、２の電極パターンに半導体チップをはんだ付けする際に、はんだ付け材料は電極パターンのボンディング部分にスクリーン印刷されるか、または、はんだ付け材料の箔を半導体チップの電極と電極パターンのボンディング部分との間に挟むようにしても良い。

この実施形態において、全ての半導体チップは、最初のはんだ付け作業において下側高熱伝導率絶縁基板２にはんだ付けされる（例えばＡｕＧｅなどの高融点はんだ４５）。その後、上側高熱伝導率絶縁基板１が一体に合わせられ、第２のはんだ付け作業が行われる（例えばＡｕＳｎなどの低融点はんだ４５）。あるいは、この組立プロセスは、例えばＡｇＳｎなどの同一融点はんだ４５による過渡液相（transient liquid phase）プロセスを用いて、半導体チップを高熱伝導率絶縁基板１、２間に挟んで単一のはんだ付け作業において実行することもできる。第２のはんだ付け作業では、はんだ付け作業において使用されるはんだ４５の量を制御することができるので、大形バンプのはんだ４５を使用することができる。

主要な電極パッドの場合、いくつかの大形はんだバンプを単一のバンプの代わりに、半導体チップ上に形成することができる。これらのバンプの材料としては、例えばＡｕＧｅおよびＡｕＳｎなどの金系はんだ４５が好ましい。高熱伝導性絶縁非平面基板１、２のパターン形成された電極上で、はんだ４５の厚さを制御するために、はんだストッパレジスト５０もまた、リフロープロセス後のはんだ４５の量を制御するために使用することができる。上述のボンディングが実行された後、例えばエポキシ樹脂やシリコーン樹脂などの絶縁樹脂が、２枚の高熱伝導率絶縁基板１、２の間に充填され、特定の温度まで低下されることによって硬化させられる。間隙を充填する封入材料は、強電界が作用した時に結果的に空気破壊につながる、構造物におけるエアポケットを除去するものである。代替として、ポリイミド絶縁シートを、図２４に示す通り組付プロセスにおいて２枚の高伝導性絶縁非平面基板１，２間に挿入することができる。

この実施形態によれば、半導体チップが２枚の高熱伝導率絶縁基板１、２によって挟まれ、半導体トランジスタチップ２０およびダイオードチップ３０の電極および高熱伝導率絶縁基板１、２の電極パターンがはんだ付け（例えばＡｕＳｎおよびＡｕＧｅはんだ付け）によって結合されてパワーエレクトロニックパッケージ１００を作る。半導体チップによって生じる熱は、半導体チップの上側表面および下側表面から高熱伝導率絶縁基板１、２に円滑に伝達され、それによって迅速に放射される。

２枚の高熱伝導性絶縁非平面基板１、２の外側表面は、熱交換器８０との結合を改善するために、リッジ４３を形成するように段階的にエッチングされている。熱交換器８０は、その底面に溝がフライス加工されている。露出した銅の外端付近で隆起した熱交換器８０の周辺部（リッジ構造物）をエッチングすることにより、熱交換器８０本体が適位置に確実に着座できる。熱交換器ユニットは、図２３に示す通り、同じ絶縁樹脂を用いて、または低温はんだ４５を用いてシールされる。

外部バス接続端子は、高熱伝導率絶縁基板１、２の電極パターンに設けられている。セラミック底部のレーザーセラミックアブレーションまたはセラミック切断により、完全な組付後に電気的接続バスを露出させることができる。従って、外部線との接続用の別個の端子を設け、これらの端子を電極パターンに接続する作業を不要とすることが可能である。詳細には、外部線接続端子のうち、主ＤＣバス端子（主電源端子）は同じ方向に延在して設けられ、ゲートドライバユニットのための制御電極端子は主電極端子と反対方向に延在して設けられる。この構成により、制御線および電力線を離しておくことが容易になるので、電磁気干渉ノイズに対して耐性の有る構造となる。加えて、そのような電極レイアウト設計は、パワーエレクトロニックパッケージ１００の浮遊インダクタンスを低減するうえで効果的である。

パワーエレクトロニックパッケージ１００は、ハーフブリッジの出力段を収容している。それは、各々が同じ定格の各自のリカバリダイオード３０を備える、直列に接続された２個の半導体トランジスタ２０から構成される。上述のようにして製造されたパワーエレクトロニックパッケージ１００の電気回路図が図２５に示されている。さらに、パワーエレクトロニックパッケージ１００における半導体チップのレイアウトが図に示されている。図２５に示す通り、第１のトランジスタ２０ａのドレインまたはコレクタ電極は正のＤＣバス端子に接続されており、第２のトランジスタ２０ｂのソースまたはエミッタ電極は負のＤＣバス端子に接続されており、そして第１及び第２のトランジスタ２０ａ，２０ｂのゲートは、ゲートドライブユニット端子Ｓ_ＤＡ，Ｓ_ＤＢに接続されている。同様に、第１のダイオード３０ａの端子は、それぞれの極性を備える第１のトランジスタ２０ａのドレインまたはコレクタおよびソースまたはエミッタと接続されている。第２のダイオード３０ｂの端子は、それぞれの極性を備える第２のトランジスタ２０ｂのドレインまたはコレクタおよびソースまたはエミッタと接続されている。第２のトランジスタ２０ｂのドレインまたはコレクタは第１のトランジスタ２０ａのソースまたはエミッタと接続されている。

中央ボンディング領域は、フェーズアウト信号を付与するために上側および下側のＤＣバス端子を接続している。そのような構成は、説明したハーフブリッジ回路から、複数の半導体チップをボンディングすることによって完全な三相インバータ回路に拡張することができる。

図２６、図２７および図２８を参照して、パワーモジュール、ＤＣリンクキャパシタボードおよびゲートドライバユニットを冷却するために、熱交換器ユニットの全ての側面を利用するパワーインバータシステムについて説明する。図２６はインバータシステムの分解図を示す。パワーエレクトロニックパッケージ１００は、図２５に示したハーフブリッジ回路を３個有し、それらが完全な三相インバータモジュールを構成する。このインバータシステムでは、下部熱交換器の第１の側面がパワーエレクトロニックパッケージ１００を挟みつけ、ハーフブリッジ回路のための個々のゲートドライバユニットが他方側を挟みつける。他方、上部熱交換器の第１の側面がパワーエレクトロニックパッケージ１００を挟みつけ、ハーフブリッジ回路のための個々のＤＣリンクキャパシタボードが他方側を挟みつけても良い。そのような構造が、高い動作温度でのインバータシステムの動作を可能にする。図２７および図２８は、上部側および底部側からのパワーインバータシステムの立体図を示す。

第２の実施形態によるパワーエレクトロニックパッケージが、図２９（ａ）〜図３０（ｂ）を参照して説明される。このパッケージと図１〜２８に示されたパッケージとの相違を、以下に説明する。

図２９（ｅ）及び２９（ｆ）、図３０（ａ）及び３０（ｂ）は、上側および下側の高熱伝導率絶縁基板１，２の平面図および底面図を示している。また、図２９（ａ）〜２９（ｄ）に示すように、同じチップ上の大小両方の半導体デバイスに対応するために、共通電極ポストレイアウトが考慮され（Ｄ１およびＤ２）、それによりそれらは両方のジオメトリの半導体トランジスタ２０のボンディング電極パッドと位置合わせされている。パターン形成された電極ボンディング領域の大きさは、半導体トランジスタ２０のボンディング電極パッドの大きさよりも実質的にわずかに小さく設定され、パターン形成された電極の突出高さは外部接続バスよりも高く設定される。薄いといった特徴を有するゲート電極の角部の曲率が、できる限り多くの９０°コーナを排除するために大きくされている。

これらの図に示す通り、上側および下側の高熱伝導率絶縁非平面基板１、２はほぼ矩形形状に構成されており、全ての外部接続バスは上側高熱伝導率絶縁基板１にある。上側高熱伝導率絶縁基板１は、下側高熱伝導率絶縁基板２に比べてサイズが大きい。それぞれ２つの主表面を有する半導体トランジスタ２０およびダイオードチップ３０が、２枚の高熱伝導率絶縁基板１、２の間に挟まれている。第１の半導体トランジスタ２０ａおよび第１のダイオード３０ａならびに第２の半導体トランジスタ２０ｂおよび第２のダイオードチップ３０ｂは、下側高熱伝導率絶縁非平面基板２にはんだ付けされている。残りの構成は、第１の実施形態と同じである。この種の構成によっても、パワーエレクトロニックパッケージ１００内部での熱の発生および剪断応力分布を改善することが可能である。

第３の実施形態によるパワーエレクトロニックパッケージが、図３１〜図３３（ｂ）を参照して説明される。このパッケージと図１〜２８に図示されたパッケージとの相違を、以下に述べる。

図３１に示す通り、２枚の高熱伝導性絶縁非平面基板１、２の各外側表面は、熱交換器８０との改善された結合のためにエッチングされていない。この実施形態は、サンドイッチ構造の両面を冷却するために一体化された熱交換器８０を使用することはもちろん、一体化されない熱交換器８０を使用することができる自由も提供する。２枚の高熱伝導性絶縁非平面基板１、２の平坦な外側表面は、熱放射性能を改善するために、間に熱的構成部品を使用する閉鎖形マイクロチャネル熱交換器８０ユニットの使用に適している。しかし、これはパワーエレクトロニックパッケージ１００のより大きな熱抵抗につながるが、この構成は、熱交換器８０ユニットのダイレクトボンディングがないためにサンドイッチ構造における全体の応力を緩和できる。また、この構造は、空冷熱交換器８０ユニットに実装することもできる。残りの構成部分は、第１の実施形態と同じである。この種の構成によっても、パワーエレクトロニックパッケージ１００内部での熱の発生および剪断応力分布を改善することが可能である。

図３２（ａ）〜図３３（ｂ）は、上側および下側の高熱伝導率絶縁基板１，２の平面図および底面図を図示している。これらの図に示す通り、上側および下側の高熱伝導率絶縁非平面基板１、２はほぼ矩形形状に構成されており、全ての外部接続バスは上側高熱伝導率絶縁基板１にある。上側高熱伝導率絶縁基板１は、下側高熱伝導率絶縁基板２に比べてサイズが大きい。第１の半導体トランジスタチップ２０ａおよび第１のダイオードチップ３０ａならびに第２の半導体トランジスタチップ２０ｂおよび第２のダイオードチップ３０ｂは、下側高熱伝導率絶縁非平面基板２にはんだ付けされている。

第４の実施形態によるパワーエレクトロニックパッケージを、図３４〜図３６（ｂ）を参照して説明する。このパッケージと図１〜２８に図示されたパッケージとの相違を、以下に述べる。

図３４に示す通り、半導体チップは、上下両方の高熱伝導性絶縁非平面基板１、２に対称的な様態で実装される。互いに上下逆にされたそれぞれの２つの主表面を有する半導体トランジスタチップ２０およびダイオードチップ３０が、２枚の高熱伝導率絶縁基板１、２の間に挟まれている。詳細には、第１のトランジスタチップ２０ａおよび第１のダイオードチップ３０ａは上側高熱伝導率絶縁基板１にはんだ付けされ、第２のトランジスタ２０ｂおよび第２のダイオードチップ３０ｂは下側高熱伝導率絶縁基板２にはんだ付けされ、それらは互いに上下逆の関係にある。その他の構成部分は、第１の実施形態と同じである。この種の構成によっても、パワーエレクトロニックパッケージ１００内部での熱の発生および剪断応力分布を改善することが可能である。

図３５（ａ）〜図３６（ｂ）は、上側および下側の高熱伝導率絶縁基板１，２の平面図および底面図を図示している。これらの図に示す通り、上側および下側の高熱伝導率絶縁非平面基板１、２はほぼ矩形形状に構成されており、全ての外部接続バスは上側高熱伝導率絶縁基板１にある。上側高熱伝導率絶縁基板１は、下側高熱伝導率絶縁基板２に比べてサイズが大きい。第１の半導体トランジスタチップ２０ａおよび第１のダイオードチップ３０ａならびに第２の半導体トランジスタチップ２０ｂおよび第２のダイオードチップ３０ｂは、それぞれ、上側および下側の高熱伝導率絶縁非平面基板１、２にはんだ付けされている。

第５の実施形態によるパワーエレクトロニックパッケージを、図３７〜図３９（ｂ）を参照して説明する。このパッケージと図１〜２８に図示されたパッケージとの相違を、以下に述べる。

図３７に示す通り、２枚の高熱伝導性絶縁非平面基板１、２の各外側表面は、熱交換器８０との改善された結合のためにエッチングされていない。この実施形態は、サンドイッチ構造の両面を冷却するために、一体化された熱交換器８０を使用することはもちろん、一体化されない熱交換器８０を使用することができる自由も提供する。２枚の高熱伝導性絶縁非平面基板１、２の各々の平坦な外側表面は、熱放射性能を改善するために間に熱的構成部品を使用する閉鎖形マイクロチャネル熱交換器８０ユニットの使用に適している。これはパワーエレクトロニックパッケージ１００のより大きな熱抵抗につながるが、この構成は、熱交換器８０ユニットのダイレクトボンディングがないためにサンドイッチ構造における全体の応力を緩和できる。また、この構造は、空冷熱交換器８０ユニットに実装することもできる。残りの構成部分は、第４の実施形態と同じである。この種の構成によっても、パワーエレクトロニックパッケージ１００内部での熱の発生および剪断応力分布を改善することが可能である。

図３８（ａ）〜図３９（ｂ）は、上側および下側の高熱伝導率絶縁基板１，２の平面図および底面図を図示している。これらの図に示す通り、上側および下側の高熱伝導率絶縁非平面基板１、２はほぼ矩形形状に構成されており、全ての外部接続バスは上側高熱伝導率絶縁基板１にある。上側高熱伝導率絶縁基板１は、下側高熱伝導率絶縁基板２に比べてサイズが大きい。第１の半導体トランジスタチップ２０ａおよび第１のダイオードチップ３０ａならびに第２の半導体トランジスタチップ２０ｂおよび第２のダイオードチップ３０ｂは、それぞれ、上側および下側の高熱伝導率絶縁非平面基板１、２にはんだ付けされている。

第６の実施形態によるパワーエレクトロニックパッケージを、図４０〜図４５（ｂ）を参照して説明する。このパッケージと図１〜２８に図示されたパッケージとの相違を、以下に述べる。

ハーフブリッジ整流器が動作する間、上側基板１の銅リードの電位は、下側基板２の銅リードの電位よりも低い。この結果、２枚のセラミックタイル（セラミック基板）間のキャビティに強い電界が発生する。そのキャビティでは、図４０に示すように、等しく間隔が空けられた電位線が基板と平行となる。半導体チップの端部において、これらの電位線は、（終端構造のために）空乏領域内から空気キャビティ内へと外方に曲がる。上側基板上のエッチングされた銅ポストの高さは、半導体チップの厚さと同様、例えば約３００μｍである。上側および下側の基板間の６００μｍの分離距離は結果として、電位線がエアキャビティにおいて再分布するので、半導体チップの端部からの電位線のさらなる屈曲をもたらす。この電界は、レーザー切断後の半導体チップ端部（ダイエッジ）の粗さによってさらに強められる。図らずもこれは、半導体の端部における電位集中につながり、それにより、その領域における強電界の印加のためにチップ端部での半導体の早期ブレークダウンをもたらし得る。

図４１に示すように、厚い銅板へのエッチングされたウインドウを導入することにより、端部でのブレークダウンを防止することで、この問題に対処すべく試みられている。この場合、エッチングされていない銅層は例えば厚さ５００μｍであるが、ウインドウのベース（底部）の銅の厚さは例えば２００μｍである。しかし、これらの井戸状のくぼみ（凹部）が半導体チップの周辺に沿って強電界を有効に防止するためには、半導体チップと井戸状くぼみの内側面との間隔が約１０μｍのオーダであることが求められる。しかし、これは、チップ接着プロセスのアラインメント精度に加え、エッチングプロセスの間に関与する公差のために、物理的に不可能である。実際には、井戸状のくぼみは、今日の技術のエッチングプロセスに起因して、使用されているチップよりも例えば４５０μｍ大きく設計されている。これはチップ端部での局所的な強電界を緩和する効果が乏しいかもしれないが、機械的な観点からは、井戸状くぼみの構造は、より厚いＣｕ層によりセラミックサンドイッチ構造により大きな安定性を付与することが期待できる。上下両方の基板上のより厚い銅層は、別のパッケージバリエーションも提供する。

さらに、前述のシミュレーション結果は、銅層の厚さが上側基板に極めて密接な関係を有することが明らかであることを示唆している。この場合、５００μｍの銅層を有する基板は、外側及び内側の銅層およびセラミック層において、非常に低い残留応力を示す。より厚い銅層は、上側基板上の内側銅層における残留応力をおよそ４０％低減し、その降伏応力点よりも低く弾性変形の領域に移す。上側基板におけるセラミック層応力もまた、応力値で３３％の減少を示す。下側基板の応力値は、それが半導体チップおよびチップ接着はんだの近傍の材料の応力値の飽和によってマスクされてしまうので、ほとんど改善を示さない。

図４２に示すように、下側高熱伝導性絶縁非平面基板２の内側表面はエッチングされ、その結果、内側表面には、１つ以上の凹部、すなわち井戸状くぼみが存在し、それらの内部に部品が配置される。そのような構成は、上側熱伝導性絶縁非平面基板１に比べて下側熱伝導性絶縁非平面基板２の厚さをより厚くさせる。図４３はパワーエレクトロニックパッケージの分解図を示し、図４４（ａ）〜図４５（ｂ）は上側および下側の高熱伝導率絶縁基板１，２の平面図および底面図を示している。これらの図に示すように、上側および下側の高熱伝導率絶縁非平面基板１、２はほぼ矩形形状に構成されており、全ての外部接続バスは上側高熱伝導率絶縁基板１にある。上側高熱伝導率絶縁基板１は、下側高熱伝導率絶縁基板２に比べてサイズが大きい。２個の半導体トランジスタチップ２０および２個の半導体ダイオードチップ３０は、下側高熱伝導率絶縁非平面基板２にはんだ付けされている。残りの構成は、第１の実施形態と同じである。

第７の実施形態によるパワーエレクトロニックパッケージを、図４６〜図４８（ｂ）を参照して説明する。このパッケージと図４０〜４５（ｂ）に示されたパッケージとの相違を、以下に述べる。

この実施形態では、図４６に示すように、下側高熱伝導性絶縁非平面基板２の内側表面がエッチングされ、その結果、内側表面には、１つ以上の凹部、すなわち井戸状くぼみが存在し、それらの内部に部品が配置される。また、上側高熱伝導性絶縁非平面基板１の外側表面の銅層は、下側基板２の外側表面の銅層の厚さと一致している。これにより、上側および下側の熱伝導性絶縁非平面基板１、２、が第６の実施形態に比べてより厚い銅厚さを有する。図４７（ａ）〜図４８（ｂ）は、上側および下側の高熱伝導率絶縁基板１、２の平面図および底面図を図示している。これらの図に示すように、上側および下側の高熱伝導率絶縁非平面基板１、２はほぼ矩形形状に構成されており、全ての外部接続バスは上側高熱伝導率絶縁基板１にある。上側高熱伝導率絶縁基板１は、下側高熱伝導率絶縁基板２に比べてサイズが大きい。２個の半導体トランジスタ２０および２個の半導体ダイオードチップ３０が下側高熱伝導率絶縁非平面基板２にはんだ付けされている。残りの構成部分は、第１の実施形態と同じである。

第８の実施形態によるパワーエレクトロニックパッケージを図４９（ａ）および図４９（ｂ）を参照して説明する。これらのパッケージと図１〜２８に図示されたパッケージとの相違を、以下に述べる。

図４９（ａ），（ｂ）に示すように、この実施形態では、半導体チップは、上側および下側の高熱伝導性絶縁非平面基板１、２に対称的な様態で実装される。互いに関して上下逆にされたそれぞれの２つの主表面を有する半導体トランジスタチップ２０およびダイオードチップ３０が、２枚の高熱伝導率絶縁基板１、２の間に挟まれる。詳細には、第１のトランジスタチップ２０ａおよび第１のダイオードチップ３０ａは上側高熱伝導率絶縁基板１にはんだ付けされ、第２のトランジスタチップ２０ｂおよび第２ダイオードチップ３０ｂは下側高熱伝導率絶縁基板２にはんだ付けされ、それらは互いに上下逆の関係にある。なお、第１のトランジスタチップ２０ａ及び第１のダイオードチップ３０ａ並びに第２のトランジスタチップ２０ｂ及び第２のダイオードチップ３０ｂは、それぞれ、上側および下側の高熱伝導性絶縁非平面基板１、２の銅層に形成された井戸状くぼみ内に配置されている。残りの構成部分は、第７の実施形態と同じである。この種の構成によっても、パワーエレクトロニックパッケージ１００内部での熱の発生および剪断応力分布を改善することが可能である。

図４９（ａ）および図４９（ｂ）は、第２のトランジスタチップ２０ｂ及び第２のダイオードチップ３０ｂが下側の高熱伝導性絶縁非平面基板２の銅層に配置された部位における断面図、および第１のトランジスタチップ２０ａ及び第１のダイオードチップ３０ａが上側の高熱伝導性絶縁非平面基板１の銅層に配置された部位における断面図をそれぞれ示している。これらの図に示されているように、上側および下側の高熱伝導率絶縁非平面基板１、２はほぼ矩形形状に構成されており、すべての外部接続バスは上側高熱伝導率絶縁基板１にある。

本開示は、概して、複数の電子部品を備える２枚の基板を有するパワーエレクトロニックパッケージに関する。詳細には、パッケージは１つ以上の半導体チップ（ダイ）および他の同様に造形された電子部品を含み、それらは２枚の高熱伝導率絶縁非平面基板の間に実装される。独自の非平面基板が、大面積接続ポストとして機能し、従来の金属バンプに比べて低い電気的および熱的抵抗を実現する。これらの非平面基板は、電気絶縁体層およびパターン形成された電気導体層が交互に積みかさねられて構成され、電気導体層は機械的および電気的接続のため構成部品に露呈されている。基板の導体領域の表面輪郭は、それらが、２枚の基板間に機械的および電気的相互接続をもたらすべく、組付中に結合される多くの隆起領域、すなわちポストを有するように形作られている。これらのボンド領域の数、配置およびジオメトリは、非平面基板の機械的分離を制御する。導体層を多数の電気的に絶縁された領域に分離することにより、一方もしくは両方の基板において、電気回路が画成される。

詳細には、完全な組付プロセス後に、圧力型接点を備えるパワーエレクトロニックパッケージにおいて均一な応力分布が得られ、それは半導体チップの応力を低減し、また直接両面冷却構造において改善した熱放射性能を実現する。２枚の高熱伝導率絶縁非平面基板が、ワイヤボンドを排除するために使用される。半導体チップの有効表面上でのワイヤに代替される固体銅相互接続ポストは、優れた電気的経路だけでなく、半導体チップの２つの主表面からの優れた熱冷却経路も同様に付与する。そのようなパワーエレクトロニックパッケージは、熱が発生するチップの領域に熱冷却構造が接続されているので、著しく低い半導体チップ接合温度を実現することができる。

両面冷却パワーエレクトロニックパッケージは、特に、極端な高温熱サイクルのもとで延長した寿命が要求される電子モジュールにおいて、極めて有用であるとわかった。パワーエレクトロニックパッケージ構造は、デバイスから外部パッドにいずれのボンドワイヤも含まないので、接合部の数を劇的に低減し、より良好な信頼性につながるとともに構造内での寄生インダクタンスおよび抵抗を減少させることができる。

本開示のパワーエレクトロニックパッケージによれば、半導体チップが２枚の高熱伝導率絶縁非平面基板の間に挟まれ、半導体チップの電極および高熱伝導率絶縁非平面基板の電極パターンが直接結合され、それによってワイヤボンドの必要性を排除する。半導体チップによって生じた熱は、半導体チップの２つの主表面から２枚の高熱伝導率絶縁非平面基板に円滑に伝達され、それによって迅速に放射される。直接両面冷却構造はさらに、パワーエレクトロニックパッケージの熱抵抗を低減する。

本開示の別の態様によれば、互いに関して上下逆にされた２つの主表面を有する相対的に低い熱膨張係数を有する１つ以上の半導体ダイおよび他の同様に造形された電子部品が、２枚の高熱伝導率絶縁非平面基板の間に実装される。基板は、電気絶縁体層およびパターン形成された電気導体層が交互に積層されることによって構成され、電気導体層は機械的および電気的接続のため構成部品に露呈されている。基板の導体領域の表面輪郭に関して、一方または両方の基板の銅層に１つ以上の凹部、すなわち井戸状くぼみが存在し、それらの内部に部品が配置されるように形作られる。ボンド領域は、表面プロファイルによってか、または領域選択的ボンディングプロセスの適用によって定義され得る。これらのボンド領域の数、配置およびジオメトリは、非平面基板の機械的分離を制御する。ボンディングプロセスは２枚の基板間の機械的および電気的相互接続を可能にし、多くの電気絶縁領域への導体層の分離は、電気回路が一方または両方の基板上で画成されることを可能にする。また、サンドイッチ構造の組付温度は最大動作温度よりも高く、それにより、冷却時に、残留圧縮応力が構成部品に残されることになる。

本開示の別の態様によれば、互いに関して上下逆にされた２つの主表面を有する１つ以上の半導体ダイおよび他の同様に造形された電子部品が、２枚の高熱伝導率絶縁非平面基板の間に実装される。パワーエレクトロニックパッケージは、隆起した表面輪郭を備える第１の非平面基板を、本開示の前述の２つの態様と同様に凹部を有する第２の非平面基板と組み合わせる。ボンド領域（結合領域）は、表面プロファイリングによってか、または領域選択的ボンディングプロセスの適用によって画成され得る。これらのボンド領域の数、配置およびジオメトリは、非平面基板の機械的分離を制御する。ボンド領域のジオメトリは、ボンディング中に圧縮力を選択的に適用することにより、ボンディング後に構成部品に残留圧縮応力を残すように設定される。また、ボンディングプロセスは２枚の基板間の機械的および電気的相互接続を可能にし、多くの電気絶縁領域への導体層の分離は、電気回路が一方または両方の基板上で画成されることを可能にする。

本開示の別の態様によれば、２つの主表面を有する１つ以上の半導体ダイおよび他の同様に造形された電子部品が、２枚の高熱伝導率絶縁非平面基板の間に実装される。パワーエレクトロニックパッケージは、隆起または陥没したどちらかの表面輪郭を有する第１の基板を第２の基板と組み合わせており、第２の基板において、構成部品に露呈されるパターン形成された導体層は、隆起または陥没した表面輪郭を備えない平坦面となっている。ボンド領域は、表面プロファイリングによってか、または領域選択的ボンディングプロセスの適用によって定義され得る。これらのボン領域の数、配置およびジオメトリは、非平面基板の機械的分離を制御する。ボンド領域のジオメトリは、ボンディング中の圧縮力を選択的に適用することにより、ボンディング後の構成部品に残留圧縮応力を残すように設定される。また、ボンディングプロセスは２枚の基板間の機械的および電気的相互接続を可能にし、多くの電気絶縁領域への導体層の分離は、電気回路が一方または両方の基板上で画成されることを可能にする。

さらに、高熱伝導率絶縁非平面基板は、非導電性セラミック基板および、ダイレクトボンド銅、ダイレクトボンドアルミニウムまたは活性金属ブレージングはんだ材料のいずれかによって結合された高導電性金属から構成される。また、非導電性セラミック基板は、アルミナ、窒化アルミニウム、窒化ケイ素、炭化ケイ素またはダイヤモンド、および銅またはアルミニウム金属よりなる群から得られる材料より構成される。この場合、非導電性セラミック基板の熱膨張係数が半導体チップのそれに近いので、半導体チップと電極パターンとの間で作用する熱応力を低減することが可能である。さらに、高熱伝導率絶縁非平面基板の非ボンド領域の高さは、ボン領域のそれよりも小さく、２枚の高熱伝導率絶縁非平面基板の間に封入のための十分な間隙を与える。例えばシリコーンゴムよりなる封入材料が、強電界が関与した時に空気破壊につながる、構造物におけるエアポケットの数を最小限にするために、その間隙に注入される。代替として、ポリイミドシートが間隙に挿入されて電気的破壊を防ぐようにしても良い。さらに、代替として、パワーエレクトロニックパッケージは、高熱伝導率絶縁非平面基板の内側表面の間に配置された絶縁ポリアミド層を含み、当該ポリアミド層によって、半導体チップおよび他の同様に造形された電子部品を包み込んで、外部電気接続との間の電気絶縁を図るようにしても良い。

また、上述した各例において、パワー半導体トランジスタチップ２０には、接合形電界効果トランジスタ（ＪＦＥＴ）、ＭＯＳ形電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲート形バイポーラトランジスタ（ＩＧＢＴ）、ワイドバンドギャップ半導体トランジスタ、ＳｉＣトランジスタなどのパワー半導体トランジスタを採用することができる。さらに、パワー半導体ダイオードチップ３０には、接合ダイオード、ショットキーバリヤダイオードなどのパワー半導体ダイオードを採用することができる。これらのパワー素子は、高密度かつ大電流を流すことが可能であり、その発熱量も大きいため、上記各例に示した構造により、放熱を図ることが好ましい。

本発明の好ましい実施形態に関して説明したが、本発明はそれらの好ましい実施形態および構成物に限定されるものではないことを理解すべきである。本発明は種々の修正および等価な構成を包括するように意図されている。加えて、種々の組合せおよび構成が好適であるが、より多数の、より少数のまたは単一の要素だけを含む他の組合せおよび構成もまた本発明の主旨および範囲の内にある。

パワーエレクトロニックパッケージを示す断面図である。 パワーエレクトロニックパッケージを示す分解図である。 （ａ）、（ｂ）は、それぞれ、パッケージにおける上側高熱伝導率絶縁非平面基板の平面図および底面図である。 （ａ）、（ｂ）は、それぞれ、パッケージにおける下側高熱伝導率絶縁非平面基板の平面図および底面図である。 （ａ）、（ｂ）は、それぞれ、機械的および電気的接続を示す上側および下側の高熱伝導率絶縁非平面基板の平面図である。 （ａ）〜（ｃ）は、種々のステージにおけるパワーエレクトロニックパッケージの概略を示す断面図であり、（ａ）は組付前のパッケージを示し、（ｂ）はリフロープロセスの間のパッケージを示し、（ｃ）は組付後のパッケージを示している。 パワーエレクトロニックパッケージにおける半導体チップおよび接続ポスト領域のメッシュ３次元画像の拡大図である。 半導体チップ（ダイ）のコーナ半径がリフロープロセス後の下側非平面基板の銅層およびはんだ材料（ＡｕＧｅ）の全応力値に及ぼす影響の計算結果を示すグラフである。 相互接続ポストの曲率の増加に伴う、リフロープロセス後の種々の材料層における応力変動の計算結果を示すグラフである。 （ａ）〜（ｃ）は、中央フェーズアウトポストを含む９本（Ｐ１）および５本（Ｐ２）、（Ｐ３）ポスト位置構成を示す平面図であり、（ｅ）、（ｄ）は、提案されたポスト曲率（Ｇ１）および（Ｇ２）を示す平面図である。 フェーズアウトポストの曲率の増加が、上側非平面基板の銅表面および相互接続はんだ材料層の残留応力に及ぼす影響の計算結果を示すグラフである。 Ｚ方向（半導体チップの厚さ方向）において、フェーズアウトポスト構造に曲率が導入された場合に、銅層における残留応力が３０％減少したことを示す、エッチングされた垂直方向の輪郭形状を有するものと有しないものとの、計算されたフェーズアウトポスト解析を示す図である。 （ａ）は、セラミックサンドイッチ構造におけるフェーズアウトポストおよび支持ポスト構造を示す断面略図であり、（ｂ）は、主凹部輪郭形状のメッシュ３次元モデルを示す図である。 組付られたセラミックサンドイッチ構造での、支持ポスト構造の銅層およびセラミック層において観察される計算された残留応力を示すグラフである。 （ａ）は、ポストとポストとの分離の概略を示す平面図であり、（ｂ）は、セラミックサンドイッチ構造内部の残留応力に対する支持ポスト間の間隔パラメータの影響を調べるために使用されるメッシュ２次元モデルを示す図である。 ポスト分離間隔を変化させた場合の、パッケージアセンブリのそれぞれの層において見られる最大応力値の計算結果を示すグラフである。 ＡｕＧｅダイ接着はんだおよびＡｕＳｎ相互接続ポスト接着はんだを示すセラミックサンドイッチアセンブリを示す略断面図である。 リフロープロセス後の、ダイ接着はんだの厚さを変化させることによって得られる、応力値の計算結果を示すグラフである。 リフロープロセス後の、ポスト相互接続はんだの厚さを変化させることによって得られる、応力値の計算結果を示すグラフである。 −６０および２００℃で使用される熱サイクル温度の極値で示されたパワーエレクトロニックパッケージの薄いおよび厚い銅層において得られた計算された最大応力を示すグラフである。 ソルダレジストのための提案されたレイアウトを示す断面略図である。 （ａ）〜（ｄ）は、非平面基板の製造に使用されるダブルボンディングプロセスを伴うダブルエッチング技法を示す断面図であり、（ｅ）〜（ｇ）は、非平面基板の製造に使用されるシングルボンディングプロセスを伴うダブルエッチング技法を示す断面図である。 熱交換器ユニットを含む組付プロセスにおけるパッケージの分解図である。 ポリイミド絶縁シートを用いた組立プロセスにおけるパワーエレクトロニックパッケージを示す分解図である。 パワーエレクトロニックパッケージの電気回路を示す回路図である。 サンドイッチパワーモジュール、ＤＣリンクキャパシタボードおよびドライバユニットから構成されるパワーインバータシステムの分解図であり、それらの全部は一体化された密封熱交換器ユニットによって冷却される。 上側からのパワーインバータシステムの斜視図である。 底側からのパワーインバータシステムの斜視図である。 （ａ）〜（ｄ）は、共通の電極ポストレイアウトによる同一チップ上の大小の半導体デバイスを示す平面図および底面図であり、（ｅ）及び（ｆ）は、異なるサイズの半導体デバイスに適応できる別の上側高熱伝導率絶縁基板の平面図および底面図である。 （ａ）、（ｂ）は、さらに別の上側高熱伝導率絶縁基板の平面図および底面図である。 別のパワーエレクトロニックパッケージを示す断面図である。 （ａ）、（ｂ）は、上側高熱伝導率絶縁基板の平面図および底面図である。 （ａ）、（ｂ）は、下側高熱伝導率絶縁基板の平面図および底面図である。 さらに別のパワーエレクトロニックパッケージを示す断面図である。 （ａ）、（ｂ）は、上側高熱伝導率絶縁基板の平面図および底面図である。 （ａ）、（ｂ）は、下側高熱伝導率絶縁基板の平面図および底面図である。 別のパワーエレクトロニックパッケージを示す断面図である。 （ａ）、（ｂ）は、上側高熱伝導率絶縁基板の平面図および底面図である。 （ａ）、（ｂ）は、下側高熱伝導率絶縁基板の平面図および底面図である。 半導体チップの端部における電位線の集中を示す断面図である。 半導体チップの端部における電位線の集中の低減を示す断面図である。 別のパワーエレクトロニックパッケージを示す断面図である。 パワーエレクトロニックパッケージを示す分解図である。 （ａ）、（ｂ）は、上側高熱伝導率絶縁基板の平面図および底面図である。 （ａ）、（ｂ）は、下側高熱伝導率絶縁基板の平面図および底面図である。 別のパワーエレクトロニックパッケージを示す断面図である。 （ａ）、（ｂ）は、上側高熱伝導率絶縁基板の平面図および底面図である。 （ａ）、（ｂ）は、下側高熱伝導率絶縁基板の平面図および底面図である。 （ａ）、（ｂ）は、パワーエレクトロニックパッケージを示す断面図である。 電気的絶縁・熱伝導性両面プレパッケージＩＣ構成部品を示す分解図であり、加工リード部材、接点電極、半導体チップなどが従来技術に従って１対のセラミック基板部材の間に配置されている。

符号の説明

１００ パワーエレクトロニックパッケージ
１ 上側高熱伝導率絶縁非平面基板
２ 下側高熱伝導率絶縁非平面基板
３、４ 内側表面
５、６ 外側表面
７〜１０ 金属電極
２０ 半導体トランジスタチップ（ダイ）
２３ ソースまたはコレクタ電極
２４ ゲート電極
２５ ドレインまたはエミッタ電極
３０ 半導体ダイオードチップ（ダイ）
３３ アノード電極
３４ カソード電極
４３ リッジ
４５ はんだ
７０ 電気絶縁領域
７７ 非伝導性セラミック基板
８０ 熱交換器

Claims (29)

1. 第１および第２の高熱伝導率絶縁非平面基板と、
   前記第１および第２の高熱伝導率絶縁非平面基板の間に配置される、複数の半導体チップ及び電子部品とを備え、
   前記第１および第２の高熱伝導率絶縁非平面基板の各々は、電気絶縁体層および複数のパターン形成された電気導体層を含み、それらは交互に積み重ねられており、
   前記電気導体層は、機械的および電気的に前記半導体チップおよび前記電子部品と接続され、
   前記第１および第２の高熱伝導率絶縁非平面基板の各々は、さらに、複数の隆起領域、すなわちポストを含み、当該隆起領域、すなわちポストは、前記第１および第２の高熱伝導率絶縁非平面基板が機械的および電気的に接続されるように、はんだ層を介して相互に結合され、
   前記隆起領域、すなわちポストの数、配置、および各々の隆起領域、すなわちポストの形状は、前記第１および第２の高熱伝導率絶縁非平面基板の間に機械的分離をもたらすように調整され、
   前記電気導体層は、複数の電気回路が前記第１および第２の高熱伝導率絶縁非平面基板のうちの少なくとも一方に設けられるように、互いに分離絶縁されることを特徴とするパワーエレクトロニックパッケージ。
2. 前記第１および第２の高熱伝導率絶縁非平面基板の一方は、複数の凹部を含み、当該複数の凹部は、前記第１および第２の高熱伝導率絶縁非平面基板の一方の所定領域に配置され、その所定領域には、前記半導体チップまたは電子部品が搭載され、
   前記第１および第２の高熱伝導率絶縁非平面基板は、複数の結合領域によって、機械的および電気的に結合され、前記隆起領域、すなわちポストが、その結合領域を提供することを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
3. 前記第１の高熱伝導率絶縁非平面基板は、いずれの凹部も有していない平坦な表面を備えることを特徴とする請求項２に記載のパワーエレクトロニックパッケージ。
4. 前記隆起領域、すなわちポストは、前記第１および第２の高熱伝導率絶縁非平面基板間において、複数の結合領域を提供し、それら複数の結合領域は、前記第１および第２の高熱伝導率絶縁非平面基板の少なくとも一方と、外部の電気回路とが結合可能な配列を有することを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
5. 各々の半導体チップは、第１および第２の主電極を有し、
   前記第１の主電極は、前記半導体チップの第１の主表面に配置され、
   前記第２の主電極は、前記半導体チップの第２の主表面に配置され、
   前記第２の主表面は、前記第１の主表面と対向していることを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
6. 前記第１および第２の高熱伝導率絶縁非平面基板の各々は、第１及び第２の外部表面を有し、
   前記第１の外部表面は、前記半導体チップの一つの電極と、前記電子部品の一つの電極との接続に供され、前記第１の外部表面が、両サイドにおける電気的接続のための複数の外部バスを提供することを特徴とする請求項５に記載のパワーエレクトロニックパッケージ。
7. 前記半導体チップは、半導体トランジスタチップを含み、
   前記電子部品は、ダイオードチップを含み、
   前記外部バスは、前記半導体トランジスタチップの第１の主電極と、前記ダイオードチップの第１の主電極との間の接続のための第１の外部バスを含むことを特徴とする請求項６に記載のパワーエレクトロニックパッケージ。
8. 前記外部バスは、前記トランジスタチップの第２の主電極と、前記ダイオードチップの第２の主電極との間の接続のための第２の外部バスをさらに含むことを特徴とする請求項７に記載のパワーエレクトロニックパッケージ。
9. 前記半導体チップ及び前記電子部品は、前記第１および第２の高熱伝導率絶縁非平面基板の第１の外部表面の間に挟まれることを特徴とする請求項６に記載のパワーエレクトロニックパッケージ。
10. 前記結合領域は、複数の電気的に不活性なボンド領域を含み、前記電気的に不活性なボンド領域の数、前記電気的に不活性なボンド領域の配列、及び電気的に不活性なボンド領域の各々の形状が、前記第１および第２の高熱伝導率絶縁非平面基板の機械的分離をもたらすように調整されることを特徴とする請求項２に記載のパワーエレクトロニックパッケージ。
11. 前記第１および第２の高熱伝導率絶縁非平面基板の各々は、非結合領域を含み、この非結合領域は、前記結合領域の高さよりも低い高さを有することを特徴とする請求項２に記載のパワーエレクトロニックパッケージ。
12. 前記半導体チップの一つの電極、前記電子部品の一つの電極、及び前記外部バスは、はんだ付け可能な電気導通材料を用いて接合されることを特徴とする請求項６に記載のパワーエレクトロニックパッケージ。
13. 前記第１および第２の高熱伝導率絶縁非平面基板は、挟持部分の絶縁樹脂を介して接続されており、当該絶縁樹脂は、エポキシ樹脂またはシリコーン樹脂であって、前記半導体チップを覆うとともに、前記第１および第２の高熱伝導率絶縁非平面基板の前記外部バス間を電気的に絶縁するものであることを特徴とする請求項６に記載のパワーエレクトロニックパッケージ。
14. 前記第１および第２の高熱伝導率絶縁非平面基板は、挟持部分の絶縁ポリアミド層を介して接続されており、当該絶縁ポリアミド層は、前記半導体チップと前記電子部品を覆うとともに、前記第１および第２の高熱伝導率絶縁非平面基板の前記外部バス間を電気的に絶縁するものであることを特徴とする請求項６に記載のパワーエレクトロニックパッケージ。
15. 前記第１および第２の高熱伝導率絶縁非平面基板の各々は、非導電性セラミック基板と、高導電性金属部材とを有し、前記第１および第２の高熱伝導率絶縁非平面基板の高導電性金属部材は、ダイレクトボンディング銅、ダイレクトボンディングアルミニウムまたは活性金属ブレージングはんだ材料によって前記基板に結合されたものであることを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
16. 非導電性セラミック基板は、２種の材料からなり、１つは、アルミナ、窒化アルミニウム、窒化ケイ素、炭化ケイ素及びダイヤモンドのいずれかであり、他の１つは、銅またはアルミニウムであることを特徴とする請求項１５に記載のパワーエレクトロニックパッケージ。
17. 前記第１および第２の高熱伝導率絶縁非平面基板の各々は、銅またはアルミニウムを含むことを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
18. 前記外部バスは、前記第１および第２の高熱伝導率絶縁非平面基板の各々に配設されるものであり、銅もしくはアルミニウムを使用した、１ボンド・２ステップエッチング法によって形成されえるものであることを特徴とする請求項６に記載のパワーエレクトロニックパッケージ。
19. 前記外部バスは、前記第１および第２の高熱伝導率絶縁非平面基板の各々に配設されるものであり、銅もしくはアルミニウムを使用した、２ボンド・２ステップエッチング法によって形成されえるものであることを特徴とする請求項６に記載のパワーエレクトロニックパッケージ。
20. 前記半導体チップは、縦型の接合形電界効果トランジスタ（ＪＦＥＴ）を含むことを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
21. 前記半導体チップは、縦型のＭＯＳ形電界効果トランジスタ（ＭＯＳＦＥＴ）を含むことを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
22. 前記半導体チップは、縦型の絶縁ゲート形バイポーラトランジスタ（ＩＧＢＴ）を含むことを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
23. 前記半導体チップは、縦型の接合ダイオードを含むことを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
24. 前記半導体チップは、縦型のショットキーバリヤダイオードを含むことを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
25. 前記半導体チップは、縦型のワイドバンドギャップ半導体トランジスタを含み、前記電子部品はダイオードチップを含むことを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
26. 前記半導体チップは、縦型のＳｉＣトランジスタを含み、前記電子部品はダイオードチップを含むことを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
27. 最大動作温度よりも高いプロセス温度の下で形成されることにより、残留圧縮応力が前記電子部品において減少されることを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
28. 前記第１の高熱伝導率絶縁非平面基板に装着された第１の熱交換器と、
    前記第２の高熱伝導率絶縁非平面基板に装着された第２の熱交換器とをさらに備え、
    前記第１及び第２の熱交換器は、互いに並列に配置され、
    前記熱交換器の各々は、第１および第２表面を有し、前記第１の熱交換器の第１表面は、前記第１の高熱伝導率絶縁非平面基板に接触し、前記第２の熱交換器の第１表面は、前記第２の高熱伝導率絶縁非平面基板に接触することを特徴とする請求項１に記載のパワーエレクトロニックパッケージ。
29. 前記第１の熱交換器の第２表面に取り付けられるＤＣリンクキャパシタボードと、
    前記第２の熱交換器の第２表面に取り付けられるゲートドライバユニットとを備え、
    前記ＤＣリンクキャパシタボードと前記ゲートドライバユニットとが、冷却インバーターシステムを提供し、各々の熱交換器のすべての表面が冷却のために利用されることを特徴とする請求項２８に記載のパワーエレクトロニックパッケージ。

Images