JP5376311B2 - 半導体装置および電子機器 - Google Patents

Description

本発明は、半導体装置および電子機器に関し、特に、電力増幅を行なう半導体装置および電子機器に関する。

オーディオ機器のスピーカ駆動用パワーアンプとして、高効率で電力増幅を行なうことが可能なＤ級アンプが広く用いられている。

たとえば、特開２００９−７１５６２号公報（特許文献１）には、以下のような構成が開示されている。すなわち、アナログ入力信号を増幅して第１アナログ出力信号を生成する入力増幅回路と、第１アナログ出力信号の位相を反転して第２アナログ出力信号を生成する位相反転回路とを備えるＢＴＬ（Balanced Transformer Less）形式の増幅装置である。位相反転回路は、所定の制御信号に応じて、その正転出力／反転出力が切り替えられるものであり、増幅装置の起動時には、正転出力から緩やかに反転出力となるように、逆に、増幅装置の停止時には、反転出力から緩やかに正転出力となるように、その出力形式が切り替えられる。

また、国際公開第２００６−１３２２０２号公報（特許文献２）には、以下のような構成が開示されている。すなわち、オーディオ信号増幅回路は、Ｄ級アンプと、アナログオーディオ信号と上記Ｄ級アンプの出力信号が入力され、アクティブの状態において、上記Ｄ級アンプの出力信号のデューティ比が上記アナログオーディオ信号で規定されるデューティ比に近づくようにアナログ電圧を生成する積分器と、上記積分器から出力されるアナログ電圧をパルス幅変調信号に変換するパルス幅変調器と、上記パルス幅変調信号に基づき、上記Ｄ級アンプを駆動するドライバ回路と、上記パルス幅変調器から上記Ｄ級アンプへ至る経路上に設けられ、アクティブの状態において上記Ｄ級アンプを強制的にオフする第１ミュート回路と、アクティブの状態において上記積分器から出力されるアナログ電圧を、所定の固定電位に固定する電圧固定回路と、上記Ｄ級アンプの出力信号の高周波成分を除去するフィルタと、上記フィルタの出力端子と接地間に設けられ、アクティブの状態において上記フィルタの出力端子を接地する第２ミュート回路と、上記積分器、上記第１ミュート回路、上記電圧固定回路、上記第２ミュート回路をそれぞれ制御するミュート制御部とを備える。

また、米国特許第７２６２６５８号公報（特許文献３）には、以下のような構成が開示されている。すなわち、ＰＷＭ信号に基づいて、スイッチング出力段すなわち直列接続された２つのトランジスタをスイッチングさせることにより電力増幅を行なう。

特開２００６−２１１６３０号公報 国際公開第２００６−１３２２０２号公報 米国特許第７２６２６５８号公報

ところで、上記のようなスイッチング出力段を用いる構成では、スイッチング出力段の電源が不安定である場合、電源リプルによってノイズおよび歪みが発生し、出力特性が劣化してしまう。また、ＤＣ−ＤＣコンバータを用いてスイッチング出力段の電源を安定化させることが考えられるが、製造コストが増大してしまう。

特許文献１および２に記載の構成では、アナログ信号を入力するためにアナログ増幅回路およびアナログフィルタ等の回路が必要となり、また、ＰＷＭ信号を生成するために発振回路等が必要となる。

特許文献３に記載の構成では、２つの差動増幅器およびこれらの周辺回路が必要となる。また、信号遅延が大きくなるため、高周波における出力特性が劣化してしまう。

この発明は、上述の課題を解決するためになされたもので、その目的は、簡易な構成で出力特性を向上させることが可能な半導体装置および電子機器を提供することである。

上記課題を解決するために、本発明のある局面に係わる半導体装置は、出力すべき電力値を示すパルス信号に基づいて電力を出力するための半導体装置であって、上記電力を出力するための直列接続された複数のパワー半導体素子と、上記パルス信号と上記複数のパワー半導体素子の出力信号とを積分し、次数が１である積分器と、上記積分器の積分結果に基づいて、上記複数のパワー半導体素子をスイッチングさせるための駆動信号を生成するための駆動信号生成部とを備える。

好ましくは、上記半導体装置は、上記複数のパワー半導体素子として第１のパワー半導体素子および第２のパワー半導体素子を備え、上記積分器は、上記パルス信号と上記第１のパワー半導体素子および上記第２のパワー半導体素子の接続ノードにおける電圧とを積分する。

好ましくは、上記積分器は、上記パルス信号が与えられる入力ノードに結合された第１入力端子と、第２入力端子と、出力端子とを有する差動増幅器と、上記差動増幅器の出力端子と上記差動増幅器の第１入力端子との間に接続されたキャパシタと、上記入力ノードと上記差動増幅器の第１入力端子との間に接続され、抵抗値を変更可能な抵抗部とを含み、上記半導体装置は、さらに、上記複数のパワー半導体素子の接続ノードと上記差動増幅器の第１入力端子との間に接続された抵抗を備える。

上記課題を解決するために、本発明のある局面に係わる電子機器は、負荷と、出力すべき電力値を示すパルス信号に基づいて上記負荷へ電力を出力するための半導体装置とを備え、上記半導体装置は、上記電力を出力するための直列接続された複数のパワー半導体素子と、上記パルス信号と上記複数のパワー半導体素子の出力信号とを積分し、次数が１である積分器と、上記積分器の積分結果に基づいて、上記複数のパワー半導体素子をスイッチングさせるための駆動信号を生成するための駆動信号生成部とを含む。

本発明によれば、簡易な構成で出力特性を向上させることができる。

本発明の実施の形態に係る電子機器の構成を示す図である。 本発明の実施の形態に係る基準電圧生成回路の構成を示す回路図である。 本発明の実施の形態に係る電力増幅器の入出力信号を示す波形図である。 本発明の実施の形態に係る電力増幅器の動作を示す波形図である。

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

図１は、本発明の実施の形態に係る電子機器の構成を示す図である。
図１を参照して、電子機器２０１は、たとえばオーディオ機器であり、半導体装置１０１と、コイルＬ１，Ｌ２と、キャパシタＣ２〜Ｃ４と、負荷抵抗ＲＬとを備える。半導体装置１０１は、端子Ｔ１〜Ｔ４と、電力増幅器５１，５２とを含む。電力増幅器５１は、インバータ１と、積分器３１と、抵抗Ｒ２と、駆動信号生成部３２と、パワー半導体素子７，８とを含む。積分器３１は、差動増幅器２と、抵抗部ＲＵ１と、キャパシタＣ１とを含む。抵抗部ＲＵ１は、スイッチＳＷ１と、抵抗Ｒ１Ａ，Ｒ１Ｂとを含む。駆動信号生成部３２は、コンパレータ３と、タイミング制御部４と、ハイサイドドライバ５と、ローサイドドライバ６とを含む。電力増幅器５２は、インバータ１１と、積分器３３と、抵抗Ｒ１２と、駆動信号生成部３４と、パワー半導体素子１７，１８とを含む。積分器３３は、差動増幅器１２と、抵抗部ＲＵ１１と、キャパシタＣ１１とを含む。抵抗部ＲＵ１１は、スイッチＳＷ１１と、抵抗Ｒ１１Ａ，Ｒ１１Ｂとを含む。駆動信号生成部３４は、コンパレータ１３と、タイミング制御部１４と、ハイサイドドライバ１５と、ローサイドドライバ１６とを含む。

半導体装置１０１は、たとえば、テレビジョン装置、ミニコンポ、アミューズメント機器、警報器および構内放送システムにおけるスピーカを駆動するためのパワーアンプに好適である。

電力増幅器５１は、端子Ｔ１を介して受けたオーディオ信号ＡＵＤに基づいてパワー半導体素子７および８をスイッチングさせることにより、端子Ｔ３から電力すなわち交流電圧を出力する。電力増幅器５２は、端子Ｔ２を介して受けたオーディオ信号ＡＵＤＮに基づいてパワー半導体素子１７および１８をスイッチングさせることにより、端子Ｔ４から電力すなわち交流電圧を出力する。オーディオ信号ＡＵＤおよびオーディオ信号ＡＵＤＮは、出力すべき電力値を示すパルス信号であり、たとえばＰＷＭ（Pulse Width Modulation）信号である。なお、オーディオ信号ＡＵＤおよびオーディオ信号ＡＵＤＮは、ＰＤＭ（Pulse Density Modulation）信号またはＰＦＭ（Pulse Frequency Modulation）信号であってもよい。また、オーディオ信号ＡＵＤおよびオーディオ信号ＡＵＤＮは、電源電圧ＶＤＤレベルをＨレベル（論理ハイレベル）とし、接地電圧ＶＳＳレベルをＬレベル（論理ローレベル）とするパルス信号である。

端子Ｔ３から出力された交流電圧は、コイルＬ１およびキャパシタＣ２によって平滑化されて負荷抵抗ＲＬに供給される。端子Ｔ４から出力された交流電圧は、コイルＬ２およびキャパシタＣ３によって平滑化されて負荷抵抗ＲＬに供給される。

端子Ｔ３から出力された交流電圧と端子Ｔ４から出力された交流電圧とは位相が１８０度異なることから、負荷抵抗ＲＬに供給される交流電圧の振幅は、これらの交流電圧の２倍となる。

電力増幅器５１において、差動増幅器２は、抵抗Ｒ１Ｂの第１端、キャパシタＣ１の第１端および抵抗Ｒ２の第１端に接続された反転入力端子と、電圧ＶＦＩＬＰが供給されるノードに接続された非反転入力端子と、キャパシタＣ１の第２端に接続された出力端子とを有する。抵抗Ｒ１Ａは、インバータ１の出力端子に接続された第１端と、抵抗Ｒ１Ｂの第２端に接続された第２端とを有する。スイッチＳＷ１は、抵抗Ｒ１Ｂの両端に接続されている。コンパレータ３は、キャパシタＣ１の第２端および差動増幅器２の出力端子に接続された非反転入力端子と、電源電圧ＶＤＤの１／２の電圧が供給されるノードに接続された反転入力端子とを有する。電圧ＶＦＩＬＰは、後述する基準電圧生成回路２１によって生成される。

パワー半導体素子７は、電源電圧ＶＤＤより大きい電源電圧ＶＣＣが供給されるノードに接続されたコレクタと、端子Ｔ３および抵抗Ｒ２の第２端に接続されたエミッタと、ハイサイドドライバ５からの駆動信号を受けるゲートとを有する。パワー半導体素子８は、端子Ｔ３、パワー半導体素子７のエミッタおよび抵抗Ｒ２の第２端に接続されたコレクタと、接地ノードに接続されたエミッタと、ハイサイドドライバ６からの駆動信号を受けるゲートとを有する。

抵抗部ＲＵ１は、インバータ１の出力端子と差動増幅器２の反転入力端子との間に接続され、抵抗値を変更可能である。より詳細には、スイッチＳＷ１がオンされた場合には抵抗部ＲＵ１の抵抗値が（Ｒ１Ａ＋Ｒ１Ｂ）と大きくなり、スイッチＳＷ１がオフされた場合には抵抗部ＲＵ１の抵抗値が（Ｒ１Ａ）と小さくなる。

電力増幅器５１において、インバータ１は、端子Ｔ１を介して受けたオーディオ信号ＡＵＤを反転して入力信号ＩＮとして出力する。

抵抗Ｒ２は、パワー半導体素子７およびパワー半導体素子８の出力信号ＯＵＴすなわちパワー半導体素子７およびパワー半導体素子８の接続ノードにおける電圧を積分器３１へフィードバックする帰還回路を構成する。

積分器３１は、１次の積分器であり、入力信号ＩＮとフィードバックされた出力信号ＯＵＴとを積分し、積分結果を示す積分信号ＩＮＴを出力する。

コンパレータ３は、電圧レベルＶＤＤ／２と積分信号ＩＮＴとを比較し、比較結果を示す信号をタイミング制御部４へ出力する。

タイミング制御部４は、パワー半導体素子７およびパワー半導体素子８をスイッチングさせるための駆動信号を生成する。より詳細には、タイミング制御部４は、パワー半導体素子７およびパワー半導体素子８がそれぞれオンおよびオフする状態、パワー半導体素子７およびパワー半導体素子８がいずれもオフする状態、パワー半導体素子７およびパワー半導体素子８がそれぞれオフおよびオンする状態、ならびにパワー半導体素子７およびパワー半導体素子８がいずれもオフする状態をこの順番で繰り返すように、駆動信号を生成する。パワー半導体素子７およびパワー半導体素子８がいずれもオフする状態をつくることにより、パワー半導体素子７およびパワー半導体素子８を貫通する電流が流れることを防ぐことができる。

ハイサイドドライバ５は、タイミング制御部４から受けた駆動信号を増幅してパワー半導体素子７のゲートへ出力する。ローサイドドライバ６は、タイミング制御部４から受けた駆動信号を増幅してパワー半導体素子８のゲートへ出力する。

電力増幅器５１における入力信号ＩＮおよび出力信号ＯＵＴの論理レベルと各部に流れる電流との関係は、以下のようになる。すなわち、入力信号ＩＮがＨレベル（論理ハイレベル）のとき、電流ＩＩＨがインバータ１から差動増幅器２へ流れる。電流ＩＩＨの値は、（ＶＤＤ−ＶＦＩＬＰ）／Ｒ１である。

入力信号ＩＮがＬレベル（論理ローレベル）のとき、電流ＩＩＬが差動増幅器２からインバータ１へ流れる。電流ＩＩＬの値は、ＶＦＩＬＰ／Ｒ１である。

出力信号ＯＵＴがＨレベルのとき、電流ＩＯＨがパワー半導体素子７およびパワー半導体素子８から差動増幅器２へ流れる。電流ＩＯＨの値は、（ＶＣＣ−ＶＦＩＬＰ）／Ｒ２である。

出力信号ＯＵＴがＬレベルのとき、電流ＩＯＬが差動増幅器２からパワー半導体素子７およびパワー半導体素子８へ流れる。電流ＩＯＬの値は、ＶＦＩＬＰ／Ｒ２である。

抵抗部ＲＵ１の抵抗値をＲＵ１とすると、電力増幅器５１は、入力信号ＩＮの電力を（Ｒ２／ＲＵ１）倍増幅する。すなわち、電力増幅器５１のゲインＧは、以下の式で表わされる。

Ｇ＝２０×ｌｏｇ（Ｒ２／ＲＵ１）
また、電力増幅器５１の入出力関係は以下の式で表わされる。

Δ（出力信号ＯＵＴのＨレベルの面積）＝Ｒ２／ＲＵ１×Δ（入力信号ＩＮのＨレベルの面積）
電力増幅器５１は、積分器３１の働きにより、出力信号ＯＵＴのＨレベルの面積すなわち出力電力と入力信号ＩＮのＨレベルの面積すなわち入力電力との比を一定に保つ。これにより、電源電圧ＶＣＣの変動に基づく出力特性の劣化を防ぐことができる。また、内部遅延による入力信号ＩＮの波形および出力信号ＯＵＴの波形の差異に基づく出力特性の劣化を防ぐことができる。

図２は、本発明の実施の形態に係る基準電圧生成回路の構成を示す回路図である。
図２を参照して、半導体装置１０１は、さらに、基準電圧生成回路２１を備える。基準電圧生成回路２１は、抵抗Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４，Ｒ２５，Ｒ２６と、バッファ２２とを含む。

抵抗Ｒ２１は、電源電圧ＶＤＤが供給されるノードに接続された第１端と、バッファ２２の入力端子に接続された第２端とを有する。抵抗Ｒ２２は、バッファ２２の入力端子に接続された第１端と、接地ノードに接続された第２端とを有する。抵抗Ｒ２３は、バッファ２２の出力端子に接続された第１端と、抵抗Ｒ２４の第１端に接続された第２端とを有する。抵抗Ｒ２４は、抵抗Ｒ２３の第２端に接続された第１端と、抵抗Ｒ２５の第１端に接続された第２端とを有する。抵抗Ｒ２５は、抵抗Ｒ２４の第２端に接続された第１端と、接地ノードに接続された第２端とを有する。抵抗Ｒ２６は、抵抗Ｒ２４の第２端に接続された第１端と、電源電圧ＶＣＣが供給されるノードに接続された第２端とを有する。抵抗Ｒ２３の第２端と抵抗Ｒ２４の第１端との接続ノードにおける電圧が、電圧ＶＦＩＬＰとして差動増幅器２および１２に供給される。

図３は、本発明の実施の形態に係る電力増幅器の入出力信号を示す波形図である。図３では、理解を容易にするために、電力増幅器の入力信号すなわちオーディオ信号と、出力信号ＯＵＴとを正弦波で表わしている。

図３を参照して、出力信号の振幅の基準点ＲＥＦ２は、電源電圧ＶＣＣに応じて変動する。このため、基準電圧生成回路２１は、電源電圧ＶＣＣに応じて電圧ＶＦＩＬＰのレベルを調整する。電圧ＶＦＩＬＰのレベルにより、入力信号の振幅の基準点ＲＥＦ１と出力信号の振幅の基準点ＲＥＦ２とを結ぶ直線ＬＲの傾きが決まる。すなわち、電圧ＶＦＩＬＰは、入力信号の振幅の基準点を入力から出力へどれだけシフトするかを決定する電圧である。

図３では、入力信号の振幅の基準点ＲＥＦ１が電源電圧ＶＤＤと接地電圧との中間点に存在している。このとき、基準電圧生成回路２１は、出力信号の振幅の基準点ＲＥＦ２が電源電圧ＶＣＣと接地電圧との中間点に存在するように電圧ＶＦＩＬＰのレベルを調整する。

なお、入力信号の振幅の基準点ＲＥＦ１は、接地電圧レベルであってもよい。この場合、基準電圧生成回路２１における抵抗Ｒ２６の第２端は接地ノードに接続され、電圧ＶＦＩＬＰのレベルは電源電圧ＶＣＣに依存せずに一定となる。

図４は、本発明の実施の形態に係る電力増幅器の動作を示す波形図である。
図４を参照して、電力増幅器５１では、入力信号ＩＮの論理レベルを反転し、かつ増幅した信号が出力信号ＯＵＴとして出力される。出力信号ＯＵＴは、入力信号ＩＮに対して所定時間遅延する。

ここで、電力増幅器５１の遅延時間は、時刻ｔ１から時刻ｔ２の期間、時刻ｔ３から時刻ｔ４の期間または時刻ｔ５から時刻ｔ６の期間に相当する。

入力信号ＩＮがＨレベルであり、出力信号ＯＵＴがＨレベルである時刻ｔ１から時刻ｔ２の期間では、積分信号ＩＮＴの傾きは−（ＩＩＨ＋ＩＯＨ）に対応する値となる。

入力信号ＩＮがＨレベルであり、出力信号ＯＵＴがＬレベルである時刻ｔ２から時刻ｔ３の期間では、積分信号ＩＮＴの傾きは−ＩＩＨ＋ＩＯＬに対応する値となる。

入力信号ＩＮがＬレベルであり、出力信号ＯＵＴがＬレベルである時刻ｔ３から時刻ｔ４の期間では、積分信号ＩＮＴの傾きはＩＩＬ＋ＩＯＬに対応する値となる。

入力信号ＩＮがＬレベルであり、出力信号ＯＵＴがＨレベルである時刻ｔ４から時刻ｔ５の期間では、積分信号ＩＮＴの傾きはＩＩＬ−ＩＯＨに対応する値となる。

積分器３１は、入力信号ＩＮの波形および出力信号ＯＵＴの波形の差異を補正するように積分信号ＩＮＴを生成する。コンパレータ３からは、この補正成分が付加されたパルス信号が出力される。

たとえば、電源電圧ＶＣＣが低下した場合には、ＩＯＨが小さくなるため、時刻ｔ４から時刻ｔ５の期間における積分信号ＩＮＴの傾きが大きくなる。そうすると、時刻ｔ４から時刻ｔ６までの出力信号ＯＵＴのＨレベル期間が長くなり、出力信号ＯＵＴのＨレベルの面積すなわち出力電力と入力信号ＩＮのＨレベルの面積すなわち入力電力との比が一定に保たれる。

本発明の実施の形態に係る半導体装置における電力増幅器５１では、積分器３１の次数が１次であるため、差動増幅器を１つ設ければよい。これにより、回路規模を小さくすることができ、また、信号遅延を小さくすることができるため、高周波において良好な出力特性を得ることができる。

また、本発明の実施の形態に係る半導体装置における電力増幅器５１は、抵抗値を変更可能な抵抗部ＲＵ１を備える。このような構成により、積分器３１の時定数すなわち（抵抗Ｒ２の抵抗値×キャパシタＣ１の容量値）を変更することなく、電力増幅器５１のゲインを変更することができる。これにより、電力増幅器５１の周波数特性を一定に保つことができ、安定した出力特性を得ることができる。

電力増幅器５２の構成および動作は電力増幅器５１と同様であるため、ここでは詳細な説明を繰り返さない。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，１１ インバータ、２，１２ 差動増幅器、３，１３ コンパレータ、４，１４ タイミング制御部、５，１５ ハイサイドドライバ、６，１６ ローサイドドライバ、７，８，１７，１８ パワー半導体素子、２１ 基準電圧生成回路、２２ バッファ、３１，３３ 積分器、３２，３４ 駆動信号生成部、５１，５２ 電力増幅器、１０１ 半導体装置、２０１ 電子機器、Ｌ１，Ｌ２ コイル、Ｃ１〜Ｃ４ キャパシタ、ＲＬ 負荷抵抗、Ｔ１〜Ｔ４ 端子、Ｒ２，Ｒ１２，Ｒ２１，Ｒ２２，Ｒ２３，Ｒ２４，Ｒ２５，Ｒ２６ 抵抗、ＲＵ１ 抵抗部、ＳＷ１，ＳＷ１１ スイッチ、Ｒ１Ａ，Ｒ１Ｂ，Ｒ１１Ａ，Ｒ１１Ｂ 抵抗。

Claims (3)

1. 出力すべき電力値を示すパルス信号に基づいて電力を出力するための半導体装置であって、
   前記電力を出力するための直列接続された複数のパワー半導体素子と、
   前記パルス信号と前記複数のパワー半導体素子の出力信号とを積分し、次数が１である積分器と、
   前記積分器の積分結果に基づいて、前記複数のパワー半導体素子をスイッチングさせるための駆動信号を生成するための駆動信号生成部と、
   抵抗とを備え、
   前記積分器は、
   前記パルス信号が与えられる入力ノードに結合された第１入力端子と、第２入力端子と、出力端子とを有する差動増幅器と、
   前記差動増幅器の前記出力端子と前記差動増幅器の前記第１入力端子との間に接続されたキャパシタと、
   前記入力ノードと前記差動増幅器の前記第１入力端子との間に接続され、抵抗値を変更可能な抵抗部とを含み、
   前記抵抗は、前記複数のパワー半導体素子の接続ノードと前記差動増幅器の前記第１入力端子との間に接続される、半導体装置。
2. 前記半導体装置は、前記複数のパワー半導体素子として第１のパワー半導体素子および第２のパワー半導体素子を備え、
   前記積分器は、前記パルス信号と前記第１のパワー半導体素子および前記第２のパワー半導体素子の接続ノードにおける電圧とを積分する請求項１に記載の半導体装置。
3. 電子機器であって、
   負荷と、
   出力すべき電力値を示すパルス信号に基づいて前記負荷へ電力を出力するための半導体装置とを備え、
   前記半導体装置は、
   前記電力を出力するための直列接続された複数のパワー半導体素子と、
   前記パルス信号と前記複数のパワー半導体素子の出力信号とを積分し、次数が１である積分器と、
   前記積分器の積分結果に基づいて、前記複数のパワー半導体素子をスイッチングさせるための駆動信号を生成するための駆動信号生成部と、
   抵抗とを備え、
   前記積分器は、
   前記パルス信号が与えられる入力ノードに結合された第１入力端子と、第２入力端子と、出力端子とを有する差動増幅器と、
   前記差動増幅器の前記出力端子と前記差動増幅器の前記第１入力端子との間に接続されたキャパシタと、
   前記入力ノードと前記差動増幅器の前記第１入力端子との間に接続され、抵抗値を変更可能な抵抗部とを含み、
   前記抵抗は、前記複数のパワー半導体素子の接続ノードと前記差動増幅器の前記第１入力端子との間に接続される、電子機器。

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