JP5377075B2 - 実時間遅延線路 - Google Patents

Description

本発明は、実時間遅延線路に関するものである。

従来、例えば、レーダー等の大型ＡＰＡＡ（Active Phased Array Antenna）においては、アンテナビーム走査角と、各増幅素子のアンテナ面内の配置位置に応じて、固有の実時間遅延量を運用回毎に設定する必要がある。この実時間遅延量は、複数のビットに量子化されており、遅延量をビット毎に多層基板で形成したトリプレート線路で引き回し、スイッチで切り替えて遅延量を決定し、運用している。

遅延装置で遅延量を決定する方法として、遅延線路の有するインダクタンス成分と容量成分により遅延時間を発生させる方式（例えば、特許文献１参照）や、遅延線路の経路長により、所望の周波数の遅延時間を決定する実時間遅延方式がある。

図８および図９を参照して、従来の実時間遅延線路の一例を説明する。図８は、従来の実時間遅延線路を模式的に示す斜視図、図９は、図８の実時間遅延線路の各誘電体層の平面図を示している。

図８および図９において、従来の実時間遅延線路は、ＧＮＤ層（導電層）１１３，１１４，１１５と、ＧＮＤ層１１３，１１４間に形成された誘電体層１０１〜１０６と、ＧＮＤ層１１４，１１５間に形成された誘電体層１０７〜１１２と、誘電体層１０３上に形成された第１のストリップ導体１２１と、誘電体層１０９上に形成された第２のストリップ導体１２２と、ＧＮＤ層１１３，１１４、１１５間を接続するＧＮＤ用ビア１３１と、第１のストリップ導体１２１と第２のストリップ導体１２２を電気的に接続する接続用ビア（ＶＩＡ）１４１と、電磁シールド用ビア１４２とを備えた多層基板構造になっている。

誘電体層１０３上に形成した第１のストリップ導体１２１と、ＧＮＤ層１１３，１１４とでトリプレート線路を構成し、また、誘電体層１０９上に形成された第２のストリップ導体１２２と、ＧＮＤ層１１４，１１５とでトリプレート線路を構成し、所望の遅延時間を得る構成となっている。

第１のストリップ導体１２１は、ＧＮＤ層１１３，１１４と、誘電体層１０１〜１０６の構造により、５０Ωにインピーダンスがコントロールされている。同様に、第２のストリップ導体１２２は、ＧＮＤ層１１４，１１５と、誘電体層１０７〜１１２の構造により、５０Ωにインピーダンスがコントロールされている。

次に、ＲＦ信号の入出力経路を説明する。ＲＦ入力端子より入力されたＲＦ信号は、第１のストリップ導体１２１を通過し、接続用ビア１４１を介して第２のストリップ導体１２２へと伝搬する。ストリップ導体１２２へと伝搬したＲＦ信号は、ＲＦ出力端子を経て、外部回路へと出力される。

特開平４−９６４０１号公報

しかしながら、上記従来の実時間遅延線路は、第１のストリップ導体１２１と、ＧＮＤ層１１１，１１２とでトリプレート線路を形成し、また、第２のストリップ導体１２２と、ＧＮＤ層１１２，１１３とでトリプレート線路を形成する構成であるので、基板厚が大きくなるため、小型化することが困難であるという問題がある。また、上記従来の実時間遅延線路は、大きな遅延時間を得るためにメアンダラインを形成する際、定期的にパターンを折り返す構造をとった場合、パターンの不連続部同士の距離に応じて定在波が発生し、損失および反射特性にリップルが発生するという問題がある。

本発明は、上記課題に鑑みてなされたものであり、小型化することが可能な実時間遅延線路を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明は、第１のＧＮＤ層および第２のＧＮＤ層と、前記第１のＧＮＤ層と前記第２のＧＮＤ層間に、順次配置され、各々が単層または複層で形成される第１〜第３の誘電体層と、前記第１の誘電体層と前記第２の誘電体層間に形成された第１のストリップ導体と、前記第２の誘電体層と前記第３の誘電体層間に形成された第２のストリップ導体と、前記第１のストリップ導体と前記第２のストリップ導体とを接続するビアと、を備え、前記第１のストリップ導体は、前記第１および第２のＧＮＤ層とトリプレート線路を形成し、また、前記第２のストリップ導体は、前記第１および第２のＧＮＤ層とトリプレート線路を形成し、前記第１のストリップ導体と前記第２のストリップ導体とは、前記第２の誘電体層を介して、非対称に配置されると共に、略９０°で交差するクロス配線部を形成し、前記第２の誘電体層には、前記第１のストリップ導体と前記第２のストリップ導体との前記クロス配線部間に、空気層を形成したことを特徴とする。

本発明にかかる実時間遅延線路は、第１のＧＮＤ層および第２のＧＮＤ層と、前記第１のＧＮＤ層と前記第２のＧＮＤ層間に、順次配置され、各々が単層または複層で形成される第１〜第３の誘電体層と、前記第１の誘電体層と前記第２の誘電体層間に形成された第１のストリップ導体と、前記第２の誘電体層と前記第３の誘電体層間に形成された第２のストリップ導体と、前記第１のストリップ導体と前記第２のストリップ導体を接続するためのビアと、を備え、前記第１のストリップ導体は、前記第１および第２のＧＮＤ層とトリプレート線路を形成し、また、前記第２のストリップ導体は、前記第１および第２のＧＮＤ層とトリプレート線路を形成することとしたので、小型化が容易な実時間遅延線路を提供することが可能になるという効果を奏する。

図１は、本発明の実施の形態１に係る実時間遅延線路を適用した実時間遅延装置の一例を示す構成図である。 図２は、図１の実時間遅延線路３を模式的に示す斜視図である。 図３−１は、図２の透視図である。 図３−２は、図２の各誘電層の平面図である。 図４−１は、実施の形態２に係る図２の透視図である。 図４−２は、実施の形態２に係る図２の各誘電層の平面図である。 図５−１は、実施の形態３に係る図２の透視図である。 図５−２は、実施の形態３に係る図２の各誘電層の平面図である。 図６−１は、図４−１のＡ−Ａ’断面図である。 図６−２は、図５−１のＡ−Ａ’断面図である。 図７−１は、従来方式と実施の形態３のＳ２１特性の実験結果の一例を示す図である。 図７−２は、従来方式と実施の形態３のＳ１１特性の実験結果の一例を示す図である。 図７−３は、従来方式と実施の形態３の周波数−位相量特性の実験結果の一例を示す図である。 図８は、従来の実時間遅延線路を模式的に示す斜視図である。 図９は、図８の実時間遅延線路の各層の平面図である。

以下に、この発明にかかる遅延線路の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。また、下記実施例における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。本実施の形態の実時間遅延線路は、ＡＰＡＡ等のアンテナに好適に使用することができる。

実施の形態１．
図１は、本発明の実施の形態１に係る実時間遅延線路を適用した実時間遅延装置の一例を示す構成図である。実施の形態１に係る実時間遅延装置は、図１に示すように、複数のＳＷ（スイッチ）１と、複数のＡＴＴ（減衰器）２と、複数の実時間遅延線路３とを備えている。実時間遅延線路３は、所望の周波数λに対して、１λ、２λ、・・・ｎλの位相量を有しており、ＡＰＡＡ等の運用状態に合わせて所望の位相量を設定している。かかる構成において、複数のＳＷ１で実時間遅延線路３とＡＴＴ２とを切り替えることにより、所望の遅延時間および一定の通過損失特性を得ている。

図１の実時間遅延装置の動作を説明する。ＲＦ入力端子４から入力されたＲＦ信号は、複数のスイッチ１によりＡＴＴ２または実時間遅延線路３が選択され、所望の減衰特性または遅延時間を得て、ＲＦ出力端子５から出力される。

図２は、図１の実時間遅延線路３を模式的に示す斜視図である。図２では、実時間遅延線路３として、４λ用と１λ、２λ用の２つの実時間遅延線路が図示されているが、両者の基本構成および動作は同様であるので、ここでは、４λ用の実時間遅延線路について詳細に説明する。図３−１は、図２の透視図（４λ用の実時間遅延線路）、図３−２は、図２の各誘電層（４λ用の実時間遅延線路）の平面図を示している。なお、図３−１および図３−２においてＧＮＤ用ビアの図示を省略している。

図２，図３−１，および図３−３に示すように、実時間遅延線路３は、ＧＮＤ層３１，３２，３３と、ＧＮＤ層３１，３２間に順次形成された誘電体層１１〜１６と、誘電体層１２と３誘電層１３間に形成された第１のストリップ導体４１と、誘電体層１４と誘電層１５間に形成された第２のストリップ導体４２と、第１のストリップ導体４１と第２のストリップ導体４２間を接続するための接続用ビア４３と、第１のストリップ導体４１および第２のストリップ導体４２の経路に沿ってその両側に形成された電磁シールド用ビア４４と、ＧＮＤ層（導電層）３１，３２間を電気的に接続するＧＮＤ用ビア４５とを備えた多層基板構造になっている。

なお、本実施例では、ストリップ導体間やストリップ導体とＧＮＤ層間に複数（２つ）の誘電体層が形成されているが、これらの間に形成される誘電体層は、複層に限らず単層としてもよい。以下、誘電体層１１、１２を第１の誘電体層、誘電体層１３、１４を第２の誘電体層、誘電体層１５，１６を第３の誘電体層と称する。

第１のストリップ導体４１と、ＧＮＤ層３１，３２とでトリプレート線路を構成し、また、第２のストリップ導体４２と、ＧＮＤ層３１，３２とでトリプレート線路を構成して、所望の遅延時間を得る構成となっている。

また、第１のストリップ導体４１は、ＧＮＤ層３１，３２と、誘電体層１１〜１６の構造により、５０Ωにインピーダンスがコントロールされている。同様に、第２のストリップ導体３２は、ＧＮＤ層３１，３２と、誘電体層１１〜１６の構造により、５０Ωにインピーダンスがコントロールされている。

第１のストリップ導体４１と第２のストリップ導体４２は、誘電体層１３，１４を介して、非対称に配置されると共に、略９０°で交差する複数のクロス配線部５０を形成している。

電磁シールド用ビア４４は、多層基板内を伝搬する平行平板モードを抑圧するために、第１のストリップ導体４１および第２のストリップ導体４２に沿って、その両側に少なくとも１列以上形成されている。

次に、上記実時間遅延線路３の信号経路について説明する。ＲＦ入力端子より入力されたＲＦ信号は、第１のストリップ導体４１を通過し、接続用ビア４３を介して第２ストリップ導体４２へと伝搬する。第２ストリップ導体４２へと伝搬したＲＦ信号は、ＲＦ出力端子を経て、外部回路へと出力される。

なお、４λ用の実時間遅延線路３と同様に、１λ、２λ用の実時間遅延線路３は、図２に示すように、ＧＮＤ層３２，３３と、ＧＮＤ層３２，３３間に順次形成された誘電体層１７〜２２と、誘電体層１８と誘電層１９間に形成された第３のストリップ導体４３と、誘電体層２０と誘電体層２１間に形成された第４のストリップ導体４４等を備え、第３のストリップ導体４３と、ＧＮＤ層３２，３３とでトリプレート線路を構成し、また、第４のストリップ導体４４と、ＧＮＤ層３２，３３とでトリプレート線路を構成して、所望の遅延時間を得る構成となっている。

実施の形態１によれば、実時間遅延線路３は、ＧＮＤ層３１（第１のＧＮＤ層）およびＧＮＤ層３２（第２のＧＮＤ層）と、ＧＮＤ層３１とＧＮＤ層３２間に、順次配置される第１〜第３の誘電体層１１〜１６と、第１の誘電体層１１，１２と第２の誘電体層１３，１４間に形成された第１のストリップ導体４１と、第２の誘電体層１３，１４と第３の誘電体層１５，１６間に形成された第２のストリップ導体４２と、第１のストリップ導体４１と第２のストリップ導体４２を接続するための接続用ビア４３と、を備え、第１のストリップ導体４１は、ＧＮＤ層３１，３２とトリプレート線路を形成し、また、第２のストリップ導体４２は、ＧＮＤ層３１，３２とトリプレート線路を形成することとしたので、基板厚を小さくすることができ、小型化が可能となる。付言すると、従来技術（上記図８および図９）に比して、同様の線路長および電気特性を略半分の基板厚にて実現可能となる。

また、第１のストリップ導体４１と第２のストリップ導体４２とは、第２の誘電体層１３，１４を介して、非対称に配置されると共に、略９０°で交差するクロス配線部５０を形成することとしたので、第１のストリップ導体４１と第２のストリップ導体４２の磁界の向きを妨げない構造とすることで特性の劣化を防ぐことが可能となる。

また、第１のストリップ導体４１および第２のストリップ導体４２に沿ってそれぞれの両側にシールド用のビアを形成したので、多層基板内を伝搬する平行平板モードを抑圧することで、性能の劣化を防ぐことが可能となる。

なお、第１〜第３の誘電体層を複数の誘電体層で形成することとしたが、単層としてもよい。

実施の形態２．
図４−１および図４−２を参照して、実施の形態２に係る実時間遅延線路を説明する。実時間遅延装置の構成およびその実時間遅延線路３の斜視図は実施の形態１（図１および図２）と同様である。図４−１は、図２の透視図、図４−２は、図２の各誘電層の平面図を示している。なお、図４−１および図４−２においてＧＮＤ用ビアの図示を省略している。実施の形態１と共通する部分の説明を省略し、異なる点についてのみ説明する。

実施の形態２では、図４−１および図４−２に示すように、複数形成されるクロス配線部５０の間隔が不定期（不規則）となるように、第１のストリップ導体４１と第２のストリップ導体４２を構成および配置している。これにより、クロス配線部５０間の定在波の発生を回避し、反射特性および通過損失特性のリップル発生を抑圧することが可能となる。

実施の形態３．
図５−１〜図７−３を参照して、実施の形態３に係る遅延線路を説明する。実時間遅延装置の構成およびその実時間遅延線路３の斜視図は実施の形態１（図１および図２）と同様である。図５−１は、図２の透視図、図５−２は、図２の各誘電層の平面図を示している。なお、図５−１および図５−２においてＧＮＤ用ビアの図示を省略している。実施の形態３では、実施の形態２において、第１のストリップ導体４１と第２のストリップ導体４２のクロス配線部５０間に、空気層を形成したものである。実施の形態２と共通する部分の説明を省略し、異なる点についてのみ説明する。

実施の形態３では、図５−１および図５−２に示すように、第１のストリップ導体４１と第２のストリップ導体４２のクロス配線部５０間の誘電層１３，１４の対応する位置に空気層６０が形成されている。これにより、第１のストリップ導体４１のクロス配線部５０は、ＧＮＤ層３１に対して、擬似的にマイクロストリップモードの５０Ωの線路幅を有し、第２のストリップ導体４２のクロス配線部５０は、ＧＮＤ層３２に対して、擬似的にマイクロストリップモードの５０Ωの線路幅を有する。

図６は、クロス配線部５０間に空気層６０を有している場合（実施の形態３）と、空気層を有していない場合（実施の形態２）の電界分布を説明するための図であり、図６−１は、図４−１のＡ−Ａ’断面図、図６−２は、図５−１のＡ−Ａ’断面図を示しており、第２のストリップ導体４１の電界分布を矢印で図示している。

図６−１に示すように、クロス配線部５０間に空気層６０を有していない場合には、クロス配線部５０は、ＧＮＤ層３１およびＧＮＤ層３２に対して、トリプレート線路のモードにてＲＦ信号は伝搬する。この場合、クロス配線している他のストリップ導体の影響を受け、トリプレート線路の電界が乱される場合がある。

これに対して、図６−２に示すように、クロス配線部５０間に空気層６０を有している場合には、第１のストリップ導体４１のクロス配線部５０では、ＧＮＤ層３１に向かう電界が支配的となる。また、図示は省略するが、第２のストリップ導体４２のクロス配線部５０では、ＧＮＤ層３２に向かう電界が支配的となる。これにより、第１および第２のストリップ導体４１，４２のクロス配線部５０は、擬似的にマイクロストリップ線路を形成することができる。この結果、クロス配線部５０での第１のストリップ導体４１と第２のストリップ導体４２の電磁結合の影響を軽減でき、インピーダンスミスマッチによる損失を発生することなくＲＦ信号を伝送可能となる。

図７−１は、従来方式（図８，図９）と実施の形態３のＳ２１特性（入力から出力への伝達特性）の実験結果の一例を示す図であり、横軸は周波数［ＧＨｚ］、縦軸はＳ２１［ｄＢ］を示している。図７−２は、従来方式（図８，図９）と実施の形態３のＳ１１特性（入射波反射係数）の実験結果の一例を示す図であり、横軸は周波数［ＧＨｚ］、縦軸はＳ１１［ｄＢ］を示している。図７−３は、従来方式（図８，図９）と実施の形態３の周波数−位相量特性の実験結果の一例を示す図であり、横軸は周波数［ＧＨｚ］、縦軸は位相量［ｄｅｇ］を示している。

実施の形態３は、図７−３に示すように、周波数−位相量特性が従来方式（図８，図９）と同等であることが確認された。また、実施の形態３は、図７−１および図７−２に示すように、従来方式に比して、Ｓ１１およびＳ２１特性が良好であることが確認された。

本発明による実時間遅延線路は、ＡＰＡＡ等のアンテナに好適すると好適である。

１ ＳＷ（スイッチ）
２ ＡＴＴ（減衰器）
３ 実時間遅延線路
４ ＲＦ入力端子
５ ＲＦ出力端子
１１〜２２ 誘電体層
３１，３２，３３ ＧＮＤ層
４１ 第１のストリップ導体
４２ 第２のストリップ導体
４３ 接続用ビア
４４ 電磁シールド用ビア
４５ ＧＮＤ用ビア
５０ クロス配線部
６０ 空気層

Claims (3)

1. 第１のＧＮＤ層および第２のＧＮＤ層と、
   前記第１のＧＮＤ層と前記第２のＧＮＤ層間に、順次配置され、各々が単層または複層で形成される第１〜第３の誘電体層と、
   前記第１の誘電体層と前記第２の誘電体層間に形成された第１のストリップ導体と、
   前記第２の誘電体層と前記第３の誘電体層間に形成された第２のストリップ導体と、
   前記第１のストリップ導体と前記第２のストリップ導体とを接続するビアと、
   を備え、
   前記第１のストリップ導体は、前記第１および第２のＧＮＤ層とトリプレート線路を形成し、また、前記第２のストリップ導体は、前記第１および第２のＧＮＤ層とトリプレート線路を形成し、
   前記第１のストリップ導体と前記第２のストリップ導体とは、前記第２の誘電体層を介して、非対称に配置されると共に、略９０°で交差するクロス配線部を形成し、
   前記第２の誘電体層には、前記第１のストリップ導体と前記第２のストリップ導体との前記クロス配線部間に、空気層を形成した
   ことを特徴とする実時間遅延線路。
2. 前記第１のストリップ導体および前記第２のストリップ導体に沿ってその両側にシールド用のビアを形成したことを特徴とする請求項１に記載の実時間遅延線路。
3. 前記クロス配線部は、複数形成され、その間隔は不定期となることを特徴とする請求項１または２に記載の実時間遅延線路。

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