JP5381836B2 - 画素回路基板、表示装置、電子機器、及び表示装置の製造方法 - Google Patents

画素回路基板、表示装置、電子機器、及び表示装置の製造方法 Download PDF

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Description

本発明は、画素回路基板、表示装置、電子機器、及び表示装置の製造方法に関する。
近年、液晶表示装置（ＬＣＤ）に続く次世代の表示デバイスとして、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ（Electro Luminescence）素子」と略記する。）等の自発光素子を行方向及び列方向の２次元に配列した表示素子型の表示パネルを備えた表示装置の本格的な実用化、普及に向けた研究開発が盛んに行われている。
有機ＥＬ素子は、アノード電極、カソード電極、及び、これらの電極間に形成された有機薄膜層（電子注入層、発光層、正孔注入層等）を備える。有機ＥＬ素子は、発光層において正孔注入層から供給された正孔と電子注入層から供給された電子とが再結合することによって発生するエネルギーによって発光する表示素子である。この発光は、有機薄膜層に所定の電圧閾値以上の電圧を印加することで実現され、その発光輝度は、当該印加電圧に応じて制御される。このような有機ＥＬ素子は、特許文献１に開示されているように、各種の電子機器において表示装置に用いられており、例えば、ＴＦＴ（薄膜トランジスタ；Thin Film Transistor）等を含む画素駆動回路によって駆動されている。
ＴＦＴは、電極の配置や膜の構成により、種々の形に分類される中に、例えば図２１（ａ）,（ｂ）に示すように、ゲート電極１１２がゲート絶縁膜１１３に覆われた状態で基板１１上に位置し、ソース電極１１８、ドレイン電極１１９が半導体層１１４を間に挟んでゲート電極１１２の上側に配置される逆スタガ型ＴＦＴが存在する。このようなＴＦＴでは、例えば、同図に示すように、ソース、ドレイン電極１１８,１１９と、半導体層１１４との間には、低抵抗接触のためのオーミックコンタクト層１２０が介在され、またソース、ドレイン電極１１８,１１９の間の半導体層１１４上にチャンネル保護膜１１５を有するものが知られている。
図２１（ａ）,（ｂ）に示すチャンネル保護膜形の構造のＴＦＴでは、ソース、ドレイン電極１１８,１１９は、チャンネル保護膜１１５に重畳（オーバーラップ）するように形成される（図２１（ｂ）の矩形状の重なり領域１１６,１１７参照）。
大面積の基板１１に、このような構造のＴＦＴを発光画素ごとに形成する場合、リソグラフィ装置や露光装置（ステッパ）におけるレーザー照射用マスクのアラインメントずれや、基板１１の反りなどに起因して、ゲート電極１１２に対するソース、ドレイン電極１１８,１１９の形成位置が、例えば、図２１（ｃ）（ｉ）,（iii）に示すように、基板面において左右（行方向）にずれることがある。
図２１（ｃ）（ii）には、ソース、ドレイン電極１１８,１１９の形成位置が、設計とおり、所望する位置からの位置ずれを生じていない場合を示している。図２１（ｃ）（ｉ）には、ソース、ドレイン電極１１８,１１９の形成位置が、ゲート電極１１２、チャンネル保護膜１１５に対する所望の位置、つまり、図２１（ｃ）（ii）における位置と比べて、より右方向に位置ずれを生じた場合を示している。また、図２１（ｃ）（iii）には、ソース、ドレイン電極１１８,１１９の形成位置が、ゲート電極１１２、チャンネル保護膜１１５に対する所望の位置と比べて左方向に位置ずれを生じた場合を示している。
ソース電極１１８とチャンネル保護膜１１５とが重畳する面積と、ドレイン電極１１９とチャンネル保護膜１１５とが重畳する面積との差は、この左右の位置ずれ量によって定義でき、換言すればソース電極１１８の電界及びドレイン電極１１９の電界がそれぞれチャンネル保護膜１１５に及ぼす作用の程度が、上記位置ずれ量に依存することになる。このため、このようなＴＦＴがｎチャンネル型トランジスタであると、図２１（ｃ）（ｉ）に示す場合では、図２２（ａ）に実線で示す図２１（ｃ）（ii）の適正な場合と比べ、図２２（ａ）に破線で示すように、印加されるゲート電圧Ｖｇ［Ｖ］に対してチャネル電流Ｉｃ［Ａ］が一般的に大きくなる傾向がある。一方、図２１（ｃ）（iii）に示す場合では、図２２（ａ）に実線で示す図２１（ｃ）（ii）の適正な場合と比べ、図２２（ａ）に一点鎖線で示すように、印加されるゲート電圧Ｖｇ［Ｖ］に対してチャネル電流Ｉｃ［Ａ］が一般的に小さくなる傾向がある。
図２２（ｂ）に、図２１（ａ）,（ｂ）に示すゲート電極１１２に対する、ソース、ドレイン電極１１８,１１９の左右方向の位置ずれ量（μｍ）、つまり、図２１（ｃ）（ii）に示す適正な状態から、ソース側（左側）寄りの位置ずれ、又は、ドレイン側（右側）寄りの位置ずれ、が生じたときの、当該位置ずれ量（μｍ）と、ドレインからソース、ソースからドレインに流れる電流Ｉ（Ａ）との関係をグラフで示す。特に図２１（ａ）,（ｂ）に示すチャンネル保護膜構造のＴＦＴの場合、チャンネル保護膜１１５における所望位置に対するパターニング位置ずれ及びソース、ドレイン電極１１８,１１９における所望位置に対するパターニング位置ずれに従って生じる、ソース電極１１８とチャンネル保護膜１１５とが重畳するオーバーラップ領域１１６の面積と、ドレイン電極１１９とチャンネル保護膜１１５とが重畳するオーバーラップ領域１１７の面積との差も上記位置ずれ量に依存することになる。
図２２（ｂ）に示すように、チャンネル保護膜１１５に対するソース、ドレイン電極１１８,１１９の左右方向の位置ずれ量ΔＸ（μｍ）が０μｍのときは、電流Ｉ（a.u.）と基準となる電流Ｉｓ（a.u.）との間での電流ずれ量（電流ずれの絶対値の割合）［＝ΔＩ／Ｉｓの絶対値×１００％］は０％となる。これに対し、ドレイン側（右側）寄りの位置ずれ量ΔＸの絶対値が大きくなるに従って電流ずれによる電流減少の程度が大きくなり、ソース側（左側）寄りの位置ずれ量ΔＸの絶対値が大きくなるに従って電流ずれによる電流増大の程度が大きくなり、この電流ずれ量の絶対値は、上記位置ずれ量ΔＸ＝０μｍを基準として対称的となる。
なお、図２１（ｃ）及び図２２（ｂ）から、チャンネル保護膜１１５とソース電極１１８とが重畳するオーバーラップ領域１１６の面積が相対的に小さくなる程、換言すれば、チャンネル保護膜１１５とドレイン電極１１９とが重畳するオーバーラップ領域１１７の面積が相対的に大きくなる程、ドレイン電極１１９からソース電極１１８に流れるチャネル電流Ｉｃは下に凸の曲線に沿ってやや非線形的に大きくなる。
特開２００１−１９５０１２号公報
上述したＴＦＴの各構成要素の製造プロセスに起因する、ソース、ドレイン電極１１８,１１９の形成位置の所望位置からの位置ずれに起因する電流ずれ量を可能な限り小さくすることが好ましい。
本発明は、上記問題点に鑑みてなされたものであり、均一な表示特性が得られる構造を有する画素回路基板、表示装置、電子機器及び表示装置の製造方法を提供することを目的とする。
上記目的を達成するため、本発明の第１の観点に係る画素回路基板は、
画素電極と、
前記画素電極の一辺側に接続された第１駆動素子と、
前記画素電極の前記一辺側と対向するとともに、前記一辺側と平行な他辺側において前記第１駆動素子に並列に接続された第２駆動素子と、
を備え、
前記第１駆動素子及び前記第２駆動素子は、それぞれゲート電極と、半導体層と、ソース、ドレイン電極と、前記半導体層及び前記ソース、ドレイン電極の間に配置されたチャンネル保護膜と、を備えた駆動トランジスタであり、
前記第１駆動素子及び前記第２駆動素子の前記ソース電極の組と、前記第１駆動素子及び前記第２駆動素子の前記ドレイン電極の組とは、一方がそれぞれ前記画素電極の前記一辺側、前記他辺側に接続され、他方がそれぞれアノードラインに接続されることによって、前記第１駆動素子の前記ソース、ドレイン電極と、前記第２駆動素子の前記ソース、ドレイン電極は、前記画素電極に対して対称な関係であることを特徴とする。
前記第１駆動素子及び前記第２駆動素子をスイッチングするスイッチング素子をさらに備えてもよい。
前記スイッチング素子は、ゲートラインに接続されたゲート電極を備えるトランジスタであってもよい。
前記スイッチング素子は前記画素電極の他辺側に配置され、前記第１駆動素子は、前記画素電極の一辺側のうち、前記第２駆動素子側よりも前記スイッチング素子側に配置されていることが望ましい。
前記スイッチング素子はスイッチング素子用ソース、ドレイン電極を備え、前記スイッチング素子用ソース、ドレイン電極の一方がデータラインに接続され、前記スイッチング素子用ソース、ドレイン電極の他方が前記第１駆動素子及び前記第２駆動素子に接続されていることが望ましい。
前記スイッチング素子は、前記第１駆動素子及び前記第２駆動素子のゲート電極にそれぞれ接続された第１スイッチング素子と、
前記第１駆動素子及び前記第２駆動素子のソース電極或いは前記第１駆動素子及び前記第２駆動素子のドレイン電極に接続された第１スイッチング素子と、を有してもよい。
本発明の第２の観点に係る表示装置は、
上記画素回路基板と、
対向電極と、
前記画素電極と前記対向電極との間に配置された発光層と、
を備えることを特徴とする。
本発明の第３の観点に係る電子機器は、上記表示装置を備えることを特徴とする。
本発明の第４の観点に係る表示装置の製造方法は、
画素回路基板を有する表示装置の製造方法において、
前記画素回路基板は、
画素電極と、
前記画素電極の一辺側に接続された第１駆動素子と、
前記画素電極の前記一辺側と対向するとともに、前記一辺側と平行な他辺側において前記第１駆動素子に並列に接続された第２駆動素子と、
を備え、
前記第１駆動素子及び前記第２駆動素子は、それぞれゲート電極と、半導体層と、ソース、ドレイン電極と、前記半導体層及び前記ソース、ドレイン電極の間に配置されたチャンネル保護膜と、を備えた駆動トランジスタであり、
前記第１駆動素子及び前記第２駆動素子の前記ソース電極の組と、前記第１駆動素子及び前記第２駆動素子の前記ドレイン電極の組とは、一方がそれぞれ前記画素電極の前記一辺側、前記他辺側に接続され、他方がそれぞれアノードラインに接続されることによって、前記第１駆動素子の前記ソース、ドレイン電極と、前記第２駆動素子の前記ソース、ドレイン電極は、前記画素電極に対して対称な関係であり、
前記画素電極の前記一辺側に接続された前記第１駆動素子と、前記画素電極の前記一辺側と対向する前記他辺側に接続された前記第２駆動素子と、を同一工程で形成することを特徴とする。
前記第１駆動素子及び前記第２駆動素子の前記半導体層をパターニング形成する工程におけるレジストマスクと、
前記第１駆動素子及び前記第２駆動素子の前記ソース、ドレイン電極をパターニング形成する工程におけるレジストマスクと、は分離独立したものであることが望ましい。
前記第１駆動素子及び前記第２駆動素子は、前記半導体層と、前記ソース、ドレイン電極との間に配置されたチャンネル保護膜をさらに備え、
前記チャンネル保護膜を形成する工程におけるレジストマスクと、前記第１駆動素子及び前記第２駆動素子の前記ソース、ドレイン電極をパターニング形成する工程におけるレジストマスクと、は分離独立したものであることが望ましい。
本発明によれば、表示装置に均一な表示特性を実現することができる。
本発明の実施形態に係る表示装置の構成を示す平面図である。 （ａ）は、第１実施形態に係る発光画素の画素駆動回路を示す等価回路図であり、（ｂ）は、参考例に係る発光画素の画素駆動回路を示す等価回路図である。 第１実施形態に係る発光画素の平面図である。 （ａ）は、図３に示すIVａ−IVａ線断面図であり、（ｂ）は、図３に示すIVｂ−IVｂ線断面図である。 （ａ）及び（ｂ）は、図３に示すIVａ−IVａ線断面図に対応し、第１実施形態に係る表示装置の製造方法を示す図である。 （ａ）及び（ｂ）は、図５に続いて第１実施形態に係る表示装置の製造方法を示す図である。 （ａ）は、画素駆動回路において、ソース、ドレイン電極の左右方向の位置ずれがない場合を模式的に示す図であり、（ｂ）は、その位置ずれ量ΔＸと、チャネル電流との関係を示すグラフ図である。 （ａ）は、画素駆動回路において、ソース、ドレイン電極の左右方向の位置ずれが右上方向に偏っている場合を模式的に示す図であり、（ｂ）は、その位置ずれ量ΔＸと、チャネル電流との関係を示すグラフ図である。 （ａ）は、画素駆動回路において、ソース、ドレイン電極の左右方向の位置ずれが左下方向に偏っている場合を模式的に示す図であり、（ｂ）は、その位置ずれ量ΔＸと、チャネル電流との関係を示すグラフ図である。 （ａ）は、Ｘ軸方向のソース、ドレイン電極の位置ずれ量と参考例及び実施形態のチャネル電流Ｉｃとの関係を示す図であり、（ｂ）は、Ｘ軸方向のソース、ドレイン電極の位置ずれ量と参考例及び実施形態のチャネル電流Ｉｃの規格値との関係を示す図である。 （ａ）は、第２実施形態に係る発光画素の画素駆動回路を示す等価回路図であり、（ｂ）は、参考例に係る発光画素の画素駆動回路を示す等価回路図である。 第２実施形態に係る発光画素の平面図である。 （ａ）は、図１２に示すXIIIａ−XIIIａ線断面図であり、（ｂ）は、図１２に示すXIIIｂ−XIIIｂ線断面図である。 本発明の第２実施形態に係る画素駆動回路の動作を説明するための表示装置の全体構成図である。 （ａ）及び（ｂ）は、図１２に示すXIIIａ−XIIIａ線断面図に対応し、第２実施形態に係る表示装置の製造方法を示す図である。 （ａ）及び（ｂ）は、図１５に続いて第２実施形態に係る表示装置の製造方法を示す図である。 （ａ）は、本発明の実施形態に係る表示装置が使用される電子機器としてのデジタルカメラを斜め前方からみた斜視図であり、（ｂ）は、同デジタルカメラを斜め後方からみた斜視図である。 本発明の実施形態に係る表示装置が使用される電子機器としてのパーソナルコンピュータを示す斜視図である。 本発明の実施形態に係る表示装置が使用される電子機器としての携帯電話機を示す図である。 本発明の実施形態に係る表示装置が使用される電子機器としてのテレビジョン装置を示す図である。 （ａ）は、逆スタガ型かつチャンネル保護膜構造のＴＦＴの断面図であり、（ｂ）は、同ＴＦＴの平面図であり、（ｃ）は、同ＴＦＴのソース、ドレイン電極とゲート電極（チャンネル保護膜）との位置関係を示す模式図である。 （ａ）は、図２１に示すＴＦＴのソース、ドレイン電極とゲート電極との位置関係ごとの、ゲート電圧Ｖｇとチャネル電流Ｉｃとの関係を示すグラフ図であり、（ｂ）は、ソース、ドレイン電極の位置ずれ量とソース、ドレイン電極間を流れる電流Ｉ及び同電流Ｉのずれとの関係を示すグラフ図である。
本発明の実施形態に係る画素回路基板、表示装置及び表示装置の製造方法について、以下、図面を参照しながら説明する。以下の実施形態では、ボトムエミッション型の有機ＥＬ（Electro Luminescence）素子を用いたアクティブ駆動方式の表示装置を例として説明する。
（第１実施形態）
図１に示すように、本第１実施形態に係る画素回路基板を有する表示装置は、ガラス等の基板３１上にそれぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色を発する３つの発光画素３０を一組として、この組が行方向（左右方向）に繰り返し複数配列されるとともに、列方向（上下方向）に同一色の発光画素３０が複数配列されている。このようにＲＧＢの各色を発する発光画素３０がマトリクス状に配列される。各発光画素３０は、ＲＧＢそれぞれの光を発する表示素子としての有機ＥＬ素子である発光素子２１を備える。
図２（ａ）に示すように、各発光画素３０は、発光素子２１と、発光素子２１をアクティブ動作させる画素駆動回路ＤＳ１とを備える。また、画素回路基板は、基板３１と、画素駆動回路ＤＳ１と、発光素子２１の画素電極４２とを有する。
画素駆動回路ＤＳ１は、選択トランジスタＴｒ１１、第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３、及びキャパシタＣｐ１,Ｃｐ２を備える。選択トランジスタＴｒ１１、第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３は、いずれもアモルファスシリコン或いは微結晶シリコンを含む半導体層を備える逆スタガ型のｎチャンネル型ＴＦＴ（Thin Film Transistor）である。また、キャパシタＣｐ１,Ｃｐ２は、後述するデータラインＬｄから供給される、階調信号などの表示用のデータを電荷として保持する。
本実施形態の画素駆動回路ＤＳ１は、図２（ａ）に示すように２つの第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３を備えている。これに対し、図２（ｂ）に示す参考例の画素駆動回路ＤＳ０は、駆動トランジスタＴｒ１２ａを１つのみ有している点で本実施形態の画素駆動回路ＤＳ１と異なる。比較用に、参考例の駆動トランジスタＴｒ１２ａのチャンネル幅と、本実施形態の第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３の各チャンネル幅の合計とが等しく設定された状態を前提として、以下に説明する。
図１及び図２（ａ）に示すように、基板３１上には、行方向に配列された複数の画素駆動回路ＤＳ１のそれぞれに接続されたアノードラインＬａと、列方向に配列された複数の画素駆動回路ＤＳ１のそれぞれに接続された複数のデータラインＬｄと、行方向に配列された複数の画素駆動回路ＤＳ１の各選択トランジスタＴｒ１１を選択（スイッチング）するためのゲートラインＬｇと、が形成されている。
図２（ａ）に示す本実施形態の画素駆動回路ＤＳ１では、選択トランジスタＴｒ１１は、ゲート電極がゲートラインＬｇに、ドレイン電極がデータラインＬｄに、ソース電極がノードＮ１１にそれぞれ接続される。また、第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３は、ゲート電極がノードＮ１１に接続され、ドレイン電極がアノードラインＬａに、ソース電極がそれぞれノードＮ１２に接続される。キャパシタＣｐ１は、両端がそれぞれ第１駆動トランジスタＴｒ１２のゲート電極及びソース電極（ノードＮ１１,Ｎ１２）間に接続される。キャパシタＣｐ２は、両端がそれぞれ第２駆動トランジスタＴｒ１３のゲート電極及びソース電極（ノードＮ１１,Ｎ１２）に接続され、互いに同一容量に設定されている。このキャパシタＣｐ１,Ｃｐ２は、第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３のゲート−ソース間に付加的に設けられた補助容量、或いは第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３のゲート−ソース間の寄生容量と補助容量を有する容量成分である。ノードＮ１２は発光素子２１のアノードに接続され、発光素子２１のカソードは、対向電極４６に接続されている。このように、第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３は、アノードラインＬａ,ノードＮ１２（発光素子２１）間で並列接続されており、見かけ上１つのトランジスタとして機能する。さらに、発光素子２１のカソード（対向電極４６、図４参照）には基準電圧Ｖｓｓが印加される。
一方、図２（ｂ）に示す参考例の画素駆動回路ＤＳ０では、選択トランジスタＴｒ１１は、ゲート電極がゲートラインＬｇに、ドレイン電極がデータラインＬｄに、ソース電極がノードＮ１１にそれぞれ接続される。また、駆動トランジスタＴｒ１２ａは、ゲート電極がノードＮ１１に接続され、ドレイン電極がアノードラインＬａに、ソース電極がそれぞれノードＮ１２に接続される。キャパシタＣｐは、駆動トランジスタＴｒ１２ａのゲート電極及びソース電極（ノードＮ１１,Ｎ１２）間に接続される。ノードＮ１２は発光素子２１のアノードに接続され、発光素子２１のカソードは、対向電極４６に接続されている。このように、駆動トランジスタＴｒ１２ａは、アノードラインＬａ,ノードＮ１２間に接続される。
図１及び図２（ａ）を参照して、ゲートラインＬｇは、発光パネルの周縁部に配置されたゲートドライバに接続されている。ゲートラインＬｇには、ゲートドライバから、当該ゲートラインＬｇに接続され、行方向に配列された複数の発光画素３０を所定タイミングで選択状態に設定するための選択電圧信号（走査信号）が印加される。また、データラインＬｄは、発光パネルの周縁部に配置されたデータドライバに接続され、データドライバから、発光画素３０の前記選択状態に同期するタイミングで発光データに応じたデータ電圧（階調信号）が印加される。アノードラインＬａ（電流供給配線）は、所定の高電位電源に直接又は間接的に接続されている。これにより、アノードラインＬａから、行方向に配列された複数組の第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３を介して、発光素子２１の略矩形状の画素電極４２（図３参照）に、発光データに応じた駆動電流が流れる状態に設定される。つまり、アノードラインＬａには、発光素子２１の対向電極４６に印加される基準電圧Ｖｓｓより十分電位の高い所定の供給電圧Ｖｄｄ（＞基準電圧Ｖｓｓ）が印加される。
図３、図４（ａ）及び図４（ｂ）を参照して、各発光画素３０における基板３１上には、発光素子２１を選択する選択トランジスタＴｒ１１、発光素子２１に駆動電流を供給する第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３のゲート電極１２ｇ,１３ｇが形成されている。各発光画素３０に隣接した基板３１上には、列方向（上下方向）に沿って延びるデータラインＬｄが形成されている。基板３１上には、データラインＬｄ及びゲート電極１１ｇ,１２ｇ,１３ｇを覆うように絶縁膜３２が形成されている。また、基板３１上には、ゲート電極１２ｇ,１３ｇを互いに接続する導電層２０が形成されている。
図３、図４（ａ）及び図４（ｂ）を参照して、第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３のソース電極１２ｓ,１３ｓは、絶縁膜３２上の画素電極４２に接続され、ドレイン電極１２ｄ,１３ｄは、基板３１上のアノードラインＬａに接続されている。詳しくは、第１駆動トランジスタＴｒ１２のソース電極１２ｓは、矩形状の画素電極４２（有機ＥＬ素子２１）の一辺（右辺）側に接続され、第２駆動トランジスタＴｒ１３のソース電極１３ｓは、画素電極４２の当該一辺側に対向する他辺（左辺）側に接続されている。この画素電極４２の一辺及び他辺は互いに平行である。また、ゲート電極１２ｇ,１３ｇは、基板３１上の導電層２０を介して互いに接続されている。第１駆動トランジスタＴｒ１２のソース電極１２ｓ及びドレイン電極１２ｄは、それぞれ、各図面中、チャンネル保護膜１２ｐの左側及び右側に配置され、第２駆動トランジスタＴｒ１３のソース電極１３ｓ及びドレイン電極１３ｄは、それぞれ、各図面中、チャンネル保護膜１３ｐの右側及び左側に配置されている。第１駆動トランジスタＴｒ１２のソース、ドレイン電極１２ｓ,１２ｄの下方には、それぞれ、ｎ型不純物を含むアモルファスシリコンを有するオーミックコンタクト層１２３,１２４が形成されている。第２駆動トランジスタＴｒ１３のソース、ドレイン電極１３ｓ,１３ｄの下方には、それぞれ、ｎ型不純物を含むアモルファスシリコンを有するオーミックコンタクト層１３３,１３４が形成されている。そして、保護絶縁膜であるチャンネル保護膜１２ｐが、ソース、ドレイン電極１２ｓ,１２ｄ間及び、オーミックコンタクト層１２３,１２４間に挟まれた状態で、アモルファスシリコン或いは微結晶シリコンを含む半導体層１２１上に配置されている。チャンネル保護膜１３ｐが、ソース、ドレイン電極１３ｓ,１３ｄ間及び、オーミックコンタクト層１３３,１３４間に挟まれた状態で、アモルファスシリコン或いは微結晶シリコンを含む半導体層１３１上に配置されている。半導体層１２１,１３１は、ゲート絶縁膜として機能する絶縁膜３２上に形成されている。オーミックコンタクト層１２３,１２４は、それぞれソース、ドレイン電極１２ｓ,１２ｄと、半導体層１２１との低抵抗性接触のために配置される。オーミックコンタクト層１３３,１３４は、それぞれソース、ドレイン電極１３ｓ,１３ｄと、半導体層１３１との低抵抗性接触のために配置される。
アノードラインＬａ及びゲートラインＬｇは、各トランジスタＴｒ１１,Ｔｒ１２,Ｔｒ１３のソース電極１１ｓ,１２ｓ,１３ｓ及びドレイン電極１１ｄ,１２ｄ,１３ｄを形成するためのソース−ドレイン導電層を用いて形成されている。データラインＬｄ及び導電層２０は、各トランジスタＴｒ１１,Ｔｒ１２,Ｔｒ１３のゲート電極１１ｇ,１２ｇ,１３ｇを形成するためのゲート導電層を用いて形成されている。データラインＬｄとドレイン電極１１ｄとの間の絶縁膜３２には、データラインＬｄとドレイン電極１１ｄとを接続するコンタクト部（コンタクトホール）６１が形成されている。ゲートラインＬｇとゲート電極１１ｇの両端との間の絶縁膜３２には、それぞれ、ゲートラインＬｇとゲート電極１１ｇとを接続するコンタクト部（コンタクトホール）６２,６３が形成されている。ソース電極１１ｓとゲート電極１２ｇとの間の絶縁膜３２には、ソース電極１１ｓとゲート電極１２ｇとを接続するコンタクト部（コンタクトホール）６４が形成されている。これらのコンタクト部６１〜６４によって、選択トランジスタＴｒ１１、第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３の各ゲート電極１１ｇ,１２ｇ,１３ｇ、データラインＬｄ、並びに導電層２０となる、ゲート導電層をパターニングしてなる下部接続部と、選択トランジスタＴｒ１１、第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３のソース電極１１ｓ,１２ｓ,１３ｓ,ドレイン電極１１ｄ,１２ｄ,１３ｄ、アノードラインＬａ、並びにゲートラインＬｇとなる、ソース−ドレイン導電層をパターニングしてなる上部接続部と、が基板の厚さ方向に適宜接続されている。
図２（ｂ）に示す参考例の駆動トランジスタＴｒ１２ａのチャンネル幅はＷ（μｍ）であり、図２（ａ）に示す本実施形態の第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３のチャンネル幅は、いずれもＷ／２（μｍ）である。このように、第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３のチャンネル幅の合計は、参考例の駆動トランジスタＴｒ１２ａのチャンネル幅Ｗと等しい（Ｗ＝Ｗ／２＋Ｗ／２）。第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３の半導体層１２１，１３１のチャンネル長Ｌは互いに等しく、また第１駆動トランジスタＴｒ１２のソース電極１２ｓとドレイン電極１２ｄとの間の距離Ｇｐと、第２駆動トランジスタＴｒ１３のソース電極１３ｓとドレイン電極１３ｄとの間の距離Ｇｐとは互いに等しい。さらに、前述したように、第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３は、駆動トランジスタＴｒ１２ａと同様に、アノードラインＬａ及びノードＮ１２の間に接続されている。よって、第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３は、参考例の駆動トランジスタＴｒ１２ａと同様、チャンネル幅Ｗ（μｍ）のＴＦＴとして機能する。
図４（ａ）及び図４（ｂ）に示すように、発光素子２１は、アノード電極としての画素電極４２、正孔注入層４３、インターレイヤ４４、発光層４５、及びカソード電極としての対向電極４６、を備える。正孔注入層４３は、例えば、正孔（ホール）注入、輸送が可能な有機高分子系の材料或いは有機低分子系の材料、無機酸化物などの少なくともいずれかを含み、所定の電界下で発光層４５に向けて正孔を供給する機能を有するものである。インターレイヤ４４は、正孔注入層４３の正孔注入性を抑制して発光層４５内において電子と正孔とを再結合させやすくする機能を有し、発光層４５の発光効率を高めるものである。発光層４５は、画素電極４２からの正孔と対向電極４６からの電子が再結合して光を発生する機能を有する有機高分子系の材料或いは有機低分子系の材料を含む。
これらの正孔注入層４３、インターレイヤ４４及び発光層４５が、所定の電界下で電子や正孔をキャリアとして輸送するキャリア輸送層となる。層間絶縁膜４７は、トランジスタＴｒ１１,Ｔｒ１２,Ｔｒ１３や、データラインＬｄ、ゲートラインＬｇ、アノードラインＬａの上方を覆うとともに画素電極４２の周縁部を覆う保護膜であり、発光画素３０の発光領域を画する略矩形状の開口部４７ａが形成されている。層間絶縁膜４７上には、列方向（図３の上下方向）に延在するストライプ形状の隔壁４８が形成されている。隔壁４８は、列方向に沿った複数の開口部４７ａに対応したストライプ形状の開口部４８ａを有する。
対向電極４６は、基板３１上にマトリクス状に配列された全ての発光画素３０（発光素子２１）の画素電極４２に対向し且つ連続してなる電極層である。対向電極４６は、コモン電極として機能し、所定の低電圧（接地電位ＧＮＤなどの基準電圧（基準電位）Ｖｓｓ）が共通に印加される。
第１駆動トランジスタＴｒ１２は、半導体層１２１、チャンネル保護膜１２ｐ、ドレイン電極１２ｄ、ソース電極１２ｓ、オーミックコンタクト層１２３,１２４、ゲート電極１２ｇ、半導体層１２１とゲート電極１２ｇとの間の絶縁膜３２を備える。
また、第２駆動トランジスタＴｒ１３は、半導体層１３１、チャンネル保護膜１３ｐ、ドレイン電極１３ｄ、ソース電極１３ｓ、オーミックコンタクト層１３３,１３４、ゲート電極１３ｇ、半導体層１３１とゲート電極１３ｇとの間の絶縁膜３２を備える。また、選択トランジスタＴｒ１１は、半導体層（図示せず）、チャンネル保護膜１１ｐ、ドレイン電極１１ｄ、ソース電極１１ｓ、オーミックコンタクト層（図示せず）、ゲート電極１１ｇ、半導体層とゲート電極１１ｇとの間の絶縁膜３２を備える。
各トランジスタＴｒ１１,Ｔｒ１２,Ｔｒ１３において、ゲート電極１１ｇ,１２ｇ,１３ｇは、例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＮｄＴｉ合金膜、ＭｏＮｂ合金膜等の少なくともいずれかを含む不透明なゲート導電層から形成されている。また、ドレイン電極１１ｄ,１２ｄ,１３ｄ及びソース電極１１ｓ,１２ｓ,１３ｓは、例えば、アルミニウム−チタン（ＡｌＴｉ）／Ｃｒ、ＡｌＮｄＴｉ／Ｃｒ又はＣｒ等の少なくともいずれかを含むソース−ドレイン導電層から形成されている。
画素電極４２は、透明な導電性材料、例えばＩＴＯ（Indium Tin Oxide）やＺｎＯ等から構成されている。各画素電極４２は、隣接する他の発光画素３０の画素電極４２と離間されることによって互いに絶縁されている。
なお、本実施形態では、第１駆動トランジスタＴｒ１２における、ソース電極１２ｓ及びドレイン電極１２ｄとチャンネル保護膜１２ｐとの各オーバーラップ領域１２ａ,１２ｂの面積は、互いに等しくなるように設定されている（図７（ａ）参照）。また、第２駆動トランジスタＴｒ１３における、ソース電極１３ｓ及びドレイン電極１３ｄとチャンネル保護膜１３ｐとの各オーバーラップ領域１３ａ,１３ｂの面積は、互いに等しくなるように設定されている（図７（ａ）参照）。
次に、本実施形態に係る表示装置の製造方法について図５及び図６を参照しながら説明する。ここでは、選択トランジスタＴｒ１１及び第２駆動トランジスタＴｒ１３は、第１駆動トランジスタＴｒ１２と同一工程によって形成される。よって、以下、第１駆動トランジスタＴｒ１２の形成方法の説明をもって、選択トランジスタＴｒ１１及び第２駆動トランジスタＴｒ１３の形成方法の説明を一部省略する。
まず、図５（ａ）に示すように、発光画素基板であるガラス等の基板３１上に、スパッタ法、真空蒸着法等により例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＮｄＴｉ合金膜、ＭｏＮｂ合金膜等の少なくともいずれかを含むゲート導電膜を形成し、これをフォトリソグラフィによるレジストマスクを用いて第１駆動トランジスタＴｒ１２のゲート電極１２ｇ、及びデータラインＬｄの形状にパターニングするとともに図５（ａ）では図示を省略したが、選択トランジスタＴｒ１１、第２駆動トランジスタＴｒ１３のゲート電極１１ｇ,１３ｇ及び導電層２０にパターニングする。
次に、図５（ｂ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法等により、ゲート電極１２ｇ及びデータラインＬｄ上に、シリコン酸化膜、シリコン窒化膜などの絶縁性材料を有する絶縁膜３２を形成する。次に絶縁膜３２上に、ＣＶＤ法等により半導体層となるアモルファスシリコン層、チャンネル保護膜となるシリコン酸化膜、シリコン窒化膜などの絶縁層を連続して堆積し、この絶縁層をフォトリソグラフィによるレジストマスクを用いてパターニングしてチャンネル保護膜１２ｐを形成するとともに、選択トランジスタＴｒ１１、第２駆動トランジスタＴｒ１３の各チャンネル保護膜１１ｐ，１３ｐもパターニングする。次いで、ｎ型不純物を含むアモルファスシリコン層を堆積した後、フォトリソグラフィによるレジストマスクを用いてエッチングしてトランジスタＴｒ１１,Ｔｒ１２,Ｔｒ１３のオーミックコンタクト層１２３,１２４、１３３，１３４等の外周をパターニングし、引き続き下層のアモルファスシリコン層をエッチングしてトランジスタＴｒ１１,Ｔｒ１２,Ｔｒ１３の半導体層１２１，１３１等をパターニング形成する。このとき、トランジスタＴｒ１１,Ｔｒ１２,Ｔｒ１３の半導体層１２１，１３１等のチャンネル長Ｌは、トランジスタＴｒ１１,Ｔｒ１２,Ｔｒ１３の各チャンネル保護膜１１ｐ，１２ｐ，１３ｐの行方向（Ｘ軸方向）の長さによって定義され、ソース、ドレイン電極の位置ずれに関係なく常に一定である。
次いで、スパッタ法、真空蒸着法等により絶縁膜３２上に、ＩＴＯ等の透明導電膜を形成し、フォトリソグラフィによるレジストマスクを用いてパターニングして画素電極４２を形成する。
そして、絶縁膜３２にコンタクト部６１〜６４となるコンタクトホールを形成した後、例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＮｄＴｉ合金膜、ＭｏＮｂ合金膜等の少なくともいずれかを含むソース−ドレイン導電膜をスパッタ法、真空蒸着法等を用いて形成し、コンタクト部６１〜６４に埋設する。この後、フォトリソグラフィによるレジストマスクを用いてソース−ドレイン導電膜をパターニングして、選択トランジスタＴｒ１１，第１駆動トランジスタＴｒ１２及び第２駆動トランジスタＴｒ１３の各ソース、ドレイン電極１２ｓ，１２ｄ、１３ｓ，１３ｄ等、アノードラインＬａ、ゲートラインＬｇ（図４（ｂ）参照）を形成するとともに、各トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３のソース、ドレイン電極の下方であって且つ各トランジスタＴｒ１１，Ｔｒ１２，Ｔｒ１３のソース、ドレイン電極間のオーミックコンタクト層をエッチングして、トランジスタＴｒ１１,Ｔｒ１２,Ｔｒ１３のオーミックコンタクト層１２３,１２４，１３３，１３４等を形成する。このように、ゲート導電膜、チャンネル保護膜、ソース−ドレイン導電膜はそれぞれ分離独立したフォトリソグラフィによるレジストマスクを用いてパターニングされるため、ソース、ドレイン電極に相対的な位置ずれを引き起こす可能性がある。そして、選択トランジスタＴｒ１１，第１駆動トランジスタＴｒ１２及び第２駆動トランジスタＴｒ１３の各ソース、ドレイン電極１２ｓ，１２ｄ、１３ｓ，１３ｄ等は同一のフォトリソグラフィ工程によって形成されるため、上記位置ずれの程度が同じである。このため、選択トランジスタＴｒ１１のソース電極１１ｓとドレイン電極１２ｄとの間の距離と、第１駆動トランジスタＴｒ１２のソース電極１２ｓとドレイン電極１２ｄとの間の距離Ｇｐと、第２駆動トランジスタＴｒ１３のソース電極１３ｓとドレイン電極１３ｄとの間の距離Ｇｐと、は位置ずれが生じても常に一定である。そして、選択トランジスタＴｒ１１，第１駆動トランジスタＴｒ１２及び第２駆動トランジスタＴｒ１３の各ソース、ドレイン電極１２ｓ，１２ｄ、１３ｓ，１３ｄ等はそれぞれ、対応するゲート電極１１ｇ，１２ｇ，１３ｇとの相対的位置ずれの程度が互いに等しく、また対応するチャンネル保護膜１１ｐ，１２ｐ，１３ｐとの相対的位置ずれの程度が互いに等しい。そして、第１駆動トランジスタＴｒ１２のソース電極１２ｓ及び第２駆動トランジスタＴｒ１３のソース電極１３ｓは、列方向に沿い且つ行方向に直交する画素電極４２の二辺のうち、それぞれ右側の辺、左側の辺に重なって接続されるように形成される（図４（ｂ）参照）。
続いて、図６（ａ）に示すように、ＣＶＤ法等を用い、トランジスタＴｒ１１，トランジスタＴｒ１２，トランジスタＴｒ１３等やデータラインＬｄの上方を覆うようにシリコン窒化膜を有する層間絶縁膜４７を形成した後、層間絶縁膜４７に、フォトリソグラフィによるレジストマスクを用いて開口部４７ａを形成する。次に、層間絶縁膜４７を覆うように感光性ポリイミドを塗布し、マスク版を用いて露光、現像することによってパターニングし、開口部４８ａを有する隔壁４８を形成する。
その後、図６（ｂ）に示すように、連続した液流を流すノズルプリンティング装置あるいは個々に独立した複数の液滴として吐出するインクジェット装置を用い、孔注入材料を含む有機化合物含有液を開口部４７ａで囲まれた画素電極４２上に選択的に塗布する。続いて、基板３１を大気雰囲気下で加熱し、有機高分子系のホール注入・輸送材料を含む有機化合物含有液の溶媒を揮発させ、正孔注入層４３を形成する。
この有機化合物含有液としては、例えば導電性ポリマーであるポリエチレンジオキシチオフェン（ＰＥＤＯＴ）とドーパントであるポリスチレンスルホン酸（ＰＳＳ）を水系溶媒に分散させた分散液であるＰＥＤＯＴ／ＰＳＳ水溶液を用いる。
次に、ノズルプリンティング装置又はインクジェット装置を用い、インターレイヤ４４となる材料を含有する有機化合物含有液を正孔注入層４３上に塗布する。窒素雰囲気中の加熱乾燥、或いは真空中での加熱乾燥を行い、残留溶媒の除去を行ってインターレイヤ４４を形成する。
続いて、ポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーなどの発光ポリマー材料（Ｒ,Ｇ,Ｂ）が、テトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解された有機化合物含有液を、ノズルプリンティング装置又はインクジェット装置を用いて塗布し、窒素雰囲気中で加熱して残留した有機溶媒の除去を行い、発光層４５を形成する。
その後、図６（ｂ）に示すように、発光層４５が形成された基板３１上に、真空蒸着やスパッタリングを用い、Ｌｉ,Ｍｇ,Ｃａ,Ｂａ等の仕事関数の低い材料を有する層と、Ａｌ等の光反射性導電層を有する層とから構成される２層構造の対向電極４６を形成する。
次に、本実施形態に係る表示装置の作用効果について図７〜１０を参照しながら説明する。図７〜１０では、ｎチャンネル型ＴＦＴを使用した。図７（ｂ）、図８（ｂ）、図９（ｂ）の横軸は、後述する基準位置に対してソース、ドレイン電極が右側にずれた場合には正の値をとり、左側にずれた場合には負の値をとる。ここで、Ｗ（チャンネル幅）＝７００μｍ、Ｌ（チャンネル長）＝７．４μｍ、ゲート電圧Ｖｇ＝５Ｖであり、データ電圧Ｖｄ＝１０Ｖである。
まず、図７（ａ）に示すように、発光画素３０において、チャンネル保護膜１２ｐ,１３ｐに対し、ソース、ドレイン電極１２ｓ,１２ｄ、１３ｓ,１３ｄの左右方向の位置ずれがない（Ｘ軸方向の位置ずれ量ΔＸ＝Ｙ軸方向の位置ずれ量ΔＹ＝０μｍ）場合（以下、図７（ａ）に示すソース、ドレイン電極１２ｓ,１２ｄ、１３ｓ,１３ｄの位置を「基準位置」とする。）では、図７（ｂ）に示すように、画素駆動回路ＤＳ１において、第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３をそれぞれ流れるチャネル電流Ｉｃは、互いに等しくなる（図１０（ａ）及び図１０（ｂ）参照）。このときのチャネル電流Ｉｃの和を基準電流値とすると、基準電流からの電流ずれ量は０（％）である。これにより、発光素子２１を表示素子とした複数の発光画素３０を有する表示装置において、各発光画素３０ごとに均一な発光が可能となる。なお、ここでは、両チャネル電流Ｉｃの合計値は、図１０（ａ）に示すように、４．６×１０−６Ａとなる。
また、図８（ａ）に示すように、発光画素３０において、チャンネル保護膜１２ｐ,１３ｐに対し、ソース、ドレイン電極１２ｓ,１２ｄ、１３ｓ,１３ｄが図７（ａ）に示す基準位置から右上方向に偏っている（Ｘ軸方向の位置ずれ量ΔＸ＝Ｙ軸方向の位置ずれ量ΔＹ＝＋１μｍ）場合では、図８（ｂ）に示すように、第２駆動トランジスタＴｒ１３を流れるチャネル電流Ｉｃが、第２駆動トランジスタＴｒ１３が基準位置の場合よりも大きくなる。ところが、第１駆動トランジスタＴｒ１２を流れるチャネル電流Ｉｃが第１駆動トランジスタＴｒ１２が基準位置の場合よりも小さくなって相殺される。このため、両チャネル電流Ｉｃの合計値は、約５．１×１０−６Ａとなり（図１０（ａ）及び図１０（ｂ）参照）、図７（ａ）及び図７（ｂ）に示す場合とほぼ等しい結果となる。これは、画素電極４２に接続される第１駆動トランジスタＴｒ１２のソース電極１２ｓと、第２駆動トランジスタＴｒ１３のソース電極１３ｓと、が画素電極４２に対してそれぞれ右側、左側に位置するためである。つまり、第１駆動トランジスタＴｒ１２のソース、ドレイン電極１２ｓ,１２ｄの組と、第２駆動トランジスタＴｒ１３のソース、ドレイン電極１３ｓ,１３ｄの組とは、画素電極４２に対して鏡像対称な関係になる。
このような構造により、第１駆動トランジスタＴｒ１２のソース、ドレイン電極１２ｓ，１２ｄがチャンネル保護膜１２ｐに対して右側にずれてオーバーラップ領域１２ａの面積が基準位置の場合に比べて増大するとともに、オーバーラップ領域１２ｂの面積が基準位置の場合に比べて減少する。このため、第１駆動トランジスタＴｒ１２のチャネル電流Ｉｃは基準位置の場合よりも小さくなる。ところが、同時に第２駆動トランジスタＴｒ１３のソース、ドレイン電極１３ｓ，１３ｄがチャンネル保護膜１３ｐに対して右側にずれてオーバーラップ領域１３ａの面積が基準位置の場合に比べて減少するとともに、オーバーラップ領域１３ｂの面積が基準位置の場合に比べて増大する。このため、第２駆動トランジスタＴｒ１３のチャネル電流Ｉｃは基準位置の場合よりも大きくなる。
第１駆動トランジスタＴｒ１２のソース、ドレイン電極１２ｓ,１２ｄ及び第２駆動トランジスタＴｒ１３のソース、ドレイン電極１３ｓ，１３ｄは、ともにソース−ドレイン導電膜をパターニングしてなる。このため、Ｘ軸方向に沿うソース、ドレイン電極の位置ずれ量も同じになる。したがって、チャンネル保護膜１２ｐ,１３ｐとソース電極１２ｓ,１３ｓとが重畳するオーバーラップ領域１２ａ,１３ａの各面積の和が一定になり、チャンネル保護膜１２ｐ,１３ｐとドレイン電極１２ｄ,１３ｄとが重畳するオーバーラップ領域１２ｂ,１３ｂの各面積の和が一定になる。このため、第１駆動トランジスタＴｒ１２及び第２駆動トランジスタＴｒ１３のチャネル電流Ｉｃの和は概ね一定になる。なお、ソース、ドレイン電極１２ｓ,１２ｄ、１３ｓ,１３ｄに上下方向（Ｙ軸方向）に位置ずれが生じても、第１駆動トランジスタＴｒ１２において、チャンネル幅方向のチャンネル保護膜１２ｐの長さ及びチャンネル幅方向のゲート電極１２ｇの長さはともに、チャンネル幅方向のソース、ドレイン電極１２ｓ,１２ｄの各長さより十分長い。このため、オーバーラップ領域１２ａ,１２ｂの面積は、実質上一定であり、第２駆動トランジスタＴｒ１３において、チャンネル幅方向のチャンネル保護膜１３ｐの長さ及びチャンネル幅方向のゲート電極１３ｇの長さはともに、チャンネル幅方向のソース、ドレイン電極１２ｓ,１２ｄの各長さよりも十分長い。このため、オーバーラップ領域１３ａ,１３ｂの面積は、実質上一定であるので、左右方向（Ｘ軸方向）の位置ずれのみを考慮すればよい。また、選択トランジスタＴｒ１１は、データラインＬｄからデータ電圧が印加されて駆動するため、第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３のように発光素子２１に電流を流さない。そのため、Ｘ軸方向のソース、ドレイン電極の位置ずれがあっても発光素子２１の輝度階調に大きな悪影響を及ぼさない。
このように、第１駆動トランジスタＴｒ１２のソース、ドレイン電極１２ｓ，１２ｄ及び第２駆動トランジスタＴｒ１３のソース、ドレイン電極１３ｓ，１３ｄの位置が基準位置と比べて右側にずれていても、発光素子２１は、基準位置の場合の発光素子２１の輝度と比べて同程度の輝度で発光することが可能となる。
同様に、図９（ａ）に示すように、発光画素３０において、ゲート電極１２ｇ,１３ｇ（チャンネル保護膜１２ｐ,１３ｐ）に対し、ソース、ドレイン電極１２ｓ,１２ｄ、１３ｓ,１３ｄが図７（ａ）に示す基準位置から左下方向に偏っている（Ｘ軸方向の位置ずれ量ΔＸ＝Ｙ軸方向の位置ずれ量ΔＹ＝−１μｍ）場合でも、図９（ｂ）に示すように、第２駆動トランジスタＴｒ１３を流れるチャネル電流Ｉｃが、第２駆動トランジスタＴｒ１３が基準位置の場合よりも小さくなる。ところが、第１駆動トランジスタＴｒ１２を流れるチャネル電流Ｉｃが、第１駆動トランジスタＴｒ１２が基準位置の場合よりも大きくなることで相殺される。このため、両チャネル電流Ｉｃの合計値は、５．１μｍとなり（図１０（ａ）及び図１０（ｂ）参照）、図７（ａ）及び図７（ｂ）に示す場合、並びに、図８（ａ）及び図８（ｂ）に示す場合とほぼ同様な結果となる。
このような構造により、第１駆動トランジスタＴｒ１２のソース、ドレイン電極１２ｓ，１２ｄがチャンネル保護膜１２ｐに対して左側にずれてオーバーラップ領域１２ａの面積が基準位置の場合に比べて減少するとともに、オーバーラップ領域１２ｂの面積が基準位置の場合に比べて増大する。このため、第１駆動トランジスタＴｒ１２のチャネル電流Ｉｃは基準位置の場合よりも大きくなる。ところが、同時に第２駆動トランジスタＴｒ１３のソース、ドレイン電極１３ｓ、１３ｄがチャンネル保護膜１３ｐに対して左側にずれてオーバーラップ領域１３ａの面積が基準位置の場合に比べて増大するとともに、オーバーラップ領域１３ｂの面積が基準位置の場合に比べて減少する。このため、第２駆動トランジスタＴｒ１３のチャネル電流Ｉｃは基準位置の場合よりも小さくなる。
このように、第１駆動トランジスタＴｒ１２のソース、ドレイン電極１２ｓ，１２ｄ及び第２駆動トランジスタＴｒ１３のソース、ドレイン電極１３ｓ，１３ｄの位置が基準位置と比べて左側にずれていても、発光素子２１は、基準位置の場合の発光素子２１の輝度と比べて同程度の輝度で発光することが可能となる。
なお、図１０（ａ）、図１０（ｂ）に示すように、Ｘ軸方向のソース、ドレイン電極の位置ずれ量が−１μｍ、−０．５μｍ、０μｍ、０．５μｍ、１μｍと変化すると、参考例ではチャネル電流Ｉｃが、それぞれ、３．５×１０−６μＡ、４．０×１０−６μＡ、４．６×１０−６μＡ、５．５×１０−６μＡ、６．９×１０−６μＡとなり、この範囲のチャネル電流Ｉｃの最大値が最小値の約２倍になる。これに対し、本実施形態では、上記変化に従い、チャネル電流Ｉｃはそれぞれ、５．１×１０−６μＡ、４．８×１０−６μＡ、４．６×１０−６μＡ、４．８×１０−６μＡ、５．１×１０−６μＡとなり、この範囲のチャネル電流Ｉｃの最大値が最小値の約１．１倍と差が小さく、±０．５×１０−６μＡの範囲でほぼ一定値を維持する。
以上説明したように、本実施形態の画素駆動回路ＤＳ１、及び、画素駆動回路ＤＳ１を使用した表示装置によれば、第１駆動トランジスタＴｒ１２は、画素電極４２の一辺側に接続されており、第２駆動トランジスタＴｒ１３は、画素電極４２の一辺側に対向する他辺側に接続されている。このため、フォトリソグラフィ装置や露光装置（ステッパ）におけるレーザー照射用マスクのアラインメントずれなどにより、ゲート電極１２ｇ,１３ｇ或いはチャンネル保護膜１２ｐ,１３ｐに対し、ソース、ドレイン電極１２ｓ,１２ｄ、１３ｓ,１３ｄが位置ずれを生じても、第１駆動トランジスタＴｒ１２を流れるチャネル電流Ｉｃの減少分を第２駆動トランジスタＴｒ１３を流れるチャネル電流Ｉｃの増大分で相殺するか、或いは第１駆動トランジスタＴｒ１２を流れるチャネル電流Ｉｃの増大分を第２駆動トランジスタＴｒ１３を流れるチャネル電流Ｉｃの減少分で相殺して、第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３のチャネル電流Ｉｃの総和をほぼ一定にすることができる。これにより、発光素子２１を表示素子とした複数の発光画素３０を有する表示装置において、均一な輝度の発光が可能となる。
（第２実施形態）
本第２実施形態の表示装置が上述した第１実施形態の表示装置と異なる点は、第１実施形態では、画素駆動回路ＤＳ１が、１つの選択トランジスタＴｒ１１、２つの第１及び第２駆動トランジスタＴｒ１２,Ｔｒ１３の合計３つのトランジスタを備えていたのに対し、第２実施形態では、画素駆動回路ＤＳ１１が、２つの第１及び第２選択トランジスタＴｒ５１,Ｔｒ５２、２つの第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４の合計４つのトランジスタを備えている点やデータラインが駆動トランジスタのゲートではなく、駆動トランジスタのソース、ドレインのいずれか一方に間接的に接続されている点等にある。以下、第１実施形態と共通する点については同一又は対応する符号を付し、特に説明する場合を除き、説明を省略する。
図１１（ａ）に示すように、各発光画素３０は、有機ＥＬ素子等の発光素子４１と、発光素子４１をアクティブ動作させる画素駆動回路ＤＳ１１とを備える。また、画素回路基板は、基板３１と、画素駆動回路ＤＳ１１と、発光素子４１の画素電極１４２とを備える。
画素駆動回路ＤＳ１１は、第１及び第２選択トランジスタＴｒ５１,Ｔｒ５２、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４、及びキャパシタＣｐ３,Ｃｐ４、を備える。第１及び第２選択トランジスタＴｒ５１,Ｔｒ５２、並びに、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４は、いずれもアモルファスシリコン或いは微結晶シリコンを含む半導体層を備える逆スタガ型のｎチャンネル型ＴＦＴ（Thin Film Transistor）である。また、キャパシタＣｐ３,Ｃｐ４は、データラインＬｄから供給される、階調信号などの表示用のデータを電荷として保持する。
本実施形態の画素駆動回路ＤＳ１１は、図１１（ａ）に示すように２つの第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４を備えていることに特徴を有する。これに対し、図１１（ｂ）に示す参考例の画素駆動回路ＤＳ１０は、駆動トランジスタＴｒ５３ａを１つのみ有している点で本実施形態の画素駆動回路ＤＳ１１と異なる。比較用に、参考例の駆動トランジスタＴｒ５３ａのチャンネル長と、本実施形態の第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４の各チャンネル長とは互いに等しく、参考例の駆動トランジスタＴｒ５３ａのチャンネル幅と、本実施形態の第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４の各チャンネル幅の合計とが等しく設定された条件に基づいて、以下より説明する。
図１及び図１１（ａ）に示すように、基板３１上には、行方向に配列された複数の画素駆動回路ＤＳ１１のそれぞれに接続されたアノードラインＬａと、列方向に配列された複数の画素駆動回路ＤＳ１１のそれぞれに接続された複数のデータラインＬｄと、行方向に配列された複数の画素駆動回路ＤＳ１１の各々の第１及び第２選択トランジスタＴｒ５１,Ｔｒ５２を選択（スイッチング）するためのゲートラインＬｇと、が形成されている。
図１１（ａ）に示す本実施形態の画素駆動回路ＤＳ１１では、第１選択トランジスタＴｒ５１は、ゲート電極５１ｇがゲートラインＬｇに、ドレイン電極５１ｄがアノードラインＬａに、ソース電極５１ｓがノードＮ５１にそれぞれ接続される。また、第２選択トランジスタＴｒ５２は、ゲート電極５２ｇがゲートラインＬｇに、ソース電極５２ｓがデータラインＬｄに、ドレイン電極５２ｄがノードＮ５２にそれぞれ接続される。さらに、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４は、ゲート電極５３ｇ，５４ｇがノードＮ５１に、ドレイン電極５３ｄ，５４ｄがアノードラインＬａに、ソース電極５３ｓ，５４ｓがノードＮ５２にそれぞれ接続される。キャパシタＣｐ３は、両端がそれぞれ第１駆動トランジスタＴｒ５３のゲート電極５３ｇ及びソース電極５３ｓ（ノードＮ５１,Ｎ５２）間に接続される。キャパシタＣｐ４は、両端がそれぞれ第２駆動トランジスタＴｒ５４のゲート電極５４ｇ及びソース電極５４ｓ（ノードＮ５１,Ｎ５２）に接続され、キャパシタＣｐ３,Ｃｐ４は、互いに同一容量に設定されている。このキャパシタＣｐ３,Ｃｐ４は、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４のゲート−ソース間に付加的に設けられた補助容量、或いは第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４のゲート−ソース間の寄生容量と補助容量を有する容量成分である。ノードＮ５２は発光素子４１のアノードに接続され、発光素子４１のカソードは、対向電極１４６に接続されている。このように、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４は、アノードラインＬａ,ノードＮ５２（発光素子４１）間で並列接続されており、見かけ上１つのトランジスタとして機能する。さらに、発光素子４１のカソード（対向電極１４６、図１３参照）には基準電圧Ｖｓｓが印加される。
図１１（ｂ）に示す参考例の画素駆動回路ＤＳ１０では、第１選択トランジスタＴｒ５１は、ゲート電極がゲートラインＬｇに、ドレイン電極がアノードラインＬａに、ソース電極がノードＮ５１にそれぞれ接続される。また、第２選択トランジスタＴｒ５２は、ゲート電極がゲートラインＬｇに、ソース電極がデータラインＬｄに、ドレイン電極がノードＮ５２にそれぞれ接続される。さらに、駆動トランジスタＴｒ５３ａは、ゲート電極がノードＮ５１に、ドレイン電極がアノードラインＬａに、ソース電極がノードＮ５２にそれぞれ接続される。キャパシタＣｐは、両端がそれぞれ駆動トランジスタＴｒ５３ａのゲート電極及びソース電極（ノードＮ５１,Ｎ５２）に接続される。ノードＮ５２は発光素子４１のアノードに接続され、発光素子４１のカソードは、対向電極１４６に接続されている。
図１、図１１（ａ）、図１２を参照して、書込み期間に、アノードラインＬａの電位を第１供給電圧Ｖｄｄ１に設定し、ゲートラインＬｇにオンレベルの選択信号を出力して、第１及び第２選択トランジスタＴｒ５１,Ｔｒ５２をオン状態にするとともに、データラインＬｄに階調信号（電圧信号又は電流信号）を印加することによって、アノードラインＬａを介して、各発光画素３０内において、行方向に配列された複数組の第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４にそれぞれ書込み電流が流れる。第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４からの書込み電流は、ノードＮ５２で合流して、第２選択トランジスタＴｒ５２、データラインＬｄに書込み電流が流れる。つまり、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４をそれぞれ流れる書込み電流の和は、アノードラインＬａを流れる書込み電流の電流値と一致し、且つデータラインＬｄを流れる書込み電流の電流値と一致する。このとき、第１駆動トランジスタＴｒ５３のゲート電極５３ｇとソース電極５３ｓとの間の電圧は、第１駆動トランジスタＴｒ５３のドレイン電極５３ｄとソース電極５３ｓとの間に流れる書込み電流の電流値に応じて設定され、その電圧はキャパシタＣｐ３に電荷として保持される。同時に第２駆動トランジスタＴｒ５４のゲート電極５４ｇとソース電極５４ｓとの間の電圧は、第２駆動トランジスタＴｒ５４のドレイン電極５４ｄとソース電極５４ｓとの間に流れる書込み電流の電流値に応じて設定され、その電圧はキャパシタＣｐ４に電荷として保持される。なお、書込み期間中には、対向電極１４６の電位（基準電圧Ｖｓｓ）は、第１供給電圧Ｖｄｄ１と等電位以下で且つデータラインＬｄの階調信号による電位と等電位以下となる。このため、書込み電流は発光素子４１の発光層４５には流れず、発光しない。
次いで、表示期間に、アノードラインＬａの電位を第１供給電圧Ｖｄｄ１及び基準電圧Ｖｓｓより十分高い電位の第２供給電圧Ｖｄｄ２に設定し、ゲートラインＬｇにオフレベルの選択信号を出力して、第１及び第２選択トランジスタＴｒ５１,Ｔｒ５２をオフ状態にし、書込み電流がデータラインＬｄに流れることを停止する。このとき、キャパシタＣｐ３は、第１駆動トランジスタＴｒ５３が、書込み期間に流していた書込み電流と同等の電流値の駆動電流を流すように、ゲート電極５３ｇとソース電極５３ｓに電圧に印加し続ける。同時にキャパシタＣｐ４は、第２駆動トランジスタＴｒ５４が、書込み期間に流していた書込み電流と同等の電流値の駆動電流を流すように、ゲート電極５４ｇとソース電極５４ｓに電圧に印加し続ける。このため、アノードラインＬａから、ノードＮ５１で分岐して、第１駆動トランジスタＴｒ５３及び第２駆動トランジスタＴｒ５４がそれぞれ流す駆動電流は、ノードＮ５２で合流して、発光素子４１に流れて発光素子４１が発光する。
図１２、図１３（ａ）及び図１３（ｂ）を参照して、各発光画素３０における基板３１上には、発光素子４１を選択する第１及び第２選択トランジスタＴｒ５１,Ｔｒ５２のゲート電極５１ｇ,５２ｇと、発光素子４１に駆動電流を供給する第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４のゲート電極５３ｇ,５４ｇと、列方向（上下方向）に沿って延びるデータラインＬｄと、ゲート電極５１ｇ,５３ｇを互いに接続する導電層４０と、が形成されている。基板３１上には、データラインＬｄ及びゲート電極５１ｇ〜５４ｇを覆うように絶縁膜３２が形成される。
図１２、図１３（ａ）及び図１３（ｂ）を参照して、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４のソース電極５３ｓ,５４ｓは、それぞれ絶縁膜３２上の画素電極１４２に接続され、ドレイン電極５３ｄ,５４ｄは、それぞれ基板３１上のアノードラインＬａに接続されている。詳しくは、第１駆動トランジスタＴｒ５３のソース電極５３ｓは、矩形状の画素電極１４２（有機ＥＬ表示素子４１）の一辺（右辺）側に接続され、第２駆動トランジスタＴｒ５４のソース電極５４ｓは、画素電極１４２の当該一辺側に対向する他辺（左辺）側に接続されている。この画素電極１４２の一辺及び他辺は互いに平行である。また、ゲート電極１２ｇ,１３ｇは、基板３１上の導電層４０を介して互いに接続されている。第１駆動トランジスタＴｒ５３のソース電極５３ｓ及びドレイン電極５３ｄは、それぞれ、各図面中、チャンネル保護膜５３ｐの左側及び右側に配置され、第２駆動トランジスタＴｒ５４のソース電極５４ｓ及びドレイン電極５４ｄは、それぞれ、各図面中、チャンネル保護膜５４ｐの右側及び左側に配置されている。第１駆動トランジスタＴｒ５３のソース、ドレイン電極５３ｓ,５３ｄの下方には、それぞれ、ｎ型不純物を含むアモルファスシリコンを有するオーミックコンタクト層１６３,１６４が形成されている。第２駆動トランジスタＴｒ５４のソース、ドレイン電極５４ｓ,５４ｄの下方には、それぞれ、ｎ型不純物を含むアモルファスシリコンを有するオーミックコンタクト層１５７,１５８が形成されている。第１選択トランジスタＴｒ５１のソース、ドレイン電極５１ｓ,５１ｄの下方には、それぞれ、ｎ型不純物を含むアモルファスシリコンを有するオーミックコンタクト層が形成されている。第２選択トランジスタＴｒ５２のソース、ドレイン電極５２ｓ,５２ｄの下方には、それぞれ、ｎ型不純物を含むアモルファスシリコンを有するオーミックコンタクト層１５３,１５４が形成されている。そして、保護絶縁膜であるチャンネル保護膜５３ｐが、ソース、ドレイン電極５３ｓ,５３ｄ間及び、オーミックコンタクト層１６３,１６４間に挟まれた状態で、アモルファスシリコン或いは微結晶シリコンを含む半導体層１６１上に配置されている。チャンネル保護膜５４ｐが、ソース、ドレイン電極５４ｓ,５４ｄ間及び、オーミックコンタクト層１５７,１５８間に挟まれた状態で、アモルファスシリコン或いは微結晶シリコンを含む半導体層１５２上に配置されている。第１選択トランジスタＴｒ５１のチャンネル保護膜５１ｐが、ソース、ドレイン電極５１ｓ,５１ｄ間及び、オーミックコンタクト層（図示せず）間に挟まれた状態で、アモルファスシリコン或いは微結晶シリコンを含む半導体層上に配置されている。第２選択トランジスタＴｒ５２のチャンネル保護膜５２ｐが、ソース、ドレイン電極５２ｓ,５２ｄ間及び、オーミックコンタクト層１５３,１５４間に挟まれた状態で、アモルファスシリコン或いは微結晶シリコンを含む半導体層１５１上に配置されている。第１及び第２選択トランジスタＴｒ５１,Ｔｒ５２、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４の各半導体層１５１,１５２，１６１は、絶縁膜３２上に形成されている。オーミックコンタクト層１５３,１５４は、ソース、ドレイン電極５２ｓ,５２ｄと、半導体層１５１との低抵抗性接触のために配置される。オーミックコンタクト層１６３,１６４は、ソース、ドレイン電極５３ｓ,５３ｄと、半導体層１６１との低抵抗性接触のために配置される。オーミックコンタクト層１５７,１５８は、ソース、ドレイン電極５４ｓ,５４ｄと、半導体層１５２との低抵抗性接触のために配置される。
アノードラインＬａ及びゲートラインＬｇは、各トランジスタＴｒ５１,Ｔｒ５２,Ｔｒ５３,Ｔｒ５４のソース電極５１ｓ,５２ｓ,５３ｓ,５４ｓ及びドレイン電極５１ｄ,５２ｄ,５３ｄ,５４ｄを形成するためのソース−ドレイン導電層を用いて形成されている。データラインＬｄ及び導電層４０は、各トランジスタＴｒ５１,Ｔｒ５２,Ｔｒ５３,Ｔｒ５４のゲート電極５１ｇ,５２ｇ,５３ｇ,５３ｇを形成するためのゲート導電層を用いて形成されている。データラインＬｄとソース電極５２ｓとの間の絶縁膜３２には、データラインＬｄとソース電極５２ｓとを接続するためのコンタクトホールであるコンタクト部７３が形成されている。ゲートラインＬｇとゲート電極５２ｇとの間の絶縁膜３２には、それぞれ、ゲートラインＬｇとゲート電極５２ｇとを接続するためのコンタクトホールであるコンタクト部７１が形成されている。ソース電極５１ｓとゲート電極５４ｇとの間の絶縁膜３２には、ソース電極５１ｓとゲート電極５４ｇとを接続するためのコンタクトホールであるコンタクト部７２が形成されている。これらコンタクト部７１〜７３によって、第１及び第２選択トランジスタＴｒ５１,Ｔｒ５２、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４のゲート電極５１ｇ,５２ｇ,５３ｇ,５４ｇ、データラインＬｄ、並びに導電層４０となる、ゲート導電層をパターニングしてなる下部接続部と、第１及び第２選択トランジスタＴｒ５１,Ｔｒ５２、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４のソース、ドレイン電極５１ｓ,５２ｓ,５３ｓ,５４ｓ,５１ｄ,５２ｄ,５３ｄ,５４ｄ、アノードラインＬａ、並びにゲートラインＬｇとなる、ソース−ドレイン導電層をパターニングしてなる上部接続部と、が適宜基板の厚さ方向に接続されている。
図１１（ｂ）に示す参考例の駆動トランジスタＴｒ５３ａのチャンネル幅はＷ（μｍ）であり、図１１（ａ）に示す本実施形態の第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４のチャンネル幅は、いずれもＷ／２（μｍ）である。このように、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４のチャンネル幅の合計は、参考例の駆動トランジスタＴｒ５３ａのチャンネル幅Ｗと等しい（Ｗ＝Ｗ／２＋Ｗ／２）。第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４の半導体層１６１，１５２のチャンネル長Ｌは互いに等しく、また第１駆動トランジスタＴｒ５３のソース電極５３ｓとドレイン電極５３ｄとの間の距離Ｇｐと、第２駆動トランジスタＴｒ５４のソース電極５４ｓとドレイン電極５４ｄとの間の距離Ｇｐとは互いに等しい。さらに、前述したように、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４は、駆動トランジスタＴｒ５３ａと同様に、アノードラインＬａ及びノードＮ１２の間に接続されている。よって、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４は、参考例の駆動トランジスタＴｒ５３ａと同様、チャンネル幅Ｗ（μｍ）のＴＦＴとして機能する。
図１３（ａ）及び図１３（ｂ）に示すように、発光素子４１は、アノード電極としての画素電極１４２、正孔注入層４３、インターレイヤ４４、発光層４５、及びカソード電極としての対向電極１４６、を備える。
これらの正孔注入層４３、インターレイヤ４４及び発光層４５が、所定の電界下で電子や正孔をキャリアとして輸送するキャリア輸送層となる。層間絶縁膜５８は、トランジスタＴｒ５１,Ｔｒ５２,Ｔｒ５３,Ｔｒ５４や、データラインＬｄ、ゲートラインＬｇ、アノードラインＬａの上方を覆うとともに画素電極１４２の周縁部を覆う保護膜であり、発光画素３０の発光領域を画する略矩形状の開口部５８ａが形成されている。層間絶縁膜５８上には、列方向（図１２の上下方向）に延在するストライプ形状の隔壁５９が形成されている。隔壁５９は、列方向に沿った複数の開口部５８ａに対応したストライプ形状の開口部５９ａを有する。
対向電極１４６は、基板３１上にマトリクス状に配列された全ての発光画素３０（発光素子４１）の画素電極４２に対向し且つ連続して形成された電極層である。対向電極１４６は、コモン電極として機能し、所定の低電圧（接地電位ＧＮＤなどの基準電圧（基準電位）Ｖｓｓ）が共通に印加される。
第１駆動トランジスタＴｒ５３は、半導体層１６１、チャンネル保護膜５３ｐ、ドレイン電極５３ｄ、ソース電極５３ｓ、オーミックコンタクト層１６３,１６４、ゲート電極５３ｇ及び、半導体層１６１とゲート電極５３ｇとの間の絶縁膜３２を備える。また、第２駆動トランジスタＴｒ５４は、半導体層１５２、チャンネル保護膜５４ｐ、ドレイン電極５４ｄ、ソース電極５４ｓ、オーミックコンタクト層１５７,１５８、ゲート電極５４ｇ及び半導体層１５２とゲート電極５４ｇとの間の絶縁膜３２を備える。また、第１選択トランジスタＴｒ５１は、半導体層（図示せず）、チャンネル保護膜５１ｐ、ドレイン電極５１ｄ、ソース電極５１ｓ、オーミックコンタクト層（図示せず）、ゲート電極５１ｇ及び半導体層とゲート電極５１ｇとの間の絶縁膜３２を備える。第２選択トランジスタＴｒ５２は、半導体層（図示せず）、チャンネル保護膜５２ｐ、ドレイン電極５２ｄ、ソース電極５２ｓ、オーミックコンタクト層（図示せず）、ゲート電極５２ｇ及び半導体層とゲート電極５２ｇとの間の絶縁膜３２を備える。
なお、本実施形態では、第１駆動トランジスタＴｒ５３における、ソース電極５３ｓ及びドレイン電極５３ｄとチャンネル保護膜５３ｐとの各オーバーラップ領域５３ａ,５３ｂの面積は、互いに等しくなるように設定されている。また、駆動トランジスタＴｒ５４における、ソース電極５４ｓ及びドレイン電極５４ｄとチャンネル保護膜５４ｐとの各オーバーラップ領域５４ａ,５４ｂの面積の合計は、互いに等しくなるように設定されている。
次に、図１１（ａ）及び図１４を参照しながら、本実施形態の画素駆動回路ＤＳ１１の書込動作と発光動作を説明する。図１４に示すように、ゲートラインＬｇは、発光パネルの周縁部に配置されたゲートドライバ１２に接続されている。また、データラインＬｄは、発光パネルの周縁部に配置されたデータドライバ１３に接続されている。さらに、アノードラインＬａ（電流供給配線）は、所定の高電位電源としてのアノードドライバ１４に接続されている。
（書込動作）
図１４に示すように、ゲートドライバ１２は、外部から供給されるタイミング信号に基づいて制御回路１０から出力される制御信号群に従って１行目のゲートラインＬｇからｎ行目のゲートラインＬｇへと順次ハイレベル（オンレベルＯＮ）の選択信号を各行の書込み期間（走査期間）に出力する。オンレベルの選択信号が出力されているゲートラインＬｇ以外のゲートラインＬｇはローレベル（オフレベル）の選択信号が出力されている。また、制御回路１０から出力される制御信号群に従ってアノードドライバ１４が、オンレベルＯＮの選択信号が出力されているゲートラインＬｇに対応する行方向に配列された複数の発光画素３０に接続されたアノードラインＬａを、第１供給電圧Ｖｄｄ１の電位に設定する。データドライバ１３は、外部から供給される階調信号に基づき、制御回路１０から出力される制御信号群に従って全列のデータラインＬｄに、階調信号に応じた、電圧値が基準電圧Ｖｓｓ以下の階調電圧又はアノードラインＬａからデータドライバ１３側に引き込む方向に流れる階調電流を印加する。アノードラインＬａに設定される第１供給電圧Ｖｄｄ１の電位は、基準電圧Ｖｓｓと同電位或いはそれより低い。
このように、各行のゲートラインＬｇにオンレベルＯＮのパルスが出力されている期間、図１１（ａ）を参照して、第１及び第２選択トランジスタＴｒ５１,Ｔｒ５２はオン状態になる。これにより第１駆動トランジスタＴｒ５３のゲート電極５３ｇとドレイン電極５３ｄ間が接続され、第２駆動トランジスタＴｒ５４のゲート電極５４ｇとドレイン電極５４ｄ間がそれぞれ接続され、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４はダイオード接続状態とされる。そして、データドライバ１３から各列のデータラインＬｄに印加される階調電圧信号又は階調電流信号に応じて、データラインＬｄ及び第２選択トランジスタＴｒ５２を介して第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４のドレイン・ソース間にそれぞれ書き込み電流が流れる。このため、第１駆動トランジスタＴｒ５３のゲート電極５３ｇとソース電極５３ｓ間に、第１駆動トランジスタＴｒ５３のドレイン電極５３ｄ及びソース電極５３ｓ間に流れる電流の電流値に応じた電圧が自動的に印加される。第２駆動トランジスタＴｒ５４のゲート電極５４ｇ及びソース電極５４ｓ間に、第２駆動トランジスタＴｒ５４のドレイン電極５４ｄ及びソース電極５４ｓ間に流れる電流の電流値に応じた電圧が自動的に印加される。
図１１（ａ）を参照して、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４のゲート電極５３ｇ,５４ｇの電位はドレイン電極５４ｄ,５４ｇの電位と等しく、各データラインＬｄには、それぞれデータドライバ１３から階調電圧又は階調電流の階調信号が印加される。このため、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４のゲート・ソース間に電位差が生じ、階調信号に従った電流値の電流Ｉが流れる。なお、走査期間では、アノードラインＬａの電位が基準電圧Ｖｓｓ以下である。このため、発光素子４１のアノードの電位はカソードの電位と同電位又はそれより低い電位となり、発光素子４１にはゼロ電圧又は逆バイアス電圧が印加されていることになる。そのため、発光素子４１にはアノードラインＬａからの電流が流れない。
このとき発光画素３０のキャパシタＣｐ３の両端は、データドライバ１３により印加される、画像データの輝度階調値に応じた階調電圧又は階調電流に基づいて、第１駆動トランジスタＴｒ５３のドレイン電極５３ｄからソース電極５３ｓに流れるチャネル電流Ｉｃの電流値に従った電圧になり、キャパシタＣｐ４の両端は、第２駆動トランジスタＴｒ５４のドレイン電極５４ｄからソース電極５４ｄに流れるチャネル電流Ｉｃの電流値に従った電圧になる。すなわち、発光画素３０のキャパシタＣｐ３,Ｃｐ４には、それぞれ、発光素子４１の第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４のドレイン・ソース間に画像データに従ったチャネル電流Ｉｃを流すのに必要な第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４のゲート−ソース間の電位差を生じさせる電荷がチャージされる。
（発光動作）
書込み期間後の表示期間に、ゲートドライバ１２から所定の行のゲートラインＬｇに出力される選択信号がオンレベルＯＮからオフレベルＯＦＦに切り替わり、そして当該所定の行のアノードドライバ１４によりアノードラインＬａの電位が第１供給電圧Ｖｄｄ１から第２供給電圧Ｖｄｄ２に切り替わる。このため、当該所定のゲートラインＬｇに接続された発光画素３０では、第１選択トランジスタＴｒ５１のゲート及び第２選択トランジスタＴｒ５２のゲートがオフ状態になり、当該所定の行のアノードラインＬａを介して、第１駆動トランジスタＴｒ５３のドレイン電極５３ｄ及び第２駆動トランジスタＴｒ５４のドレイン電極５４ｄに第２供給電圧Ｖｄｄ２が供給される。
このため、図１１（ａ）を参照して、非選択状態の行の第２選択トランジスタＴｒ５２がオフ状態になり、第２選択トランジスタＴｒ５２に電流が流れない。更に、第１選択トランジスタＴｒ５１がオフ状態になり、キャパシタＣｐ３,Ｃｐ４は、それらの各一端及び他端によりチャージされた電荷を保持し続け、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４はオン状態を維持し続ける。つまり、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４のゲート−ソース間電圧値Ｖｇｓが保持される。そのため、表示期間でも、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４は画像データに従った電流値の電流を流し続ける。このため、表示期間に第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４がそれぞれ流すチャネル電流Ｉｃの電流値は、書込み期間に第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４がそれぞれ流すチャネル電流Ｉｃの値に実質的に等しくなる。表示期間の間、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４を流れるチャネル電流ＩｃはノードＮ５２で合流して発光素子４１に流れ、発光素子４１が、これらチャネル電流Ｉｃの電流値の和に従った輝度で発光する。このようにして、発光素子４１は画像データに応じた輝度階調で発光する。
次に、本実施形態に係る表示装置の製造方法について図１５及び図１６を参照しながら説明する。ここでは、第１選択トランジスタＴｒ５１及び第２駆動トランジスタＴｒ５４は、第２選択トランジスタＴｒ５２及び第１駆動トランジスタＴｒ５３と同一工程によって形成される。よって、以下、第２選択トランジスタＴｒ５２及び第１駆動トランジスタＴｒ５３の形成方法の説明をもって、第１選択トランジスタＴｒ５１及び第２駆動トランジスタＴｒ５４の形成方法の説明を一部省略する。
まず、図１５（ａ）に示すように、発光画素基板である基板３１上に、スパッタ法、真空蒸着法等により例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＮｄＴｉ合金膜、ＭｏＮｂ合金膜等の少なくともいずれかを含むゲート導電膜を成膜する。そして、これをフォトリソグラフィによってトランジスタＴｒ５２,Ｔｒ５３のゲート電極５２ｇ,５３ｇ、及びデータラインＬｄの形状にパターニングする。このとき、図１５（ａ）では図示を省略したが、トランジスタＴｒ５１,Ｔｒ５４のゲート電極５１ｇ,５４ｇ及び導電層４０も形成される。
次に、図１５（ｂ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法等により、ゲート電極５２ｇ,５３ｇ及びデータラインＬｄ上に、シリコン酸化膜、シリコン窒化膜などの絶縁性材料を有する絶縁膜３２を形成する。
次に、絶縁膜３２上に、ＣＶＤ法等により半導体層となるアモルファスシリコン層、チャンネル保護膜となるシリコン酸化膜、シリコン窒化膜などの絶縁層を連続して堆積する。そして、この絶縁層をフォトリソグラフィによるレジストマスクを用いてパターニングしてチャンネル保護膜５２ｐ,５３ｐを形成する。次いで、ｎ型不純物を含むアモルファスシリコン層を堆積した後、フォトリソグラフィによるレジストマスクを用いてトランジスタＴｒ５２,Ｔｒ５３のオーミックコンタクト層１５３,１５４、１６３，１６４の外周をパターニングする。引き続き下層のアモルファスシリコン層をエッチングしてトランジスタＴｒ５２,Ｔｒ５３の半導体層１５２，１６１をパターニングして形成する。このとき、トランジスタＴｒ５２,Ｔｒ５３の半導体層１５２，１６１のチャンネル長Ｌは、トランジスタＴｒ５２,Ｔｒ５３の各チャンネル保護膜５２ｐ，５３ｐの行方向（Ｘ軸方向）の長さによって定義され、位置ずれに関係なく常に一定である。
次いで、スパッタ法、真空蒸着法等により絶縁膜３２上に、ＩＴＯ等の透明導電膜を形成し、フォトリソグラフィによるレジストマスクを用いてパターニングして画素電極１４２を形成する。
そして、絶縁膜３２にコンタクトホールであるコンタクト部７１〜７３を形成する。その後、例えば、Ｍｏ膜、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＮｄＴｉ合金膜、ＭｏＮｂ合金膜等の少なくともいずれかを含むソース−ドレイン導電膜をスパッタ法、真空蒸着法等を用いて堆積し、コンタクト部７１〜７３に埋設する。この後、フォトリソグラフィによるレジストマスクを用いてソース−ドレイン導電膜をパターニングして、第２選択トランジスタＴｒ５２，第１駆動トランジスタＴｒ５３の各ソース、ドレイン電極５２ｓ，５２ｄ、５３ｓ，５３ｄ、アノードラインＬａ、ゲートラインＬｇを形成するとともに、各トランジスタＴｒ５２，Ｔｒ５３のソース、ドレイン電極の下方であって且つ各トランジスタＴｒ５２，Ｔｒ５３のソース、ドレイン電極間のオーミックコンタクト層をエッチングして、トランジスタＴｒ５２，Ｔｒ５３のオーミックコンタクト層１５３,１５４、１６３，１６４等を形成する。
このように、ゲート導電膜、チャンネル保護膜、ソース−ドレイン導電膜はそれぞれ分離独立したフォトリソグラフィによるレジストマスクを用いてパターニングされる。このため、ソース、ドレイン電極に相対的な位置ずれを引き起こす可能性がある。そして、第１選択トランジスタＴｒ５１，第２選択トランジスタＴｒ５２，第１駆動トランジスタＴｒ５３及び第２駆動トランジスタＴｒ５４の各ソース、ドレイン電極は同一のフォトリソグラフィ工程によって形成されるので、位置ずれの程度が同じである。このため、第１駆動トランジスタＴｒ５３のソース電極５３ｓとドレイン電極５３ｄとの間の距離Ｇｐと、第２駆動トランジスタＴｒ５４のソース電極５４ｓとドレイン電極５４ｄとの間の距離Ｇｐと、は位置ずれがあっても常に一定である。そして、第１駆動トランジスタＴｒ５３及び第２駆動トランジスタＴｒ５４の各ソース、ドレイン電極５３ｓ，５３ｄ、５４ｓ，５４ｄはそれぞれ、対応するゲート電極５３ｇ，５４ｇとの相対的位置ずれの程度が互いに等しく、また対応するチャンネル保護膜５３ｐ，５４ｐとの相対的位置ずれの程度が互いに等しい。そして、第１駆動トランジスタＴｒ５３のソース電極５３ｓ及び第２駆動トランジスタＴｒ５４のソース電極５４ｓは、列方向に沿い且つ行方向に直交する画素電極４２の二辺のうち、それぞれ右側の辺、左側の辺に重なって接続されるように形成される（図１２参照）。
続いて、図１６（a）に示すように、ＣＶＤ法等を用い、トランジスタＴｒ５２,Ｔｒ５３やデータラインＬｄ等の上方を覆うようにシリコン窒化膜を有する層間絶縁膜５８を形成する。その後、層間絶縁膜５８に、フォトリソグラフィによるレジストマスクを用いて開口部５８ａを形成する。次に、層間絶縁膜５８を覆うように感光性ポリイミドを塗布し、マスク版を用いて露光、現像することによってパターニングし、開口部５９ａを有する隔壁５９を形成する。
その後、図１６（ｂ）に示すように、連続した液流を流すノズルプリンティング装置あるいは個々に独立した複数の液滴として吐出するインクジェット装置を用い、孔注入材料を含む有機化合物含有液を開口部５８ａで囲まれた画素電極１４２上に選択的に塗布する。続いて、基板３１を大気雰囲気下で加熱し、有機高分子系のホール注入・輸送材料を含む有機化合物含有液の溶媒を揮発させ、正孔注入層４３を形成する。
次に、ノズルプリンティング装置又はインクジェット装置を用い、インターレイヤ４４となる材料を含有する有機化合物含有液を正孔注入層４３上に塗布する。窒素雰囲気中の加熱乾燥、或いは真空中での加熱乾燥を行い、残留溶媒の除去を行ってインターレイヤ４４を形成する。
続いて、ポリパラフェニレンビニレン系やポリフルオレン系等の共役二重結合ポリマーなどの発光ポリマー材料（Ｒ,Ｇ,Ｂ）が、テトラリン、テトラメチルベンゼン、メシチレン、キシレン等の有機溶媒に溶解された有機化合物含有液を、ノズルプリンティング装置又はインクジェット装置を用いて塗布し、窒素雰囲気中で加熱して残留した有機溶媒の除去を行い、発光層４５を形成する。
その後、図１６（ｂ）に示すように、発光層４５が形成された基板３１上に、真空蒸着やスパッタリングを用い、Ｌｉ,Ｍｇ,Ｃａ,Ｂａ等の仕事関数の低い材料を有する層と、Ａｌ等の光反射性導電層を有する層とから構成される２層構造の対向電極１４６を形成する。
本実施形態に係る表示装置の作用効果は、図７〜１０を参照して説明した第１実施形態に係る表示装置の作用効果と同様である。即ち、本実施形態の画素駆動回路ＤＳ１１、及び、画素駆動回路ＤＳ１１を使用した表示装置によれば、第１駆動トランジスタＴｒ５３のソース電極５３ｓは、画素電極１４２の一辺側に接続されており、第２駆動トランジスタＴｒ５４のソース電極５４ｓは、画素電極１４２の一辺側に対向する他辺側に接続されている。つまり、第１駆動トランジスタＴｒ５３のソース、ドレイン電極５３ｓ,５３ｄの組と、第２駆動トランジスタＴｒ５４のソース、ドレイン電極５４ｓ、５４ｄの組とは、画素電極１４２に対して鏡像対称な関係になる。
このため、フォトリソグラフィ装置におけるレーザー照射用マスクのアラインメントずれなどにより、ゲート電極５３ｇ,５４ｇ或いはチャンネル保護膜５３ｐ,５４ｐに対し、ソース、ドレイン電極５３ｓ,５３ｄ、５４ｓ,５４ｄが位置ずれを生じて、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４の一方がチャネル電流Ｉｃを増大或いは減少しても、他方がチャネル電流Ｉｃを減少或いは増大し、チャネル電流Ｉｃの変化が緩和される。このため、第１及び第２駆動トランジスタＴｒ５３,Ｔｒ５４のチャネル電流Ｉｃの総和はほぼ一定であり、基準位置の場合の発光素子４１の輝度と比べて同程度の輝度で発光させすることができる。
また、画素電極１４２の一方の辺（左辺）には、第１選択トランジスタＴｒ５１又は第２選択トランジスタＴｒ５２が配置されている。このため、画素電極１４２の当該一方の辺側に配置される第２駆動トランジスタＴｒ５４は、当該一方の辺の中央に配置しにくい構造になっており、当該一方の辺の後方の部分（左下側）において、画素電極１４２と接続している。このため、当該一方の辺の後方の部分に比べて当該一方の辺の前の部分（左上側）に第２駆動トランジスタＴｒ５４からの駆動電流が流れにくく、画素電極１４２上の発光層４５に偏りが生じる恐れがある。しかしながら、第１駆動トランジスタＴｒ５３が、当該一方の辺に対向する他辺のうち、第２駆動トランジスタＴｒ５４側（後方側）よりも第１選択トランジスタＴｒ５１又は第２選択トランジスタＴｒ５２側（前方側）、つまり、他辺の前の部分（右上側）に配置されていることによって、第１駆動トランジスタＴｒ５３及び第２駆動トランジスタＴｒ５４で画素電極４２全域に均等に電流を流して画素電極４２上の発光層４５全域で発光させることができる。
上記各実施形態に係る表示装置は、例えば、図１７（ａ）,（ｂ）に示すようなデジタルカメラ、図１８に示すようなパーソナルコンピュータ、図１９に示すような携帯電話、図２０に示すようなテレビジョン装置（ＴＶ）等の電子機器に組み込むことができる。
図１７（ａ）,（ｂ）に示すように、デジタルカメラ２００は、レンズ部２０１と操作部２０２と表示部２０３とファインダー２０４とを備える。この表示部２０３に上記実施形態の表示装置が用いられる。
図１８に示すパーソナルコンピュータ２１０は、表示部２１１と操作部２１２とを備え、この表示部２１１に上記実施形態の表示装置が用いられる。
図１９に示す携帯電話２２０は、表示部２２１と、操作部２２２と受話部２２３と送話部２２４とを備え、この表示部２２１に上記実施形態の表示装置が用いられる。
図２０に示すテレビジョン装置２３０は、表示部２３１を備え、この表示部２３１に上記実施形態の表示装置が用いられる。
なお、本発明は、上述した実施形態に限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で種種の変更が可能であることは勿論である。
例えば、上述した各実施形態では、表示素子に有機ＥＬ素子を用いた表示装置について説明した。しかしこれに限られず、表示装置における表示素子は、その他のもの、例えば、ＬＥＤ（発光ダイオード）、ＦＥＤ（フィールドエミッションディスプレイ）やＰＤＰ（プラズマディスプレイパネル）などであってもよい。
また、上述した各実施形態では、有機ＥＬ素子が正孔注入層、インターレイヤ、発光層の３層を有する構成を例に挙げて説明した。しかしこれに限られず、例えば正孔注入層及び発光層のみのように２層構造でもよく、発光層が正孔注入層を兼ねた単層構造でもよく、更には４層以上の層構造であってもよい。
また、上述した各実施形態では、トランジスタは逆スタガ型の場合を例に挙げて説明したが、これに限らずコプラナ型であってもよい。そして、上述した各実施形態では、アモルファスシリコン或いは微結晶シリコンを含む半導体層を例に挙げて説明した。しかしこれに限られず、ポリシリコンを有する半導体層を備えたトランジスタであってもよい。また、ｎチャンネル型に限られず、ｐチャンネル型であってもよい。この場合、各実施形態のソース電極がドレイン電流となり、ドレイン電極がソース電極となり、またトランジスタのゲート電極に出力される信号のハイレベル、ローレベルが逆転する。
また、上述した各実施形態では、ＭＯＳトランジスタを用いた。しかしこれに限られず、ダイオード、ＭＩＭ（metal-insulator-metal）素子等のように複数のパターニングによって形成されるものであってもよい。
上述した各実施形態では、１つの画素駆動回路内の２つの駆動トランジスタのチャンネル幅が互いに等しくした。しかしこれに限られず、必ずしも等しくなくても、本発明の技術的思想によれば、電流ずれを改善することができる。
上述した各実施形態では、１つの画素駆動回路内の画素電極の左側及び右側にそれぞれ１つずつ駆動トランジスタを配置している。しかしこれに限られず、それに代えて画素電極の前側（上辺側）及び後側（下辺側）にそれぞれ1つずつ駆動トランジスタを配置してもよい。
また、上述した各実施形態では、１つの有機ＥＬ素子を発光させる駆動トランジスタは２つであった。しかしこれに限られず、相補的な構造であれば、例えば、図３に示す第２駆動トランジスタＴｒ１３の代わりにチャンネル幅がＷ／４の駆動トランジスタを２個並列に接続するといったように３つ以上であってもよい。
また、画素駆動回路は３つ及び４つのトランジスタを備える例を挙げて説明した。しかしこれに限られず、５つ以上のトランジスタを備えるものであってもよい。
また、上述した各実施形態では、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色を発する３つの発光画素を一組として、縦方向に同色の画素が配置されるいわゆるストライプ配列の画素構造であった。しかしこれに限られず、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色を発する３つの発光画素の各重心がそれぞれ三角形の頂点となる、いわゆるデルタ配列の画素構造であってもよい。
また、上述した各実施形態では、主にチャンネル保護膜に対するトランジスタのソース、ドレイン電極の位置ずれに関して説明した。しかしこれに限られず、チャンネル保護膜を有していないトランジスタ構造であっても、半導体層と、ソース、ドレイン電極との位置ずれ（パターニングずれ）が生じる恐れがある構造、例えば、半導体層と、ソース、ドレイン電極とが、それぞれ分離独立したフォトリソグラフィによるパターニングで形成される構造であれば、本発明の技術的思想は適用できる。
２１、４１・・・有機ＥＬ素子（発光素子、表示素子）、３０・・・発光画素（画素）、３１・・・基板（発光画素基板）、４２、１４２・・・画素電極、ＤＳ１、ＤＳ１１・・・画素駆動回路、Ｔｒ１１・・・選択トランジスタ（スイッチング素子）、Ｔｒ１２・・・第１駆動トランジスタ（第１駆動素子）、Ｔｒ１３・・・第２駆動トランジスタ（第２駆動素子）、Ｔｒ５１・・・第１選択トランジスタ（第１スイッチング素子）、Ｔｒ５２・・・第２選択トランジスタ（第２スイッチング素子）、Ｔｒ５３・・・第１駆動トランジスタ（第１駆動素子）、Ｔｒ５４・・・第２駆動トランジスタ（第２駆動素子）

Claims (11)

  1. 画素電極と、
    前記画素電極の一辺側に接続された第１駆動素子と、
    前記画素電極の前記一辺側と対向するとともに、前記一辺側と平行な他辺側において前記第１駆動素子に並列に接続された第２駆動素子と、
    を備え、
    前記第１駆動素子及び前記第２駆動素子は、それぞれゲート電極と、半導体層と、ソース、ドレイン電極と、前記半導体層及び前記ソース、ドレイン電極の間に配置されたチャンネル保護膜と、を備えた駆動トランジスタであり、
    前記第１駆動素子及び前記第２駆動素子の前記ソース電極の組と、前記第１駆動素子及び前記第２駆動素子の前記ドレイン電極の組とは、一方がそれぞれ前記画素電極の前記一辺側、前記他辺側に接続され、他方がそれぞれアノードラインに接続されることによって、前記第１駆動素子の前記ソース、ドレイン電極と、前記第２駆動素子の前記ソース、ドレイン電極は、前記画素電極に対して対称な関係であることを特徴とする画素回路基板。
  2. 前記第１駆動素子及び前記第２駆動素子をスイッチングするスイッチング素子をさらに備えていることを特徴とする請求項１に記載の画素回路基板。
  3. 前記スイッチング素子は、ゲートラインに接続されたゲート電極を備えるトランジスタであることを特徴とする請求項２に記載の画素回路基板。
  4. 前記スイッチング素子は前記画素電極の他辺側に配置され、前記第１駆動素子は、前記画素電極の一辺側のうち、前記第２駆動素子側よりも前記スイッチング素子側に配置されていることを特徴とする請求項２又は３に記載の画素回路基板。
  5. 前記スイッチング素子はスイッチング素子用ソース、ドレイン電極を備え、前記スイッチング素子用ソース、ドレイン電極の一方がデータラインに接続され、前記スイッチング素子用ソース、ドレイン電極の他方が前記第１駆動素子及び前記第２駆動素子に接続されていることを特徴とする請求項２乃至４のいずれか１項に記載の画素回路基板。
  6. 前記スイッチング素子は、前記第１駆動素子及び前記第２駆動素子のゲート電極にそれぞれ接続された第１スイッチング素子と、
    前記第１駆動素子及び前記第２駆動素子のソース電極或いは前記第１駆動素子及び前記第２駆動素子のドレイン電極に接続された第１スイッチング素子と、を有することを特徴とする請求項２乃至５のいずれか１項に記載の画素回路基板。
  7. 請求項１乃至６のいずれか１項に記載の画素回路基板と、
    対向電極と、
    前記画素電極と前記対向電極との間に配置された発光層と、
    を備えることを特徴とする表示装置。
  8. 請求項７に記載の表示装置を備えることを特徴とする電子機器。
  9. 画素回路基板を有する表示装置の製造方法において、
    前記画素回路基板は、
    画素電極と、
    前記画素電極の一辺側に接続された第１駆動素子と、
    前記画素電極の前記一辺側と対向するとともに、前記一辺側と平行な他辺側において前記第１駆動素子に並列に接続された第２駆動素子と、
    を備え、
    前記第１駆動素子及び前記第２駆動素子は、それぞれゲート電極と、半導体層と、ソース、ドレイン電極と、前記半導体層及び前記ソース、ドレイン電極の間に配置されたチャンネル保護膜と、を備えた駆動トランジスタであり、
    前記第１駆動素子及び前記第２駆動素子の前記ソース電極の組と、前記第１駆動素子及び前記第２駆動素子の前記ドレイン電極の組とは、一方がそれぞれ前記画素電極の前記一辺側、前記他辺側に接続され、他方がそれぞれアノードラインに接続されることによって、前記第１駆動素子の前記ソース、ドレイン電極と、前記第２駆動素子の前記ソース、ドレイン電極は、前記画素電極に対して対称な関係であり、
    前記画素電極の前記一辺側に接続された前記第１駆動素子と、前記画素電極の前記一辺側と対向する前記他辺側に接続された前記第２駆動素子と、を同一工程で形成することを特徴とする表示装置の製造方法。
  10. 前記第１駆動素子及び前記第２駆動素子の前記半導体層をパターニング形成する工程におけるレジストマスクと、
    前記第１駆動素子及び前記第２駆動素子の前記ソース、ドレイン電極をパターニング形成する工程におけるレジストマスクと、は分離独立したものであることを特徴とする請求項９に記載の表示装置の製造方法。
  11. 前記チャンネル保護膜を形成する工程におけるレジストマスクと、前記第１駆動素子及び前記第２駆動素子の前記ソース、ドレイン電極をパターニング形成する工程におけるレジストマスクと、は分離独立したものであることを特徴とする請求項９又は１０に記載の表示装置の製造方法。
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