JP5383584B2 - 電流制御装置および該装置を制御する方法 - Google Patents

Description

本発明は、電流制御装置および該装置を制御する方法に関し、たとえば複合ＤＡコンバータを備える電流制御装置および該装置を制御する方法に関するものである。

近年、電子顕微鏡を代表とする荷電粒子線装置は、電子像の高解像度化、高画質化が進むにつれ、荷電粒子線の電子ビームを収束、偏向する電磁レンズや電磁偏向コイルの高精度な制御と高い安定性が不可欠となっている。このため、電磁レンズや電磁偏向コイルを駆動するための電流として１×１０⁻⁶［Ａ］以下の分解能と安定性を実現するにあたり、この高分解能な電流を下支えする出力電圧に関しても同程度の分解能と安定性を実現しなければならない。

一般的に、電磁レンズや電磁偏向コイルへ流す電流は、入力されたデジタルデータがＤＡコンバータ（以下ＤＡＣ）により電圧変換され、該電圧に応じて電流駆動オペアンプにより決定される。このように、電流の分解能は、主としてＤＡＣ分解能に依存するため、前述した電流分解能を満足するには、２０ビット以上のＤＡＣ分解能が必要となる。

ところが、一般的に流通している工業用のＤＡＣ分解能は１２〜１６ビット、高分解能なものでも１８ビット程度までとなっており、前述の要求分解能を満足するものは無いに等しい。なお、音声処理用途などにおいては、ΔΣ型ＤＡＣで２０ビットを超えるようなものも存在するが、出力の直線性や安定性が十分でないため、高精度を求められる用途には適用できない。このような場合は、１２〜１６ビット程度の比較的分解能の低いＤＡＣを複数個組み合わせて、高分解能で精度のよいＤＡＣを構成する。

図１は、従来の高分解能ＤＡＣの構成を表すブロック図である。従来の高分解能ＤＡＣは、入力データを上位ＤＡＣ１０１及び下位ＤＡＣ１０２に振り分けるデータ振り分け器１１１、入力データのうち上位ビットが入力される上位ＤＡＣ１０１、下位ビットが入力される下位ＤＡＣ１０２、それぞれのＤＡＣのゲインを調整するゲイン調整用上位オペアンプ１０３及びゲイン調整用下位オペアンプ１０４、これらオペアンプの出力電圧を加算し電流を出力する電流駆動オペアンプ１０５、電磁レンズコイルまたは電磁偏向コイル１０６（以下、電磁レンズコイル等１０６）を備える。上位ＤＡＣに対してｎビット分だけ分解能を増やすには、ゲイン調整用上位オペアンプ１０３の出力を下位オペアンプ１０４の出力よりも２^ｎだけ重み付けして、両出力を電流駆動オペアンプ１０５で加算すればよい。そのためには、ゲイン調整用上位オペアンプ１０３のゲインを、ゲイン調整用下位オペアンプ１０４の出力の２^ｎに設定する。

ここで、図１のような２つのＤＡＣを用いた回路構成において、上位ＤＡＣと下位ＤＡＣで出力に対する重み付けが異なる場合、上位ＤＡＣの微分直線性精度の誤差がＤＡＣ全体の出力特性の直線性精度に大きく寄与する結果、下位ＤＡＣから上位ＤＡＣへデータが切り替わる点で、出力特性の不整合が現れることがある。

図２は、従来の入力データと電流駆動オペアンプ１０５の出力電流特性との関係を表す図である。図２（ａ）は、ゲイン調整用上位オペアンプ１０３とゲイン調整用下位オペアンプ１０４との間に不整合が発生しない理想状態、（ｂ）及び（ｃ）は不整合が発生した場合である。このような不整合は、電流を微調整する際に電流とびとなって現れ、これによって、電磁レンズや電磁偏向コイルの高精度かつ高安定性な制御の実現を阻害する要因となる。

このような問題を解決するため、特許文献１では、始めのうちは入力データを下位ＤＡＣに入力して行き、下位ＤＡＣのデータが全て“１”になった時点で下位のＤＡＣをリセットせずに、引き続き上位ＤＡＣにだけデータを入力していく方法を開示している。

図３は、特許文献１の入力データと電流駆動オペアンプ１０５の出力電流特性との関係を表す図である。もし、下位ＤＡＣから上位ＤＡＣへ切り替わる点で不整合が発生しても下位ＤＡＣから上位ＤＡＣへ桁上げされる１ヶ所のみであり、出力が逆戻りすることもない。

また、特許文献２では、下位ＤＡＣの出力電圧を補正ＤＡＣで調整することで、下位ＤＡＣから上位ＤＡＣへの桁上げの際に生じる不整合を緩和する方法を開示している。

図４は、特許文献２の高分解能ＤＡＣの構成を表すブロック図である。補正ＤＡＣ４１と、補正データを記録するＲＯＭ４２が設けられている。

特開平１１−２７１０９０号公報 特開２００２−３３５１５９号公報

しかしながら、上記特許文献１は、制御対象が１／２^ｎという特殊な特性を持つような非線形の系に対しての電圧入力には有効な方法であるが、回路の電流制御のようなリニアな特性が求められる系においては、下位ＤＡＣの設定データが一旦全て “１”となると、最小の分解能は上位ＤＡＣの分解能で決まってしまう。即ち、高い分解能と直線性は出力の小さな限られた領域でしか得られない。

一方、上記特許文献２は、補正ＤＡＣを別に設ける必要があり、回路構成の複雑化、回路規模の増大を避けられない。また、上位ＤＡＣが変化するポイントごとに補正データをＲＯＭに記憶させる必要がある。特許文献２では、具体例として上位ＤＡＣの分解能を２ビットとしているので、２^２ = ４個の補正データを記憶すれば足りるが、さらに上位ＤＡＣを高分解能の８ビットとする場合は、２^８ =２５６個もの補正データを記憶する必要が生じる。従って、この補正データ分のＲＯＭを用意する必要があり、また補正データを計算する手間と時間がかかる。

本発明は、上記課題に鑑みてなされたものであり、ＤＡＣの微分直線性精度の誤差に起因して電流とびが発生しても、簡単な回路構成により電流とびを電流微調整範囲外にシフトさせることで、高分解能と高安定性の電流制御を実現する荷電粒子線装置を提供するものである。

上記課題を解決するために本発明は、論理集積回路内に、シフト量レジスタ、デジタル加算器、およびデジタル減算器を設けることで、入力データにシフト量データを一旦加算処理してから、２つのＤＡＣにデータ振り分けし、シフト量データと下位ＤＡＣ用データとを減算処理する。

すなわち、本発明の電流制御装置は、入力データの上位ビットおよび下位ビットを入力とする上位ＤＡＣおよび下位ＤＡＣがそれぞれ出力した電圧を重み付けして加算し、該加算電圧を電流変換する電流制御装置であって、前記入力データを格納する入力用レジスタと、前記入力データのうち、前記上位ＤＡＣに振り分けられるデータをシフトさせるためのシフト量データを格納するシフト量レジスタと、前記入力用レジスタに格納されたデータと前記シフト量レジスタに格納されたデータとを加算するデジタル加算器と、前記加算器からのデータを上位ＤＡＣ用データおよび下位ＤＡＣ用データとして生成するデータ振り分け器と、前記下位ＤＡＣ用データから前記シフト量レジスタに格納されたデータを減算するデジタル減算器と、を備える。

また、本発明の電流制御装置を制御する方法は、入力データの上位ビットおよび下位ビットを入力とする上位ＤＡＣおよび下位ＤＡＣがそれぞれ出力した電圧を重み付けして加算し、該加算電圧を電流変換する電流制御装置を制御する方法であって、デジタル加算器が、入力レジスタに格納された前記入力データと、シフト量レジスタに格納されたシフト量データとを加算するステップであって、前記シフト量データは、前記入力データのうち、前記上位ＤＡＣに振り分けられるデータをシフトさせるためのデータである、ステップと、データ振り分け器が、前記デジタル加算器からのデータを上位ＤＡＣ用データおよび下位ＤＡＣ用データとして生成するステップと、デジタル減算器が、前記下位ＤＡＣ用データから前記シフト量データを減算するステップと、を備える。

本発明によれば、ＤＡＣの微分直線性精度の誤差に起因して電流とびが発生しても、簡単な回路構成により電流とびを電流微調整範囲外にシフトさせることができる。これにより、高分解能と高安定性の電流制御を実現できる。

従来の高分解能ＤＡＣの構成を表すブロック図である。 従来の入力データと電流駆動オペアンプの出力電流特性との関係を表す図である。 特許文献１の入力データと電流駆動オペアンプの出力電流特性との関係を表す図である。 特許文献２の高分解能ＤＡＣの構成を表すブロック図である。 本発明の荷電粒子線装置における観察処理を表すフローチャートである。 本発明の実施形態における上位ＤＡＣが切り替わる点をシフトさせる概念図である。 本発明の実施形態における高分解能ＤＡＣの構成を表すブロック図である。 本発明の実施形態における高分解能ＤＡＣが行うシフト演算処理を表すフローチャートである。 本発明の実施形態における入力データに対する、上位ＤＡＣ用データおよび下位ＤＡＣ用データの振り分け方を示す図である。 本発明の実施形態におけるシフト量データが０の場合の、電流微調整範囲における上位ＤＡＣ用データおよび下位ＤＡＣ用データの振り分けを表す図である。 本発明の実施形態におけるシフト量データが１６進数で８００の場合の、電流微調整範囲における上位ＤＡＣ用データおよび下位ＤＡＣ用データの振り分けを表す図である。

本発明は、入力データの上位ビットおよび下位ビットを入力とする上位ＤＡＣおよび下位ＤＡＣがそれぞれ出力した電圧を重み付けして加算し、該加算電圧を電流変換する電流制御装置、および該装置の制御方法に関するものである。以下、添付図面を参照して本発明の実施形態について説明する。ただし、本実施形態は本発明を実現するための一例にすぎず、本発明の技術的範囲を限定するものではないことに注意すべきである。また、各図において共通の構成については同一の参照番号が付されている。

＜荷電粒子線装置における観察処理＞
本発明の実施形態における荷電粒子線装置では、上位ＤＡＣの微分直線性精度の誤差が重み付けされることによって、出力電流特性が理想状態から外れたり、電流とびが発生したりするために、電磁レンズコイル等に流す電流値を理論値に合わせ難いという前提のもと、次の要領で電磁レンズコイル等に流す電流値の設定を行う。

すなわち、入力データを設定して所望の電流値付近に電流値をおおまかに合わせた後、入力データの前後所定の範囲（電流微調整範囲）に亘ってデータを微小変動させて電流値を微調整することで、出力電流特性のズレに対処する。このとき、微小変動させる範囲に電流とびが含まれる場合は、当該範囲外に電流とびをシフトさせることで、電流とびを回避する。

図５は、本発明の荷電粒子線装置における観察処理を表すフローチャートである。ここでは、電子顕微鏡の場合を例として、説明する。以下の処理の主体は、特に表記がなければ後述のＣＰＵ（図７）である。

ステップ５０１では、試料の観察ポイントへ視野を移動する。
ステップ５０２では、入力データを設定する。このときの入力データを初期値とする。ここでは、視野内の試料に焦点をおおまかに合わせることを目的とする。また、通常はシフト量は０に設定する。なお、予め電流とびとシフト量との関係が分かっている場合、例えば、頻繁に使用する電流領域がある場合や、試料を連続して観察する場合は、予め記録しておいた記憶装置等からシフト量データを読み出してもよい。

ステップ５０３では、演算処理を行う。ここでは、入力データが入力されてから電流として出力されるまでの演算処理が行われる。また、ステップ５０２でシフト量が設定されている場合は、上位ＤＡＣが切り替わるポイントをシフト量データ分だけシフトさせる演算処理が行われる。詳細は後述する（図８）。

ステップ５０４では、所望の電流値が電磁レンズコイル等１０６に出力されたか判断する。出力電流特性のズレにより、この段階では、所望の電流は出力されないことが多い。判断基準は、例えば、電子顕微鏡の焦点が合っているか否かで判断する。所望の電流値が出力されていると判断された場合は、ステップ５０５へ進み、試料の観察を行う。

ステップ５０６では、次の観察ポイントがあるか否か判断する。ない場合は、観察を終了する。ある場合は、ステップ５０１へ戻る。

ステップ５０７では、ステップ５０４で所望の電流値が出力されていないと判断された場合は、電流微調整範囲内に電流とびが発生しないか判断する。電流とびが発生していると判断された場合は、ステップ５０８に進み、発生していないと判断された場合は、ステップ５１０に進む。ここで、電流微調整範囲とは、最大で上位ＤＡＣが切り替わった直後から次に切り替わる直前までの範囲、つまり最大で下位ＤＡＣ分解能の範囲を意味する。以下、電流微調整範囲は、初期値を中心として前後下位ＤＡＣ分解能の１／２に相当する範囲までの最大範囲を意味するが、任意の値に設定可能であることは言うまでもない。また、電流とびの判断方法は、例えば、上位ＤＡＣが切り替わるポイント前後で入力データを変動させてみて、電流値の差分値が下位ＤＡＣの最小分解能電流値の±１００％以内になければ、電流とびが発生していると判断する。

ステップ５０８では、ステップ５０７で電流とびが発生していると判断された場合は、シフト量データを再設定し、ステップ５０９にて、再設定後のシフト量データで再度演算処理を行う。シフト量は、初期値、上位ＤＡＣが切り替わるポイント、及び下位ＤＡＣの分解能から算出する。これによって、電流微調整範囲内に含まれる電流とびを当該範囲外にシフトさせることができる。

ステップ５１０では、入力データの再設定を行い、ステップ５１１では、再設定された入力データが電流微調整範囲内にあるか否かを判断する。

ステップ５１２では、ステップ５１１で電流微調整範囲内にあると判断された場合は、再設定後のデータで再度演算処理を行う。これにより、電流微調整範囲内、つまり微調整可能な最大範囲である下位ＤＡＣ分解能の範囲で、現在の電流値を微調整することができる。すなわち、当該範囲内であれば、電流とびが発生することなく、高分解能と高安定性の電流制御を実現することができる。

ステップ５１３では、ステップ５０４と同様、所望の電流値が電磁レンズコイル等１０６に出力されたか判断する。出力されていると判断された場合は、ステップ５０５に進む。出力されていないと判断された場合は、ステップ５１０に戻り、再度電流値の微調整を行う。

以上の通り、まずは電磁レンズコイル１０６等に流す電流を大まかに決定した後、電流微調整範囲内に含まれる電流とびを当該範囲外にシフトさせることで、微調整可能な最大範囲である下位ＤＡＣ分解能の範囲で電流の微調整をすることができる。すなわち、当該範囲内であれば、電流とびが発生することなく、高分解能と高安定性の電流制御を実現することができる。

図６は、本発明の実施形態におけるステップ５０３等で上位ＤＡＣが切り替わる点をシフトさせる概念図である。図６では、簡略化のため、電流微調整範囲は実際よりも少なく表示している。図のように、シフト量を初期値に加算することで、上位ＤＡＣが切り替わる点が右にシフトし、電流微調整範囲に電流とびが含まれなくなっている。

＜高分解能ＤＡＣの構成＞
本発明の実施形態における高分解能ＤＡＣは、論理集積回路内に、シフト量レジスタ７０８、デジタル加算器７０９、およびデジタル減算器７１０を設けることで、入力データのうち、上位ＤＡＣに振り分けられるデータのみをシフトさせる機能が付加される。

図７は、本発明の実施形態における高分解能ＤＡＣの構成を表すブロック図である。図７の高分解能ＤＡＣでは、従来の高分解能ＤＡＣと同様に、上位ＤＡＣ１０１、下位ＤＡＣ１０２、ゲイン調整用上位オペアンプ１０３、ゲイン調製用下位オペアンプ１０４、電流駆動オペアンプ１０５、電磁レンズコイル等１０６、を備える。これらに加え、論理集積回路７００を設けたことを特徴とし、論理集積回路７００は、入力データを保持する入力用レジスタ７０７、シフト量データを保持するシフト量レジスタ７０８、入力用レジスタ７０７およびシフト量設定レジスタ７０８に保持されたデータを加算するデジタル加算器７０９、デジタル加算器７０９からのデータを上位ＤＡＣ１０１およびデジタル減算器７１０へ振り分けるデータ振り分け器７１１、データ振り分け器７１１からのデータからシフト量設定レジスタ７０８に保持されたデータを減算する減算器７１０、を備える。論理集積回路７００は、ＣＰＵ７１３によって制御され、ＣＰＵには入出力装置７１２が接続されている。

なお、デジタル加算器７０９、デジタル減算器７１０の位置を入れ替えることも可能である。

＜高分解能ＤＡＣのシフト演算処理＞
上述のステップ５０３、５０９、及び５１２で行う演算処理について詳細に説明する。

図８は、本発明の実施形態における高分解能ＤＡＣが行うシフト演算処理を表すフローチャートである。以下の処理の主体は、特に表記がなければＣＰＵ７１３である。

ステップ８０１では、入力用レジスタ７０７において、入力データを格納する。また、シフト量レジスタ７０８において、シフト量データを格納する。入力データおよびシフト量データは、ユーザが入出力装置７１２から直接入力してもよいし、例えば上述のステップ５０２、５０８、５１０等の場合はＣＰＵ７１３が自動で入力することもできる。

ステップ８０２では、デジタル加算器７０９において、入力用レジスタ７０７のデータと、シフト量レジスタ７０８のデータとの加算処理を行う。加算したデータは、データ振り分け器７１１へ送る。これにより、シフト量レジスタ７０８のデータ分だけ上位ＤＡＣの切り替わるポイントがシフトする。

ステップ８０３では、データ振り分け器７１１において、上位ＤＡＣ用のデータと下位ＤＡＣ用のデータを生成する。上位ＤＡＣ用のデータはそのまま上位ＤＡＣ１０１へ送り、下位ＤＡＣ用のデータは減算器７１０へ送る。

ステップ８０４では、減算器７１０において、ステップ８０２で加算したデータと、シフト量レジスタ７０８のデータとの減算処理を行う。減算したデータは、下位ＤＡＣ１０２に送る。このように、上位ＤＡＣの出力電流値がシフトした分を、下位ＤＡＣの出力電流値で調整することで、最終的な出力電流値を合わせ込む。

ステップ８０５では、各ＤＡＣ１０１、１０２において、それぞれの入力データに基づいた電圧を出力する。また、各ゲイン調整用オペアンプ１０３、１０４において、それぞれの出力電圧への重み付けが調整される。

ステップ８０６では、電流駆動オペアンプにおいて、重み付けされた各ＤＡＣからの出力電圧を加算し、電圧電流変換を行う。これにより、電磁レンズコイル等１０６に電流が流れる。

以上の通り、本発明の実施形態における高分解能ＤＡＣは、論理集積回路内に、シフト量レジスタ、デジタル加算器、およびデジタル減算器を設けることで、入力データにシフト量データを一旦加算処理してから、２つのＤＡＣにデータ振り分けし、シフト量データと下位ＤＡＣ用データとを減算処理する。これにより、電流微調整範囲において、電流とびの原因となる上位ＤＡＣが切り替わるポイントが発生しなくなる。

なお、図７でデジタル加算器７０９とデジタル減算器７１０の位置を入れ替え、シフト量を上位ＤＡＣに振り分けられるデータから減算してもよい。

＜具体例＞
次に、図７の構成において、１６ビットのデータ幅を持つ上位ＤＡＣ１０１および下位ＤＡＣ１０２を用いて、２４ビットの電流分解能を実現させる例について説明する。

ここでは、１６ビットの上位ＤＡＣに対して、８ビット分だけ分解能を増やして合計２４ビットとなるように、ゲイン調整用上位オペアンプ１０３の出力とゲイン調整用下位オペアンプ１０４の出力の重み付け比を ２^８：１=２５６：１と設定する。また、データ振り分け器７１１は、１２ビットと１３ビットの境界で、上位ＤＡＣと下位ＤＡＣのデータ振り分けを実施する。

図９は、本発明の実施形態における入力データに対する、上位ＤＡＣ用データおよび下位ＤＡＣ用データの振り分け方を示す図である。図示のように、データ振り分け器７１１は、２４ビットの入力データの上位１２ビットを上位詰めで抜き出して１６ビットの上位ＤＡＣ用データを生成し、入力データの下位１２ビットを下位詰めで抜き出して１６ビットの下位ＤＡＣ用データを生成する。ここで、Ｓはサインビットであり、データ表記形式に負の数を扱えるように２の補数表記とする。下位ＤＡＣデータの上位４ビットは、入力データの最上位ビットであるサインビットを配置するものとする。

以下、シフト量データが０の場合と１６進数で８００（以下、８００_（１６）のように表記する）の場合とに分けて、電流微調整範囲における上位ＤＡＣ用データおよび下位ＤＡＣ用データの変化について説明する。

（シフト量データが０の場合）
図１０は、本発明の実施形態におけるシフト量データが０の場合の、電流微調整範囲における上位ＤＡＣ用データおよび下位ＤＡＣ用データの振り分けを表す図である。シフト量データが０の場合、データ振り分け器７１１は、２４ビットの入力データを１２ビットと１３ビットの境界で上位ＤＡＣ用データおよび下位ＤＡＣ用データに単純に振り分ける。図１０では簡略化のため、入力データの５ＡＦＦＦＣ〜５Ｂ０００３が電流微調整範囲であるとし、この範囲で入力データを一つずつ変化させて電流を微調整する場合を考える。ここで、入力データを５ＡＦＦＦＦから５Ｂ００００に変化させると、上位ＤＡＣが５ＡＦ０から５Ｂ００に切り替わる。このとき、前述のとおり、図２（ａ）あるいは（ｂ）のような電流とびが出力電流に発生するおそれがある。この原因は、上位ＤＡＣが１６ビット精度程度の微分直線性精度しか持っていないためであり、２４ビット精度まで微分直線性精度を保証したＤＡＣは現在のところ皆無である。そこで次のようにシフト量データを設定して、この電流微調整範囲内で電流とびを排除する。

（シフト量データが８００_（１６）の場合）
図１１は、本発明の実施形態におけるシフト量データが８００_（１６）の場合の、電流微調整範囲における上位ＤＡＣ用データおよび下位ＤＡＣ用データの振り分けを表す図である。シフト量データが８００_（１６）の場合、２４ビットの入力データはデジタル加算器７０９によって入力データに８００_（１６）が加算され、加算されたデータは振り分け器７１１に入力される。振り分け器７１１は、上記と同様に、１２ビットと１３ビットの境界で上位ＤＡＣ用データおよび下位ＤＡＣ用データに単純に振り分ける。上位ＤＡＣ用データはそのまま上位ＤＡＣに送られる。一方、下位ＤＡＣ用データはデジタル減算器７１０によって８００_（１６）の減算処理が行われた上で下位ＤＡＣに送られる点が図１０と異なる。この処理により、図１１では、入力データの５ＡＦＦＦＣ〜５Ｂ０００３の電流微調整範囲で入力データを一つずつ変化させても、上位ＤＡＣ用データは５Ｂ００に固定化され、切り替わることはない。従って、電流とびは発生しない。

このように、上位ＤＡＣ用データにシフト量データを加算することで、上位ＤＡＣが切り替わるポイントを電流微調整範囲外に移動させ、電流微調整範囲内の電流とびを回避することができる。

なお、ここではシフト量データを下位ＤＡＣ分解能１０００_（１６）の半分である８００_（１６）に設定したが、下位ＤＡＣ分解能の範囲まで拡大することが可能である。また、下位ＤＡＣデータの上位４ビットをサインビットとして設定したが、サインビットは最低１ビット分あればよい。すなわち、下位ＤＡＣは最大で１５ビットまで使用することができる。

＜まとめ＞
本発明の実施形態における高分解能ＤＡＣは、論理集積回路内に、シフト量レジスタ７０８、デジタル加算器７０９、およびデジタル減算器７１０を設けることで、入力データのうち、上位ＤＡＣに振り分けられるデータのみをシフトさせる。

この場合において、シフト量データは、入力データを中心として前後下位ＤＡＣ分解能の１／２に相当する範囲外に上位ＤＡＣの出力電圧が切り替わるポイントが移動するように、入力データ、上位ＤＡＣの出力電圧が切り替わるポイント、及び下位ＤＡＣの分解能から算出する。または、シフト量データをあらかじめ記録装置に記録しておけば、シフト量データの値を決定する時間と手間が省略できる。

これにより、シフト量データ分だけ、上位ＤＡＣの切り替えポイントを移動させることができる。よって、ＤＡＣの微分直線性精度の誤差に起因して出力電流特性のズレや電流とびが発生しても、簡単な回路構成で、高分解能と高安定性の電流制御を実現することができる。

また、下位ＤＡＣ用データのうち、少なくとも１つをサインビットとして設定する。
これにより、下位ＤＡＣ用データとシフト量データとの減算処理において、負の数を扱うことが可能となる。

１０１ 上位ＤＡＣ
１０２ 下位ＤＡＣ
１０３ ゲイン調整用上位オペアンプ
１０４ ゲイン調整用下位オペアンプ
１０５ 電流駆動オペアンプ
１０６ 電磁レンズコイル等
７００ 論理集積回路
７０７ 入力用レジスタ
７０８ シフト量レジスタ
７０９ デジタル加算器
７１０ デジタル減算器
７１１ データ振り分け器
７１２ 入出力装置
７１３ ＣＰＵ

Claims (9)

1. 入力データの上位ビットおよび下位ビットを入力とする上位ＤＡＣおよび下位ＤＡＣがそれぞれ出力した電圧を重み付けして加算し、該加算電圧を電流変換する電流制御装置であって、
   前記入力データを格納する入力用レジスタと、
   前記入力データのうち、前記上位ＤＡＣに振り分けられるデータをシフトさせるためのシフト量データを格納するシフト量レジスタと、
   前記入力データと前記シフト量データとを加算するデジタル加算器と、
   前記デジタル加算器からのデータを上位ＤＡＣ用データおよび下位ＤＡＣ用データとして生成するデータ振り分け器と、
   前記下位ＤＡＣ用データから前記シフト量データを減算するデジタル減算器と、
   を備えることを特徴とする電流制御装置。
2. 前記下位ＤＡＣ用データには、負の数を扱うためのサインビットが少なくとも１ビット含まれていることを特徴とする請求項１記載の電流制御装置。
3. さらに、前記シフト量データを演算する装置を備え、該装置は、前記入力データを中心として前後所定の範囲外に前記上位ＤＡＣの出力電圧が切り替わるポイントが移動するように、前記入力データ、前記上位ＤＡＣの出力電圧が切り替わるポイント、及び前記下位ＤＡＣの分解能から算出することを特徴とする請求項１記載の電流制御装置。
4. 前記所定の範囲は、前記下位ＤＡＣ分解能の１／２に相当する範囲であることを特徴とする請求項３記載の電流制御装置。
5. さらに、前記シフト量データを予め記録するための記憶装置を備えることを特徴とする請求項１記載の電流制御装置。
6. 入力データの上位ビットおよび下位ビットを入力とする上位ＤＡＣおよび下位ＤＡＣがそれぞれ出力した電圧を重み付けして加算し、該加算電圧を電流変換する電流制御装置を制御する方法であって、
   デジタル加算器が、入力レジスタに格納された前記入力データと、シフト量レジスタに格納されたシフト量データとを加算するステップであって、前記シフト量データは、前記入力データのうち、前記上位ＤＡＣに振り分けられるデータをシフトさせるためのデータである、ステップと、
   データ振り分け器が、前記デジタル加算器からのデータを上位ＤＡＣ用データおよび下位ＤＡＣ用データとして生成するステップと、
   デジタル減算器が、前記下位ＤＡＣ用データから前記シフト量データを減算するステップと、
   を備えることを特徴とする方法。
7. さらに、前記加算するステップの前に、ＣＰＵが、前記入力データを中心として前後所定の範囲内に前記上位ＤＡＣの出力電圧が切り替わるポイントがある場合は、前記所定の範囲外に前記上位ＤＡＣの出力電圧が切り替わるポイントが移動するように、前記シフト量データを、前記入力データ、前記上位ＤＡＣの出力電圧が切り替わるポイント、及び前記下位ＤＡＣの分解能から算出するステップを備えることを特徴とする請求項６記載の方法。
8. 前記所定の範囲は、前記下位ＤＡＣ分解能の１／２に相当する範囲であることを特徴とする請求項７記載の方法。
9. さらに、前記加算するステップの前に、ＣＰＵが、記憶装置に予め記録しておいたシフト量データを前記シフト量レジスタへ送信するステップを備えることを特徴とする請求項６記載の方法。

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