JP5386810B2 - Ｍｉｓ型ｆｅｔ及びその製造方法 - Google Patents

Description

この発明は、ＭＩＳ型ＦＥＴ及びその製造方法に関するものである。

従来技術におけるＭＩＳ（Metal Insulator Semiconductor）型ＦＥＴ（Field Effect Transistor）の一例として、ＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ（High Electron Mobility Transistor）（例えば、非特許文献１参照）について説明する。

図３（Ａ）乃至図３（Ｃ）は一般的なＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造工程の概略を示すための素子要部の断面構造を示した図である。

このＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ５００は、先ず、ＳｉＣ（Silicon Carbide）、Ｓｉ又はサファイア等の基板４００上に、有機金属化学気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法又は分子線エピタキシ（Molecular Beam Epitaxy：ＭＢＥ）法等を用いて順次積層されたバッファ層４０２、ｉ−ＧａＮチャネル層４０４及びｉ−ＡｌＧａＮ障壁層４０６からなる半導体積層構造体４１０を形成する。この半導体積層構造体４１０においては、ｉ−ＧａＮチャネル層４０４とｉ−ＡｌＧａＮ障壁層４０６のエネルギーバンドギャップの違いによって、ｉ−ＧａＮチャネル層４０４内のｉ−ＡｌＧａＮ障壁層４０６側に２次元電子ガス層４０８が形成される（図３（Ａ））。この２次元電子ガス層４０８内を走行する電子を利用してＨＥＭＴ動作が行われる。

次に、この半導体積層構造体４１０の最上層のｉ−ＡｌＧａＮ障壁層４０６の表面に、プラズマＣＶＤ（Ｐ−ＣＶＤ）法により窒化シリコン膜を例えば４０ｎｍの厚みに堆積して、絶縁膜４１２−１を形成する（図３（Ａ））。

続いて、この絶縁膜４１２−１を通して、半導体積層構造体４１０の表面から２次元電子ガス層４０８の下側までの深さまで選択イオン注入を行い、素子分離領域４１４を形成して素子動作領域４５０を画定する（図３（Ｂ））。

さらに、絶縁膜４１２−１の一部をエッチング除去して開口した２箇所のオーミックコンタクトホール４１６を介して、半導体積層構造体４１０の最上層であるｉ−ＡｌＧａＮ障壁層４０６の表面に、それぞれソース電極４１８及びドレイン電極４２０を形成する（図３（Ｂ））。

次に、これらソース電極４１８とドレイン電極４２０との中間に残存した窒化シリコン膜から成るゲート絶縁膜４１２上にゲート電極４２６を形成するためのレジストパターン４２２を成形して、ゲート電極４２６形成用のレジスト開口部４２４を形成する（図３（Ｂ））。

そして、レジストパターン４２２及びレジスト開口部４２４の上面からゲート電極材料を真空蒸着して周知のリフトオフ法により、ゲート電極４２６を形成することにより、ＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ５００が作製される（図３（Ｃ））。
金村 他：信学技報 IEICE Technical Report ED2006-236, MW2006-189(2007-1), pp.199-203

上述した従来のＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ５００においては、以下に示す問題点を有している。

すなわち、ゲート電極４２６をパターン形成する場合、平坦なゲート絶縁膜４１２上にリフトオフ法によってゲート電極４２６をパターン形成しているため、ゲート電極４２６とゲート絶縁膜４１２との接触界面４２８の形状は平面であり、又、ゲート電極底端部４３０の断面の角度が鋭角となって形成されてしまう。すなわち、尖端部分が形成される（図３（Ｃ））。これは、ゲート電極４２６の形成方法としてリフトオフ法を採用しているためであり、エッチング法による電極形成方法とは異なり、リフトオフ法によって形成されたパターン形状の特徴であると言える。

このため、このＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ５００を動作させた場合、ゲート電極底端部４３０の尖端部分に電界集中が発現する。これは一定電位表面の頂点近傍で発生する電界の一般的性質であり、頂点の内角が小さいほど電界が尖端部分に集中する傾向がある。そして、通常ＦＥＴのゲート長が１μｍより短くなるとこの電界集中の現象が顕著に発生することも良く知られている。

従って、ＦＥＴの順方向抵抗成分の増大や逆方向耐圧減少等が発生してＦＥＴのＩ−Ｖ特性等が劣化してしまい、延いては、ＦＥＴの製造歩留り及び信頼性の低下をもたらすことになる。

この発明の目的は、上記の問題点を解決するためになされたもので、ゲート絶縁膜を加工成形してゲートコンタクトホールの底部側面及び底部を下地側に凸形状の曲面として形成しその上部にゲート電極を設けることによって、ゲートコンタクトホールの形状を反映したゲート電極形状を有するＭＩＳ型ＦＥＴを得ることによって、動作時のゲート電極底端部において発生する電界集中を低減させた、製造歩留り及び信頼性の高いＭＩＳ型ＦＥＴ構造とその製造方法を提供することにある。

この発明は以上の目的を達成するために成されたものであり、この発明のＭＩＳ型ＦＥＴ及びその製造方法は、以下のような特徴を有している。

すなわち、この発明の第１の要旨によれば、ＭＩＳ型ＦＥＴは、下地上に、下地側から下層の第１ゲート絶縁膜と第１ゲート絶縁膜のエッチングレートより大なるエッチングレートを有する上層の第２ゲート絶縁膜との二層構造のゲート絶縁膜を有し、ゲート絶縁膜には、ゲートコンタクトホールが加工形成されている。

このＭＩＳ型ＦＥＴにおいて、ゲートコンタクトホールは、第１ゲート絶縁膜に形成された部分において、下地側に凸形状の側面及び底部を有し、かつ第２ゲート絶縁膜に形成された部分において、垂直の側壁形状を有する。

そして、このＭＩＳ型ＦＥＴにおいて、ゲート絶縁膜は窒化シリコン膜であることが好適である。

又、この発明の第２の要旨によれば、ＭＩＳ型ＦＥＴの製造方法は、下地上に、下地側から下層の第１ゲート絶縁膜と第１ゲート絶縁膜のエッチングレートより大なるエッチングレートを有する上層の第２ゲート絶縁膜との二層構造のゲート絶縁膜を形成する工程と、ゲート絶縁膜にゲートコンタクトホールをエッチングレートの差を利用して開口して、ゲートコンタクトホールを、第１ゲート絶縁膜に形成された部分において、下地側に凸形状の側面及び底部を有し、かつ第２ゲート絶縁膜に形成された部分において、垂直の側壁形状を有するように加工する工程とを含むことを特徴とする。

このＭＩＳ型ＦＥＴの製造方法においては、先ず、下地上に熱ＣＶＤ法によって第１ゲート絶縁膜を下層として形成し、次に、下層上にプラズマＣＶＤ法によって第２ゲート絶縁膜を上層として形成することによって、ゲート絶縁膜を形成することが好適である。

この発明の第１の要旨のＭＩＳ型ＦＥＴによれば、ゲート電極底端部が曲面形状を有する構造であるためゲート電極底端部での電界集中が抑制される。従って、ゲート電極のゲート耐圧及びゲート絶縁膜の絶縁破壊耐圧が向上すると共にリーク電流等を低減させて特性劣化を防止した高信頼性を持つＭＩＳ型ＦＥＴを得ることができる。

又、この発明の第２の要旨のＭＩＳ型ＦＥＴの製造方法によれば、電界集中がゲート電極底端部で発生しない曲面形状のゲート電極底端部を有するゲート電極を、簡便なリフトオフ法によって形成することができる。従って、再現性が良く信頼性の高いＭＩＳ型ＦＥＴを作製することができる。

すなわち、この発明の第１及び第２の要旨のＭＩＳ型ＦＥＴ及びその製造方法によれば、歩留り及び信頼性の高いＭＩＳ型ＦＥＴデバイスを得ることができる効果を奏するものである。

以下、図を参照して、この発明の実施形態につき説明する。尚、これらの図は、この発明が理解できる程度に各構成要素の形状、大きさ及び配置関係を概略的に示してあるにすぎず、又、以下に説明する数値的及びその他の条件は単なる好適例であり、この発明は、この発明の実施形態にのみ何等限定されるものではない。尚、断面図において、図の複雑化を防ぐために、断面を表すハッチング等を省略して示してある。

（実施形態）
この発明の実施形態に係るＭＩＳ型ＦＥＴ及びその製造方法について、ＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴを例に挙げてその構造及び製造方法について図１乃至図２を参照して説明する。

（ＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの構造）
図１及び図２(Ｃ)を参照して、この発明の実施形態のＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの構造について説明する。図１は、この実施形態に係るＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ１００の要部の概略構造断面を示した図であり、図２(Ｃ)はこの実施形態に係るＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法で得られた要部の概略構造断面を示した図である。

この実施形態のＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ１００は、半絶縁性（Semi-Insulating：ＳＩ）ＳｉＣ基板１０上に、ＭＯＣＶＤ法により順次積層されたバッファ層１２、ｉ−ＧａＮチャネル層１４及びｉ−ＡｌＧａＮ障壁層１６から成る半導体積層構造体２０（以後、下地２０と称する。）を用いる。この様な構成にすると、下地２０のｉ−ＧａＮチャネル層１４とｉ−ＡｌＧａＮ障壁層１６との界面近傍のｉ−ＧａＮチャネル層１４側に、両者すなわちＧａＮとＡｌＧａＮのエネルギーバンドギャップの違いから２次元電子ガス層１８が生成される（図１）。この２次元電子ガス層１８内を走行する電子を利用してＨＥＭＴ動作が行われることになる。

このＨＥＭＴの素子動作領域５０を画定するための素子分離領域２２が、下地２０の上面であるｉ−ＡｌＧａＮ障壁層１６の表面から２次元電子ガス層１８の下側までの深さまで形成され、この素子分離領域２２の一部を含むＨＥＭＴの素子動作領域５０の下地２０の表面にオーミックコンタクトホール２４を介してオーミック電極としてのソース電極２６とドレイン電極２８とが離間して配設されている（図１）。

ソース電極２６とドレイン電極２８の間には、二層構造のゲート絶縁膜として下地２０の上面側から第１ゲート絶縁膜３０と第２ゲート絶縁膜３２が形成されている（図１）。この二層構造のゲート絶縁膜を有することがこの実施形態の特徴の一つである。

この実施形態では、ゲート絶縁膜の種類として二層共に窒化シリコン膜であり、下層の第１ゲート絶縁膜３０は熱ＣＶＤ法により形成され、上層の第２ゲート絶縁膜３２はＰ−ＣＶＤ法によって形成される。すなわち、エッチングレートの相対値として小なる熱ＣＶＤ法により形成された第１ゲート絶縁膜３０を下層とし、エッチングレートの相対値として大なるＰ−ＣＶＤ法により形成された第２ゲート絶縁膜３２を上層として構成されている。一般に同種の絶縁膜をＰ−ＣＶＤ法又は熱ＣＶＤ法によって形成した場合には、相対的にＰ−ＣＶＤ法によって形成された絶縁膜の方が熱ＣＶＤ法によって形成された絶縁膜よりもエッチングレートが大きいことが周知である。これは、膜の形成温度や形成された膜の密度の違いによるとされている。

この二層構造のゲート絶縁膜のエッチングレートの差を利用して、レジストパターンを成形してゲート電極形成用のレジスト開口部３６を形成し、以下に示すゲートコンタクトホールが開口されている（図２（Ｃ））。すなわち、Ｐ−ＣＶＤ法で形成された第２ゲート絶縁膜３２のゲートコンタクトホール３８−１は下地２０の表面に対してほぼ垂直の側壁形状を有し、一方、熱ＣＶＤ法で形成された第１ゲート絶縁膜３０のゲートコンタクトホール４０−１は下地２０側に凸形状の底部側面及び底部をそれぞれ有した形状のゲートコンタクトホールが形成されている。このゲートコンタクトホールの形状もこの実施形態の特徴である。

ゲート電極４２は、上述のゲート電極形成用のレジスト開口部３６を利用してゲート電極材料の真空蒸着法とリフトオフ法によって形成され、ソース電極２６とドレイン電極２８の中間に配設されている。そして、ゲート電極４２は、上述の二層構造のゲート絶縁膜に開口したゲートコンタクトホール３８−１及び４０−１の形状を反映してリフトオフ法によって形成されている（図１）。すなわち、下地２０の表面に対してほぼ垂直の側壁形状を有する第２ゲート絶縁膜３２との界面のゲート電極面３８と、下地２０側に凸形状の底部側面及び底部を有しその下地２０表面方向の先端が第２ゲート絶縁膜３２を貫通し第１ゲート絶縁膜３０の厚みの途中の深さまで埋め込まれている第１ゲート絶縁膜との界面のゲート電極面４０とを含んだゲート電極４２を有するＭＩＳ型ＦＥＴのゲート構造となっている。

（ＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法）
図１及び図２を参照して、この発明の実施形態のＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法について説明する。図２は、この実施形態に係るＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ１００の製造方法を説明するための主な製造工程段階で得られた要部の概略構造断面を示した図である。尚、上述のＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの構造の説明において説明した構成要素と同じ構成要素については、同一の符号を付して説明する。

先ず、半導体積層構造体である下地２０を用意する。この下地２０は、ＳＩ−ＳｉＣ基板１０上に、バッファ層１２、ｉ−ＧａＮチャネル層１４及びｉ−ＡｌＧａＮ障壁層１６との積層構造を含んでおり、例えば以下のように作製する。

基板としてＳＩ−ＳｉＣ基板１０を用い、その上面に周知のＭＯＣＶＤ法により結晶成長温度１１００℃〜１２００℃でＡｌＮ（Aluminum Nitride）から成るバッファ層１２を１００ｎｍの厚みに成長する。続いて、結晶成長温度１０７０℃程度の温度でｉ−ＧａＮチャネル層１４を１μｍの厚みに、そして、ｉ−ＡｌＧａＮ障壁層１６を２３ｎｍの厚みに順次積層することにより下地２０を得る。この様な構成にすると、下地２０のｉ−ＧａＮチャネル層１４とｉ−ＡｌＧａＮ障壁層１６との界面近傍のｉ−ＧａＮチャネル層１４側に、両者すなわちＧａＮとＡｌＧａＮのエネルギーバンドギャップの違いから２次元電子ガス層１８が生成される。

次に、下地２０のｉ−ＡｌＧａＮ障壁層１６の表面に二層構造の絶縁膜として前駆第１ゲート絶縁膜３０−１と前駆第２ゲート絶縁膜３２−１を順次形成する（図２（Ａ））。この場合、エッチングレートの相対値として小なる熱ＣＶＤ法により形成された前駆第１ゲート絶縁膜３０−１を下層とし、エッチングレートの相対値として大なるＰ−ＣＶＤ法により形成された前駆第２ゲート絶縁膜３２−１を上層として形成することがこの実施形態の製造方法の特徴の一つである。

そのために、この二層構造の絶縁膜は例えば以下のように作製する。先ず、下地２０の表面に前駆第１ゲート絶縁膜３０−１として窒化シリコン膜を周知の熱ＣＶＤ法により２０ｎｍの均一の厚みに形成する。主な形成条件として、常圧、温度８００℃、ソースガス流量としては０．７重量％ＳｉＨ_４（Ｎ_２ベース）が１００ｓｃｃｍ、１００％ＮＨ_３が６ｓｌｍである。続いて、前駆第１ゲート絶縁膜３０−１上に前駆第２ゲート絶縁膜３２−１として窒化シリコン膜を周知のＰ−ＣＶＤ法により２０ｎｍの均一の厚みに形成する。主な形成条件として、圧力９００ｍＴｏｒｒ、温度３００℃、ＲＦ（１３．５６ＭＨｚ）パワー４５Ｗ、ソースガス流量としてはＳｉＨ_４が３１ｓｃｃｍ、ＮＨ_３が５．５ｓｃｃｍ、キャリアガス流量としてＮ_２が１５００ｓｃｃｍである。

次に、上述の二層構造の絶縁膜を通して下地２０の表面から２次元電子ガス層１８の下側までの深さまで選択イオン注入を行い、素子分離領域２２を形成してＨＥＭＴの素子動作領域５０を画定する（図２(Ｂ)）。この素子分離工程すなわちアイソレーション工程は、例えばＡｒイオンのイオン注入により行い、その注入条件はＡｒ^＋を加速電圧１３０ｋｅＶ、ドーズ量６．３×１０^１３ｃｍ^−２及びＡｒ^＋＋を加速電圧１２５ｋｅＶ、ドーズ量２．４×１０^１４ｃｍ^−２である。

次に、この素子分離領域２２の一部を含むＨＥＭＴの素子動作領域５０に、上述の二層構造の前駆ゲート絶縁膜３０-１及び３２−１に開口したオーミックコンタクトホール２４を形成して、このオーミックコンタクトホール２４内の露出した下地２０表面にオーミック電極としてのソース電極２６とドレイン電極２８とを離間して形成する。このとき、ソース電極２６とドレイン電極２８との間に残存した二層構造の絶縁膜をここではゲート絶縁膜と称する。すなわち、ゲート絶縁膜としての構成は下地２０側から下層の第１ゲート絶縁膜３０と上層の第２ゲート絶縁膜３２となる（図２(Ｂ)）。

そのためにこの工程では、周知のフォトリソグラフィー技術とエッチング技術を使用してオーミックコンタクトホール２４を開口する。続いて、オーミック電極材料として例えばＴｉ及びＡｌをそれぞれ１５ｎｍ及び２００ｎｍの厚みで順次連続的に真空蒸着を行い、次にリフトオフ法によりオーミック電極としてのソース電極２６とドレイン電極２８とを形成する。その後、図２(Ｂ)に示す構造体に対して、Ｎ_２ガス雰囲気中において６２５℃の温度で２分間の熱処理を行うことにより、オーミック電極としてのソース電極２６及びドレイン電極２８と下地２０のｉ−ＡｌＧａＮ障壁層１６とのオーミック接触を得る。

続いて、レジストパターン３４を成形してゲートコンタクトホール形成用のレジスト開口部３６を形成し、上述の二層構造のゲート絶縁膜のエッチングレートの差を利用して、このレジストパターン３４をマスクに以下に示す形状のゲートコンタクトホールを形成する（図２（Ｃ））。このゲートコンタクトホールの形成方法もこの実施形態の特徴の一つである。

そのために、通常のフォトリソグラフィー技術によりゲートコンタクトホール形成予定部にレジストパターン３４を成形してレジスト開口部３６を形成する。続いて、このレジストパターンをマスクにＩＣＰ−ＲＩＥ（Inductively Coupled Plasma-Reactive Ion Etching：誘導結合型プラズマ反応性イオンエッチング）法を用いて、上層の第２ゲート絶縁膜３２が異方性エッチングによって除去される時間だけエッチングを行う。このとき、第２ゲート絶縁膜３２のみをエッチングするだけの時間でＩＣＰ−ＲＩＥを行っても、下層の第１ゲート絶縁膜３０は僅かながら等方的にエッチングされる。

すなわち、Ｐ−ＣＶＤ法で形成された第２ゲート絶縁膜３２のゲートコンタクトホール３８−１は異方性エッチングされることにより下地２０の表面に対してほぼ垂直の側壁形状が得られ、一方、熱ＣＶＤ法で形成された第１ゲート絶縁膜３０のゲートコンタクトホール４０−１は等方性エッチングされることにより下地２０側に凸形状の底部側面及び底部をそれぞれ有した形状のゲートコンタクトホールが得られる。

ＩＣＰ−ＲＩＥ法によるエッチング条件としては例えば以下の条件により行われた。エッチングガスとしてＳＦ_６ガスを用い、圧力７．６ｍＴｏｒｒ、エッチングＲＦパワーとしてＩＣＰ側ＲＦ（１３．５６ＭＨｚ）パワーが５０Ｗ、ＲＩＥ側ＲＦ（１３．５６ＭＨｚ）パワーが１０Ｗである。以上の条件では、ゲート絶縁膜である窒素化シリコン膜のエッチングレートは、それぞれ第２ゲート絶縁膜３２であるＰ−ＣＶＤ膜が３０〜４０ｎｍ／ｍｉｎであり、第１ゲート絶縁膜３０である熱ＣＶＤ膜が１０〜１５ｎｍ／ｍｉｎである。

最後に、ゲート電極４２を上述のゲート電極形成用のレジスト開口部３６を利用してゲート電極材料の真空蒸着法とリフトオフ法によって形成する。そのために、ゲート電極材料として、Ｎｉを５０ｎｍの厚みに、Ａｕを５００ｎｍの厚みにそれぞれ連続的に真空蒸着を行い、リフトオフ法を行うことにより形成する。このゲート電極４２は、ソース電極２６とドレイン電極２８の中間に形成され、ゲートコンタクトホール３８−１及び４０−１との接触面部分の形状は、上述の二層構造のゲート絶縁膜に開口したゲートコンタクトホール３８−１及び４０−１の形状を反映して形成される（図１）。

すなわち、ゲート電極４２の形状として、下地２０上にこの下地２０の表面に対してほぼ垂直の側壁形状を有する第２ゲート絶縁膜３２との界面のゲート電極面３８と、下地２０側に凸形状の底部側面及び底部を有しその下地２０表面方向の先端が第１ゲート絶縁膜３０の厚みの上層の途中の深さまで埋め込まれている第１ゲート絶縁膜との界面のゲート電極面４０とを含んだ形状のＭＩＳ型ＦＥＴのゲート電極４２が形成される。

尚、この実施形態においては、第１ゲート絶縁膜３０として熱ＣＶＤ法によって形成された窒化シリコン膜を採用したが、この第１ゲート絶縁膜３０を熱ＣＶＤ法によらず第２ゲート絶縁膜３２と同様のＰ−ＣＶＤ法によって形成しても良い。但し、その場合は１０００℃程度の熱処理を行うことにより窒化シリコン膜の改質処理が必要となる。この改質処理によって、ＩＣＰ−ＲＩＥのエッチングレートを１５ｎｍ／ｍｉｎ程度にすることができるため熱ＣＶＤ法による窒化シリコン膜と同等のエッチングレートを得ることができる。

又、この実施形態においては、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの下地２０の基板１０としてＳＩ−ＳｉＣを使用したが、基板１０としてはこれに限らず、Ｓｉ又はサファイア基板を使用しても良い。但し、その場合は下地２０の構成要素であるバッファ層の結晶成長条件を、その上層にｉ−ＧａＮチャネル層が形成される条件に、適当に選定すれば良い。

更に、この実施形態においては、ＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴについて述べたが、ＨＥＭＴ構造に限らずその他の構造すなわちシリコン又は化合物半導体等を用いたＭＩＳ型ＦＥＴにおいても、ゲート絶縁膜をこの発明の実施形態のように作製することにより、同様の効果が期待できる。

この発明の実施形態に係るＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの要部の概略構造断面を示した図である。 この発明の実施形態に係るＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法を説明するための主な製造工程で得られた要部の概略構造断面を示した図である。 従来のＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法を説明するための要部の断面を示した工程図である。

符号の説明

１０：ＳＩ−ＳｉＣ基板
１２：バッファ層
１４：ｉ−ＧａＮチャネル層
１６：ｉ−ＡｌＧａＮ障壁層
１８：２次元電子ガス層
２０：下地（半導体積層構造体）
２２：素子分離領域
２４：オーミックコンタクトホール
２６：ソース電極
２８：ドレイン電極
３０：第１ゲート絶縁膜
３０−１：前駆第１ゲート絶縁膜
３２：第２ゲート絶縁膜
３２−１：前駆第２ゲート絶縁膜
３４：レジストパターン
３６：レジスト開口部
３８：第２ゲート絶縁膜との界面のゲート電極面
３８−１：第２ゲート絶縁膜のゲートコンタクトホール
４０：第１ゲート絶縁膜との界面のゲート電極面
４０−１：第１ゲート絶縁膜のゲートコンタクトホール
４２：ゲート電極
５０：素子動作領域
１００：この発明のＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ
４００：基板
４０２：バッファ層
４０４：ｉ−ＧａＮチャネル層
４０６：ｉ−ＡｌＧａＮ障壁層
４０８：２次元電子ガス層
４１０：半導体積層構造体
４１２：ゲート絶縁膜
４１２−１：絶縁膜
４１４：素子分離領域
４１６：オーミックコンタクトホール
４１８：ソース電極
４２０：ドレイン電極
４２２：レジストパターン
４２４：レジスト開口部
４２６：ゲート電極
４２８：接触界面
４３０：ゲート電極底端部
４５０：素子動作領域
５００：従来のＭＩＳ型ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ

Claims (5)

1. 下地上に、前記下地側から下層の第１ゲート絶縁膜と該第１ゲート絶縁膜のエッチングレートより大なるエッチングレートを有する上層の第２ゲート絶縁膜との二層構造のゲート絶縁膜を有し、
   前記ゲート絶縁膜には、ゲートコンタクトホールが加工形成されており、
   前記ゲートコンタクトホールは、前記第１ゲート絶縁膜に形成された部分において、前記下地側に凸形状の側面及び底部を有し、かつ前記第２ゲート絶縁膜に形成された部分において、垂直の側壁形状を有する
   ことを特徴とするＭＩＳ型ＦＥＴ。
2. 前記ゲート絶縁膜が窒化シリコン膜である
   ことを特徴とする請求項１に記載のＭＩＳ型ＦＥＴ。
3. 下地上に、前記下地側から下層の第１ゲート絶縁膜と該第１ゲート絶縁膜のエッチングレートより大なるエッチングレートを有する上層の第２ゲート絶縁膜との二層構造のゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜にゲートコンタクトホールを前記エッチングレートの差を利用して開口して、該ゲートコンタクトホールを、前記第１ゲート絶縁膜に形成された部分において、前記下地側に凸形状の側面及び底部を有し、かつ前記第２ゲート絶縁膜に形成された部分において、垂直の側壁形状を有するように加工する工程と
   を含む
   ことを特徴とするＭＩＳ型ＦＥＴの製造方法。
4. 先ず、前記下地上に熱ＣＶＤ法によって第１ゲート絶縁膜を下層として形成し、次に、該下層上にプラズマＣＶＤ法によって第２ゲート絶縁膜を上層として形成することによって、前記ゲート絶縁膜を形成する
   ことを特徴とする請求項３に記載のＭＩＳ型ＦＥＴの製造方法。
5. 前記ゲートコンタクトホールを、ＩＣＰ−ＲＩＥ法を用いて開口する
   ことを特徴とする請求項３又は４に記載のＭＩＳ型ＦＥＴの製造方法。

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