JP5401831B2 - 表示装置 - Google Patents

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Description

本発明は、低コストで製造することが可能な表示装置及び表示装置の製造方法に関する。
従来より、ディスプレイ等の表示素子を作成する際には、ガラス基板などの基板上に半導体プロセスを用いて表示素子を駆動するための半導体回路を形成し、この半導体回路上に絶縁膜を形成し、更にこの上に、表示素子を形成していた。即ち、ガラス基板等の基板上に順次膜を積層することにより表示素子を駆動するための半導体回路及び表示素子を形成していた。
このため、特許文献１に開示されているように、半導体回路を形成した後に、厚い層間絶縁膜を形成する必要があり、更に、形成された層間絶縁膜には、半導体回路と表示素子とを電気的に接続するためのスルーホールを形成する必要があった。
このように、層間絶縁膜をＳｉＯ２やＳｉ３Ｎ４等の無機材料により形成する場合には、スパッタリングやＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成する方法が用いられているが、これらの真空プロセスは工程数が多く、特に半導体材料として有機半導体材料を用いる場合では、層間絶縁膜を形成する際のプロセスがプラズマプロセスであることから、有機半導体材料にダメージを与えてしまい十分な特性を得ることができなくなってしまう。また、スルーホールを形成する場合には、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等によりエッチングにより行われるため有機半導体にダメージを与え、所定の特性を得ることができなくなるという問題があった。特許文献２では、このような問題点を解消するため層間絶縁膜として、有機材料と微粒子の混合物を用いてスクリーン印刷法等により形成する方法が挙げられている。
特開２００４−１０４１３４号公報 特開２００７−１０３４８４号公報
しかしながら、特許文献２に記載されているように、湿式により層間絶縁膜を形成する方法においても、通常、半導体素子からなる駆動部を形成した後に、層間絶縁膜が形成される。具体的には、絶縁材料を有機溶剤に溶かしたものにより湿式塗布する場合、半導体素子を形成する材料が有機溶剤に侵されやすい材料であると、半導体材料に悪影響を与え、形成される半導体素子の特性が十分に得ることができないといった問題点があった。また、層間絶縁膜を形成するためには、通常、加熱が必要であることから、半導体素子を構成している材料が熱に弱い材料である場合には、半導体素子が熱による影響を受け、十分な特性を得ることができないといった問題点があった。
更に、層間絶縁膜やスルーホールの形成は、一般に半導体素子からなる駆動部を形成した後に行われる。このため、一連のプロセスを行うため製造工程が長期化し、生産効率を低下させてしまう。また、通常は半導体素子からなる駆動部を形成した後に、表示部を形成するが、表示部を作成するプロセスにおいて加熱やＵＶ照射等のプロセスが必要となる場合、熱やＵＶによるダメージを受けやすい半導体材料を用いると、形成される半導体素子の特性を十分に得ることができないといった問題点を有していた。
また、層間絶縁膜を形成した後、その上に電極パターンを形成するものであることから、下地の影響を受けた層間絶縁膜の表面は凹凸状になり、この上に電極を形成した場合には、断線等の発生や、高抵抗な領域が形成されてしまい、半導体素子として不良の原因となるおそれがあった。このため、ＣＭＰ（化学機械研磨）等により平坦化する技術もあるが、ＣＭＰにより下地の半導体層がダメージを受ける可能性は否めず、また、ＣＭＰを行うことにより工程数が増加し製造時間を増加させてしまうといった問題点があった。
一方、特許文献２に記載されている方法では、有機材料と微粒子の混合するために用いられる有機溶剤等が、半導体材料に悪影響を与え、半導体素子としての特性を変化させてしまうという問題点があった。
本発明は、このような問題に対しなされたものであり、生産性を向上させ、かつ、半導体材料及び半導体素子に悪影響を与えることのない低コストで高品質な表示装置及び表示装置の製造方法を提供するものである。
本発明は、半導体回路が形成されている第１の基板と、一方の面には画像表示を行うための電極と、前記電極とはコンタクトホールにより接合されており他方の面に露出している複数の電極とが形成されている第２の基板と、前記第２の基板の画像表示を行うための電極とともに画像表示を行うための電極の形成されている第３の基板と、前記第２の基板と前記第３の基板の間に設けられた画像表示を行うための画像表示層と、前記第１の基板の半導体回路が形成されている面における電極と、前記第２の基板における前記他方の面に露出している電極とが電気的に接続されており、前記第１の基板の半導体回路が形成されている面における電極と、前記第２の基板における前記他方の面に露出している電極との電気的な接続は、前記第１の基板と前記第２の基板との間に設けられた異方性導電膜を介して接続されるものであって、前記第２の基板における前記他方の面に露出している電極は、第２の基板表面よりも突出して形成されており、前記半導体回路における半導体素子は、前記第１の基板上にゲート電極を形成し、前記ゲート電極を覆うようにゲート絶縁膜を形成し、更にゲート絶縁膜上に、ソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極と接した半導体層を形成したものであって、前記ゲート電極を形成する際に同時に形成されるゲート電極に接続されていない第１の電極と、前記ゲート絶縁膜を形成する際に同時に形成される絶縁膜と、前記ソース電極及び前記ドレイン電極を形成する際に同時に形成される第２の電極により、コンデンサーが形成されており、前記第１の基板における第２の電極と前記第２の基板に形成されている電極とを電気的に接続することにより、前記コンデンサーは、前記半導体素子に電気的に接続された画素容量となるものであって、前記第２の基板の前記他方の面に露出している複数の電極のうちの１つは、前記半導体素子の電極と接続されており、前記第２の基板の前記他方の面に露出している複数の電極のうちの他の１つは、前記第２の電極に接続されていることを特徴とする。
また、本発明は、半導体回路が形成されている第１の基板と、一方の面には画像表示を行うための電極と、前記電極とはコンタクトホールにより接合されており他方の面に露出している電極と、前記露出している電極と同一面上の異なる領域に前記第１の基板に形成されている電極と接続させるための電極が形成されている第２の基板と、前記第２の基板における一方の面に設けられた一方の電極と、前記一方の電極上に画像表示を行うための画像表示層と他方の電極とが順次積層形成されることで、一方の電極と他方の電極の間の層間を形成するように設けられた画像表示層と、前記第１の基板の半導体回路が形成されている面における電極と、前記第２の基板における前記他方の面の電極及び前記他方の面に露出している電極とが電気的に接続されていることを特徴とする。
また、本発明は、前記第２の基板の画像表示を行うための電極とともに画像表示を行うための電極の形成されている第３の基板と、前記第２の基板と前記第３の基板の間に設けられた画像表示を行うための画像表示層とを有することを特徴とする。
また、本発明は、前記第１の基板の半導体回路が形成されている面における電極と、前記第２の基板における前記他方の面に露出している電極との電気的な接続は、前記第１の基板と前記第２の基板との間に設けられた異方性導電膜を介して接続されることを特徴とする。
また、本発明は、前記第１の基板の半導体回路が形成されている面における電極と、前記第２の基板における前記他方の面の電極及び前記他方の面に露出している電極との電気的な接続は、前記第１の基板と前記第２の基板との間に設けられた異方性導電膜を介して接続されることを特徴とする。
また、本発明は、前記第２の基板における他方の面であって、他方の面に露出している電極は、第２の基板表面よりも突出して形成されていることを特徴とする。
また、本発明は、前記半導体回路における半導体素子は、前記第１の基板上にゲート電極を形成し、前記ゲート電極を覆うようにゲート絶縁膜を形成し、更にゲート絶縁膜上に、ソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極と接した半導体層を形成したものであって、前記ゲート電極を形成する際に同時に形成されるゲート電極に接続されていない第１の電極と、前記ゲート絶縁膜を形成する際に同時に形成される絶縁膜と、前記ソース電極及び前記ドレイン電極を形成する際に同時に形成される第２の電極により、コンデンサーが形成されており、前記第１の基板における第２の電極と前記第２の基板に形成されている電極とを電気的に接続することにより、前記コンデンサーは、前記半導体素子に電気的に接続された画素容量となるものであることを特徴とする。
また、本発明は、前記半導体素子は、一つの画素あたりに第１の半導体素子と第２の半導体素子と２つ形成されており、前記第２の基板の前記他方の面に露出している複数の電極のうちのいずれかにより、ドライバ線、信号線、前記第２の電極に接続される電極、前記第２の基板の画像表示を行うための電極とコンタクトホールにより接合されている電極が形成されており、前記第１の半導体素子のドレインと前記第２の基板の画像表示を行うための電極とコンタクトホールにより接合されている電極とが接続されており、前記第１の半導体素子のソースと前記ドライバ線とが接続されており、前記第２の半導体素子のソースと前記信号線とが接続されていることを特徴とする。
また、本発明は、前記画像表示層は、液晶表示素子、電気泳動表示素子、エレクトロクロミック表示素子、エレクトロルミネッセンス表示素子、エレクトロデポジッション表示素子を構成するものであることを特徴とする。
また、本発明は、第１の基板の表面に半導体回路を形成する回路形成工程と、第２の基板にコンタクトホールを形成するコンタクトホール形成工程と、前記第２の基板の両面に電極を形成すると共に、前記コンタクトホールを電極材料により充填し電極を形成する電極形成工程と、前記第２の基板の一方の面と電極の形成された第３の基板との間に画像表示層を形成する表示素子形成工程と、前記第２の基板の他方の面に形成されている電極と前記第１の基板の半導体回路の形成されている面に形成されている電極とを電気的に接続する接続工程と、からなることを特徴とする。
また、本発明は、第１の基板の表面に半導体回路を形成する回路形成工程と、第２の基板にコンタクトホールを形成するコンタクトホール形成工程と、前記第２の基板の両面に電極を形成すると共に、前記コンタクトホールを電極材料により充填し電極を形成する電極形成工程と、前記第２の基板の一方の面の電極上に画像表示層を形成し、前記画像表示層上に電極の形成されている第３の基板を積層する表示素子形成工程と、前記第２の基板の他方の面に形成されている電極と前記第１の基板の半導体回路の形成されている面に形成されている電極とを電気的に接続する接続工程と、からなることを特徴とする。
また、本発明は、前記回路形成工程において、同時にコンデンサーからなる画素容量を形成し、前記接続工程において、前記半導体回路と前記画素容量とを接続させるものであることを特徴とする。
また、本発明は、前記接続工程において、前記第２の基板の他方の面と前記第１の基板の半導体回路の形成されている面との間に設けられた異方性導電膜により電気的に接続することを特徴とする。
また、本発明は、前記画像表示層は、液晶表示素子、電気泳動表示素子、エレクトロクロミック表示素子、エレクトロルミネッセンス表示素子、エレクトロデポジッション表示素子を構成するものであることを特徴とする。
また、本発明は、前記電極形成工程は、前記コンタクトホールの形成されている第２の基板の全面に金属メッキを行う工程と、前記金属メッキがされている表面に、電極パターンとなる領域にレジストパターンを形成する工程と、前記レジストパターンの形成されていない領域の金属メッキをウエットエッチング又はドライエッチングにより除去する工程と、からなることを特徴とする。
また、本発明は、前記電極形成工程は、前記第２の基板の表面において電極が形成されない領域にレジストパターンを形成する工程と、前記レジストパターンの形成の後、前記第２の基板の全面に金属膜を形成する工程と、前記レジストパターン上に形成された金属をレジストと共に除去する工程と、からなることを特徴とする。
また、本発明は、前記電極形成工程は、前記第２の基板の表面において、金属ペーストを用いた印刷法により電極パターンが形成することを特徴とする。
また、本発明は、前記金属メッキを行う工程において、電極材料となる金属をメッキした後、ＳｎまたはＳｎを含む合金膜を形成したことを特徴とする。
また、本発明は、前記電極形成工程が終了した後に、前記第１の基板と電気的に接続される前記第２の基板の他方の面の電極の表面を粗くする処理をした後、接続工程を行うことを特徴とする。
本発明によれば、層間絶縁膜を形成することなく多層配線からなる表示装置を形成することができるため、生産性を向上させることができる。また、加熱やＵＶ照射を行う工程は半導体素子を形成する工程とは別工程で行い各々を接合するため、半導体素子等に熱やＵＶ照射による影響を与えることなく表示装置を製造することができる。これにより、低コストで高品質な表示装置及び表示装置の製造方法を提供することができる。
次に、本発明を実施するための最良の形態について、以下に説明する。
〔第１の実施の形態〕
本発明に係る第１の実施の形態について説明する。本実施の形態は、電気泳動表示装置の作成方法である。
図１に本実施の形態に係る電気泳動表示装置を駆動するための回路図を示す。具体的には、一つの画素となる電気泳動表示素子である画像表示素子１１を駆動するために一つのＦＥＴ（電界効果型トランジスタ）１２と一つの画素容量１３が、各々の画素ごとに設けられている。ＦＥＴ１２において、ゲート（Ｇ）は、ゲート線１５と接続されており、ソース（Ｓ）は、信号線１４と接続されており、ドレイン（Ｄ）は、画像表示素子１１の一方の電極及び画素容量１３の一方の電極と接続されている。尚、画像表示素子１１の他方の電極及び画素容量１３の他方の電極は、ともに接地されている。このような駆動回路において、各々の画素は、信号線１４より画素の階調に応じ印加される電圧と、各々のＦＥＴ１２のゲート（Ｇ）に信号電圧が印加される走査線となるゲート線１５に順次ゲート電圧を印加し走査することにより、各々の画素の表示がなされる。
画素容量１３は、一回の走査を行う間において、階調信号を維持する機能を有しており、走査の間隔等により、その容量が定まる。
次に、本実施の形態における駆動装置の製造プロセスについて説明する。本実施の形態に係る駆動装置は、各々電極が形成されている３枚の基板から構成される。尚、画素容量が形成される領域については、説明の都合上省略されている。
最初に、図２（ａ）に示すように第１の基板２１の表面にゲート電極２２となる電極を形成する。第１の基板２１を構成する材料としては、ＳｉＯ２等の無機絶縁材料、ポリイミド樹脂、スチレン樹脂、ポリエチレン系樹脂、ポリプロピレン、塩化ビニル系樹脂、ポリエステルアルキド樹脂、ポリアミド、ポリウレタン、ポリカーボネート、ポリアリレート、ポリスルホン、ジアリルフタレート樹脂、ポリビニルブチラール樹脂、ポリエーテル樹脂、ポリエステル樹脂、アクリル樹脂、シリコーン樹脂、エポキシ樹脂、フェノール樹脂、尿素樹脂、メラミン樹脂、フッ素系樹脂（ＰＦＡ、ＰＴＦＥ、ＰＶＤＦ等）、パリレン樹脂、エポキシアクリレート、光硬化性樹脂（ウレタン−アクリレート等）、プルラン・セルロース等の多糖類及びその誘導体等の有機絶縁材料が用いられる。また、これらの材料をフィルム化された導電性材料の表面に成膜により形成したものであってもよい。本実施の形態における基板材料における体積抵抗率は、１×１０１３〔Ω・ｃｍ〕以上であることが好ましく、より好ましくは、１×１０１４〔Ω・ｃｍ〕以上であることが好ましい。尚、後述する第２の基板、第３の基板についても上述の材料が用いられる。
また、このゲート電極２２を構成する材料は、Ｃｒ（クロム）、Ｔａ（タンタル）、Ｔｉ（チタン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｎｉ（ニッケル）、Ａｕ（金）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ａｇ（銀）、Ｓｎ（錫）等の金属又はこれらの合金、ＩＴＯや酸化インジウムや酸化亜鉛からなる透明電極材料、ポリアセチレン系導電性高分子材料、ポリパラフェニレン及びその誘導体、ポリフェニレンビニレン及びその誘導体等のポリフェニレン系導電性高分子材料、ポリピロール及びその誘導体、ポリチオフェン及びその誘導体、ポリフラン及びその誘導体等の複素環系導電性高分子材料、ポリアニリン及びその誘導体等のイオン性導電性高分子材料のうち少なくとも１種が用いられる。またこれら導電性高分子材料は、適当なドーパントをドーピングすることにより導電率を高くして用いても良い。ドーピングに用いられるドーパントとしては、ポリスルホン酸、ポリスチレンスルホン酸、ナフタレンスルホン酸、アルキルナフタレンスルホン酸等の蒸気圧の低いものを用いるのが好ましい。また本実施の形態では、金属、合金、導電性高分子材料を併用するものであっても良い。尚、第２の基板、第３の基板に形成される電極についても上述の材料により構成される。
本実施の形態における電極の形成方法は、真空蒸着、スパッタリング、ＣＶＤといった真空成膜プロセスにより、電極となる金属材料を全面に形成した後、電極パターンとなる領域にレジストが形成されるように、フォトレジストの塗布、プリベーク、露光装置による露光、現像により形成する。このように、レジストパターンの形成されたものについて、ＲＩＥ等によりエッチングを行うことにより、電極を形成することができる。また、導電性材料をインク化して、インクジェット法、フレキソ印刷等の凸版を用いる印刷法、スクリーン印刷等の孔版を用いる印刷法、オフセット印刷等の平版を用いる印刷法、グラビア印刷等の凹版を用いる印刷法といった印刷方法によっても形成することが可能である。印刷により電極を形成する場合には、前述のようなフォトレジストの塗布や露光装置による露光プロセスを経ることなく電極を形成することができるため、低コストで早く形成することができる。また、金属メッキ等によっても形成することが可能である。金属メッキの場合、非常に簡単なプロセス装置にて低抵抗の電極薄膜を形成することが可能であり、特に、電極膜厚を厚くしたい場合等に有利である。
このようにして、図２（ａ）に示すように、第１の基板２１上にゲート電極２２を形成する。
次に、図２（ｂ）に示すように、第１の基板２１上のゲート電極２２の形成されている面に、ゲート絶縁膜２３を形成する。本実施の形態におけるゲート絶縁膜２３を構成する材料は、ＳｉＯ２（二酸化ケイ素）、Ｔａ２Ｏ５（五酸化タンタル）、Ａｌ２Ｏ３（アルミナ）等の無機絶縁材料、ポリイミド樹脂、スチレン樹脂、ポリエチレン系樹脂、ポリプロピレン、塩化ビニル系樹脂、ポリエステルアルキド樹脂、ポリアミド、ポリウレタン、ポリカーボネート、ポリアリレート、ポリスルホン、ジアリルフタレート樹脂、ポリビニルブチラール樹脂、ポリエーテル樹脂、ポリエステル樹脂、アクリル樹脂、シリコーン樹脂、エポキシ樹脂、フェノール樹脂、尿素樹脂、メラミン樹脂、フッ素系樹脂（ＰＦＡ、ＰＴＦＥ、ＰＶＤＦ等）、パリレン樹脂、エポキシアクリレート、光硬化性樹脂（ウレタン−アクリレート等）、プルラン・セルロース等の多糖類及びその誘導体等の有機絶縁材料が用いられる。本実施の形態における絶縁膜の体積抵抗率は、１×１０１３〔Ω・ｃｍ〕以上であることが好ましく、より好ましくは、１×１０１４〔Ω・ｃｍ〕以上であることが好ましい。
また、ゲート絶縁膜２３の形成方法は、真空蒸着、スパッタリング、ＣＶＤといった真空成膜プロセスにより、絶縁膜となる材料を全面に形成する方法の他、陽極酸化法、フレキソ印刷等の凸版を用いる印刷法、スクリーン印刷等の孔版を用いる印刷法、オフセット印刷等の平版を用いる印刷法、グラビア印刷等の凹版を用いる印刷法といった印刷方法、スピンコート法、ディッピング法、スプレーコート法、インクジェット法により形成される。
このようにして、図２（ｂ）に示すように第１の基板２１上に形成されたゲート電極２２を覆うように、ゲート絶縁膜２３を形成する。
この後、図２（ｃ）に示すように、ゲート絶縁膜２３上に電極２４、２５を形成する。この電極２４、２５は、この後に半導体層が形成されることにより、ＦＥＴのドレイン（Ｄ）及びソース（Ｓ）となる電極である。具体的には、ゲート絶縁膜２３上にＣｕ等の電極材料を全面にスパッタリング等により形成した後、フォトレジストを塗布し、露光装置による露光、現像を経てドレイン及びソースが形成される電極上にレジストパターンを形成する。この後、ＲＩＥにより、レジストの形成されていない領域の電極材料を除去し、最後にレジストを有機溶剤により除去することにより、電極２４、２５を形成する。尚、この電極２４、２５は、ＦＥＴのドレイン及びソースを形成するための電極であるため、ゲート絶縁膜２３を介したゲート電極２２上にチャネルを形成させるため、この領域では、電極２４と電極２５とは離れて形成されている。
この後、図２（ｄ）に示すように、ゲート絶縁膜２３を介し、ゲート電極２２の直上となる領域に、電極２４、２５の双方に接して、半導体層２６を形成する。本実施の形態に係る半導体層２６を形成する材料としては、フルオレン、ポリフルオレン誘導体、ポリフルオレノン、フルオレノン誘導体及びポリ−Ｎ−ビニルカルバゾール誘導体、ポリ−γ−カルバゾリルエチルグルタメート誘導体、ポリビニルフェナントレン誘導体、ポリシラン誘導体、オキサゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、モノアリールアミン、トリアリールアミン誘導体等のアリールアミン誘導体、ベンジジン誘導体、ジアリールメタン誘導体、トリアリールメタン誘導体、スチリルアントラセン誘導体、ピラゾリン誘導体、ジビニルベンゼン誘導体、ヒドラゾン誘導体、インデン誘導体、インデノン誘導体、ブタジエン誘導体、ピレン−ホルムアルデヒド、ポリビニルピレン等のピレン誘導体、α−フェニルスチルベン誘導体、ビススチルベン誘導体等のスチルベン誘導体、エナミン誘導体、ポリアルキルチオフェン誘導体、ベンゾチエノベンゾチオフェン誘導体等のチオフェン誘導体よりなる群から選ばれる少なくとも１種の有機半導体材料、又は、ペンタセン、テトラセン、ビスアゾ、トリスアゾ系色素、ポリアゾ系色素、トリアリールメタン系色素、チアジン系色素、オキサジン系色素、キサンテン系色素、シアニン系色素、スチリル系色素、ピリリウム系色素、キナクリドン系色素、インジゴ系色素、ペリレン系色素、多環キノン系色素、ビスベンズイミダゾール系色素、インダンスロン系色素、スクアリリウム系色素、アントラキノン系色素、ポルフィリン系色素、銅フタロシアニン、チタニルフタロシアニン等のフタロシアニン系色素等の有機半導体材料、ＣｄＳ，ＺｎＯ、ＰｂＴｅ、ＰｂＳｎＴｅ、ＩｎＧａＺｎＯ、ＧａＰ、ＧａＡｌＡｓ、ＧａＮ等の化合物半導体、多結晶シリコン、アモルファスシリコン等のシリコン半導体材料を用いることが可能である。
また、半導体層２６の形成方法は、真空蒸着、スパッタリング、ＣＶＤ等の真空成膜プロセスにより、半導体膜を全面に形成した後、半導体層が形成される領域にレジストが残るように、フォトレジストの塗布、プリベーク、露光装置による露光、現像によりを行うことによりレジストパターンを形成した後、ＲＩＥ等によるエッチングによりレジストパターンの形成されていない領域の半導体膜を除去することにより形成する。また、半導体材料をインク化して、インクジェット法、フレキソ印刷等の凸版を用いる印刷法、スクリーン印刷等の孔版を用いる印刷法、オフセット印刷等の平版を用いる印刷法、グラビア印刷等の凹版を用いる印刷法といった印刷方法によっても形成することが可能である。印刷により半導体層２６を形成する場合には、前述のようなフォトレジストの塗布や露光装置による露光プロセスを経ることなく形成することができるため、低いコストで、かつ、短時間に形成することができる。
次に、上述した工程とは、別工程で画像表示素子となる部分を作成する。
具体的には、図３（ａ）に示すように、第２の基板３１にコンタクトホール３２を形成する。具体的には、レーザー加工による方法、コンタクトホール３２の形成される領域以外の全面にレジストを塗布した後、ウエットエッチングやドライエッチング等により形成する方法、基板材料を溶融した後に鋳型等に流し込み固めることにより形成する方法等がある。
次に、図３（ｂ）に示すように、この第２の基板３１について、無電解メッキを行う。これにより第２の基板３１の露出している表面、即ち、第２の基板３１の両面及びコンタクトホール３２において金属が付着する。無電解メッキでは、第２の基板３１の表面のみならずコンタクトホール３２内にも効率よく回り込むため均一に金属膜３３が形成される。尚、上述の無電解メッキにより金属膜３３を形成する方法以外にも、真空蒸着、スパッタリング、ＣＶＤ等の真空成膜により金属膜３３を形成することも可能である。特に、ＣＶＤはステップカバレッジが良好であることから、コンタクトホール内に電極を形成する場合には好ましい。
次に、図３（ｃ）に示すように、金属膜３３の形成された第２の基板３１の全面にフォトレジストを塗布した後、プリベークを行い、露光装置により露光を行った後に現像を行う。これにより、金属膜３３上において、電極が形成される領域にのみフォトレジスト３４からなるパターンが形成される。
次に、図３（ｄ）に示すように、ＲＩＥ等によるエッチングにより、フォトレジスト３４の形成されていない領域の金属膜３３を除去する。
次に、図３（ｅ）に示すように、フォトレジスト３４を有機溶剤等により除去することにより、第２の基板３１上に電極３５が形成される。この際、電極３５は、一方の面は画像表示素子の電極３５ａとなるものと、他方の面と接続するためのコンタクトホール３２に形成された電極３５ｂからなるものである。尚、電極３５ｂの表面は、第２の基板３１の表面よりも突出して形成されており、凸状の形状となっている。
次に、図４（ａ）に示すように、第２の基板３１の電極３５ａが形成される面に画像表示層３６を形成し、更に、その上に、対抗電極となる電極４２の形成された第３の基板４１とを貼り合わせることにより画像表示素子が形成される（貼り合わせ領域は、不図示）。尚、本実施の形態における画像表示層３６は、電気泳動表示素子を構成する材料の他、液晶表示素子を構成する材料等が挙げられる。また、第２の基板３１の電極３５ａが形成されている面と、第３の基板４１の対抗電極となる電極４２の形成されている面とを向かい合わせた状態で貼り合わせた後、画像表示層３６を形成する方法により形成する場合もある。
次に、図４（ｂ）に示す駆動回路となる半導体素子が形成された第１の基板２１に形成されている電極２４と、第２の基板３１のコンタクトホールに形成された電極３５ｂとを電気的に接続させる。このため、第１の基板２１の電極２４の形成されている面に異方性導電膜２８を形成する。異方性導電膜２８は、市販されている異方性導電シートを第１の基板２１の電極２４の形成されている面の表面に敷く方法や、この表面に異方性導電ペーストを塗布する方法により形成する。
この後、図４（ｃ）に示すように、第１の基板２１と第２の基板３１とを圧着させることにより、第１の基板２１の電極２４と第２の基板３１のコンタクトホールに形成された電極３５ｂとの間の異方性導電膜２８が圧着されて、電気的な導通性が生じる領域２９が形成され、第１の基板２１の電極２４と第２の基板３１のコンタクトホールに形成された電極３５ｂとが電気的に接続される。これにより、３枚の基板から構成される画像表示装置ができあがる。
尚、第３の基板４１の形成されている面が表示装置の視認側である場合には、第３の基板４１及び第３の基板４１に形成される電極４２は透明基板及び透明電極により形成する必要がある。また、第１の基板２１の形成されている面が表示装置の視認側である場合には、第１の基板２１及び第１の基板２１に形成される駆動素子等は、透明であることが必要となる。また、第１の基板２１には駆動回路等が形成されており、第３の基板４１には、画像表示素子を構成する画像表示層３６が形成されているため、駆動回路や画像表示層３６が水分や大気の影響により劣化する材料を用いている場合においては、パッシベーション性能向上のため、Ｓｉ３Ｎ４等の水分や酸素の透過性の低い薄膜を第１の基板２１及び第３の基板４１の内側又は外側に形成しておくことが望ましい。本実施の形態では、図示はしていないが、このようなＳｉ３Ｎ４等からなる膜を第１の基板２１及び第３の基板４１の表面に形成しており、各々の基板間は接着剤により接着されており、水分や酸素の侵入を防いだ構造となっている。
また、本実施の形態では、異方性導電膜２８を用いた場合について説明したが、この他の接続方法として、図５に示すようなハンダを用いる方法がある。
具体的には、図５（ａ）に示すように、第２の基板３１のコンタクトホールに形成された電極３５ｂの先端部分にハンダ層３７を形成する。このハンダ層３７は、ハンダを成膜してもハンダペーストを塗布することにより形成してもよい。
次に、図５（ｂ）に示すように、第２の基板３１の電極３５ａが形成される面に画像表示層３６を形成し、更に、その上に、対抗電極となる電極４２の形成された第３の基板４１とを貼り合わせることにより画像表示素子を形成する。
次に、図５（ｃ）に示す駆動回路となる半導体素子が形成された第１の基板２１に形成されている電極２４と、第２の基板３１のコンタクトホールに形成された電極３５ｂとを電気的に接続させる。この際、ハンダ層３７の形成されている面において局所的加熱を行い、ハンダ層３７のハンダを溶かすことにより、第１の基板２１の電極２４と第２の基板３１のコンタクトホールに形成された電極３５ｂとを電気的に接続する。これにより、図５（ｄ）に示すように、３枚の基板から構成される画像表示装置ができあがる。
尚、上述のハンダ層３７を設けることなく、直接第１の基板２１における電極２４と、第２の基板３１の電極３５ｂとを密着させて、電気的接合をとることも可能である。この場合における表示装置の構成を図６に示す。
また、異方性導電膜２８を用い第１の基板２１の電極と第２の基板３１の電極３５ｂとの電気的接続をとる場合には、接合領域となるコンタクトホールに形成される電極３５ｂの表面は平坦であることが好ましい。一方、異方性導電膜２８を用いることなく第１の基板２１の電極と第２の基板３１のコンタクトホールにより形成された電極３５ｂとの電気的接続をとる場合には、接合領域となるコンタクトホールに形成される電極３５ｂの表面は粗面化処理されていることが好ましい。具体的には、エッチング液にこの部分を短時間浸すことにより粗面化を行う。
本実施の形態における画像表示装置は、層間絶縁膜を形成する必要がないため、低温プロセスで形成することが可能であり、半導体素子に悪影響を与えることなく、短時間に製造することが可能である。更に、各々の基板の表面に電極が形成されているため、層間絶縁膜上に電極パターンを形成することがなく、断線や配線の高抵抗化に起因する不良を排除することが可能となる。
〔第２の実施の形態〕
本発明に係る第２の実施の形態について説明する。本実施の形態は、電気泳動表示装置の作成方法である。
図７に本実施の形態に係る電気泳動表示装置を駆動するための回路図を示す。本実施の形態に係る駆動回路は、電流を流すことにより表示素子の駆動をおこなう電流駆動型表示素子の駆動回路である。
具体的には、一つの画素となる電気泳動表示素子である表示素子１１１を駆動するために２つのＦＥＴ（電界効果型トランジスタ）１１２、１１３と１つの画素容量１１４が、各々の画素ごとに設けられている。ＦＥＴ１１２において、ゲート（Ｇ）は、ゲート線１１５と接続されており、ソース（Ｓ）は、信号線１１７と接続されており、ドレイン（Ｄ）は、ＦＥＴ１１３のゲート（Ｇ）及び画素容量１１４の一方の電極と接続されている。尚、画素容量１１４の他方の電極は、容量線１１６と接続されている。また、ＦＥＴ１１３においては、ソース（Ｓ）はドライバ線１１８と接続されており、ドレイン（Ｄ）は、表示素子１１１の一方の電極と接続されている。尚、表示素子１１１の他方の電極は接地されている。
次に、本実施の形態における駆動装置の製造プロセスについて説明する。本実施の形態に係る駆動装置は、各々電極が形成されている３枚の基板から構成される。尚、画素容量が形成される領域については、説明の都合上省略されている。
最初に、図８（ａ）に示すように第１の基板１２１の表面にゲート電極１２２ａ、１２２ｂ、ゲート線１１５及び容量線１１６（ゲート線１１５及び容量線１１６については、図８において不図示）となる電極を形成する。第１の基板１２１を構成する材料としては、ＳｉＯ２等の無機絶縁材料、ポリイミド樹脂、スチレン樹脂、ポリエチレン系樹脂、ポリプロピレン、塩化ビニル系樹脂、ポリエステルアルキド樹脂、ポリアミド、ポリウレタン、ポリカーボネート、ポリアリレート、ポリスルホン、ジアリルフタレート樹脂、ポリビニルブチラール樹脂、ポリエーテル樹脂、ポリエステル樹脂、アクリル樹脂、シリコーン樹脂、エポキシ樹脂、フェノール樹脂、尿素樹脂、メラミン樹脂、フッ素系樹脂（ＰＦＡ、ＰＴＦＥ、ＰＶＤＦ等）、パリレン樹脂、エポキシアクリレート、光硬化性樹脂（ウレタン−アクリレート等）、プルラン・セルロース等の多糖類及びその誘導体等の有機絶縁材料が用いられる。また、これらの材料をフィルム化された導電性材料の表面に成膜により形成したものであってもよい。本実施の形態における基板材料における体積抵抗率は、１×１０１３〔Ω・ｃｍ〕以上であることが好ましく、より好ましくは、１×１０１４〔Ω・ｃｍ〕以上であることが好ましい。尚、後述する第２の基板、第３の基板についても上述の材料が用いられる。
この第１の基板１２１上形成されるゲート電極１２２ａ、１２２ｂ等を構成する材料としては、Ｃｒ（クロム）、Ｔａ（タンタル）、Ｔｉ（チタン）、Ｃｕ（銅）、Ａｌ（アルミニウム）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｎｉ（ニッケル）、Ａｕ（金）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ａｇ（銀）、Ｓｎ（錫）等の金属又はこれらの合金、ＩＴＯや酸化インジウムや酸化亜鉛からなる透明電極材料、ポリアセチレン系導電性高分子材料、ポリパラフェニレン及びその誘導体、ポリフェニレンビニレン及びその誘導体等のポリフェニレン系導電性高分子材料、ポリピロール及びその誘導体、ポリチオフェン及びその誘導体、ポリフラン及びその誘導体等の複素環系導電性高分子材料、ポリアニリン及びその誘導体等のイオン性導電性高分子材料のうち少なくとも１種が用いられる。またこれら導電性高分子材料は、適当なドーパントをドーピングすることにより導電率を高くして用いても良い。ドーピングに用いられるドーパントとしては、ポリスルホン酸、ポリスチレンスルホン酸、ナフタレンスルホン酸、アルキルナフタレンスルホン酸等の蒸気圧の低いものを用いるのが好ましい。また本実施の形態では、金属、合金、導電性高分子材料を併用するものであっても良い。尚、第２の基板、第３の基板に形成される電極についても上述の材料により構成される。
本実施の形態における電極の形成方法は、真空蒸着、スパッタリング、ＣＶＤといった真空成膜プロセスにより、電極となる金属材料を全面に形成した後、電極パターンとなる領域にレジストが形成されるように、フォトレジストの塗布、プリベーク、露光装置による露光、現像により形成する。このように、レジストパターンの形成されたものについて、ＲＩＥ等によりエッチングを行うことにより、電極を形成することができる。また、導電性材料をインク化して、インクジェット法、フレキソ印刷等の凸版を用いる印刷法、スクリーン印刷等の孔版を用いる印刷法、オフセット印刷等の平版を用いる印刷法、グラビア印刷等の凹版を用いる印刷法といった印刷方法によっても形成することが可能である。印刷により電極を形成する場合には、前述のようなフォトレジストの塗布や露光装置による露光プロセスを経ることなく電極を形成することができるため、低コストで早く形成することができる。また、金属メッキ等によっても形成することが可能である。金属メッキの場合、非常に簡単なプロセス装置にて低抵抗の電極薄膜を形成することが可能であり、特に、電極膜厚を厚くしたい場合等に有利である。
このようにして、図８（ａ）に示すように、第１の基板１２１上にゲート電極１２２ａ、１２２ｂ及び、ゲート線１１５及び容量線１１６を形成する。
次に、図８（ｂ）に示すように、第１の基板１２１上のゲート電極１２２ａ、１２２ｂの形成されている面に、ゲート絶縁膜１２３ａ、１２３ｂを形成する。本実施の形態におけるゲート絶縁膜１２３を構成する材料は、ＳｉＯ２（二酸化ケイ素）、Ｔａ２Ｏ５（五酸化タンタル）、Ａｌ２Ｏ３（アルミナ）等の無機絶縁材料、ポリイミド樹脂、スチレン樹脂、ポリエチレン系樹脂、ポリプロピレン、塩化ビニル系樹脂、ポリエステルアルキド樹脂、ポリアミド、ポリウレタン、ポリカーボネート、ポリアリレート、ポリスルホン、ジアリルフタレート樹脂、ポリビニルブチラール樹脂、ポリエーテル樹脂、ポリエステル樹脂、アクリル樹脂、シリコーン樹脂、エポキシ樹脂、フェノール樹脂、尿素樹脂、メラミン樹脂、フッ素系樹脂（ＰＦＡ、ＰＴＦＥ、ＰＶＤＦ等）、パリレン樹脂、エポキシアクリレート、光硬化性樹脂（ウレタン−アクリレート等）、プルラン・セルロース等の多糖類及びその誘導体等の有機絶縁材料が用いられる。本実施の形態における絶縁膜の体積抵抗率は、１×１０１３〔Ω・ｃｍ〕以上であることが好ましく、より好ましくは、１×１０１４〔Ω・ｃｍ〕以上であることが好ましい。
また、ゲート絶縁膜１２３ａ、１２３ｂの形成方法は、真空蒸着、スパッタリング、ＣＶＤといった真空成膜プロセスにより、絶縁膜となる材料を全面に形成した後、所定のパターンとなる領域にレジストが形成されるように、フォトレジストの塗布、プリベーク、露光装置による露光、現像により形成する。このように、レジストパターンの形成されたものについて、ＲＩＥ等によりエッチングを行うことにより、ゲート絶縁膜１２３を形成することができる。陽極酸化法、フレキソ印刷等の凸版を用いる印刷法、スクリーン印刷等の孔版を用いる印刷法、オフセット印刷等の平版を用いる印刷法、グラビア印刷等の凹版を用いる印刷法といった印刷方法、スピンコート法、ディッピング法、スプレーコート法、インクジェット法により形成することも可能である。
このようにして、図８（ｂ）に示すように第１の基板１２１上に形成されたゲート電極１２２ａ、１２２ｂの表面を覆うようにゲート絶縁膜１２３ａ、１２３ｂを形成する。
この後、図８（ｃ）に示すように、第１の基板１２１において、ゲート絶縁膜１２３ａ、１２３ｂの形成されている面に電極１２４ａ、１２４ｂ、１２５ａ、１２５ｂ、１２５ｃ、１２５ｄを形成する。尚、電極１２５ａ、１２５ｂ、１２５ｃ、１２５ｄは、この後に半導体層が形成されることにより、各々ＦＥＴのドレイン（Ｄ）及びソース（Ｓ）となる電極である。
具体的な形成方法は、ゲート絶縁膜１２３ａ、１２３ｂの形成されている基板１２１上の全面にＣｕ等からなる金属膜をスパッタリング等により形成した後、フォトレジストを塗布し、露光装置による露光、現像を経てドレイン及びソースが形成される電極上にレジストパターンを形成する。この後、ＲＩＥ等により、レジストの形成されていない領域における金属膜を除去し、最後にレジストを有機溶剤により除去することにより、電極１２４ａ、１２４ｂ、１２５ａ、１２５ｂ、１２５ｃ、１２５ｄを形成する。
この後、図８（ｄ）に示すように、ゲート電極１２２ａ、１２２ｂの直上となる領域において、電極１２５ａ、１２５ｂの双方に接して、半導体層１２６ａを形成すると共に、電極１２５ｃ、１２５ｄの双方に接して、半導体層１２６ｂを形成する。
尚、電極１２５ａ、１２５ｂは、ＦＥＴのドレイン及びソースを形成するための電極であり、この上に接して形成された半導体層１２６ａにより、電極１２５ａを介してチャネルが形成される。同様に、電極１２５ｃ、１２５ｄは、ＦＥＴのドレイン及びソースを形成するための電極であり、この上に接して形成された半導体層１２６ｂにより、電極１２５ｂを介してチャネルが形成される。
本実施の形態に係る半導体層１２６ａ、１２６ｂを形成する材料としては、フルオレン、ポリフルオレン誘導体、ポリフルオレノン、フルオレノン誘導体及びポリ−Ｎ−ビニルカルバゾール誘導体、ポリ−γ−カルバゾリルエチルグルタメート誘導体、ポリビニルフェナントレン誘導体、ポリシラン誘導体、オキサゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体、モノアリールアミン、トリアリールアミン誘導体等のアリールアミン誘導体、ベンジジン誘導体、ジアリールメタン誘導体、トリアリールメタン誘導体、スチリルアントラセン誘導体、ピラゾリン誘導体、ジビニルベンゼン誘導体、ヒドラゾン誘導体、インデン誘導体、インデノン誘導体、ブタジエン誘導体、ピレン−ホルムアルデヒド、ポリビニルピレン等のピレン誘導体、α−フェニルスチルベン誘導体、ビススチルベン誘導体等のスチルベン誘導体、エナミン誘導体、ポリアルキルチオフェン誘導体、ベンゾチエノベンゾチオフェン誘導体等のチオフェン誘導体よりなる群から選ばれる少なくとも１種の有機半導体材料、又は、ペンタセン、テトラセン、ビスアゾ、トリスアゾ系色素、ポリアゾ系色素、トリアリールメタン系色素、チアジン系色素、オキサジン系色素、キサンテン系色素、シアニン系色素、スチリル系色素、ピリリウム系色素、キナクリドン系色素、インジゴ系色素、ペリレン系色素、多環キノン系色素、ビスベンズイミダゾール系色素、インダンスロン系色素、スクアリリウム系色素、アントラキノン系色素、ポルフィリン系色素、銅フタロシアニン、チタニルフタロシアニン等のフタロシアニン系色素等の有機半導体材料、ＣｄＳ，ＺｎＯ、ＰｂＴｅ、ＰｂＳｎＴｅ、ＩｎＧａＺｎＯ、ＧａＰ、ＧａＡｌＡｓ、ＧａＮ等の化合物半導体、多結晶シリコン、アモルファスシリコン等のシリコン半導体材料を用いることが可能である。
また、半導体層１２６ａ、１２６ｂの形成方法は、真空蒸着、スパッタリング、ＣＶＤ等の真空成膜プロセスにより、半導体膜を全面に形成した後、半導体層が形成される領域にレジストが残るように、フォトレジストの塗布、プリベーク、露光装置による露光、現像によりを行うことによりレジストパターンを形成した後、ＲＩＥ等によるエッチングによりレジストパターンの形成されていない領域の半導体膜を除去することにより形成する。また、半導体材料をインク化して、インクジェット法、フレキソ印刷等の凸版を用いる印刷法、スクリーン印刷等の孔版を用いる印刷法、オフセット印刷等の平版を用いる印刷法、グラビア印刷等の凹版を用いる印刷法といった印刷方法によっても形成することが可能である。印刷により半導体層１２６ａ、１２６ｂを形成する場合には、前述のようなフォトレジストの塗布や露光装置による露光プロセスを経ることなく形成することができるため、低いコストで、かつ、短時間に形成することができる。
次に、上述した工程とは、別工程で画像表示素子となる部分を作成する。
具体的には、図９（ａ）に示すように、第２の基板１３１にコンタクトホール１３２を形成する。具体的には、レーザー加工による方法、コンタクトホール１３２の形成される領域以外の全面にレジストを塗布した後、ウエットエッチングやドライエッチング等により形成する方法、基板材料を溶融した後に鋳型等に流し込み固めることにより形成する方法等がある。
次に、図９（ｂ）に示すように、この第２の基板１３１について、無電解メッキを行う。これにより第２の基板１３１の露出している表面、即ち、第２の基板１３１の両面及びコンタクトホール１３２において電極となる金属が付着する。無電解メッキでは、第２の基板１３１の表面のみならずコンタクトホール１３２内にも効率よく回り込むため均一に金属膜１３３が形成される。尚、上述の無電解メッキにより金属膜１３３を形成する方法以外にも、真空蒸着、スパッタリング、ＣＶＤ等の真空成膜により金属膜１３３を形成することも可能である。特に、ＣＶＤはステップカバレッジが良好であることから、コンタクトホール内に電極を形成する場合には好ましい。
次に、図９（ｃ）に示すように、金属膜１３３の形成された第２の基板１３１の全面にフォトレジストを塗布した後、プリベークを行い、露光装置により露光を行った後に現像を行う。これにより、金属膜１３３上において、電極が形成される領域にのみフォトレジスト１３４からなるパターンが形成される。
次に、図９（ｄ）に示すように、ＲＩＥ等によるエッチングにより、フォトレジスト１３４の形成されていない領域の金属膜１３３を除去する。
次に、図９（ｅ）に示すように、フォトレジスト１３４を有機溶剤等により除去することにより、第２の基板１３１上に電極１３５が形成される。この電極１３５は、一方の面は表示素子の電極１３５ａとなるものと、他方の面に形成されたコンタクトホール１３２に形成された電極１３５ｂ、ドライバ線１１８となる電極１３５ｃ及び信号線１１７となる電極１３５ｄからなるものである。尚、電極１３５ｂ、１３５ｃ、１３５ｄの表面は、第２の基板１３１の表面よりも突出して形成されており、凸状の形状となっている。
次に、図１０（ａ）に示すように、第２の基板１３１の電極１３５ａが形成される面に画像表示層１３６を形成し、更に、その上に、対抗電極となる電極１４２の形成された第３の基板１４１とを貼り合わせることにより表示素子が形成される。尚、本実施の形態における画像表示層１３６は、電気泳動表示素子を構成する材料の他、液晶表示素子、エレクトロルミネッセンス（ＥＬ）表示素子、エレクトロクロミック表示素子、エレクトロデポジッション表示素子等を構成する材料等が挙げられる。
次に、図１０（ｂ）に示す駆動回路となる半導体素子が形成された第１の基板１２１に形成されている電極１２５ｂ、１２５ａ、１２５ｄと、第２の基板１３１のコンタクトホールに形成された電極１３５ｂ、ドライバ線１１８となる電極１３５ｃ、信号線１１７となる電極１３５ｄとを電気的に接続させる。このため、第１の基板１２１の電極１２５ａ、１２５ｂ、１２５ｄの形成されている面に異方性導電膜１２８を形成する。異方性導電膜１２８は、市販されている異方性導電シートを第１の基板１２１の電極１２５ａ、１２５ｂ、１２５ｄの形成されている面の表面に敷く方法や、この表面に異方性導電ペーストを塗布する方法により形成する。
この後、図１０（ｃ）に示すように、第１の基板１２１と第２の基板１３１とを圧着させることにより、第１の基板１２１の電極１２５ｂと第２の基板１３１のコンタクトホールに形成された電極１３５ｂとの間の異方性導電膜１２８が圧着されて、電気的な導通性が生じた領域１２９ｂが形成され、第１の基板１２１の電極１２５ｂと第２の基板１３１のコンタクトホールに形成された電極１３５ｂとが電気的に接続される。同様に、第１の基板１２１の電極１２５ａと第２の基板１３１の電極１３５ｃとの間の異方性導電膜１２８が圧着されて、電気的な導通性が生じた領域１２９ａが形成され、第１の基板１２１の電極１２５ａと第２の基板１３１のドライバ線１１８となる電極１３５ｃとが電気的に接続される。同じく、第１の基板１２１の電極１２５ｄと第２の基板１３１の電極１３５ｄとの間の異方性導電膜１２８が圧着されて、電気的な導通性が生じた領域１２９ｃが形成され、第１の基板１２１の電極１２５ｄと第２の基板１３１の信号線１１７となる電極１３５ｄとが電気的に接続される。これにより、３枚の基板から構成される表示装置ができあがる。
尚、第３の基板１４１の形成されている面が表示装置の視認側である場合には、第３の基板１４１及び第３の基板１４１に形成される電極１４２は透明基板及び透明電極により形成する必要がある。また、第１の基板１２１の形成されている面が表示装置の視認側である場合には、第１の基板１２１及び第１の基板１２１に形成される駆動素子等は、透明であることが必要となる。また、第１の基板１２１には駆動回路等が形成されており、第３の基板１４１には、表示素子を構成する画像表示層１３６が形成されているため、駆動回路や画像表示層１３６が水分や大気の影響により劣化する材料を用いている場合においては、パッシベーション性能向上のため、Ｓｉ３Ｎ４等の水分や酸素の透過性の低い薄膜を第１の基板１２１及び第３の基板１４１の内側又は外側に形成しておくことが望ましい。本実施の形態では、図示はしていないが、このようなＳｉ３Ｎ４等からなる膜を第１の基板１２１及び第３の基板１４１の表面に形成しており、各々の基板間は接着剤により接着されており、水分や酸素の侵入を防いだ構造となっている。
次に、図１１において、本実施の形態における画像表示装置の第１の基板１２１と第２の基板１３１との間における一画素１００あたりの電極配線の構成を示す。具体的には、第１の基板１２１上に形成された電極１２５ａと第２の基板１３１に形成されている電極１３５ｃとは領域１２９ａにおいて、第１の基板１２１に形成された電極１２５ｄと第２の基板１３１に形成された電極１３５ｄとは領域１２９ｃにおいて、第１の基板１２１に形成された電極１２５ｂと第２の基板１３１のコンタクトホールに形成された電極１３５ｂとは領域１２９ｂにおいて、各々異方性導電膜１２８が圧着されることにより導電性が生じ接合される。
次に、第１の基板１２１と第２の基板１３１との接合構成について説明する。
図１２は、第１の基板１２１と第２の基板１３１との接合構成を示す図である。図１２（ａ）はその上面図であり、図１２（ｂ）は、線Ａ１−Ａ２で切断した場合の断面図である。第１の基板１２１と第２の基板１３１の接続は、この図に示されるように、第１の基板１２１に対し第２の基板１３１を図面上、上下方向及び左右方向にずらして接続することにより接続される。このような構成で接続することにより、第１の基板１２１及び第２の基板１３１の双方の基板において、ゲート線１１５、容量線１１６、信号線１１７、ドライバ線１１８における引き出し電極１１９を確保することができる。
また、第１の基板１２１と第２の基板１３１の接続する際の別の構成を図１３に示す。図１３（ａ）はその上面図であり、図１３（ｂ）は、線Ｂ１−Ｂ２で切断した場合の断面図である。この図に示すように第１の基板１２１に対し一回り小さい第２の基板１３１を用い、第１の基板１２１と接続することによっても、第１の基板１２１及び第２の基板１３１の双方の基板において、ゲート線１１５、容量線１１６、信号線１１７、ドライバ線１１８における引き出し電極１１９を確保することができる。この場合、第２の基板１３１に形成されている信号線１１７，ドライバ線１１８は、第１の基板１２１に形成されている引き出し電極１１９と接続される構成となる。このような構成とすることにより、引き出し電極１１９を同一方向であって、同一面に形成することができるため、製造に適した構成となる。尚、この引き出し電極１１９は、ワイヤーボンド等の接合方法により外部と電気的接続をとるために形成されるものであり、接続の際のワークエリアを十分確保する必要があるからである。
また、本実施の形態では、異方性導電膜１２８を用いた場合について説明したが、この他の接続方法として、図１４に示すようなハンダを用いる方法がある。
具体的には、図１４（ａ）に示すように、第２の基板１３１のコンタクトホールに形成された電極１３５ｂの先端部分にハンダ層１３７を形成する。同様に、第２の基板１３１に形成されたドライバ線１１８となる電極１３５ｃ、信号線１１７となる電極１３５ｄの先端部分にもハンダ層１３７を形成する。このハンダ層１３７は、ハンダを成膜してもハンダペーストを塗布することにより形成してもよい。
次に、図１４（ｂ）に示すように、第２の基板１３１の電極１３５ａが形成される面に画像表示層１３６を形成し、更に、その上に、対抗電極となる電極１４２の形成された第３の基板１４１とを貼り合わせることにより画像表示素子を形成する。尚、構成としては、第3の基板１４１を有しない構成も考えられる。この場合、第2の基板１３１の複数のコンタクトホールに電極が形成されているため第１の基板１２１と第２の基板１３１とは安定的に固定されるため、第３の基板１４１を有することなく電極のみの構成であっても製造工程において問題なく製造することができ、製造工程としては、第１の実施の形態よりも有利となる。
次に、図１４（ｃ）に示す駆動回路となる半導体素子が形成された第１の基板１２１に形成されている電極１２５ｂ、１２５ａ、１２５ｄと、第２の基板１３１のコンタクトホールに形成された電極１３５ｂ、ドライバ線１１８となる電極１３５ｃ、信号線１１７となる電極１３５ｄとを電気的に接続させる。この際、ハンダ層１３７の形成されている面について局所的に加熱を行い、ハンダ層１３７のハンダを溶かすことにより、第１の基板１２１の電極１２５ｂと第２の基板１３１のコンタクトホールに形成された電極１３５ｂとを電気的に接続させる。同様に、第１の基板１２１に形成されている電極１２５ａと第２の基板１３１のドライバ線１１８となる電極１３５ｃとを電気的に接続させ、第１の基板に形成されている電極１２５ｄと第２の基板１３１に形成されている信号線１１７となる電極１３５ｄとを電気的に接続させる。
これにより、図１４（ｄ）に示すように、３枚の基板から構成される表示装置ができあがる。
尚、上述のハンダ層１３７を設けることなく、直接第１の基板１２１における電極１２５ａ、１２５ｂ、１２５ｄと、第２の基板１３１の電極１３５ｃ、１３５ｂ、１３５ｄとを密着させて、電気的接合をとることも可能である。この場合における表示装置の構成を図１５に示す。
また、異方性導電膜１２８を用い第１の基板１２１の電極と第２の基板１３１の電極との電気的接続をとる場合には、第２の基板１２１に形成される電極１３５ｂ、１３５ｃ、１３５ｄの表面は平坦であることが好ましい。一方、異方性導電膜１２８を用いることなく第１の基板１２１の電極と第２の基板１３１の電極との電気的接続をとる場合には、第２の基板１２１に形成される電極１３５ｂ、１３５ｃ、１３５ｄの表面は粗面化処理されていることが好ましい。具体的には、エッチング液にこの部分を短時間浸すことにより粗面化を行う。
本実施の形態における表示装置は、層間絶縁膜を形成する必要がないため、低温プロセスで形成することが可能であり、半導体素子に悪影響を与えることなく、短時間に製造することが可能である。更に、各々の基板の表面に電極が形成されているため、層間絶縁膜上に電極パターンを形成することがなく、断線や配線の高抵抗化に起因する不良を排除することが可能となる。
〔第３の実施の形態〕
次に、本発明に係る第３の実施の形態について説明する。第３の実施の形態は、第１の基板２１、１２１に適応可能となるＴＦＴやトランジスタである。
図１６（ａ）は、第１の実施の形態において説明したものと同型のものであり、第１の基板２１１上にゲート電極２１２を形成し、その上にゲート絶縁膜２１３を形成し、その上にドレイン電極２１４、ソース電極２１５を形成した後、半導体層２１６を形成した構成のものである。
図１６（ｂ）は、第２の実施の形態において説明したものと同型のものであり、第１の基板２２１上にゲート電極２２２を形成し、その上にゲート絶縁膜２２３を形成し、ドレイン電極２２４、ソース電極２２５を形成したものの上に、半導体層２２６を形成した構成のものである。
図１６（ｃ）は、第１の基板２３１上に半導体層２３２を形成した後、不純物濃度の高い領域２３３を形成し、その後、絶縁膜２３４を形成し、ゲート、ソース、ドレインとなる電極２３５を形成した構成のものである。
図１６（ｄ）は、第１の基板２４１上に、ドレイン電極２４２、ソース電極２４３を形成し、その上に半導体層２４４を形成し、その上に絶縁膜２４５を形成し、更にその上にゲート電極２４６を形成した構成のものである。
図１６（ｅ）は、第１の基板２５１にトレンチ２５２を形成した後、金属膜を成膜することにより、ドレイン電極２５３、ソース電極２５４を形成する。このトレンチ２５２内部に半導体層２５５を形成した後、絶縁膜２５６を形成し、ゲート電極２５７を形成した構成のものである。
これらいずれのＴＦＴ又はトランジスタについても、第１の実施の形態、第２の実施の形態に適応可能であり、これ以外の構成のＴＦＴ、トランジスタに関しても本発明に係る実施の形態に適応させることが可能である。
〔第４の実施の形態〕
次に、第４の実施の形態について説明する。第４の実施の形態は、第１の実施の形態及び第２の実施の形態について、第２の基板３１、１３１における電極の別の形成方法であり、具体的に、第２の実施の形態に係る第２の基板１３１となるものに電極を形成する場合について説明する。
最初に、図１７（ａ）に示すように、第２の基板３３１にコンタクトホール３３２を形成する。形成方法は、第１の実施の形態、第２の実施の形態と同様である。
次に、図１７（ｂ）に示すように、第２の基板３３１の両面における電極の形成されない領域において、レジストパターン３３３を形成する。具体的には、第２の基板３３１の両面にレジストを塗布した後、プリベーク、露光装置による露光、現像を行うことにより、レジストパターン３３３を形成する。尚、このレジストパターンは、後に形成される電極の厚さよりも厚く形成することが望ましい。また、レジストの塗布条件や露光条件を両面で異なる条件とすることにより、両面で異なる膜厚のレジストパターンを形成することが可能である。
次に、図１７（ｃ）に示すように、レジストパターン３３３の形成された第２の基板３３１の両面に金属膜３３４を形成する。この金属膜３３４の形成方法は、真空蒸着、スパッタリング等の真空プロセスにより行う。また、成膜条件を両面で異なる条件とすることにより、両面で異なる膜厚の金属膜を形成することが可能である。
次に、図１７（ｄ）に示すように、リフトオフを行うことにより、レジストパターン３３３上に形成された金属膜３３４を除去することにより、電極３３５を形成する。具体的には、図１７（ｃ）に示す金属膜３３４が成膜された後の第２の基板３３１を有機溶剤等に浸しレジストパターン３３３を溶解させることにより、レジストパターン３３３上の金属膜３３４を同時に除去する。
この電極３３５の形成された第２の基板３３１は、第２の実施の形態における第２の基板１３１に電極１３５を形成したものと同等のものである。
本実施の形態によれば、ＲＩＥ等のエッチングを行うことなく電極を形成することができるため、電極を厚く形成する場合に有利である。
〔第５の実施の形態〕
次に、第５の実施の形態について説明する。第５の実施の形態は、第１の実施の形態及び第２の実施の形態について、第２の基板３１、１３１における電極の別の形成方法であり、第２の実施の形態に係る第２の基板１３１となるものに電極を形成する場合について説明する。
最初に、図１８（ａ）に示すように、第２の基板４３１にコンタクトホール４３２を形成する。形成方法は、第１の実施の形態、第２の実施の形態と同様である。
次に、図１８（ｂ）に示すように、第２の基板４３１の一方の面に、スクリーン印刷法等の印刷法により金属ペーストを塗布し焼結させ、金属層４３５ａを形成する。
次に、図１８（ｃ）に示すように、第２の基板４３１の他方の面に、同様に、スクリーン印刷法等の印刷法により金属ペーストを塗布し焼結させることにより金属層４３５ｂ、４３５ｃ、４３５ｄを形成し、形成された金属層４３５ａ、４３５ｂ、４３５ｃ、４３５ｄからなる両面の電極４３５を第２の基板４３１に形成する。尚、印刷する際の条件を両面で異なる条件とすることにより、異なる膜厚の金属層を形成することが可能である。
尚、図１８（ａ）に示す第２の基板４３１の両面について、同時に電極４３５を形成する方法として、ナノメタルインクをインクジェット法により塗布する方法がある。
この電極４３５の形成された第２の基板４３１は、第２の実施の形態における第２の基板１３１に電極１３５を形成したものと同等のものである。
本実施の形態によれば、真空プロセスを行うことなく電極を形成することができるため、低コストで短時間に電極を厚く形成することができる。
〔第６の実施の形態〕
次に、第６の実施の形態について説明する。第６の実施の形態は、第１の実施の形態について、第２の基板３１における電極の別の形成方法であり、第１の実施の形態における第２の基板３１となるものに電極を形成する場合について説明する。
最初に、図１９（ａ）に示すように、第２の基板５３１にコンタクトホール５３２を形成する。形成方法は、第１の実施の形態と同様である。
次に、図１９（ｂ）に示すように、第２の基板５３１の画像表示層が形成される面に、金属膜５３５ａを形成する。この金属膜５３５ａの形成方法は、第１の実施の形態と同様である。
次に、図１９（ｃ）に示すように、金属メッキを行うことによりコンタクトホール５３２の金属膜５３５ａが露出している領域より金属が堆積し、コンタクトホール５３２を埋めるように金属層５３５ｂが形成され、金属層５３５ａと金属層５３５ｂからなる電極５３５が形成される。
この電極５３５の形成された第２の基板５３１は、第１の実施の形態における第２の基板３１に電極３５を形成したものと同等のものである。
本実施の形態によれば、ＲＩＥ等のエッチングを行うことなく電極を形成することができるため、低コストで短時間に電極を形成することができる。
〔第７の実施の形態〕
次に、第7の実施の形態について説明する。本実施の形態は、第２の実施の形態において、半導体素子を製造する際同時に、画素容量となるコンデンサーを作製するものであり、第１の基板と第２の基板とを接合することにより、トランジスタと画素容量とが接合された構成となるものである。
具体的に、図２０、図２１に基づき説明する。図２０は、本実施の形態における画像表示装置の第１の基板６２１と第２の基板６３１との間における一画素６００あたりの電極配線の構成を示す。尚、図２１（ａ）は、図２０における破線Ｃ１−Ｃ２において切断した断面図、図２１（ｂ）は、図２０における破線Ｄ１−Ｄ２において切断した断面図である。
本実施の形態では、第１の基板６２１上には、ゲート線６１５及び容量線６１６が形成されており、第２の基板６３１には、表示素子の電極６３５ａが形成されている。
第１の基板６２１上に形成された電極６２５ａと第２の基板６３１に形成されている電極６３５ｃとは領域６２９ａにおいて、第１の基板６２１に形成された電極６２５ｄと第２の基板６３１に形成された電極６３５ｄとは領域６２９ｃにおいて、第１の基板６２１に形成された電極６２５ｂと第２の基板６３１のコンタクトホールに形成された電極６３５ｂとは領域６２９ｂにおいて、各々異方性導電膜６２８が圧着されることにより導電性が生じ接合される。また、第１の基板６２１に形成された電極６２４ｃと電極６２５ｃとは、電極６３５ｅにより、領域６２９ｅ及び領域６２９ｄを介し接合され、画素容量６４３となるコンデンサーに接続される。これにより、第１のトランジスタ６４１のゲート電極６２２ａは、領域６２９ｆにおいて、第２のトランジスタ６４２及び画素容量６４３と接続されている。
尚、画素容量６４３となるコンデンサーは、第１のトランジスタ６４１のゲート電極６２２ａ及び第２のトランジスタ６４２のゲート電極６２２ｂが形成される際に、同時にコンデンサーの電極となる電極６２２ｃが形成され、第１のトランジスタ６４１のゲート絶縁膜６２３ａ、第２のトランジスタ６４２のゲート絶縁膜６２３ｂが形成される際に、同時に絶縁膜６２３ｃが形成され、電極６２４ａ、６２４ｂ及び第１のトランジスタ６４１及び第２のトランジスタ６４２のソース電極またはドレイン電極となる電極６２５ａ、６２５ｂ、６２５ｃ、６２５ｄが形成される際、同時にコンデンサーの電極となる電極６２４ｃが形成されることにより形成される。このため、画素容量６４３を形成するための特別な工程は必要とせず、第１のトランジスタ６４１及び第２のトランジスタ６４２を形成する工程において、画素容量６４３となるコンデンサーを形成するものである。
このようにして、二つの第１のトランジスタ６４１と、第２のトランジスタ６４２及び画素容量６４３からなる一画素あたりの駆動回路が形成される。
尚、第１の実施の形態と同様な構成に基づき、本実施の形態において、一つの画素あたり一つのトランジスタと一つの画素容量からなる駆動回路を形成することも可能である。また、本実施の形態においては、一つの画素あたり三つ以上のトランジスタと一つの画素容量からなる駆動回路を形成することも可能である。
以上、本発明の実施に係る形態について説明したが、上記内容は、発明の内容を限定するものではない。
第１の実施の形態に係る表示装置の回路図 第１の実施の形態に係る表示装置の製造工程図（１） 第１の実施の形態に係る表示装置の製造工程図（２） 第１の実施の形態に係る表示装置の製造工程図（３） 第１の実施の形態に係る表示装置の別の製造工程図 第１の実施の形態に係る別の表示装置の断面図 第２の実施の形態に係る表示装置の回路図 第２の実施の形態に係る表示装置の製造工程図（１） 第２の実施の形態に係る表示装置の製造工程図（２） 第２の実施の形態に係る表示装置の製造工程図（３） 第２の実施の形態に係る表示装置の一画素の配線構造を示す上面図 第２の実施の形態に係る表示装置の製造工程の上面図 第２の実施の形態に係る表示装置の別の製造工程の上面図 第２の実施の形態に係る表示装置の別の製造工程図 第２の実施の形態に係る別の表示装置の断面図 第３の実施の形態に係る半導体素子の構成図 第４の実施の形態に係る表示装置の製造工程図 第５の実施の形態に係る表示装置の製造工程図 第６の実施の形態に係る表示装置の製造工程図 第７の実施の形態に係る表示装置の一画素の配線構造を示す上面図 第７の実施の形態に係る表示装置の一画素の配線構造を示す断面図
符号の説明
２１ 第１の基板
２２ ゲート電極
２３ ゲート絶縁膜
２４ 電極
２５ 電極
２６ 半導体層
２８ 異方性導電膜
２９ 異方性導電膜の導通領域
３１ 第２の基板
３５ 電極
３５ａ 電極（画像表示のための電極）
３５ｂ 電極（コンタクトホールに形成される電極）
３６ 画像表示層
４１ 第３の基板
４２ 電極（画像表示のための電極）

Claims (3)

  1. 半導体回路が形成されている第１の基板と、
    一方の面には画像表示を行うための電極と、前記電極とはコンタクトホールにより接合されており他方の面に露出している複数の電極とが形成されている第２の基板と、
    前記第２の基板の画像表示を行うための電極とともに画像表示を行うための電極の形成されている第３の基板と、
    前記第２の基板と前記第３の基板の間に設けられた画像表示を行うための画像表示層と、
    前記第１の基板の半導体回路が形成されている面における電極と、前記第２の基板における前記他方の面に露出している電極とが電気的に接続されており、
    前記第１の基板の半導体回路が形成されている面における電極と、前記第２の基板における前記他方の面に露出している電極との電気的な接続は、前記第１の基板と前記第２の基板との間に設けられた異方性導電膜を介して接続されるものであって、
    前記第２の基板における前記他方の面に露出している電極は、第２の基板表面よりも突出して形成されており、
    前記半導体回路における半導体素子は、前記第１の基板上にゲート電極を形成し、前記ゲート電極を覆うようにゲート絶縁膜を形成し、更にゲート絶縁膜上に、ソース電極及びドレイン電極を形成し、ソース電極及びドレイン電極と接した半導体層を形成したものであって、
    前記ゲート電極を形成する際に同時に形成されるゲート電極に接続されていない第１の電極と、前記ゲート絶縁膜を形成する際に同時に形成される絶縁膜と、前記ソース電極及び前記ドレイン電極を形成する際に同時に形成される第２の電極により、コンデンサーが形成されており、
    前記第１の基板における第２の電極と前記第２の基板に形成されている電極とを電気的に接続することにより、前記コンデンサーは、前記半導体素子に電気的に接続された画素容量となるものであって、
    前記第２の基板の前記他方の面に露出している複数の電極のうちの１つは、前記半導体素子の電極と接続されており、前記第２の基板の前記他方の面に露出している複数の電極のうちの他の１つは、前記第２の電極に接続されていることを特徴とする表示装置。
  2. 前記半導体素子は、一つの画素あたりに第１の半導体素子と第２の半導体素子と２つ形成されており、
    前記第２の基板の前記他方の面に露出している複数の電極のうちのいずれかにより、ドライバ線、信号線、前記第２の電極に接続される電極、前記第２の基板の画像表示を行うための電極とコンタクトホールにより接合されている電極が形成されており、
    前記第１の半導体素子のドレインと前記第２の基板の画像表示を行うための電極とコンタクトホールにより接合されている電極とが接続されており、
    前記第１の半導体素子のソースと前記ドライバ線とが接続されており、
    前記第２の半導体素子のソースと前記信号線とが接続されていることを特徴とする請求項１に記載の表示装置。
  3. 前記画像表示層は、液晶表示素子、電気泳動表示素子、エレクトロクロミック表示素子、エレクトロルミネッセンス表示素子、エレクトロデポジッション表示素子を構成するものであることを特徴とする請求項１または２に記載の表示装置。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102598232B (zh) * 2009-10-02 2015-06-24 国立大学法人大阪大学 有机半导体膜的制造方法及有机半导体膜阵列
KR101125567B1 (ko) * 2009-12-24 2012-03-22 삼성모바일디스플레이주식회사 고분자 기판 및 그 제조 방법과 상기 고분자 기판을 포함하는 표시 장치 및 그 제조 방법
KR101754799B1 (ko) 2010-03-26 2017-07-07 삼성전자주식회사 화소 회로, 이를 포함하는 디스플레이 장치 및 디스플레이 장치의 구동방법
JP2011249579A (ja) * 2010-05-27 2011-12-08 Fujifilm Corp 太陽電池およびその製造方法
JP5790403B2 (ja) 2010-12-07 2015-10-07 株式会社リコー エレクトロクロミック表示装置
JP2012141584A (ja) 2010-12-17 2012-07-26 Ricoh Co Ltd イオン伝導体およびエレクトロクロミック表示装置
JP5790095B2 (ja) * 2011-04-01 2015-10-07 ソニー株式会社 薄膜素子及びその製造方法、並びに、画像表示装置の製造方法
JP6318633B2 (ja) 2014-01-15 2018-05-09 株式会社リコー エレクトロクロミック表示装置及びその製造方法
EP3498452A3 (en) 2017-12-18 2019-08-28 Ricoh Company, Ltd. Method and apparatus for forming three-dimensional curved surface on laminated substrate, and three-dimensional curved laminated substrate
EP3712695B1 (en) 2019-03-20 2022-02-23 Ricoh Company, Ltd. Electrochromic device, wearable device, and method for driving electrochromic device
EP3835859B1 (en) 2019-11-29 2026-01-28 Ricoh Company, Ltd. Electrochromic element, production method thereof and electrochromic light-adjusting element
JP7472705B2 (ja) 2020-07-29 2024-04-23 株式会社リコー エレクトロクロミック素子、エレクトロクロミック調光素子、及びエレクトロクロミック装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3466876B2 (ja) * 1997-06-16 2003-11-17 キヤノン株式会社 エレクトロ・ルミネセンス素子の製造法
US6312304B1 (en) * 1998-12-15 2001-11-06 E Ink Corporation Assembly of microencapsulated electronic displays
GB2347777A (en) * 1999-02-26 2000-09-13 Council Cent Lab Res Councils Electronic device with multiple substrate materials
JP2001035663A (ja) * 1999-07-27 2001-02-09 Pioneer Electronic Corp 有機エレクトロルミネッセンス素子表示装置及びその製造方法
NO314965B1 (no) * 2001-11-14 2003-06-16 Polydisplay Asa Display med mikrolommer
JP2003280540A (ja) * 2002-03-25 2003-10-02 Sharp Corp 電子機器
JP4329368B2 (ja) * 2002-03-28 2009-09-09 セイコーエプソン株式会社 半導体装置及びその製造方法
JP4534430B2 (ja) * 2003-04-24 2010-09-01 セイコーエプソン株式会社 電気光学装置、電気光学装置用基板、電気光学装置の製造方法および電子機器
JP4746832B2 (ja) 2003-09-12 2011-08-10 Ｎｅｃ液晶テクノロジー株式会社 パターン形成方法
EP1687670B1 (en) * 2003-11-19 2014-03-12 University of Florida Research Foundation, Inc. A method to contact patterned electrodes on porous substrates and devices thereby
DE102005042072A1 (de) * 2005-06-01 2006-12-14 Forschungsverbund Berlin E.V. Verfahren zur Erzeugung von vertikalen elektrischen Kontaktverbindungen in Halbleiterwafern
US8138502B2 (en) * 2005-08-05 2012-03-20 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and manufacturing method thereof
JP2007103484A (ja) 2005-09-30 2007-04-19 Fujifilm Corp 化学的機械的研磨方法
JP2007294709A (ja) * 2006-04-26 2007-11-08 Epson Imaging Devices Corp 電気光学装置、電子機器、および電気光学装置の製造方法
JP2008033095A (ja) * 2006-07-31 2008-02-14 Toppan Printing Co Ltd 表示装置

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