JP5404149B2

JP5404149B2 - 半導体記憶装置

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Publication number: JP5404149B2
Application number: JP2009100055A
Authority: JP
Inventors: 利章竹下
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-04-16
Filing date: 2009-04-16
Publication date: 2014-01-29
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Description

本発明は、スプリットゲート型の不揮発性メモリを有する半導体記憶装置に関する。

スプリットゲート型の不揮発性メモリを有する半導体記憶装置では、基板１０１の主面にチャネル領域を挟んで一対の不純物領域１０２ａ、１０２ｂが形成され、チャネル領域上にゲート絶縁膜１０３を介してセレクトゲート電極１０４が形成され、セレクトゲート電極１０４の両側面乃至チャネル領域（不純物領域１０２ａ、１０２ｂとセレクトゲート電極１０４の間の領域のチャネル領域）の表面にゲート分離絶縁膜１０５（例えば、ＯＮＯ膜）を介してサイドウォール状のコントロールゲート電極１０６ａ、１０６ｂが形成されたメモリセルを有するものがある（図７参照；例えば、特許文献１、２参照）。このような半導体記憶装置では、セレクトゲート電極１０４に所定の電位が供給されて当該セルが選択されると、各不純物領域１０２ａ、１０２ｂおよび各コントロールゲート電極１０６ａ、１０６ｂへ供給する電位を制御することにより、各コントロールゲート電極１０６ａ、１０６ｂ下のゲート分離絶縁膜１０５中に電荷を蓄積させて書き込むことができ、読み出すことができ、ゲート分離絶縁膜１０５中の電荷を放出させて消去することができる。

このようなメモリセルをアレイ構成とした回路は、図８のように、メモリセルの一方の不純物領域はビット線（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）を介してビット線ドライバ（図示せず）に接続され、メモリセルの他方の不純物領域は共通ソース線（ＣＳ）を介してＧＮＤに接続され、メモリセルの一方のコントロールゲート電極（共通ソース線に接続されている不純物領域側のコントロールゲート電極）は配線（ＣＧ１、ＣＧ２）を介してコントロールゲートドライバ（図示せず）に接続され、メモリセルの他方のコントロールゲート電極（ビット線に接続されている不純物領域側のコントロールゲート電極）は配線を介してＧＮＤに接続され、メモリセルのセレクトゲート電極はワード線（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）を介してワード線ドライバ（図示せず）に接続されている。ビット線（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）は、対応する行方向に配列された各メモリセルの一方の不純物領域と接続されており、隣り合うメモリセルの共通の不純物領域と接続されている。共通ソース線（ＣＳ）は、行方向及び列方向を問わず各メモリセルの他方の不純物領域と接続されており、隣り合うメモリセルの共通の不純物領域と接続されている。ワード線（ＷＬ１、ＷＬ２）は、列方向に配列された各メモリセルのセレクトゲート電極と接続されている。共通ソース線（ＣＳ）に接続されている不純物領域の両側に配されたコントロールゲート電極は、コントロールゲートドライバ（図示せず）の制御により共通の電位となる。ビット線（ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）に接続されている不純物領域の両側に配されたコントロールゲート電極は、共通のＧＮＤ電位となる。例えば、図８の点線で囲まれた選択セルを選択するには、ビット線ドライバ（図示せず）及びワード線ドライバ（図示せず）にてそれぞれビット線ＢＬ２及びワード線ＷＬ３を選択することになる。

このような半導体記憶装置は、基板１のチャネル領域上にゲート絶縁膜１０３を介してセレクトゲート電極１０４を形成し（図９（Ａ）参照）、セレクトゲート電極１０４を含む基板１０１の表面にゲート分離絶縁膜１０５を形成し（図９（Ｂ）参照）、ゲート分離絶縁膜１０５の表面にシリコン層１０６を成膜し（図９（Ｃ）参照）、シリコン層１０６をエッチバック（異方性エッチング）することによりサイドウォール状のコントロールゲート電極１０６ａ、１０６ｂを形成し（図１０（Ａ）参照）、基板１のチャネル領域の両側に一対の不純物領域１０２ａ、１０２ｂを自己整合的に形成し（図１０（Ｂ）参照）、セレクトゲート電極１０４及び不純物領域１０２ａ、１０２ｂ上のゲート分離絶縁膜１０５を除去してセレクトゲート電極１０４及び不純物領域１０２ａ、１０２ｂの表面を露出させる（図１０（Ｃ）参照）ことにより、図７と同様な半導体記憶装置を製造することができる。

特開２００２−２３１８２９号公報特開２００２−２８９７１１号公報

セレクトゲート電極１０５及び不純物領域１０２ａ、１０２ｂの表面を露出させた状態（図１０（Ｃ）参照）の構成では、図１１（Ａ）のようにコントロールゲート電極１０６ａ、１０６ｂがセレクトゲート電極１０４の周囲を囲んで１つに繋がっているので、セレクトゲート電極１０４の両側のコントロールゲート電極１０６ａ、１０６ｂに別電位を与えることができない。そのため、従来においては、セレクトゲート電極１０４の両側のコントロールゲート電極１０６ａ、１０６ｂに別電位を与えることができるようにするために、図１１（Ｂ）のようにフォトリソグラフィによりセレクトゲート電極１０４の長手方向の両端部の領域に開口部１０７ａを有するレジスト１０７を形成して、当該レジスト１０７をマスクとして、露出するコントロールゲート電極１０６ａ、１０６ｂをエッチングして、図１１（Ｃ）のようにコントロールゲート電極１０６ａ、１０６ｂを分離していた。このようにコントロールゲート電極１０６ａ、１０６ｂを分離するために、フォトリソグラフィによりレジスト１０７を形成すると、装置のコストが上昇する。

本発明の主な課題は、フォトリソグラフィによるレジストを形成する工程を削減してコストを低減することが可能な半導体記憶装置を提供することである。

本発明の第１の視点においては、スプリットゲート型の不揮発性メモリを有する半導体記憶装置において、基板のチャネル領域の両側に形成された第１、第２不純物領域と、前記チャネル領域上にゲート絶縁膜を介して形成されたセレクトゲート電極と、前記セレクトゲート電極の両側面乃至チャネル領域の表面にゲート分離絶縁膜を介してサイドウォール状に形成された第１、第２コントロールゲート電極と、を有するメモリセルを備え、前記メモリセルは、行方向及び列方向に並んで配され、前記第２不純物領域は、列方向に隣り合う前記第２不純物領域同士が繋がるように構成されるとともに、共通ソース線と電気的に接続され、前記セレクトゲート電極は、前記第２不純物領域を囲むようにリング状に構成されるとともに、ワード線と電気的に接続され、前記第１コントロールゲート電極は、前記セレクトゲート電極の外周側にてリング状に構成され、前記第２コントロールゲート電極は、前記セレクトゲート電極の内周側であって前記第２不純物領域の外周側にてリング状に構成され、前記第１不純物領域は、前記第１コントロールゲート電極の外周側に配されるとともに、列方向に隣り合う前記第１不純物領域同士が繋がらないように構成され、前記メモリセル上にて行ごとに対応する第１、第２ビット線が配され、前記第１ビット線は、前記第２不純物領域を挟んで行方向に隣り合う第１不純物領域の一方と電気的に接続され、前記第２ビット線は、前記第２不純物領域を挟んで行方向に隣り合う第１不純物領域の他方と電気的に接続されていることを特徴とする。

本発明の第２の視点においては、スプリットゲート型の不揮発性メモリを有する半導体記憶装置の製造方法において、基板のチャネル領域上にゲート絶縁膜を介してセレクトゲート電極を形成する工程と、前記セレクトゲート電極を含む前記基板の表面にゲート分離絶縁膜を形成する工程と、前記ゲート分離絶縁膜の表面にシリコン層を成膜した後、前記シリコン層をエッチバックすることによりサイドウォール状の第１、第２コントロールゲート電極を形成する工程と、前記基板のチャネル領域の両側に自己整合的に第１、第２不純物領域を形成する工程と、前記セレクトゲート電極及び前記第１、第２不純物領域上の前記ゲート分離絶縁膜を除去して前記セレクトゲート電極及び前記第１、第２不純物領域の表面を露出させる工程と、を含み、前記第１、第２不純物領域を形成する工程では、列方向に隣り合う前記第２不純物領域同士が繋がるように前記第２不純物領域を形成し、前記セレクトゲート電極を形成する工程では、前記第２不純物領域が形成されることになる領域を囲むようにリング状に前記セレクトゲート電極を形成することを特徴とする。

本発明によれば、セルアレイにおける２列分のセレクトゲート電極をリング状にすることで、フォトリソグラフィによるレジストを用いなくても第１、第２コントロールゲート電極を分離することができ、装置のコストを低減させることができる。なお、セルアレイにおける２列分のセレクトゲート電極を１本のワード線に接続することによりアドレス情報が半減するが、セルアレイにおける１行につきビット線を２本に分割することによって、減少したアドレス情報を補完することができる。

本発明の実施例１に係る半導体記憶装置の構成を模式的に示した部分平面図である。本発明の実施例１に係る半導体記憶装置の構成を模式的に示した（Ａ）図１のＸ−Ｘ´間の断面図、（Ｂ）図１のＹ−Ｙ´間の断面図である。本発明の実施例１に係る半導体記憶装置の構成を模式的に示した図１のＺ−Ｚ´間の断面図である。本発明の実施例１に係る半導体記憶装置の構成を模式的に示した等価回路図である。本発明の実施例１に係る半導体記憶装置の製造方法を模式的に示した第１の工程部分平面図である。本発明の実施例１に係る半導体記憶装置の製造方法を模式的に示した第２の工程部分平面図である。従来例に係る半導体記憶装置におけるメモリセルの構成を模式的に示した部分断面図である。従来例に係る半導体記憶装置におけるセルアレイの構成を模式的に示した回路図である。従来例に係る半導体記憶装置におけるメモリセルの製造方法を模式的に示した第１の工程部分断面図である。従来例に係る半導体記憶装置におけるメモリセルの製造方法を模式的に示した第２の工程部分断面図である。従来例に係る半導体記憶装置におけるセルアレイの製造方法を模式的に示した工程部分平面図である。

本発明の実施形態１に係る半導体記憶装置では、基板（図２、図３の１）のチャネル領域の両側に形成された第１、第２不純物領域（図１〜図３の２ａ、２ｂ）と、前記チャネル領域上にゲート絶縁膜（図２、図３の３）を介して形成されたセレクトゲート電極（図１〜図３の４）と、前記セレクトゲート電極（図１〜図３の４）の両側面乃至チャネル領域の表面にゲート分離絶縁膜（図２、図３の５）を介してサイドウォール状に形成された第１、第２コントロールゲート電極（図１〜図３の６ａ、６ｂ）と、を有するメモリセルを備え、前記メモリセルは、行方向及び列方向に並んで配され、前記第２不純物領域（図１〜図３の２ｂ）は、列方向に隣り合う前記第２不純物領域（図１〜図３の２ｂ）同士が繋がるように構成されるとともに、共通ソース線（図１のＣＳ）と電気的に接続され、前記セレクトゲート電極（図１〜図３の４）は、前記第２不純物領域（図１〜図３の２ｂ）を囲むようにリング状に構成されるとともに、ワード線（図１のＷＬ）と電気的に接続され、前記第１コントロールゲート電極（図１〜図３の６ａ）は、前記セレクトゲート電極（図１〜図３の４）の外周側にてリング状に構成され、前記第２コントロールゲート電極（図１〜図３の６ｂ）は、前記セレクトゲート電極（図１〜図３の４）の内周側であって前記第２不純物領域（図１〜図３の２ｂ）の外周側にてリング状に構成され、前記第１不純物領域（図１〜図３の２ａ）は、前記第１コントロールゲート電極（図１〜図３の６ａ）の外周側に配されるとともに、列方向に隣り合う前記第１不純物領域（図１〜図３の２ａ）同士が繋がらないように構成され、前記メモリセル上にて行ごとに対応する第１、第２ビット線（図１〜図３のＢＬ）が配され、前記第１ビット線（図１〜図３のＢＬ）は、前記第２不純物領域（図１〜図３の２ｂ）を挟んで行方向に隣り合う第１不純物領域（図１〜図３の２ａ）の一方と電気的に接続され、前記第２ビット線（図１〜図３のＢＬ）は、前記第２不純物領域（図１〜図３の２ｂ）を挟んで行方向に隣り合う第１不純物領域（図１〜図３の２ａ）の他方と電気的に接続されている。
本発明の実施形態１に係る半導体記憶装置において、前記第１コントロールゲート電極は、接地配線と電気的に接続され、前記第２コントロールゲート電極は、電圧制御される配線に電気的に接続されていることが好ましい。

本発明の実施形態２に係る半導体記憶装置の製造方法では、基板のチャネル領域上にゲート絶縁膜を介してセレクトゲート電極を形成する工程（図９（Ａ））と、前記セレクトゲート電極を含む前記基板の表面にゲート分離絶縁膜を形成する工程（図９（Ｂ））と、前記ゲート分離絶縁膜の表面にシリコン層を成膜した後（図９（Ｃ））、前記シリコン層をエッチバックすることによりサイドウォール状の第１、第２コントロールゲート電極を形成する工程（図１０（Ａ））と、前記基板のチャネル領域の両側に自己整合的に第１、第２不純物領域を形成する工程（図１０（Ｂ））と、前記セレクトゲート電極及び前記第１、第２不純物領域上の前記ゲート分離絶縁膜を除去して前記セレクトゲート電極及び前記第１、第２不純物領域の表面を露出させる工程（図１０（Ｃ））と、を含み、前記第１、第２不純物領域を形成する工程では、列方向に隣り合う前記第２不純物領域同士が繋がるように前記第２不純物領域を形成し（図６（Ａ））、前記セレクトゲート電極を形成する工程では、前記第２不純物領域が形成されることになる領域を囲むようにリング状に前記セレクトゲート電極を形成する（図５（Ａ））。
本発明の実施形態２に係る半導体記憶装置の製造方法において前記セレクトゲート電極及び前記第１、第２不純物領域の表面を露出させる工程の後、前記第１、第２不純物領域、前記セレクトゲート電極及び前記第１、第２コントロールゲート電極を含む前記基板上に層間絶縁膜を成膜する工程と、前記層間絶縁膜の所定の位置に前記第１、第２不純物領域、前記セレクトゲート電極及び前記第１、第２コントロールゲート電極に通ずる下穴を形成する工程と、前記下穴にビアを埋め込む工程と、前記ビアを含む前記層間絶縁膜上の所定の位置にビット線、ワード線を含む配線を形成する工程と、を含むことが好ましい。

なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の体用に限定することを意図するものではない。

本発明の実施例１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体記憶装置の構成を模式的に示した部分平面図である。図２は、本発明の実施例１に係る半導体記憶装置の構成を模式的に示した（Ａ）図１のＸ−Ｘ´間の断面図、（Ｂ）図１のＹ−Ｙ´間の断面図である。図３は、本発明の実施例１に係る半導体記憶装置の構成を模式的に示した図１のＺ−Ｚ´間の断面図である。図４は、本発明の実施例１に係る半導体記憶装置の構成を模式的に示した等価回路図である。

図１〜図４を参照すると、半導体記憶装置は、スプリットゲート型の不揮発性メモリを有する半導体記憶装置である。半導体記憶装置は、メモリセルにおいて、基板１の主面にチャネル領域を挟んで一対の不純物領域２ａ、２ｂが形成され、チャネル領域上にゲート絶縁膜３を介してセレクトゲート電極４が形成され、セレクトゲート電極４の両側面乃至チャネル領域（不純物領域２ａ、２ｂとセレクトゲート電極４の間の領域のチャネル領域）の表面にゲート分離絶縁膜５（例えば、ＯＮＯ膜）を介してサイドウォール状のコントロールゲート電極６ａ、６ｂが形成されている。メモリセルの基本的構成は従来例（図７参照）と同様であるが、セルアレイの構成では、セレクトゲート電極４及びコントロールゲート電極６ａ、６ｂの平面形状、ワード線（ＷＬ１、ＷＬ２）及びビット線（ＢＬ１〜ＢＬ８）の本数、ビット線（ＢＬ１〜ＢＬ８）と不純物領域２ａとの接続位置（ビア９の位置）が異なる。

基板１は、不純物領域２ａ、２ｂとは逆導電型のシリコン基板である（図２、図３参照）。

不純物領域２ａは、基板１とは逆導電型の不純物が基板１に注入されたソースドレイン領域である（図１、図２参照）。不純物領域２ａは、対応するビア９及びビット線（ＢＬ１〜ＢＬ８）を介してビット線ドライバ（図示せず）に接続されている（図４参照）。不純物領域２ａは、セルアレイの第１列のメモリセルの端側（隣り合うメモリセルがない方の側）の部分に配置され、第２列及び第３列、第４列及び第５列、……、第２ｎ列及び第２ｎ＋１列（ｎは自然数）のメモリセルのそれぞれの隣り合う共通の部分に配置され、最終列のメモリセルの端側（隣り合うメモリセルがない方の側）の部分に配置されている。不純物領域２ａは、列方向に隣り合う別の不純物領域２ａとは繋がっていない。

不純物領域２ｂは、基板１とは逆導電型の不純物が基板１に注入されたソースドレイン領域である（図１〜図３参照）。不純物領域２ｂは、対応するビア９及び共通ソース線（ＣＳ）を介してＧＮＤ（接地配線）に接続されている（図４参照）。不純物領域２ｂは、セルアレイの第１列及び第２列、第３列及び第４列、……、第２ｍ−１列及び第２ｍ列（ｍは自然数）のメモリセルのそれぞれの隣り合う共通の部分に配置されている。不純物領域２は、列方向に隣り合う別の不純物領域２ｂと繋がっている。

ゲート絶縁膜３は、シリコン酸化膜等の絶縁膜である（図２、図３参照）。

セレクトゲート電極４は、ポリシリコン等よりなるセレクトゲート用の電極である（図１〜図３参照）。セレクトゲート電極４は、セルアレイにおいて、列方向のメモリセルの各セレクトゲート電極４と繋がっており、かつ、第１列及び第２列、第３列及び第４列、……、第２ｍ−１列及び第２ｍ列（ｍは自然数）のセレクトゲート電極４間が両端で繋がってリング状に形成されている。セレクトゲート電極４がリング状に形成されることによって、セレクトゲート電極４の外周側のコントロールゲート電極６ａと外周側のコントロールゲート電極６ｂとを分離することができる。セレクトゲート電極４は、対応するビア９、ワード線（ＷＬ１、ＷＬ２）を介してワード線ドライバ（図示せず）に接続されている（図４参照）。

ゲート分離絶縁膜５は、ゲート絶縁膜３と比べて蓄電性を有する絶縁膜であり、例えば、ＯＮＯ膜を用いることができる（図２、図３参照）。

コントロールゲート電極６ａは、ポリシリコン等よりなるコントロールゲート用の電極である（図１〜図３参照）。コントロールゲート電極６ａは、対応するビア９、配線を介してＧＮＤ（接地配線）に接続されている（図４参照）。コントロールゲート電極６ａは、メモリセルにおいて、セレクトゲート電極４の不純物領域２ａ側に配されている。コントロールゲート電極６ａは、セルアレイにおいて、列方向のメモリセルの各コントロールゲート電極６ａと繋がっており、かつ、第１列及び第２列、第３列及び第４列、……、第２ｍ−１列及び第２ｍ列（ｍは自然数）のコントロールゲート電極６ａ間が両端で繋がって、セレクトゲート電極４の外周にてリング状に形成されている。

コントロールゲート電極６ｂは、ポリシリコン等よりなるコントロールゲート用の電極である（図１〜図３参照）。コントロールゲート電極６ｂは、対応するビア９、配線（ＣＧ１、ＣＧ２）を介してコントロールゲートドライバ（図示せず）に接続されている（図４参照）。コントロールゲート電極６ｂは、メモリセルにおいて、セレクトゲート電極４の不純物領域２ｂ側に配されている。コントロールゲート電極６ｂは、セルアレイにおいて、列方向のメモリセルの各コントロールゲート電極６ｂと繋がっており、かつ、第１列及び第２列、第３列及び第４列、……、第２ｍ−１列及び第２ｍ列（ｍは自然数）のコントロールゲート電極６ｂ間が両端で繋がって、セレクトゲート電極４の内周にてリング状に形成されている。

層間絶縁膜８は、メモリセルを含む基板１上に形成されたシリコン酸化膜などよりなる絶縁膜である（図２、図３参照）。層間絶縁膜８は、所定の位置に不純物領域２ａ、２ｂ、セレクトゲート電極４、コントロールゲート電極６ａ、６ｂに通ずる下穴が形成されており、当該下穴にビア９が埋め込まれている。層間絶縁膜８上には、対応するビア９と電気的に接続されたビット線（ＢＬ１〜ＢＬ８）、ワード線（ＷＬ１、ＷＬ２）、共通ソース線（ＣＳ）等の各種配線が形成されている。

ビア９は、層間絶縁膜８に形成された下穴に埋め込まれたタングステン等よりなる導体部分である（図１〜図３参照）。ビア９は、層間絶縁膜８下のメモリセルの構成部分と、対応する層間絶縁膜８上の配線とを電気的に接続する。

ビット線（ＢＬ；ＢＬ１〜ＢＬ８）は、ビア９を介して、対応するメモリセルの不純物領域２ａと電気的に接続された配線であり、層間絶縁膜８上にて行方向に延在している（図１〜図４参照）。ビット線（ＢＬ；ＢＬ１〜ＢＬ８）は、１行のメモリセルにつき２本のビット線が対応している点で、従来例（図８では１行のメモリセルにつき１本のビット線）と異なる。例えば、第１行目のメモリセルについて、ビット線ＢＬ１は、第１列目のメモリセルの不純物領域２ａ、第４列目及び第５列目のメモリセルの共通の不純物領域２ａ、第４ｎ−４行目及び第４ｎ−３行目（ｎは自然数）の共通の不純物領域２ａと電気的に接続されている。ビット線ＢＬ２は、第２列目及び第３列目のメモリセルの共通の不純物領域２ａ、第４ｍ−２行目及び第４ｍ−１行目（ｍは自然数）の共通の不純物領域２ａと電気的に接続されている。つまり、ビット線ＢＬ１とビット線ＢＬ２は、同じ不純物領域２ａと電気的に接続されないように、１つおきに配された不純物領域２ａと交互に電気的に接続されている。その他の行のメモリセルに係るビット線（ＢＬ３〜ＢＬ８）についても、第１行目のメモリセルに係るビット線（ＢＬ１、ＢＬ２）の接続パターンと同様である。

ワード線（ＷＬ；ＷＬ１、ＷＬ２）は、ビア９を介して、対応するメモリセルのセレクトゲート電極４と電気的に接続された配線であり、層間絶縁膜８上に形成されている（図１〜図４参照）。ワード線（ＷＬ；ＷＬ１、ＷＬ２）は、２行のメモリセルにつき１本のワード線が対応している点で、従来例（図８では１行のメモリセルにつき１本のワード線）と異なる。例えば、ワード線ＷＬ１は、第１列及び第２列のメモリセルについて共通のセレクトゲート電極４と電気的に接続されている。その他の列のメモリセルに係るワード線（ＷＬ２）についても、ワード線（ＷＬ１）の接続パターンと同様である。

共通ソース線（ＣＳ）は、行方向及び列方向を問わず、各メモリセルの不純物領域２ｂと電気的に接続されている。共通ソース線（ＣＳ）は、ビア９を介して、セルアレイの第１列及び第２列、第３列及び第４列、……、第２ｍ−１列及び第２ｍ列（ｍは自然数）のメモリセルのそれぞれの隣り合う共通の不純物領域２ｂと電気的に接続されている。

なお、図１〜図４では、説明の便宜上、メモリセルが４行４列のセルアレイの例を示しているが、これに限るものではない。また、ビット線ＢＬの本数は従来例のビット線ＢＬの本数（一般的には百数十本）と比べて倍増してしまうが、ワード線ＷＬの本数は従来例のワード線ＷＬの本数（一般的には数千本）と比べて大幅に半減するので、半導体記憶装置の周辺回路の構成は全体として小型化することができる。

このような半導体記憶装置では、セレクトゲート電極４に所定の電位が供給されてセルが選択されると、各不純物領域２ａ、２ｂおよび各コントロールゲート電極６ａ、６ｂへ供給する電位を制御することにより、各コントロールゲート電極６ａ、６ｂ下のゲート分離絶縁膜５中に電荷を蓄積させて書き込むことができ、読み出すことができ、ゲート分離絶縁膜５中の電荷を放出させて消去することができる。また、例えば、図４の点線で囲まれた選択セルを選択するには、ビット線ドライバ（図示せず）及びワード線ドライバ（図示せず）にてそれぞれビット線ＢＬ４及びワード線ＷＬ２を選択することになる。

次に、本発明の実施例１に係る半導体記憶装置の製造方法について図面を用いて説明する。図５、図６は、本発明の実施例１に係る半導体記憶装置の製造方法を模式的に示した工程部分平面図である。

まず、基板１上にゲート絶縁膜３となる絶縁膜を成膜し、当該絶縁膜上にセレクトゲート電極４となるシリコン層を成膜し、当該シリコン層上にセレクトゲート電極４として残す部分を覆うレジストを形成し、その後、当該レジストをマスクとしてポリシリコンと絶縁膜をエッチングすることにより、基板１のチャネル領域上にゲート絶縁膜３及びセレクトゲート電極４を形成する。その後、レジストを除去する。このとき、セレクトゲート電極４は、平面的には、図５（Ａ）のようにリング状に形成する。ゲート絶縁膜３も同様である。このときの断面形状は、図９（Ａ）と同様である。

次に、セレクトゲート電極４を含む基板１の表面にゲート分離絶縁膜５を形成する。このときの断面形状は、図９（Ｂ）と同様である。

次に、ゲート分離絶縁膜５の表面にコントロールゲート電極６ａ、６ｂ用のシリコン層を成膜する。このときの断面形状は、図９（Ｃ）と同様である。

次に、シリコン層をエッチバック（異方性エッチング）することによりサイドウォール状のコントロールゲート電極６ａ、６ｂを形成する。このとき、コントロールゲート電極６ａ、６ｂは、平面的に、図５（Ｂ）のようにセレクトゲート電極４の外周側及び内周側の壁面側に沿ってリング状に形成され、互いに分離した状態となる。このときの断面形状は、図１０（Ａ）と同様である。

次に、セレクトゲート電極４及びコントロールゲート電極６ａ、６ｂを含む基板１上に不純物領域２ａ、２ｂとなる領域に開口部を有するレジストを形成し、当該レジストをマスクとして基板１に不純物を注入することにより、基板１のチャネル領域の両側に一対の不純物領域２ａ、２ｂを自己整合的に形成する。このときの断面形状は図１０（Ｂ）と同様である。

次に、セレクトゲート電極４及び不純物領域２ａ、２ｂ上のゲート分離絶縁膜５を選択的に除去してセレクトゲート電極１０４及び不純物領域２ａ、２ｂの表面を露出させる。このときの平面形状は図６（Ａ）の通りであり、断面形状は図１０（Ｃ）と同様である。

次に、不純物領域２ａ、２ｂ、セレクトゲート電極４及びコントロールゲート電極６ａ、６ｂを含む基板１上に層間絶縁膜８を成膜し、層間絶縁膜８上にビア９を形成する領域に開口部を有するレジストを形成し、当該レジストをマスクとしてビア９用の下穴を形成する。

次に、層間絶縁膜８の下穴にビア９を埋め込む。このときの平面形状は、図１０（Ｃ）の通りである。

その後、ビア９を含む層間絶縁膜８上にビット線ＢＬ、ワード線ＷＬ等の配線を形成することで、図１〜図３と同様な半導体記憶装置ができる。

実施例１によれば、セルアレイにおける２列分のセレクトゲート電極４を繋げてリング状にすることで、フォトリソグラフィによるレジストを用いなくてもコントロールゲート電極６ａ、６ｂを分離することができ、装置のコストを低減させることができる。なお、セルアレイにおける２列分のセレクトゲート電極４を１本のワード線ＷＬに接続することによりアドレス情報が半減するが、セルアレイにおける１行につきビット線ＢＬを分割することによって、減少したアドレス情報を補完することができる。

１基板
２ａ不純物領域（第１不純物領域）
２ｂ不純物領域（第２不純物領域）
３ゲート絶縁膜
４セレクトゲート電極
５ゲート分離絶縁膜
６ａコントロールゲート電極（第１コントロールゲート電極）
６ｂコントロールゲート電極（第２コントロールゲート電極）
８層間絶縁膜
９ビア
１０１基板
１０２ａ、１０２ｂ不純物領域
１０３ゲート絶縁膜
１０４セレクトゲート電極
１０５ゲート分離絶縁膜
１０６シリコン層
１０６ａ、１０６ｂコントロールゲート電極
１０７レジスト
１０７ａ開口部

Claims

基板のチャネル領域の両側に形成された第１、第２不純物領域と、
前記チャネル領域上にゲート絶縁膜を介して形成されたセレクトゲート電極と、
前記セレクトゲート電極の両側面乃至チャネル領域の表面にゲート分離絶縁膜を介してサイドウォール状に形成された第１、第２コントロールゲート電極と、
を有するメモリセルを備え、
前記メモリセルは、行方向及び列方向に並んで配され、
前記第２不純物領域は、列方向に隣り合う前記第２不純物領域同士が繋がるように構成されるとともに、共通ソース線と電気的に接続され、
前記セレクトゲート電極は、前記第２不純物領域を囲むようにリング状に構成されるとともに、ワード線と電気的に接続され、
前記第１コントロールゲート電極は、前記セレクトゲート電極の外周側にてリング状に構成され、
前記第２コントロールゲート電極は、前記セレクトゲート電極の内周側であって前記第２不純物領域の外周側にてリング状に構成され、
前記第１不純物領域は、前記第１コントロールゲート電極の外周側に配されるとともに、列方向に隣り合う前記第１不純物領域同士が繋がらないように構成され、
前記メモリセル上にて行ごとに対応する第１、第２ビット線が配され、
前記第１ビット線は、前記第２不純物領域を挟んで行方向に隣り合う第１不純物領域の一方と電気的に接続され、
前記第２ビット線は、前記第２不純物領域を挟んで行方向に隣り合う第１不純物領域の他方と電気的に接続されていることを特徴とする半導体記憶装置。