JP5412640B2 - 磁気メモリ装置 - Google Patents

Description

この発明は、磁気メモリ装置に関し、特に、メモリセルアレイの占有面積を増大させることなく高速アクセスを実現することのできる磁気メモリ装置のアレイの構成に関する。

データを不揮発的に記憶するメモリ装置の１つに、ＭＲＡＭ（magnetic random access memory：磁気メモリ装置）がある。このＭＲＡＭは、可変磁気抵抗素子をデータ記憶のために利用する。この可変磁気抵抗素子は、ＴＭＲ（tunneling magnetoresistive）素子またはＭＴＪ（magnetic tunneling junction）素子を有する。このいずれの構成においても、可変磁気抵抗素子は、その磁化方向が記憶データに拘らず固定される固定層と、磁化方向が記憶データに応じて設定される自由層と、これらの固定層および自由層の間のバリア層とを有する。自由層および固定層の磁化方向が一致する場合には、可変磁気抵抗素子を貫通する電流に対する電気抵抗が小さい。一方、自由層および固定層の磁化方向が反対方向の場合には、この電気抵抗が大きくなる。この抵抗値の大小を、データ“０”および“１”に対応付ける。

このＭＲＡＭセルは、データの記憶磁気抵抗の効果を利用している。したがって、フラッシュメモリのように、フローティングゲートまたは絶縁膜に電荷を蓄積する構成と異なり、層間絶縁膜の劣化等に起因する書替回数の制限が存在しない。また、データ記憶時において、電荷蓄積層（または絶縁膜）への電荷の蓄積または放出を行なう必要がなく、磁化方向の設定を行なうだけであり、この磁化反転は短時間で生じるため、データの書込を高速に行なうことができる。

このようなＭＲＡＭを用いて処理システムを構築する場合、システム全体の高速化および小型化の観点から、ＭＲＡＭに対して、高速アクセスおよびレイアウト面積の低減が要求される。特に、ＳＯＣ（システム・オン・チップ）などの組込み用途においては、高速アクセスとともにレイアウト面積の低減が強く要求される。

ＭＲＡＭのメモリアレイのレイアウト面積を縮小することを図る構成が、特許文献１（特開２００７−３１７９４８号公報）に示されている。この特許文献１に示される構成においては、ＭＲＡＭセルは、磁気メモリトランジスタと選択トランジスタの直列体で構成される。ＭＲＡＭセルの選択トランジスタのソース線が、隣接行の選択トランジスタにより共有される。このソース線を、隣接セルで共有することにより、セルのレイアウト面積を低減することを図る。

また、特許文献２（特開２００５−３１１１３２号公報）においては、ＭＲＡＭセルへのデータ書込時の磁界のばらつきを低減することを図る構成が示されている。すなわち、この特許文献２に示される構成においては、選択トランジスタに対しては、ソース線を共有するように鏡映対称に配置され、一方、可変磁気抵抗素子に接続される上部配線については、並進対称に設置する。この並進対称性により、選択トランジスタ上部の配線を高密度で配置する。これにより、可変磁気抵抗素子を等間隔で配置し、磁界の近接効果を可変磁気抵抗素子に対して均一とし、データ書込時の磁界のばらつきを低減することを図る。

また、高密度配置における配線間のクロストークを回避することを図る構成が、特許文献３（特開２００２−２７０７９０号公報）に示されている。この特許文献３に示される構成においても、ＭＲＡＭセルの選択トランジスタを鏡映対称に配置し、可変磁気抵抗素子に対する上部配線は並進対称に配置する。この特許文献３においては、データ書込時、選択行に隣接する書込ワード線に、この選択行の書込ワード線と逆方向に電流を流し、隣接セルへの誤書込を回避することを図る。

また、特許文献４（特開２００５−１０８９７３号公報）は、ＴＭＲ素子を用いるＭＲＡＭにおけるコア／周辺回路部の配線間クロストークを低減することを図る構成が示される。この特許文献４に示される構成においては、コア／周辺回路とメモリアレイの構成要素が、同一のプロセスにより形成される。メモリセルについては、上部配線が並進対称性を有し、選択トランジスタが鏡映対称に配置される。コア／周辺回路部において、ＴＭＲ素子のダミーを配置し、ビット線と書込ワード線とが近接して配置される場合のクロストークをダミーＴＭＲ素子により回避することを図る。

また、ＭＲＡＭにおいてスピン注入を利用するスピン注入ＭＲＡＭの構成が、特許文献５（特開２００６−５４０４６号公報）および特許文献６（特開２００７−３１１５１４号公報）に示される。このスピン注入型ＭＲＡＭは、可変磁気抵抗素子に書込データの論理値に応じた方向に書込電流を流す。この書込電流のスピン偏向方向により、自由層の磁化方向を設定する。この特許文献５に示される構成においても、隣接ＭＲＡＭセルの選択トランジスタは、そのソース領域を共有し、鏡映対称に配置される。

特許文献６においては、データ書込時、選択トランジスタのしきい値電圧の影響を抑制するように、この可変磁気抵抗素子が接続態様に応じて選択トランジスタとしてＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）またはＰチャネルＭＯＳトランジスタを利用する。書込電流は、磁化平行状態への書込時に要求される電流よりも、磁化反平行方向に書替える際の書込電流の方が大きい。この書込時、ソース接地で書込電流を流し、大きな電流を流す。また読出時には、この反平行状態への書込時と同じ方向に電流を流し、読出時に大きな電流を流すことを図る。
特開２００７−３１７９４８号公報 特開２００５−３１１１３２号公報 特開２００２−２７０７９０号公報 特開２００５−１０８９７３号公報 特開２００６−５４０４６号公報 特開２００７−３１１５１４号公報

高速でデータを読出すためには、ＭＲＡＭセルの選択トランジスタをできるだけ早く導通状態に設定する必要がある。ワード線には、多くのＭＲＡＭセルの選択トランジスタのゲートが接続され、その負荷容量（寄生容量）が大きい。通常、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）においては、いわゆるワード線杭打構造を用い、選択トランジスタのゲート配線を上層の低抵抗の金属配線と所定間隔で電気的に接続する。しかしながら、通常のＤＲＡＭの場合、このワード線杭打領域は、メモリセルが設けられていない、たとえばメモリブロック間の領域などに設けられ、いわゆるワード線シャント領域が別途必要とされる。このため、ＤＲＡＭのワード線杭打ち構造をそのまま、ＭＲＡＭに適用すると、メモリセルアレイのレイアウト面積を低減するのが困難となる。

上述の特許文献１から特許文献６においては、高密度でＭＲＡＭセルを配置する構成は示されているものの、ワード線杭打構造については、何ら示されていない。

また、ＭＲＡＭセルのデータ読出時においては、ビット線とソース線の間にＭＲＡＭセルを介して電流を流す。通常、ソース線は、拡散層（不純物層）とメタル配線とで構成される。ビット線またはソース線を流れる電流を検知することにより、データの読出が行なわれる。したがって、正確にかつ高速にデータの読出を行なうためには、ソース線の抵抗をできるだけ小さくする必要がある（ソース線が接地される場合、ソース線の電流による接地電位の浮上がりを防止する、または、低抵抗で大きな電流を流すため）。

しかしながら、前述の特許文献１から６に示される構成においては、隣接ＭＲＡＭセルにおいてソース線（拡散層および金属配線）が共有される構成は示されているものの、このソース線の抵抗をさらに低減する構成については何ら示されていない。単純に、低抵抗化のために、金属ソース配線の幅を広くする場合、ＭＲＡＭセルの面積も増大し、ＭＲＡＭセルのレイアウト面積を低減することができなくなるという問題が生じる。

上述の特許文献１から６においては、ソース線配線の数を低減と、その隣接ＭＲＡＭセルにより共有することにより実現する構成が示されているだけであり、ＭＲＡＭセルレイアウト面積を増大させることなく、そのソース線抵抗をさらに低減する構成については何ら示していない。

また、データ読出時においては、ＭＲＡＭセルを介して流れる電流を、そのデータ記憶値が固定されたダミーセルを流れる電流と比較することにより、選択ＭＲＡＭセルの記憶データの読出が行なわれる。この場合、正確にデータの読出を行なうためには、ＭＲＡＭセルの記憶データに対する参照電流を正確に生成する必要がある。

一般に、ＭＲＡＭにおいては、参照電流を生成するダミーセル（リファレンスセル）として、高抵抗状態のリファレンスセルと低抵抗状態のリファレンスセルを用い、これら２つのリファレンスセルを流れる電流の平均電流を生成して参照電流として利用する。この場合、リファレンスセルの抵抗値が、高抵抗側または低抵抗側にずれた場合、この参照電流の大きさも応じて変化し、正確に、参照電流を生成することができず、正確にかつ早いタイミングでＭＲＡＭセルを流れる電流とリファレンスセルを流れる電流の差に基づいてデータの読出を行なうということができなくなる。

上述の特許文献１から６においては、このようなリファレンスセルの抵抗値の変動の影響については何ら開示していない。

また、ＭＲＡＭセルが配置されるアレイ２、とＭＲＡＭセルのパターニングを正確に行なうために、アレイ周辺に形状ダミーセルが配置される。特許文献２に示される構成においても、このＭＲＡＭセルアレイ外周部に、ダミーパターン（ＴＭＲ素子と同一パターン）を配置する構成が示される。しかしながら、この特許文献２においては、ダミーパターンを、ＭＲＡＭセルのフォトリソグラフィ工程におけるパターンずれを防止するために用いる構成が示されているだけである。このダミーパターンを配置する領域の面積を低減して、メモリセルアレイの面積を低減する構成については何ら示されていない。

それゆえ、この発明の目的は、ＭＲＡＭセルが配置されるアレイの面積を増大させることなく、高速アクセスを実現することのできる磁気メモリ装置を提供することである。

この発明に係る磁気メモリ装置は、一実施の形態において、ＭＲＡＭセルの選択トランジスタは、対応のワード線に関して対向して配置される第１および第２の不純物領域を有する。行方向に整列するＭＲＡＭセルの第１の不純物領域の間の距離は、行方向において反対方向に隣接する第１および第２の隣接ＭＲＡＭセルに対して互いに異ならされる。すなわち、第１の隣接ＭＲＡＭセルの第１の不純物領域に対する第１の距離Ｌ１が、第２の隣接ＭＲＡＭセルの第１の不純物領域に対する第２の距離Ｌ２よりも長くされる。

この発明に係る磁気メモリ装置は、別の実施の形態において、ＭＲＡＭセルのパターニングを正確に行なうための形状ダミーセルが配置される形状ダミー領域がメモリアレイ外周に設けられる。この形状ダミー領域は、ＭＲＡＭセルと可変磁気抵抗素子および選択トランジスタを有するＭＲＡＭセルと同一構造の第１の形状ダミーセルが配置される第１の形状ダミー領域と、この第１の形状ダミー領域外部に配置され、可変磁気抵抗素子を有する第２の形状ダミーセルが配置される第２の形状ダミー領域と、同様可変磁気抵抗素子と同一構造ダミー素子を有する第３の形状ダミーセルが配置される第３の形状ダミー領域を有する。第２の形状ダミー領域においては、そのダミー素子下部に、メモリアレイの基板領域に対するバイアスを印加する素子が配置される。第３の形状ダミー領域においては、第３の形状ダミーセルの下部に、このメモリアレイのＭＲＡＭセルへのアクセスを制御する周辺回路のトランジスタが配置される。

本発明に係る磁気メモリ装置は、さらに別の実施の形態においては、選択ＭＲＡＭセルのデータ読出時の参照電流を生成するダミーセル（リファレンスセル）が、ＭＲＡＭセルアレイの中央部にＭＲＡＭセルと整列して配置される。

第１の不純物領域の行方向に沿った間隔を、異ならせることにより、ワード線の杭打領域を、効率的に配置することができ、またこの杭打領域のコンタクトと第１の不純物領域に対するコンタクトの距離を十分に確保することができる。それにより、十分余裕を持って、ワード線杭打領域を配置してワード線杭打構造を実現できる。またメモリセルのレイアウト面積は増大しないため、メモリセルアレイの専有面積を増大させることなく、十分にワード線を低抵抗化することができる。また、ソース配線を、十分な幅をもって、列方向に配置することができ、メッシュ構造のソース線を実現でき、ソース線の抵抗を低減することができる。

また、メモリセルアレイ外周にダミー領域を設け、この第１から第３の形状ダミー領域にそれぞれ異なる構成のダミーセルを配置することにより、ＭＲＡＭセルのパターニングを正確に行ない、可変磁気抵抗素子のばらつきを低減できるとともに、第２および第３のダミー領域により、効率的に周辺回路素子を配置することができ、このメモリ装置のレイアウト面積増大を抑制することができる。

また、リファレンスセルをメモリセルアレイ中央部に配置することにより、このリファレンスセルの可変磁気抵抗素子の抵抗値のばらつきを低減でき、正確に参照電流を生成することができ、正確かつ高速のデータ読出を実現することができる。

［実施の形態１］
図１は、この発明の実施の形態１に従う不揮発性半導体記憶装置（ＭＲＡＭ）の全体の構成を概略的に示す図である。図１において、不揮発性半導体記憶装置（以下、ＭＲＡＭと称す）１は、半導体チップ（基板）上に形成され、複数のメモリサブアレイ２ａ−２ｈを含む。メモリサブアレイ２ａ−２ｄがＹ方向に整列して配置され、また、メモリサブアレイ２ｅ−２ｈがＹ方向に沿って整列して配置される。これらのメモリサブアレイ２ａ−２ｈ各々においては、ＭＲＡＭセルが行列状に配列される。

メモリサブアレイ２ａ−２ｈ各々のＹ方向に沿った両側に列選択駆動回路３ａａ，３ａｂ−３ｈａ，３ｈｂが設けられる。これらの列選択駆動回路３ａａ，３ａｂ−３ｈａ，３ｈｂは、各々、アドレス信号に従って列を選択する列選択信号を生成する列デコーダと、データ書込時、ビット線に書込データに応じた方向に書込電流を流すビット線ドライブ回路とを含む。

Ｙ方向に沿って隣接する２つのメモリサブアレイに共通にセンスアンプ回路４ａ−４ｂが設けられる。すなわち、メモリサブアレイ２ａおよび２ｂに対し共通にセンスアンプ回路４ａが設けられ、メモリサブアレイ２ｃおよび２ｄに対し共通にセンスアンプ回路４ｂが設けられる。メモリサブアレイ２ｅおよび２ｆに対し共通にセンスアンプ回路４ｃが設けられ、メモリサブアレイ２ｇおよび２ｈに共通にセンスアンプ回路４ｄが設けられる。

このＭＲＡＭ１においては、いわゆるオープンビット線方式が利用され、１つのメモリサブアレイにおいてＭＲＡＭセルが選択され、対をなすメモリサブアレイ（センスアンプ回路を共有するサブアレイ）においてリファレンスセルが選択される。対応のセンスアンプ回路において、選択ＭＲＡＭセルを流れる電流とリファレンスセルを流れる参照電流を比較し、その比較結果に従ってデータの読出を行なう。

メモリサブアレイ２ａ−２ｈに共通に、これらのメモリサブアレイ２ａ−２ｄとメモリサブアレイ２ｅ−２ｈの間の中央領域に、行選択駆動回路５が設けられる。行選択駆動回路５は、ワード線およびデジット線を選択するデコーダ、データ読出時、選択ワード線を駆動するワード線ドライバ、およびデータ書込時、選択デジット線を駆動するデジット線ドライバを含み、選択メモリサブアレイにおいてデータ書込時、選択行のデジット線を選択状態へ駆動し、また、データ読出時、選択行のワード線を選択状態へ駆動する。

Ｙ方向に整列するメモリサブアレイ２ａ−２ｄに対して共通に入出力回路６ａが設けられ、また、メモリサブアレイ２ａ−２ｈに対して共通に入出力回路６ｂが設けられる。これらの入出力回路６ａおよび６ｂは、データの書込回路および読出回路を含み、内部書込データの生成および外部への読出データの生成を実行する。

これらの入出力回路６ａおよび６ｂの間に制御回路７が設けられる。制御回路７は、外部から与えられる動作モード指示（コマンド）に従って、指定された動作を実行するために必要な内部動作制御を行なう。アドレス信号を入力するアドレス入力回路は、制御回路７にも受けられてもよく、入出力回路６ａおよび６ｂにおいて設けられてもよい。このアドレス信号に従ってメモリサブアレイの指定およびサブアレイ内のメモリセルの指定が行われる。

図２は、図１に示すメモリサブアレイとセンスアンプ回路の構成の一例を概略的に示す図である。図１に示すメモリサブアレイ２ａ−２ｈとセンスアンプ回路４ａ−４ｄの構成は、同一であるため、図２においては、メモリサブアレイ２ａおよび２ｂとセンスアンプ回路４ａの構成を代表的に示す。図２においては、図面を簡略化するために、メモリサブアレイ２ａおよび２ｂに対して設けられる列選択駆動回路３ａａおよび３ａｂ、３ｂａおよび３ｂｂは示していない。

図２において、メモリサブアレイ２ａにおいて、メモリセル（ＭＲＡＭセル）ＭＣが行列状に配列され、また、メモリサブアレイ２ｂにおいてもメモリセル（ＭＲＡＭセル）ＭＣが行列状に配列される。メモリセルＭＣは、可変磁気抵抗素子ＶＲと選択トランジスタ（アクセストランジスタ）ＡＴＲの直列体を含む。可変磁気抵抗素子ＶＲは、ＴＭＲ素子であってもよく、またはＭＴＪ素子であってもよい。

メモリサブアレイ２ａにおいて、メモリセルＭＣの各行に対応してデジット線ＤＬ０＿Ｗ−ＤＬｎ＿Ｗとワード線ＷＬ０＿Ｗ−ＷＬｎ＿Ｗが設けられ、メモリセル列に対応してビット線ＢＬ０＿Ｗ−ＢＬｎ＿Ｗが設けられる。デジット線ＤＬ０＿Ｗ−ＤＬｎ＿Ｗは、それぞれ対応の行のメモリセルの可変磁気抵抗素子ＶＲに磁気的に結合される。ワード線ＷＬ０＿Ｗ−ＷＬｎ＿Ｗは、対応の行のメモリセルのアクセストランジスタのゲートに接続される。

ワード線ＷＬ０＿Ｗ−ＷＬｎ＿Ｗは、各々、ポリシリコンで構成されるゲートワード線１０ａと、その上層に平行して配置される金属配線で形成されるメタルワード線１０ｂとで構成される。ゲートワード線１０ａおよびメタルワード線１０ｂは、メモリセルＭＣの４ビット毎に、ワード線シャント線１１により電気的に接続される。図２においては、各メモリセルに対してワード線シャント線１１が配置されるように示す。ワード線ＷＬ０＿Ｗ−ＷＬｎ＿Ｗを、比較的抵抗の高いゲートワード線１０ａと低抵抗のメタルワード線１０ｂの階層構造とすることにより、アクセストランジスタのゲートの抵抗を低減し、高速アクセスを実現する。このワード線シャント線１１をメモリセル形成領域内に配置することにより、別にワード線シャント形成領域を設ける必要性をなくし、アレイ面積が増大するのを抑制する。

Ｙ方向において隣接する２つのメモリセルのアクセストランジスタＡＴＲのソース領域は、共通にソース拡散配線１２ａに結合される。このソース拡散配線１２ａは、不純物領域で構成され、Ｙ方向に連続的に延在する金属配線で構成されるメタルソース線１２ｂとソースコンタクト１３により電気的に接続される。ソース線ＳＬ０＿Ｗ−ＳＬｎ＿Ｗは、不純物領域とメタル配線との階層構造を有し、ソース線抵抗を低減する。また、隣接列のメモリセルのアクセストランジスタのソース領域に対し共通にソース拡散配線（不純物領域）１２ａが設けられるため、このアクセストランジスタのソース配線のレイアウト面積を低減することができる。また、このソース線ＳＬ０＿Ｗ−ＳＬｎ＿Ｗは、行方向および列方向に配列されて、所定の間隔で電気的にメタルソース線１２ｂおよびソース拡散配線１２ａが電気的に接続され、これらがさらに接地ノードに結合されるため、メッシュ状のソース配線構造を実現でき、ソース線の低抵抗化およびソース線の電位の変動を確実に抑制することができる。

メモリサブアレイ２ｂにおいてもメモリサブアレイ２ａと同様、メモリセルＭＣの各行に対応してデジット線ＤＬ０＿Ｅ−ＤＬｎ＿Ｅおよびワード線ＷＬ０＿Ｇ−ＷＬｎ＿Ｇが設けられ、また、メモリセル列に対応してビット線ＢＬ０＿Ｅ−ＢＬｎ＿Ｅが設けられる。同様、ソース線ＳＬ０＿Ｅ−ＳＬｎ＿Ｅが設けられる。

このメモリサブアレイ２ａおよび２ｂはＹ方向に沿った中央領域に、ダミーセル領域１５Ｗおよび１５Ｅがそれぞれ設けられる。このダミーセル領域１５Ｗおよび１５Ｅには、それぞれメモリセル列に整列して、リファレンスセルが配置される。リファレンスセルは、メモリセルＭＣと同一構造を有し、固定データを記憶し、データ読出時、選択メモリセルを流れるセル電流に対する参照電流を生成する。このリファレンスセルの配置については、センスアンプとの接続態様とともに後に詳細に説明する。

センスアンプ回路４ａにおいては、センスアンプＳＡ０−ＳＡｋが設けられる。このセンスアンプＳＡ０−ＳＡｋは、各々が、所定数のビット線毎に設けられ、複数ビットの並列読出を実現する。

ダミーセル領域１５Ｗおよび１５Ｅを、メモリサブアレイ２ａおよび２ｂのＹ方向における中央領域に配置することにより、ダミーセルを周辺領域に配置する場合に比べて、このリファレンスセルに含まれる可変磁気抵抗素子の抵抗値のばらつきを抑制することができ、安定に参照電流を生成することができる（このリファレンスセルの抵抗値のばらつきについても後に詳細に説明する）。

図３は、図２に示すセンスアンプ回路４ａおよびメモリサブアレイ２ａおよび２ｂの構成をより具体的に示す図である。図３においては、センスアンプ回路４ａ含まれるセンスアンプＳＡ０およびＳＡ１に関連する部分の構成を代表的に示す。

メモリサブアレイ２ａにおいては、メモリセル列に対応してビット線ＢＬａ＿Ｗ、…、ＢＬｂ＿Ｗがそれぞれ配置される。ビット線ＢＬａ＿Ｗに対しては、メモリセルＭＣａおよびリファレンスセルＤＭＣａが接続され、ビット線ＢＬｂ＿Ｗには、メモリセルＭＣｂおよびリファレンスセルＤＭＣｂが接続される。リファレンスセルＤＭＣａは高抵抗状態であり、抵抗値Ｒｍａｘを有する。リファレンスセルＤＭＣｂは、低抵抗状態であり、抵抗値Ｒｍｉｎを有する。

メモリセルＭＣａおよびＭＣｂは、それぞれその抵抗値が、記憶データに応じて設定される。メモリセルＭＣａおよびＭＣｂに対してワード線ＷＬａＷが配置され、リファレンスセルＤＭＣａおよびＤＭＣｂに対しダミーワード線ＤＷＬａＷが配置される。これらのワード線ＷＬａＷおよびダミーワード線ＤＷＬａＷは、それぞれワード線（ＷＬ）ドライバＷＬＤＷおよびダミーワード線ドライバ（ＤＷＬドライバ）ＤＷＬＤＷによりそれぞれ駆動される。

ビット線ＢＬａ＿ＢＷに両端に、ビット線（ＢＬ）ドライバＢＤＶＷａｌおよびＢＤＶＷａｒが設けられ、ビット線ＢＬｂ＿Ｗの両側に、ビット線（ＢＬ）ドライバＢＤＶＷｂｌおよびＢＤＶＷｂｒが設けられる。これらのビット線ドライバＢＤＶＷａｌ、ＢＤＶＷａｒ、ＢＤＶＷｂｌおよびＢＤＶＷｂｒは、それぞれ、書込データに応じて、対応のビット線に書込電流を流す。このビット線書込電流の方向が、書込データの論理値に応じて設定される。

ビット線ＢＬａ＿ＷおよびＢＬｂ＿Ｗは、読出ゲートＲＧＷａおよびＲＧＷｂを介して内部読出データ線ＲＤＢＷ０およびＲＤＢＷ１にそれぞれ接続される。これらの読出ゲートＲＧＷａおよびＲＧＷｂは、読出列選択信号ＲＣＳＬｉに従って選択的に導通する。複数ビット並列読出であるため、読出列選択信号ＲＣＳＬｉは複数のビット線に対して設けられる読出ゲートに共通に与えられる。内部読出データ線ＲＤＢＷ０およびＲＤＢＷ１には、それぞれ、複数の読出ゲートが設けられており、対応の複数組の読出ゲートのうちの１つが、読出列選択信号ＲＣＳＬ（ＲＣＳＬｉ：ｉは、１つのビット線の組に含まれるビット線の数に応じて設定される）により１つのビット線が選択される。

内部読出データ線ＲＤＢＷ０およびＲＤＢＷ１とセンスアンプＳＡ０およびＳＡ１の間にスイッチ回路ＳＷＷ０およびＳＷＷ１が設けられる。これらのスイッチ回路ＳＷＷ０およびＳＷＷ１は、読出ブロック選択信号ＲＢＳＷに従って、内部読出データ線ＲＤＢＷ０およびＲＤＢＷ１を、それぞれ対応のセンスアンプＳＡ０およびＳＡ１の正入力（＋）および負入力（−）のいずれかに接続する。

メモリサブアレイ２ｂにおいても、同様、メモリセルＭＣａおよびＭＣｂと、リファレンスセルＤＭＣａおよびＤＭＣｂが設けられる。メモリセルＭＣａおよびリファレンスセルＤＭＣａが、ビット線ＢＬａ＿Ｅに接続され、メモリセルＭＣｂおよびリファレンスセルＤＭＣｂが、ビット線ＢＬｂ＿Ｅに接続される。メモリセルＭＣａおよびＭＣｂは、ワード線ＷＬａＥに接続され、リファレンスセルＤＭＣａおよびＤＭＣｂは、ダミーワード線ＤＷＬａＥに接続される。これらのワード線ＷＬａＥおよびダミーワード線ＤＷＬａＥは、それぞれワード線（ＷＬ）ドライバＷＬＤＥおよびダミーワード線ドライバ（ＤＷＬドライバ）ＤＷＬＤＥにより選択状態へ駆動される。

ビット線ＢＬａ＿ＥおよびＢＬｂ＿Ｅそれぞれの両側に、ビット線ドライバＢＤＶＥａｌおよびＢＤＶＥｂｌおよびビット線ドライバＢＤＶＥａｒおよびＢＤＶＥｂｒが設けられる。

ビット線ＢＬａ＿ＥおよびＢＬｂ＿Ｅは、内部読出データ線ＲＤＢＥ０およびＲＤＢＥ１にそれぞれ読出ゲートＲＧＥａおよびＲＧＥｂを介して接続される。この読出ゲートＲＧＥａおよびＲＧＥｂも、読出列選択信号ＲＣＳＬｉに従って選択的に導通する。

読出データ線ＲＤＢＥ０およびＲＤＢＥ１に対してスイッチ回路ＳＷＥ０およびＳＷＥ１が設けられる。スイッチ回路ＳＷＥ０は、読出ブロック選択信号ＲＢＳＥに従って、この内部読出データ線ＲＤＢＥ０を、センスアンプＳＡ０の正入力および負入力のいずれかに接続する。スイッチ回路ＳＷＥ１は、読出ブロック選択信号ＲＢＳＥに従って内部読出データ線ＲＤＢＥ１を、センスアンプＳＡ１の正入力および負入力のいずれか一方に接続する。

これらのメモリサブアレイ２ａおよび２ｂにおいて、中央のダミーセル領域１５Ｗおよび１５Ｅにおいて、これらのリファレンスセルが配置され、このリファレンスセルの抵抗値を正確に設定する。

データ読出時においては、メモリサブアレイ２ａおよび２ｂの一方においてメモリセルＭＣが選択される。今、メモリサブアレイ２ａにおいて、メモリセルＭＣａおよびＭＣｂが選択される場合を想定する。この場合、メモリサブアレイ２ｂにおいては、ダミーワード線ＷＬａＥが選択状態へ駆動され、リファレンスセルＤＭＣａおよびＤＭＣｂが選択される。読出ゲートＲＧＷａおよびＲＧＷｂ、ＲＧＥａおよびＲＧＥｂが読出ブロック選択信号ＲＢＳＷおよびＲＢＳＥに従って導通し、ビット線ＢＬａ＿ＷおよびＢＬｂ＿Ｗがスイッチ回路ＳＷＷ０およびＳＷＷ１に接続され、また、ビット線ＢＬａ＿ＥおよびＢＬｂ＿Ｅが、それぞれスイッチ回路ＳＷＥ０およびＳＷＥ１に接続される。

メモリサブアレイ２ａのメモリセルＭＣａおよびＭＣｂが選択されるため、読出ブロック選択信号ＲＢＳＷに従って内部読出データ線ＲＤＢＷ０およびＲＤＢＷ１が、それぞれ、スイッチ回路ＳＷＷ０およびＳＷＷ１を介してセンスアンプＳＡ０およびＳＡ１の正入力に接続される。一方、スイッチ回路ＳＷＥ０およびＳＷＥ１は、読出ブロック選択信号ＲＢＳＥに従って、内部読出データ線ＲＤＢＥ０およびＲＤＢＥ１を、それぞれセンスアンプＳＡ０およびＳＡ１の負入力に接続する。これらのセンスアンプＳＡ０およびＳＡ１の負入力は、共通に接続されている。したがって、このリファレンスセルＤＭＣａおよびＤＭＣｂには、内部読出データ線ＲＤＢＥ０およびＲＤＢＥ１を介して、センスアンプＳＡ０およびＳＡ１から読出電流が供給され、これらのリファレンスセルＤＭＣａおよびＤＭＣｂには、それぞれ、リファレンスセル電流Ｉ（Ｒｍａｘ）およびＩ（Ｒｍｉｎ）が流れる。

リファレンスセルＤＭＣａおよびＤＭＣｂは、センスアンプＳＡ０およびＳＡ１両者から電流が供給されるため、センスアンプＳＡ０およびＳＡ１の各々の負入力から供給される電流は、リファレンスセル電流Ｉ（Ｒｍａｘ）およびＩ（Ｒｍｉｎ）の平均値、すなわち（Ｉ（Ｒｍａｘ）＋Ｉ（Ｒｍｉｎ））／２である。一方、ビット線ＢＬａ＿Ｗには、メモリセルＭＣａのセル電流が流れ、同様、内部読出データ線ＲＤＢＷ１およびビット線ＢＬｂ＿Ｗには、メモリセルＭＣｂの記憶データに応じたセル電流が流れる。これらのメモリセルＭＣａおよびＭＣｂは、その記憶データに応じて高抵抗状態または低抵抗状態である。センスアンプＳＡ０およびＳＡ１の負入力に流れる高抵抗状態のセル電流Ｉ（Ｒｍａｘ）および低抵抗状態のセル電流Ｉ（Ｒｍｉｎ）の平均電流を参照することにより、メモリセルＭＣａおよびＭＣｂの記憶データを読出し、内部読出データＤＱ＜０＞およびＤＱ＜１＞を生成する。すなわち、平均電流とセル電流とを差動増幅して内部読出データを生成する。

この場合、正確なデータの読出および充分な読出マージンの確保のためには、リファレンスセルＤＭＣａおよびＤＭＣｂの抵抗値を、正確に高抵抗状態および低抵抗状態に対応する抵抗値にそれぞれ設定することが要求される。メモリサブアレイ２ａおよび２ｂの中央部にこれらのリファレンスセルＤＭＣａおよびＤＭＣｂを配置することにより、アレイ周辺部に配置した場合のパターニング時のずれの影響を抑制でき、正確な参照電流を生成してデータの読出を行なうことができる。

また、メモリサブアレイ２ａおよび２ｂに対しては、メモリセルＭＣａおよびＭＣｂに対し共通にソース線ＳＬが設けられており、ソース線ＳＬはいわゆるメッシュ状に配設される構成となり、メモリセル電流およびリファレンスセル電流が流れる場合のソース線ＳＬの電位の浮き上がりを抑制することができ、正確な電流検出を行なうことができる。

図４は、メモリサブアレイのメモリセルの平面レイアウトを概略的に示す図である。このメモリサブアレイにおいて、メモリセルおよびリファレンスセルは同一のレイアウトを有するため、図４においては、単に、４行４列に配置されるメモリセルの平面レイアウトを概略的に示す。メモリサブアレイは、図４に示す４行４列に配置されるメモリセルがＸおよびＹ方向に繰返し配置されて構成される。

メモリセルおよびリファレンスセル各々には、メモリセル形成領域２０がそれぞれ割当てられる。このメモリセル形成領域２０は、Ｘ方向に沿ってピッチＰＴｘを有し、Ｙ方向に沿ってピッチＰＴｙを有し、メモリセル形成領域２０内に１ビットのメモリセルが形成される。図４においては、このメモリセル形成領域２０のピッチＰＴｘおよびＰＴｙはほぼ等しいように示す。

Ｘ方向に連続的に延在して活性領域（不純物領域）３０ａおよび３０ｂがそれぞれ形成される。活性領域３０ａおよび３０ｂは、ソース拡散配線（不純物領域）を構成し、２列のメモリセルに共通に設けられる。各メモリセル形成領域において、ソース不純物領域３０ａおよび３０ｂ各々とＹ方向に関して対向してドレイン不純物領域３１ａ、３１ｂ、３１ｃおよび３１ｄがメモリセル形成領域２０のＸ方向に関して中央位置からずれて配置される。ドレイン不純物領域３１ａおよび３１ｂは、Ｘ方向において各メモリセル形成領域の領域境界に関して鏡映対称に配置される。同様、ドレイン不純物領域３１ｃおよび３１ｄもＸ方向に関して、メモリセル形成領域の境界領域に関して鏡映対称に配置される。同様、Ｙ方向においても、このメモリセル形成領域の境界領域に関してドレイン不純物領域３１ａおよび３１ｃが鏡映対称に配置され、また同様、不純物領域３１ｂおよび３１ｄも鏡映対称に配置される。

ソース不純物領域３０ａとドレイン不純物領域３１ａおよび３１ｂの間の領域に、Ｘ方向に連続的に延在して、たとえばポリシリコンで構成されるゲートワード線３２ａが配置され、ソース不純物領域３０ａとドレイン不純物領域３１ｃ、３１ｄの間に、ゲートワード線３２ｂが配置される。同様に、ソース不純物領域３０ｂについても、その両側にＸ方向に連続的に延在するゲートワード線３２ｃおよび３２ｄが配置される。

ゲートワード線３２ａ、３２ｂ、３２ｃおよび３２ｄは、それぞれ、Ｘ方向において所定の間隔で、Ｙ方向にメモリセル形成領域２０の境界にまで延在する突出部３３ａ、３３ｂ、３３ｃ、および３３ｄを有する。突出部３３ａ、３３ｂ、３３ｃおよび３３ｄは、Ｘ方向において４ビットのメモリセル毎に配置され、Ｙ方向に隣接するゲートワード線（例えばゲートワード線３２ａおよび３２ｂ）においては、２ビットのメモリセル分ずれて配置される。

同じソース不純物領域３０ａに対して設けられるゲートワード線３２ａおよび３２ｂの突出部３３ａ、３３ｂは互いに逆方向に配置され、また、ソース不純物領域３０ｂのゲートワード線３２ｃおよび３２ｄに対して設けられる突出部３３ｃおよび３３ｄも、反対方向に配置される。ゲートワード線の１本おきのゲートワード線３２ａおよび３２ｃの突出部３３ａおよび３３ｂは、同じ位置に設けられ、また、突出部３３ｂおよび３３ｄは、Ｘ方向における同じ位置に設けられる。Ｘ方向において、異なる位置に突出部３３ｂおよび３３ｄを置くことにより、十分に余裕を持って、このワード線突出部を配置することができる。

ソース不純物領域３０ａおよび３０ｂには、ソースコンタクト３６ａおよび３６ｂがそれぞれ設けられる。ソースコンタクト３６ａおよび３６ｂは、それぞれＸ方向において２ビットのメモリセル毎に配置される。ドレイン不純物領域３１ａ−３１ｄに対しても、ドレインコンタクト３５ａ、３５ｂ、３５ｃおよび３５ｄがそれぞれ設けられる。ドレインコンタクト３５ａ−３５ｄは、メモリセル形成領域の境界領域についてＸ方向およびＹ方向について鏡映対称に配置される。これらの突出部３３ａ−３３ｄに対しては、それぞれ、シャント用コンタクト３４が設けられる。このシャント用コンタクト３４を介して後に説明する上層のメタル配線と電気的に接続される。このシャント用コンタクト３４が、図２に示すシャント線１１の一部を構成する。

ドレイン不純物領域に対するコンタクト３５ａ−３５ｄは、この上層に形成される可変抵抗素子に電気的に結合される。

ドレイン不純物領域３１ａ−３１ｄは、対応のメモリセル形成領域２０のＸ方向についての中心領域からずれた位置に配置される。すなわち、Ｘ方向に沿ったドレイン不純物領域端部からメモリセル形成領域２０の境界領域までの距離は、それぞれＬ１およびＬ２であり、Ｌ１＞Ｌ２の関係を満たす。ドレインコンタクト３５ａ−３５ｄは、メモリセル形成領域２０の境界領域に関して鏡映対称に配置されている。したがって、Ｘ方向に沿って隣接するメモリセルのドレイン不純物領域間の距離は、交互に２・Ｌ１、２・Ｌ２となる。このドレイン不純物領域間の距離の関係が、Ｘ方向に沿って繰返される。ドレイン不純物領域間の距離が２・Ｌ１の領域にゲートワード線の突出部３３ａ−３３ｂを配置することにより、突出部３３ａ−３３ｄを十分余裕を持って配置することができる。

また、これらの突出部３３ａ−３３ｄを、メモリセル形成領域２０のＹ方向についての境界領域にまで延在させることにより、ドレインコンタクト３５ａ−３５ｄ各々とシャント用コンタクト３４の距離を十分に大きく取ることができる。したがって、突出部のパターニング時の位置ずれまたはパターンずれ（パターニング不良）が生じても、ドレイン不純物領域と突出部との重なり、突出部とドレインコンタクトの接触などの不良発生を回避することができる。また、シャント用コンタクト３４およびドレインコンタクト３５ａ−３５ｄを、メモリセル微細化時においても、十分に余裕を持って配置することができる。

また、メモリセル形成領域においてワード線シャント領域を設けることができ、メモリアレイの面積増大を抑制することができる。

また、ドレインコンタクト３５ａ−３５ｄは、Ｘ方向に沿ってメモリセル形成領域境界に関して鏡映対称に配置されている。従って、ドレインコンタクト３５ｂおよび３５ａのＸ方向における距離は、ソースコンタクト３６ａおよび３６ｂ形成領域に対応する領域において十分広くすることができる。すなわち、ドレインコンタクト３５ｂは、メモリセル形成領域中心部からずれて配置されており、そのドレインコンタクト３５ｂとメモリセル形成領域２０の境界までの距離Ｌ４は、そのワード線突出部が形成されているメモリセル形成領域の境界までの距離Ｌ３より十分大きくすることができる。したがって、ドレインコンタクト間距離が２・Ｌ４の領域にメタル配線で構成されるメタルソース線を配置することができ、ソース線コンタクト３６ａおよび３６ｂに電気的に接続される上層のメタルソース線の幅を十分に広くすることができ、ソース線抵抗を十分に低減することができる。

図５は、図４に示す線Ｖ−Ｖに沿った断面構造を概略的に示す図である。図５においては、２つのメモリセル形成領域（破線で示す）における断面構造を示す。図５において、メモリセルは、半導体基板領域１上に形成され、隣接メモリセルは、例えばシャロートレンチアイソレーション膜で構成される素子分離領域ＳＴＩにより互いに分離される。なお、メモリセルは、半導体基板領域１上に形成され、隣接メモリセルが素子分離領域ＳＴＩにより分離されるため、以下の説明においては、これらの半導体基板領域および素子分離領域の参照符号を示し、その説明は適宜省略する。

中央のメモリセルの境界領域に、ソース不純物領域３０ａが配置される。ゲートワード線３２ａおよび３３ａがソース不純物領域３０ａの上層に配置される。ゲートワード線３２ａに対しては、同層の配線を用いて、メモリセル境界領域にまで突出部３３ａが延在して配置され、等価的にゲートワード線がメモリセル境界領域まで延在する。この突出部３３ａの端部（メモリセル形成領域境界）において、シャント用コンタクト３４が設けられる。また、素子分離領域ＳＴＩ上に、ゲートワード線３２ｂと離れて、Ｙ方向において隣接するメモリセルの突出部３３ｃが配置され、この突出部３３ｃ上にシャント用コンタクト３４が配置される。図４に示すように、Ｙ方向に沿ったメモリセル形成領域境界においては、１つのシャント用コンタクト３４が配置されるだけであり、すなわち、２行のメモリセルに対して１つのシャント用コンタクト３４が配置されるだけであり、十分余裕をもってシャント用コンタクト３４を配置することができる。

図６は、図４に示す線ＶＩ−ＶＩに沿った断面構造を概略的に示す図である。図６においても、２つのメモリセル形成領域（破線で示す）の断面構造を示す。図６において、ソース不純物領域３０ａ中央部に、ソース線コンタクト３６ａが配置される。ソース不純物領域３０ａ両側の上層に、ゲートワード線３２ａおよび３２ｂが配置される。この領域においても、ソース不純物領域３０ａの両側に、ゲートワード線３２ａおよび３２ｂが配設されているだけであり、十分余裕を持って、ソース線コンタクト３６ａを配置することができる。なお、図６に示す構造においても、半導体基板領域１上にソース不純物領域３０ａの両側に素子分離領域ＳＴＩが配置され、隣接メモリセルと分離される。

図７は、図４に示す線ＶＩＩ−ＶＩＩに沿った２つのメモリセル形成領域の断面構造を概略的に示す図である。この領域においては、ソース不純物領域３０ａの両側それぞれに対向して、ドレイン不純物領域３１ｂおよび３１ｄが配設される。ドレイン不純物領域３１ｂおよび３１ｄそれぞれに隣接して、素子分離領域ＳＴＩが配置される。ソース不純物領域３０ａおよびドレイン不純物領域３１ｂの間の領域上に、ゲートワード線３２ａがゲート絶縁膜ＧＩを介して形成され、また、ソース不純物領域３０ａとドレイン不純物領域３１ｄの間の領域に、ゲート絶縁膜ＧＩを介してゲートワード線３２ｂが配置される。ドレイン不純物領域３１ｂおよび３１ｄには、それぞれドレインコンタクト３５ｂおよび３５ｄが設けられる。

通常、アクセストランジスタ導通時、ゲートワード線３２ａおよび３２ｂ下部にはチャネルが、形成される。ゲートワード線３２ａおよび３２ｂ下部には、しきい値電圧調整などのために不純物注入が行なわれる。以下の説明においては、「活性領域」という用語は、このソース不純物領域３０ａ、ドレイン不純物領域３１ｂおよび３１ｄと、チャネル形成領域（ゲートワード線下部の領域）を含む、不純物が注入される領域を示すものとして使用する。

これらの図５から図７に示すように、ワード線杭打ち構造を実現するためのシャント用コンタクト３４は、メモリセル形成領域に配置することができ、特別な、ワード線シャント領域を設ける必要がなく、メモリセルのレイアウト面積を増大させることなくワード線杭打ち構造を実現することができ、アレイのレイアウト面積増大を抑制することができる。

図８（Ａ）、図８（Ｂ）および図８（Ｃ）は、それぞれ、図４に示す線ＩＩＸＡ−ＩＩＸＡ、線ＩＩＸＢ−ＩＩＸＢおよび線ＩＩＸＣ−ＩＩＸＣに沿ったメモリセル構造をドレイン領域方向に向かって見たメモリセル構造の断面構造を概略的に示す図である。図８（Ａ）において、ゲートワード線３２ａが配置される。このゲートワード線３２ａ下部に複数のチャネル領域が互いに間をおいて配置される。これらの複数のチャネル領域をはさむように素子分離領域ＳＴＩが配置され、チャネル領域が互いに分離される。これらのチャネル領域各々とゲートワード線３２ａとの間には、ゲート絶縁膜ＧＩが配置される。

素子分離領域ＳＴＩの幅は、交互に距離２・Ｌ１および２・Ｌ２である。すなわち、素子分離領域ＳＴＩ（１）およびＳＴＩ（３）の幅が、２・Ｌ１であり、素子分離領域ＳＴＩ（２）幅が、２・Ｌ２である。

図８（Ａ）に示すゲートワード線３２ａから離れた領域において、図８（Ｂ）に示すように、ドレイン不純物領域３１ａおよび３１ｂそれぞれにドレインコンタクト３５ａおよび３５ｂがそれぞれ設けられる。ドレインコンタクト３５ａ（１）および３５ｂ（２）の間の素子分離領域ＳＴＩ上に突出部３３ａが配置される。

これらのドレインコンタクト３５ａおよび３５ｂの距離は、交互に２・Ｌ３および２・Ｌ４となる。メモリセル形成領域境界に関してドレインコンタクトは、鏡映対称的に配置される。すなわち、ドレインコンタクト３５ａ（１）および３５ｂ（２）間の距離が２・Ｌ３であり、ドレインコンタクト３５ｂ（２）および３５ａ（３）の間の距離が、２・Ｌ４である。ドレインコンタクト３５ａ（３）および３５ｂ（４）間の距離が２・Ｌ３である。ドレイン不純物領域間距離が２・Ｌ１であり、ドレインコンタクト間距離が２・Ｌ３の領域において、突出部３３ａに対してシャント用コンタクト３４が設けられる。

したがって、このシャント用コンタクト３４に接続する突出部３３ａを間に挟むドレイン不純物領域３１ａおよび３１ｂの間の距離は２・Ｌ１と十分広く、十分余裕を持って、このゲートワード線突出部を、ドレイン不純物領域との重なりなどを回避して正確に配置することができる。

図８（Ｃ）において、ドレイン不純物領域３１ｃおよび３１ｄが交互に配置される。この配置においても、ドレイン不純物領域３１ｃおよび３１ｄの間の距離も、２・Ｌ１および２・Ｌ２の距離が交互に設定される。

これらのドレイン不純物領域３１ｃおよび３１ｄに対し、それぞれドレインコンタクト３５ｃおよび３５ｄが設けられる。ゲートワード線３２ｂの突出部３３ｂを介して、シャント用コンタクト３４が設けられる。このシャント用コンタクト３４は、ドレイン不純物領域間距離が２・Ｌ１の間の領域である。図８（Ｂ）および図８（Ｃ）においてほぼ位置合わせして示しているように、ゲートワード線３２ａおよび３２ｂに対するシャント用コンタクト３４は、異なる位置に配置され、これらの突出部およびシャント用コンタクト３４を介してワード線間のクロストークが生じるのを回避することができる。

図９は、図４に示す平面レイアウトの上層の第１メタル配線のレイアウトを概略的に示す図である。図９においては、ゲートワード線３２ａ−３２ｄと、ドレインコンタクト３５ａ−３５ｄおよびシャント用コンタクト３４を併せて示す。

図９において、ドレインコンタクト３５ａ−３５ｄそれぞれに対応して第１メタル配線で形成される第１中間配線４０ａ−４０ｄが配置される。第１中間配線４０ａおよび４０ｂが、Ｘ方向に沿って交互に配置され、第１中間配線４０ｃおよび４０ｄが、Ｘ方向に沿って交互に配置される。Ｙ方向において、第１中間配線４０ａおよび４０ｃが交互に配置され、また、第１中間配線４０ｂおよび４０ｄがＹ方向において交互に配置される。

これらの第１中間配線４０ａ−４０ｄは、Ｙ方向に長い矩形形状を有し、メモリセル形成領域２０の境界から対応のゲートワード線３２ａおよび３２ｂを横切るように配置される。これらの第１中間配線４０ａ−４０ｄは、上層に形成される可変磁気抵抗素子との電気的接続を取るための中間プラグの一部を構成し、アクセストランジスタのドレイン不純物領域３１ａ−３１ｄが、対応のドレインコンタクト３５ａ−３５ｄを介して上層の可変磁気抵抗素子と電気的に接続される。

これらの第１中間配線４０ａ−４０ｄは、配線最密に配置するためにＸ方向およびＹ方向に沿って並進対称で配置され、同じパターンで繰返し配置される。したがって、メモリセル形成領域２０において、これらの第１中間配線４０ａ−４０ｄは各々ほぼ中央領域に配置される。

これらの第１中間配線４０ａ−４０ｄに対して、第１ビア４２ａ−４２ｄが上層配線との接続のために、それぞれ、ドレインコンタクト３５ａ−３５ｄに対応して設けられる。これらの第１ビア４２ａ−４２ｄは、Ｘ方向およびＹ方向に沿ってほぼ整列して配置される。第１ビア４２ａおよび４２ｂが、Ｘ方向において交互に配置され、第１ビア４２ｃおよび４２ｄが、Ｘ方向において交互に配置される。第１ビア４２ａおよび４２ｃが、Ｙ方向において交互に配置され、第１ビア４２ｂおよび４２ｄが、Ｙ方向において交互に配置される。

第１中間配線４０ａ−４０ｂの間に、第１中間配線４４ａおよび４４ｃが、それぞれゲートワード線３２ａおよび３２ｃに対応してＹ方向に沿って整列して配置され、またワード線３２ｂおよび３２ｄに対応して、シャント用コンタクト３４に対応して第１中間配線４４ｂおよび４４ｄがＹ方向に整列して配置される。これらの第１中間配線４４ａ−４４ｄは、ワード線シャント構造実現のための中間配線であり、対応のシャント用コンタクト３４から対応のゲートワード線３２ａ−３２ｄ上にまで延在して配置される。

隣接列においては、シャント用コンタクト３４は、２メモリセルの距離を置いて配置され、同一行においては、シャント用コンタクト３４は、２行毎に配置される。従って、中間配線４４ａ−４４ｄも、シャント用コンタクト３４と同様のピッチを持って配置される。

シャント用の第１中間配線４４ａおよび４４ｃに対し対応のゲートワード線３２ａおよび３２ｃの上層において第１ビア４６ａおよび４６ｃが設けられ、また、第１中間配線４４ｂおよび４４ｄに対してもそれぞれ対応のゲートワード線３２ｃおよび３２ｄ上層において第１ビア４６ｂおよび４６ｄが配置される。このシャント用の中間配線４４ａ−４４ｄも、Ｙ方向に関して並進対称に配置される。

ソースコンタクト３６ａおよび３６ｂに対応して、中央部にＹ方向に連続的に延在する第１金属配線で形成されるメタルソース線４８が配設される。このメタルソース線４８は、ソース線コンタクト３６ａおよび３６ｂを介して下層のソース不純物領域（図９には示さず）に電気的に接続される。

ワード線シャント用の第１ビア４６ａは、ドレイン接続用の第１ビア４２ａおよび４２ｂとジグザグ状に配置され、また他のワード線コンタクト用の第１中間配線４４ｂ−４４ｄに対する第１ビア４６ｂ−４６ｄも、ドレイン接続用の第１ビア４２ａ−４２ｄとジグザグ状に配置される。これにより、第１ビア間の距離を十分に取ることができる。また、メタルソース線４８については、ドレイン不純物領域間の距離が狭くても、ドレインコンタクト３５ａ−３５ｄのＸ方向の隣接対ドレインコンタクト間の距離が十分大きいため、十分な幅を持って配置することができ、低抵抗のメタルソース線４８を配置することができる。また、第１中間配線４４ａ−４４ｄも、Ｘ方向におけるメモリセル形成領域２０の境界に配置され、また、ドレイン接続用の第１中間配線４０ａ−４０ｄは、メモリセル形成領域２０のＸ方向の中央部に配置され、ゲートワード線突出部に対応して十分余裕を持ってワード線シャント用第１中間配線４４ａ−４４ｄを配置することができる。

また、Ｘ方向において、ソースコンタクト３６ａの両側に位置するドレインコンタクト３５ａおよび３５ｂをドレイン不純物領域３１ａおよび３１ｂの中心に対してソースコンタクト３６ａから離れる方向にずらして配置させておくことで、第１中間配線４０ａおよび４０ｂと同相に形成されるメタルソース線４８の線幅を広くして抵抗を低減することができる。

図１０は、図９に示す平面レイアウトの上層の第２メタル配線の平面レイアウトを第２ビアの配置とともに示す図である。図１０において、第１中間配線４０ａ−４０ｄそれぞれに交差するように、Ｘ方向に長い矩形形状に第２メタル配線で構成される第２中間配線５０ａ−５０ｄがそれぞれ対応して配置される。これらの第２中間配線５０ａ−５０ｄにおいて、Ｘ方向に沿って第２中間配線５０ａおよび５０ｂが交互に配置され、またＸ方向に沿って第２中間配線５０ｃおよび５０ｄが交互に配置される。

図９に示すシャント用の第１中間配線４４ａ−４４ｄに設けられた第１ビア４６ａ−４６ｄ上に、Ｘ方向に連続的に延在し、図示しないゲートワード線に対応して第２メタル配線（メタルワード線）５２ａ−５２ｄが配置される。これらの第２メタル配線５２ａ−５２ｄは、それぞれ、第１ビア４６ａ−４６ｄを介して下部の第１中間配線４４ａ−４４ｄに接続される。第１中間配線４４ａ−４４ｄは、それぞれ、図９に示すシャント用コンタクト３４を介して対応のゲートワード線に電気的に接続される。したがって、これらの第２メタル配線５２ａ−５２ｄは、それぞれその下層に配置されるゲートワード線に電気的に接続される。これにより、ワード線がゲートワード線およびメタルワード線で構成されるワード線階層構造が実現され、低抵抗のワード線が実現される。

これらの第２メタル配線５２ａ−５２ｄは、第１中間配線４４ａ−４４ｄの上層のメタル配線である。したがって、このシャント用の第１中間配線４４ａ−４４ｄが、Ｙ方向に沿ってのメモリセル形成領域境界部にまで延在する場合においても、何らこれらのシャント用の第１中間配線４４ａ−４４ｄは、第２メタル配線５２ａ−５２ｄの配置には悪影響は及ぼさない。

図１１は、図１０に示す平面レイアウトの線ＸＩ−ＸＩに沿った２つのメモリセル系セ領域の断面構造を概略的に示す図である。この図１１においては、図５に示す断面構造の下層の配置についても併せて示す。ソース不純物領域３０ａの両側それぞれの上層に、ゲートワード線３２ａおよび３２ｂが配置される。ゲートワード線３２ａは突出部３３ａを介してメモリセル形成領域の境界部にまで延在する。このメモリセル形性領域境界において、シャント用コンタクト３４を介して、突出部３３ａが第１中間配線４４ａに電気的に接続される。

また、隣接メモリセルの突出部３３ｃに対しても第１中間配線４４ｃがシャント用コンタクト３４を介して電気的に接続される。

第１中間配線４４ａは、第２ビア４６ａを介して第２メタル配線５２ａに電気的に接続される。第２メタル配線５２ａ、第１メタル配線で構成される第１中間配線４４ａ、突出部３３ａ、およびゲートワード線３２ａにより、階層ワード線が構成され、比較的抵抗の高いゲートワード線が低抵抗の第２メタル配線５２ａに電気的に接続されて、等価的に抵抗が低減される。ゲートワード線３２ｂに対しても、同様、第２メタル配線５２ｂが配設される。

図１２は、図１０に示す線ＸＩＩ−ＸＩＩに沿った２つのメモリセル形成領域の断面構造を概略的に示す図である。この図１２においては、第１メタル配線で構成されるメタルソース線４８が連続的に延在する。このメタルソース線４８は、ソース線コンタクト３６ａを介して下部のソース不純物領域３０ａに電気的に接続される。メタルソース線４８と交差するように、第２メタル配線５２ａおよび５２ｂが配設される。また、メタルソース線４８下部において、ゲートワード線３２ａおよび３２ｂが、ソース不純物領域３０ａの両側の上層に配置される。

図１３は、図１０に示す線ＸＩＩＩ−ＸＩＩＩに沿った２つのメモリセル形成領域の断面構造を概略的に示す図である。図１３に示す断面構造は、図７に示す断面構造に対してさらに第２メタル配線が配置される構成であり、図１３において図７に示す構成と対応する部分には、同一参照符号を付して、その詳細説明は省略する。

この領域においては、図７に示すように、ドレイン不純物領域３１ｂおよび３１ｄは、それぞれドレインコンタクト３５ｂおよび３５ｄを介して第１中間配線４０ｂおよび４０ｄに電気的に接続され、第１中間配線４０ｂおよび４０ｄは、それぞれ第２ビア４２ｂおよび４２ｄをそれぞれ介して第２中間配線５０ｂおよび５０ｄに電気的に接続される。これらの第２中間配線５０ｂおよび５０ｄに隣接して、第２メタル配線５２ａおよび５２ｂが配設される。

これらの図１０から図１３に示すように、第２メタル配線および第２ビアについても、その配置は、並進対称配置であり、Ｘ方向およびＹ方向に沿って同じパターンで繰返し配置され、高密度で、配線を配置することができる。

図１４（Ａ）および図１４（Ｂ）は、それぞれ、図１０に示す線ＸＩＶＡ−ＸＩＶＡおよび線ＸＩＶＢ−ＸＩＶＢに沿った断面構造を概略的に示す図である。この図１４（Ａ）においては、線ＸＩＶＡ−ＸＩＶＡに沿って図の左側に向かってメモリセル構造を見たときの断面構造を模式的に示し、図１４（Ｂ）においては、線ＸＩＶＢ−ＸＩＶＢに沿って図の右側に沿ってメモリセル構造を見たときの断面構造を示す。

図１４（Ａ）においては、素子分離領域ＳＴＩとチャネル領域が半導体基板領域１表面に交互に配置され、また、チャネル形成領域上にゲート絶縁膜ＧＩが形成され、これらのゲート絶縁膜ＧＩおよび素子分離領域ＳＴＩ上にゲートワード線３２ａが連続的に配置される。図示しないドレイン不純物領域３１ａおよび３１ｂは、それぞれ、図示しないドレインコンタクト３５ａおよび３５ｂにより、第１中間配線４０ａおよび４０ｂに電気的に接続される。上層に、連続的に延在する第２メタル配線５２ａが配設される。第２メタル配線５２ａは、図示しないシャント用コンタクト３４、第１中間配線４４ａおよび第１ビア４６ａを介してゲートワード線３２ａに電気的に接続される。

図１４（Ｂ）において、ドレイン不純物領域３１ａおよび３１ｂが、半導体基板領域１の表面に交互に配置され、素子分離領域ＳＴＩにより互いに分離される。これらのドレイン不純物領域３１ａおよび３１ｂは、それぞれ、ドレインコンタクト３５ａおよび３５ｂにより、上層の第１中間配線４０ａおよび４０ｂに電気的に接続される。この中央部の第１中間配線４０ｂおよび４０ａの間に、第１メタル配線で構成されるメタルソース線４８が配設される。

第１中間配線４０ａおよび４０ｂは、それぞれ、第１ビア４２ａおよび４２ｂを介して第２メタル配線で構成される第２中間配線５０ａおよび５０ｂに接続される。一方、突出部３３ａは、図示しないシャント用コンタクト３４を介して第１メタル配線４４ａに電気的に接続される。

ドレインコンタクト間の距離が２・Ｌ４の間の領域に、メタルソース線４８が配設され、またドレイン不純物領域の間隔が２・Ｌ３領域に、突出部３３ａ、ワード線シャントを行なうための第１中間配線およびシャント用コンタクト３４（図示せず）が配置される。

第２メタル配線５０ａおよび５０ｂには、それぞれ、上層配線との電気的接続のための第２ビアＶａおよびＶｂが配設される。

図１４（Ａ）および（Ｂ）においては、Ｘ方向において各領域は、ほぼ、Ｘ方向に関して位置合わせして示される。第２メタル配線５２ａをゲートワード線３２ａに電気的に接続するシャント領域は、ドレイン不純物領域の間の距離が２・Ｌ１の間の領域であり、また、メタルソース線４８を配設する領域は、ドレインコンタクト間の距離が２・Ｌ４の領域である。従って、十分余裕をもって、ワード線杭打ち領域およびソース線杭打ち領域を、特別の領域を設けることなく、メモリセル形成領域内に配置することができる。

図１５は、図１０に示す平面レイアウトの上層の第３メタル配線の平面レイアウトを概略的に示す図である。図１５においては、この第２メタル配線の配置も併せて示す。

図１５において、第２中間配線５０ａ−５０ｄそれぞれに対応して第３メタル配線で構成される第３中間配線６０ａ−６０ｄが、それぞれ対応の第２中間配線と重なり合うように配置される。これらの第３中間配線６０ａ−６０ｄは、それぞれ第２ビアＶａ−Ｖｄを介してそれぞれ対応の第２中間配線５０ａ−５０ｄに電気的に接続される。

第２メタル配線５２ａ−５２ｄそれぞれに対応して重なり合うように第３メタル配線６２ａ−６２ｄがそれぞれ配置される。この第３メタル配線６２ａ−６２ｄは、下層の第２メタル配線５２ａ−５２ｄとは、非接触である。所定の間隔で、ワード線コンタクト用の第２ビア４６ａ−４６ｄがそれぞれ配置されるが、これらは、第２メタル配線５２ａ−５２ｄと下層の第１中間配線（５０ａ−５０ｄ）との間の電気的接続を取るためのものである。

この第２メタル配線５２ａ−５２ｄに重なり合うように第３メタル配線６２ａ−６２ｄを配置することにより、上層の可変磁気抵抗素子および書込ワード線（デジット線）の配置の段差を均一にする。また、図示しないプロセッサと同一製造工程で、このＭＲＡＭセルを形成する。

図１６は、図１５に示す平面レイアウトの上層の第４メタル配線の平面レイアウトを概略的に示す図である。図１６においては、図１５に示す第３メタル配線６０ａ−６０ｄおよび６２ａ−６２ｄの配置を併せて示す。

図１６において、第４メタル配線で構成される第４中間配線６５ａ−６５ｄが、それぞれ、第３中間配線６０ａ−６０ｄと重なり合うように配置される。これらの第４中間配線６５ａ−６５ｄは、それぞれ、対応の第３中間配線６０ａ−６０ｄに対し第３ビアＶＶａ−ＶＶｄを介して電気的に接続される。

一方、第３メタル配線６２ａ−６２ｄと重なり合うように、第４メタル配線６７ａ−６７ｄが配設される。これらの第４メタル配線６７ａ−６７ｄは、書込ワード線（デジット線）を構成する。

図１７は、図１６に示す線Ａ１７−Ａ１７に沿った２つのメモリセル形成領域の断面構造を概略的に示す図である。この図１７に示す断面構造は、図１１に示す断面構造の上層の第３および第４メタル配線の配置を示し、下層の第２メタル配線以下の層についての構成要素において対応する部分には同一参照番号を付し、その詳細説明は省略する。

図１７において、第２メタル配線５２ａおよび５２ｂ上に、第３メタル配線６２ａおよび６２ｂが配置される。第３メタル配線６２ａおよび６２ｂに整列してかつその上層に、第４メタル配線６７ａおよび６７ｂが配置される。

図１８は、図１６に示す線Ａ１８−Ａ１８に沿った２つのメモリセル形成領域の断面構造を概略的に示す図である。この図１８に示す断面構造は、図１２に示す断面構造に対する上層の第３および第４メタル配線の配置を示す。したがって、この図１８においても、図１２に示す断面構造と対応する部分には同一参照番号を付し、その詳細説明は省略する。

図１８において、第２メタル配線５２ａに整列して、第３メタル配線６２ａおよび第４メタル配線６７ａが順次積層して配置される。同様、第２メタル配線５２ｂ対しても、上層に整列して、第３メタル配線６２ｂおよび第４メタル配線６７ｂが順次配置される。

図１９は、図１６に示す線Ａ１９−Ａ１９に沿った２つのメモリセル形成領域の断面構造を概略的に示す図である。この図１９に示す断面構造は、図１３に示す断面構造の上層の配線の配置を示しており、第２メタル配線層以下の対応する構成要素には同一参照番号を付し、その詳細説明は省略する。

第２中間配線５０ｂ上に第３中間配線６０ｂが整列して配置され、この第３中間配線６０ｂ上に整列して、第４メタル配線で構成される第４中間配線６５ｂが配置される。第３中間配線６０ｂと第２中間配線５０ｂは、第１ビアＶｂにより電気的に接続される。第３中間配線６０ｂと第４中間配線６５ｂは、第２ビアＶＶｂにより電気的に接続される。

第２メタル配線５２ａ上に整列して、第３メタル配線６２ａおよび第４メタル配線６７ａが配置される。この第４メタル配線６７ａは、デジット線を構成する。

同様、第２中間配線５２ｄ上に整列して、第３中間配線６０ｄおよび第４中間配線６５ｄが配置され、また、第２メタル配線５２ｂ上に整列して、第３メタル配線６２ｂおよび第４メタル配線６７ｂが配置される。第２中間配線５２ｂおよび第３中間配線６０ｂは、第１ビアＶｄを介して互いに電気的に接続され、第３中間配線６０ｄと第４中間配線６５ｂは、第２ビアＶＶｄを介して電気的に接続される。

第１メタル配線の第１中間配線から第４メタル配線で構成される第４中間配線まで、ビアを介して電気的に接続することにより、上層に形成される可変磁気抵抗素子に対する電気的コンタクト／プラグのアスペクト比が高くなる場合においても、確実に、電気的コンタクトを形成することができる。

この図１６から図１９に示すように、この可変磁気抵抗素子に対する電気的接続を取るための構成は、その配線レイアウトが並進対称性を有しており、高密度で、配線間ピッチを最小にして配線を配置することができる。

図２０は、図１６に示す平面レイアウト上に配置される可変磁気抵抗素子の平面レイアウトを概略的に示す図である。図２１において、メモリセル形成領域２０各々において、同じ形状のパターンが配置される。すなわち、第４中間配線６５ａ−６５ｄの中央部に、第３ビア６９が配置される。この第３ビア６９上に、ほぼ正方形形状の局所配線７０が配置される。局所配線７０は、この第３ビア６９を介して下層の第４中間配線６５ａ−６５ｄに電気的に接続される。この局所配線７０および第３ビア６９の配置は、この図２０に示す４行４列に配置されるメモリセル形成領域において同じであるため、これらの構成要素に対する参照符号は、この４行４列の外周に配置されるメモリセル形成領域に対してのみ付す。

局所配線７０上の、第４メタル配線６７ａ−６７ｄと対応する位置に可変磁気抵抗素子７２が配置される。この可変磁気抵抗素子７２は、互いに曲率の異なる２つの円弧により囲まれた形状を有する。この可変磁気抵抗素子を弓張り月形状に形成することにより、その周辺領域における磁化反転を抑制し、誤書込が生じるのを抑制する。

可変磁気抵抗素子７２の中央部に、上部電極７４が配置される。この上部電極７４は、その上層に配置されるビット線に対する電気的コンタクトを形成する機能を併せて有する。

図２０に示すように、可変磁気抵抗素子に関連する部分のレイアウトは、すべてＸ方向およびＹ方向において同じパターンで繰返し配置される。これにより、可変磁気抵抗素子のパターンのレイアウトを簡略化し、正確なパターニングを実現し、可変磁気抵抗素子の抵抗値のばらつきを抑制する。

図２１は、図２０に示す平面レイアウトの上層の第５メタル配線のレイアウトを概略的に示す図である。図２１においては、ＭＲＡＭセル構成について、１つのＭＲＡＭセルに対する平面レイアウトに参照番号を付す。１つのメモリセル形成領域２０における局所配線７０、可変磁気抵抗素子７２および上部電極７４の配置は、各メモリセル形成領域２０において同じであり、この同一パターンが各メモリセル形成領域に対してＸ方向およびＹ方向に繰返し配置される。

Ｙ方向に連続的に延在して第５メタル配線８０ａ−８０ｄがそれぞれ互いに間をおいて各メモリセル列に対応して配置される。これらの第５メタル配線８０ａ−８０ｄは、それぞれ、ビット線を構成し、対応のメモリセル（可変磁気抵抗素子）の上部電極７４と電気的に接続される。これにより、可変磁気抵抗素子７２が、対応のビット線（８０ａ−８０ｄ）と電気的に結合される。

図２２は、図２１に示す線Ａ２２−Ａ２２に沿った２つのメモリセル形成領域の断面構造を概略的に示す図である。この図２２に示す断面構造は、図１７に示す断面構造に対応し、Ｘ方向に沿ったメモリセル形成領域の境界領域には、局所配線７０が設けられていない。したがって、この図２２に示す断面構造は、図１７に示す断面構造と同じ構成となり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図２３は、図２１に示す線Ａ２３−Ａ２３に沿った２つのメモリセル形成領域の断面構造を概略的に示す図である。この図２３に示す断面構造は、メタルソース線４８が配置される領域の断面構造であり、この領域においては、メモリセルは形成されないため、可変磁気抵抗素子７２は配置されず、また、局所配線７０も配置されない。したがって、この図２３に示す断面構造は、図１８に示す断面構造と同じ構成となり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

図２４は、図２１に示す線Ａ２４−Ａ２４に沿った２つのメモリセル形成領域の断面構造を概略的に示す図である。この図２４に示す断面構造において、図１９に示す断面構造の上層に、可変磁気抵抗素子がさらに配置される。この図２４において図１９に示す構成と対応する部分には同一参照番号を付し、その詳細説明は省略する。

メモリセル形成領域において、第４中間配線６５ｂおよび６５ｄ上に第３ビア６９がそれぞれ配置される。これらの第３ビア６９はそれぞれ局所配線７０に電気的に接続される。この局所配線７０上において、第４メタル配線６７ａおよび６７ｂと整列するように、可変磁気抵抗素子７２が配置される。この可変磁気抵抗素子７２は、その上部電極７４を介して上層の第５メタル配線８０ｄに電気的に結合される。この第５メタル配線８０ｄがビット線を構成する。

これらの図２４および図２１に示すように、アクセストランジスタ上層に配置される配線は、Ｘ方向およびＹ方向に沿って同じパターンで繰返し配置され、並進対称性を有しており、配線を高密度に配置することができる。

なお、後に詳細に説明するが、可変磁気抵抗素子とアクセストランジスタのドレイン領域とを接続するための第１中間配線４０ｂおよび４０ｄは、すべて、隣接列のメモリセルにおいて、その長さが等しくされる。これにより、ビット線からソース線（第５メタル配線８０（８０ａ−８０ｄ）からソース不純物領域３０（３０ａ、３０ｂ））に至るまでの電気抵抗および寄生容量を等しくし、書込電流および読出電流が流れる経路のＲＣ遅延を等しくして、書込／読出特性を各メモリセルにおいて均一とする。

以上のように、この発明の実施の形態１に従えば、ワード線シャント形成領域をＸ方向に沿ったメモリセル形成領域の境界領域に配置するとともに、ワード線シャント用コンタクトを、メモリセル形成領域のＹ方向に沿った境界領域に配置している。これにより、ワード線シャント用のコンタクトとアクセストランジスタと可変磁気抵抗素子とを接続するためのドレインコンタクトとの間の距離を十分に大きくすることができる。応じて、このワード線シャント用の突出部においてパターンずれが生じても、ドレインコンタクトまたはドレイン不純物領域との接触またはドレイン不純物領域と突出部との重なりが生じるのを抑制でき、トランジスタ特性が劣化するのを防止することができる。

また、このメモリセル形成領域のＸ方向に沿った境界領域にワード線シャント用の突出部を配置しており、メモリセル形成領域のレイアウト面積を増大させることなく十分余裕を持って突出部を配置することができる（ドレイン不純物領域のＸ方向に沿った間隔が、２メモリセルごとに異なるため）。また、このドレインコンタクトの距離を、同様にメモリセルごとに異ならせることにより、ドレインコンタクト間の距離が大きい領域にメタルソース線を配置することができ、余裕を持って幅の広いメタルソース線を配置することができる。応じて、メッシュ状ソース線構造のソース線抵抗をさらに低減することができる。

また、これらのワード線シャント領域は、隣接行において異なる位置に配置するため、また、隣接行の間にソースコンタクトを配置するため、各メモリセル列において４行ごとに１つのワード線シャント領域を配置することができる。また、ソース線シャント用コンタクトを、各メタルソース線において２行ごとにまた２列毎に１つ配置することができる。従って、メタルソース線は、Ｘ方向において２メモリセルごとに配置することができる（ドレインコンタクトの距離が長い領域にメタルソース線を配置するため、このドレインコンタクト間距離の大きな領域はＸ方向に沿って２メモリセルごとに１つ設けられるため）。

［実施の形態２］
図２５は、この発明の実施の形態２に従うＭＲＡＭの要部の構成を概略的に示す図である。図２５においては、メモリサブアレイ２ａおよび２ｂにおいて、メモリサブアレイ２ａのメモリセルが選択される場合のＭＲＡＭセルのセンスアンプに対する接続態様を概略的に示す。メモリサブアレイ２ａにおいて、ビット線ＢＬａＷに対し、メモリセルＭＣａおよびＭＣｂが接続される。これらのメモリセルＭＣａおよびＭＣｂは、メモリサブアレイ２ａ内においてその位置が異なり、それぞれ、ワード線ＷＬａＷおよびＷＬｂＷに対応のアクセストランジスタＡＴＲのゲートが接続される。

ビット線ＢＬａＷは、データ読出時、対応のセンスアンプＳＡ０に結合される。メモリセルＭＣａにおいて、可変磁気抵抗素子ＶＲとアクセストランジスタＡＴＲが内部配線ＬＮａ（中間配線４０：４０ａ−４０ｄのいずれか）により相互接続され、メモリセルＭＣｂにおいて、可変磁気抵抗素子ＶＲとアクセストランジスタＡＴＲが、内部配線ＬＮｂ（４０）により相互接続される。

一方、メモリサブアレイ２ｂにおいては、その列方向（ビット線延在方向）における中央部に、リファレンスセルＤＭＣ０およびＤＭＣ１が配置される。これらのリファレンスＤＭＣ０およびＤＭＣ１は、メモリセルＭＣａおよびＭＣｂと同一構造を有し、これらのリファレンスセルのアクセストランジスタＡＴＲのゲートは、共通にダミーワード線ＤＷＬＥに結合される。リファレンスセルの可変磁気抵抗素子ＶＲとアクセストランジスタＡＴＲとは内部配線Ｌｄを介して接続される。

リファレンスセルＤＭＣ０の可変磁気抵抗素子ＶＲは高抵抗状態に設定され、抵抗値Ｒｍａｘを有し、リファレンスセルＤＭＣ１の可変磁気抵抗素子ＶＲは低抵抗状態に設定され、抵抗値Ｒｍｉｎを有する。

データ読出時においては、センスアンプＳＡ０は、ビット線ＢＬａＥおよびＢＬｂＥを流れるリファレンスセル電流の平均値を参照電流として、ビット線ＢＬａＷを流れる電流レベルを検知し、内部読出データＤＱ＜０＞を生成する。

これらのリファレンスセルＤＭＣ０およびＤＭＣ１は、メモリサブアレイ２ｄ内においてその位置は固定的に定められる。したがって、センスアンプＳＡ０に対するリファレンス電流は、ほぼ一定に設定することができる。

一方、メモリサブアレイ２ａにおいては、メモリセルＭＣａおよびＭＣｂが、そのアレイ内の位置が異なり、ビット線ＢＬａＷとセンスアンプＳＡ０の間の距離が異なる。またビット線ＢＬａＷに接続されるＭＲＡＭセル（可変磁気抵抗素子ＶＲ）の抵抗値が異なる場合、このビット線ＢＬａＷに対する内部配線ＬＮａおよびＬＮｂの有する抵抗値および寄生容量の影響が異なる。特に、この内部配線ＬＮａおよびＬＮｂの寄生抵抗および配線容量が異なる場合、データ読出時、センスアンプＳＡ０において、このビット線ＢＬａＥおよびＢＬｂＥを流れるリファレンス電流に対するメモリセル電流の差が異なる場合が生じ、正確な読出を行なうことができなくなる可能性がある。

特に、メモリサブアレイ２ａのメモリセルの数が増大した場合、各ビット線ＢＬａＷの配線容量が増大するため、そのビット線容量のばらつきの影響が大きくなる。そこで、ＭＲＡＭセルにおいてアクセストランジスタが鏡映対称に配置される場合においても、上層の内部配線ＬＮａおよびＬＮｂを並進対称性の同一形状に形成し、これらの長さを等しくし、寄生容量および寄生抵抗を等しくする。

これにより、リファレンスセルＤＭＣ０およびＤＭＣ１のメモリサブアレイ２ｂ内の位置が異なる場合、すなわち、メモリサブアレイ２ｂにおいて偶数行のＭＲＡＭセルがリファレンスセルとして使用される場合および奇数行のＭＲＡＭセルがリファレンスセルとして使用される場合においても、常にリファレンスセルの内部配線Ｌｄの容量／配線抵抗を選択メモリセルと等しくすることができる。これにより、メモリサブアレイ２ａにおける選択メモリセルの位置に応じてリファレンスセルを２行設け、メモリサブアレイ２ａにおける選択メモリセルの位置に応じて、同一形状（ドレインコンタクトに対する内部配線が同一形状）のリファレンスセルを選択するなどの手間が不要となり、制御が容易となり、また、１行のリファレンスセルにより参照電流を正確に生成することができ、リファレンスセルの配置領域の面積を低減することができる。

図２６は、この発明の実施の形態２に従うメモリセルＭＣｏおよびＭＣｅの断面構造を概略的に示す図である。これらのメモリセルＭＣｏおよびＭＣｅは、ソース線ＳＬ（ソース不純物領域３０）を共有する。これらのメモリセルＭＣｏおよびＭＣｅにおいて第１メタル配線層（Ｍ１）に形成される第１メタル配線（第１中間配線）４０ｏおよび４０ｅの長さは、ともにＬＮＬに設定する。このように、可変磁気抵抗素子ＶＲの引出電極層ＬＳから活性領域１Ｆのドレイン不純物領域３１ｏおよび３１ｅに対する配線抵抗および容量を等しくすることができる。

アクセストランジスタＡＴＲｏおよびＡＴＲｅについては、メモリセルＭＣｏおよびＭＣｅの境界領域に関して対称に配置されており、チャネル抵抗は互いに等しくされている。したがって、第５メタル配線層Ｍ５に形成されるビット線ＢＬからソース不純物領域３０で構成されるソース線ＳＬまでの長さを等しくすることができ、配線抵抗および配線容量を等しくすることができる。

図２６において、上部電極層ＴＶ、可変磁気抵抗素子層ＴＭＲ、引出電極層ＬＳ、引出電極ビアＬＶ、第４メタル配線層Ｍ４、第３メタル配線層Ｍ３、第３ビア層Ｖ３、第２ビア層Ｖ２、第１メタル配線層Ｍ１、およびコンタクト層ＣＴにおける各配線／ビア／コンタクトの長さは等しくされるため、ビット線ＢＬから活性領域１Ｆまでの距離はすべて等しくすることができ、また、アクセストランジスタＡＴＲｏおよびＡＴＲｅの上層の配線はすべて並進対称性を有しており、その形状も等しくされており、ビット線からソース線までの経路の抵抗および容量（可変磁気抵抗素子ＶＲの抵抗値は除く）を各メモリセルにおいて等しくすることができる。

［変更例］
図２７は、この発明の実施の形態２の変更例のＭＲＡＭの要部の構成を概略的に示す図である。図２７において、メモリサブアレイ２においてメモリセルＭＣ０−ＭＣｎが行方向に整列して配置される。このメモリセル行において、また、中央部に、メモリセルＭＣ０−ＭＣｎと同一構造のリファレンスセルＤＭＣ０およびＤＭＣ１が整列して配置される。リファレンスセルＤＭＣ０は、高抵抗状態であり、抵抗値Ｒｍａｘを有し、リファレンスセルＤＭＣ１は低抵抗状態であり、抵抗値Ｒｍｉｎを有する。メモリセルＭＣ０−ＭＣｎそれぞれに対応してビット線ＢＬ０−ＢＬｎが配置され、リファレンスセルＤＭＣ０およびＤＭＣ１それぞれに対応してリファレンスビット線ＤＢＬ０およびＤＢＬ１が配置される。

この図２７に示すメモリサブアレイの配置においては、１つのメモリサブアレイ２において、メモリセルおよびリファレンスセルがともに行方向に整列して配置され、また、リファレンスセルがダミーセル列にそれぞれ対応して配置される。

データ読出時のために、メモリサブアレイ２外部に、内部読出データ線ＲＤ０、ＲＤＢ０、ＲＤ１およびＲＤＢ１が配置される。内部読出データ線ＲＤ０およびＲＤＢ１はセンスアンプＳＡ０の正入力および負入力にそれぞれ接続され、内部読出データ線ＲＤ１およびＲＤＢ１は、センスアンプＳＡ１の正入力および負入力にそれぞれ接続される。

センスアンプＳＡ０およびＳＡ１の負入力は、相互接続される。データ読出時においては、たとえば、ビット線ＢＬ０およびＢＬ１が選択され、それぞれ、内部読出データ線ＲＤ０およびＲＤ１に接続される。ここで、図２７においては、図面を簡略化するため、読出列を選択するための列選択回路は示していない。

このときまた、リファレンスビット線ＤＢＬ０およびＤＢＬ１が、それぞれ、内部読出データ線ＲＤＢ０およびＲＤＢ１に接続される。センスアンプＳＡ０およびＳＡ１がそれぞれ活性化され、センス動作を実行する。このとき、センスアンプＳＡ０およびＳＡ１の負入力が相互接続されており、これらのセンスアンプＳＡ０およびＳＡ１の負入力には、高抵抗状態のリファレンスセルＤＭＣ０を流れるリファレンス電流Ｉ（Ｒｍａｘ）と低抵抗状態のリファレンスセルＤＭＣ１を流れる電流Ｉ（Ｒｍｉｎ）の平均値が参照電流として流れる。この負入力の平均電流を参照電流として、内部読出データ線ＲＤ０およびＲＤ１を介してビット線ＢＬ０およびＢＬ１を流れる電流を検知し、内部読出データＤＱ＜０＞およびＤＱ＜１＞を生成する。

図２７に示す構成の場合、選択メモリセルの列方向（ビット線延在方向）の位置に応じて、リファレンスセルの列方向の位置が異なる。したがって、メモリセルＭＣおよびリファレンスセルＤＭＣの内部接続ノードＬＮの長さを等しくすることにより、ビット線およびダミービット線容量は、選択ワード線位置にかかわらず一定とすることができ、リファレンス電流とセル電流との間の必要な差が生成されるタイミングをほぼ一定とすることができ、センスマージンを大きくすることができ、また、センスタイミングを速くすることができる。

以上のように、この発明の実施の形態２に従えば、アクセストランジスタと可変磁気抵抗素子の間のドレイン不純物領域に対する接続配線（中間配線）の長さ（ビット線延在方向について）を、ソース線を共有するメモリセルにおいて等しくしており、メモリセルの位置にかかわらず、ドレイン不純物領域に付随する寄生抵抗および寄生容量を等しくすることができ、応じて、ビット線におけるＲＣ遅延のばらつきを抑制できる。これにより、データ読出時のセル電流およびリファレンス電流のばらつきを抑制でき、正確なデータ読出を速いタイミングで行なうことができる。

［実施の形態３］
図２８は、１つのメモリサブアレイ２における可変磁気抵抗素子の初期抵抗値の分布を概略的に示す図である。図２８において、Ｘ方向においては、メモリサブアレイ２の中心部０からその端部（Ｌｘおよび−Ｌｘ）に向かって、可変磁気抵抗素子の初期抵抗値Ｒｍが容易に増大し、周辺部において最も高くなる。同様、Ｙ方向においても、このメモリサブアレイ２の中心部（０）から端部＋Ｌｙおよび−Ｌｙに向かってその中心からの距離が増大するにつれて、初期抵抗値Ｒｍが増大する。

ＭＲＡＭセルは、強磁性体とその間のバリア層により可変磁気抵抗素子が形成される。この可変磁気抵抗素子の抵抗値は、バリア層の膜厚に従って指数関数的に増大する。したがって、このバリア層をできるだけ薄く接続する必要があり、強磁性体の組成および形状を正確に決定する必要がある。特に、可変磁気抵抗素子は、第４および第５メタル配線層のような上層メタル配線の間に形成されるため、下地の形状／高さの影響を受けやすい。このため、平坦化が困難であり、平坦化時のＣＭＰ（chemical mechanical polishing）処理などにおいて可変磁気抵抗素子の膜厚等が変化しやすく、この影響の度合いは、繰返しパターン終端部のメモリサブアレイの端部において大きくなる傾向にある。

通常、メモリセルアレイなどのように同じパターンが繰返し配置される繰返しパターンを正確にパターニングするために、この繰返しパターンが配置される領域外部に、同一のパターンを有するダミーパターンが配置される。一般に、これはメモリにおいては「形状ダミーセル」と呼ばれる。この同一パターンを外部まで連続して配置することにより、メモリアレイ端部における製造工程でのマスクおよび露光時の条件の変動を抑制して正確なパターニングを実現することを図る。しかしながら、メモリサブアレイ２の周辺においては、中央部のメモリセルに比べて十分な距離に渡って同一パターンが繰返し配置されず、パターン変動による段差などの影響によりＣＭＰ処理時における平坦性のばらつきが生じ、周辺部のメモリセルの可変磁気抵抗素子の抵抗値が高くなる傾向にある。

一般に、メモリサブアレイ２において初期抵抗値Ｒｍのばらつきが許容範囲内の領域を利用して、データを記憶するメモリセルを配置する。この抵抗値のばらつきが大きい領域は、いわゆる形状ダミーセル領域として用いて、単にパターニングの規則性を維持するためにだけ利用する。

通常、このデータ読出時において、メモリセル電流と参照電流とを利用する場合、この参照電流をＭＲＡＭセルと同一構造を有するリファレンスセルを用いて生成する。これにより、１つのメモリサブアレイ内において、ＭＲＡＭセルの製造ばらつきの影響を、ＭＲＡＭセルおよびリファレンスセルとで相殺することができる。しかしながら、この場合、リファレンスセルを、メモリサブアレイの端部に配置した場合、その初期抵抗値が所定値に対してばらつき、正確な参照電流（中間電流）を生成することができなくなる可能性がある。

そこで、可変磁気抵抗素子の初期抵抗値のばらつきが小さい領域、すなわち図３０に示すように、メモリサブアレイ２の中央領域にリファレンスセルを配置するリファレンスセル領域（図２に示すダミーセル領域１５Ｗ，１５Ｅ）を設ける。すなわち、リファレンスセル（ダミーセル）領域ＲＧＸおよびＲＧＹのいずれかの領域にリファレンスセルを配置する。リファレンスセル領域ＲＧＸは、行方向に整列するリファレンスセルで構成され、ダミーワード線によりリファレンスセルが選択されてビット線にリファレンスセル電流を流す（図２７に示す構成）。リファレンスセル領域ＲＧＹは、列方向に整列するリファレンスセルで構成される（図２９に示す構成）。リファレンスセルがリファレンスビット線に結合され、選択ＭＲＡＭセルと同一のワード線により選択される。

データ読出方式としては、メモリサブアレイ２においては、オープンビット線方式で、２つのメモリサブアレイ（２ａ，２ｂ）にリファレンスセルが配置されてもよく、また図２９に示すように、１つのメモリサブアレイにおいてメモリセルおよびリファレンスセルが並行して選択される構成のいずれが用いられてもよい。

以上のように、この発明の実施の形態３に従えば、メモリサブアレイ内の中央領域にリファレンスセルを配置しており、このリファレンスセルの抵抗値を所望の値からのバラツキを低減することができ、正確な参照電流を生成することができ、応じて、正確なデータ読出を行なうことができ（読出マージンを大きくすることができ）、また、高速読出を実現することができる。

［実施の形態４］
図２９（Ａ）および図２９（Ｂ）は、この発明の実施の形態４に従うＭＲＡＭのメモリサブアレイの構成を概略的に示す図である。図２９（Ａ）において、メモリサブアレイ２は、データを記憶するノーマルＭＲＡＭセルが配置されるノーマルセル領域１００と、このノーマルセル領域１００外周に配置される形状ダミー領域１０２、１０４および１０６を含む。形状ダミー領域１０２、１０４および１０６には、ノーマルＭＲＡＭセルのパターンの規則性を維持し、正確なパターニングを実現するために設けられ、データ記憶には用いられない形状ダミーセルが配置される。これらの形状ダミー領域１０２、１０４、および１０６においては、それぞれ構造の異なる形状ダミーセルが配置される。これらの形状ダミーセルは、ノーマルＭＲＡＭセルのパターンの規則性を維持するために配置されており、ノーマルＭＲＡＭセルおよび形状ダミーセルは、行および列方向において整列して配置される。

図２９（Ｂ）は、図２９（Ａ）に示すメモリサブアレイ２のビット線延在方向（列方向：Ｙ方向）に沿った断面構造を概略的に示す図である。

図２９（Ｂ）において、ノーマルセル領域１００においては、データを記憶するノーマルＭＲＡＭセルＮＭＣが配置される。このノーマルＭＲＡＭセルＮＭＣは、これまでの実施の形態において説明したように、アクセストランジスタが形成される活性領域１１０、ワード線ＷＬを構成するゲートワード線１１２、デジット線ＤＬを構成する第４メタル配線１１４、可変磁気抵抗素子を載置する局所配線１１６、および可変磁気抵抗素子１１８を含む。この可変磁気抵抗素子（ＶＲ）１１８の自由層の磁化方向により、データを記憶する。

第１の形状ダミー領域１０２は、ノーマルセル領域１００外周に沿って配置され、ノーマルＭＲＡＭセルＮＭＣと同一構造の第１の形状ダミーセルＦＤＭが配置される。すなわち、第１の形状ダミーセルＦＤＭは、活性領域１２０、ワード線ＷＬと同一層のゲート配線１２２、デジット線ＤＬと同一配線層の第４メタル配線１２４、局所配線１１６と同一配線層の局所配線１２６、可変磁気抵抗素子１１８と同一構造を有する可変磁気抵抗素子１２８を含む。

第２の形状ダミー領域１０４は、第１の形状ダミー領域１０２の外周に沿って配置され、第２の形状ダミーセルＳＤＭが形成される。この第２の形状ダミーセルＳＤＭは、局所配線層ＬＳの局所配線１３６と、可変磁気抵抗素子層ＴＭＲに含まれる可変磁気抵抗素子１３８とを含む。局所配線１３６および可変磁気抵抗素子１３８は、ノーマルＭＲＡＭセルＮＭＣの局所配線１１６および可変磁気抵抗素子１１８と同一構造（パターン）を有する。局所配線１３６下部には、アクセストランジスタに対応するトランジスタは形成されない。局所配線１３６下部に、Ｐ型の活性領域１３０と、第１メタル配線層Ｍ１の電極配線１３３が設けられる。この第１メタル電極配線１３３は、接地ノードＧＮＤに結合され、Ｐ型活性領域１３０を介してメモリサブアレイ２のＰ型ウェル（半導体基板領域）に対し基板バイアス電圧を供給する。

第３の形状ダミー領域１０６は、第２の形状ダミー領域１０４外周に沿って配置され、第３の形状ダミーセルＴＤＭが形成される。この第３の形状ダミーセルＴＤＭは、局所配線層ＬＳの局所配線１４６と、可変磁気抵抗素子層ＴＭＲの可変磁気抵抗素子１４８とを有する。局所配線１４６および可変磁気抵抗素子１４８は、ノーマルＭＲＡＭセルＮＭＣの局所配線１１６および可変磁気抵抗素子１１８と同一構造・パターンを有する。

この第３の形状ダミー領域１０６においては、局所配線１４６下部には、サブアレイ周辺回路のトランジスタまたは配線が配置される。

これらのノーマルＭＲＡＭセルＮＭＣの可変磁気抵抗素子１１８と形状ダミーセルＦＤＭ、ＳＤＭおよびＴＤＭの可変磁気抵抗素子１２８，１３８および１４８は、それぞれ上部電極を介して対応のビット線ＢＬに結合される。

図２９（Ａ）および図２９（Ｂ）に示すように、ノーマルＭＲＡＭセルと同一パターンを有する第１形状ダミーセルＦＤＭを外周に配置する。これにより、可変磁気抵抗素子ＶＲ（１１８）およびアクセストランジスタのノーマルセル領域１００のパターンの繰返しが維持され、ノーマルセル領域１００におけるノーマルＭＲＡＭセルＮＭＣのアクセストランジスタおよび可変磁気抵抗素子を正確にパターニングする。

第２形状ダミー領域１０４および第３形状ダミー領域１０６において第２の形状ダミーセルＳＤＭおよび第３の形状ダミーセルＴＤＭをそれぞれ配置し、これらのダミー領域１０４および１０６には、ノーマルＭＲＡＭセルＮＭＣの可変磁気抵抗素子ＶＲと同一構造／パターンのダミー磁気抵抗素子を配置する。ノーマルＭＲＡＭセルＮＭＣのアクセストランジスタに対応するトランジスタは配置されない。

この場合、ノーマルＭＲＡＭセルのアクセストランジスタのパターニングについては、内部の第１の形状ダミー領域１０２に含まれる第１の形状ダミーセルＦＤＭのダミーアクセストランジスタによりパターンの規則性が維持され、正確なパターニングが実現される。これは、アクセストランジスタに対しては、基板領域表面の活性領域および第１ゲート配線層１Ｇのゲートワード線が形成され、ワード線杭打ちのために第２メタル配線層Ｍ２の配線が利用される。従って、このアクセストランジスタのパターニングについては、下層の段差の影響は小さく、パターニングのずれは、この第１の形状ダミー領域のダミートランジスタにより十分に確保される。

一方、可変磁気抵抗素子ＶＲは、第４メタル配線層Ｍ４および第５メタル配線層Ｍ５の間に設けられており、アクセストランジスタよりも上層に形成されており、下地の段差の影響を大きく受ける。可変磁気抵抗素子ＶＲにおいては、その抵抗特性のバラツキを抑制するためには、十分に、平坦性を維持し、段差のばらつきをできるだけ小さくする必要がある。これは、ノーマルＭＲＡＭセルにおいて可変磁気抵抗素子ＶＲが、その膜厚が抵抗値に大きく影響し、特にＣＭＰ（ケミカル・メカニカル・ポリッシング）工程で膜厚調整が行なわれるため、少しの段差があれば、ノーマルＭＲＡＭセルの可変磁気抵抗素子の各層の膜厚に対する影響が生じ、少しの膜厚の変動がノーマルＭＲＡＭセルの可変磁気抵抗素子ＶＲの抵抗値に大きな影響を及ぼすためである。したがって、アクセストランジスタに対する形状ダミートランジスタよりもより数多くの形状ダミー可変磁気抵抗素子を配置し、このノーマルセル領域１００周辺部における磁気抵抗素子層ＴＭＲの段差をできるだけ小さくする。

第２の形状ダミー領域１０４においては、アクセストランジスタのパターンの規則性を有するためのダミーアクセストランジスタを配置することは特に要求されない。したがって、この第２の形状ダミー領域１０４において、基板バイアスを印加するための活性領域１３０および第１メタル配線層Ｍ１の第１メタル配線１３３を配置する。これにより、基板バイアス印加のための領域を別途設ける必要がなくなり、メモリサブアレイ２のレイアウト面積の増大を抑制することができる。

第３形状ダミー領域１０６においても、この第３形状ダミーセルＴＤＭにおいては、局所配線１４６下部に、アクセストランジスタのパターニングを維持するためのダミーアクセストランジスタは要求されない。この領域においては、周辺トランジスタ配置領域１４０を設ける、この周辺トランジスタ配置領域１４０に、周辺回路のトランジスタおよび配線を配置する。これにより、ノーマルＭＲＡＭセルの可変磁気抵抗素子ＶＲのパターニングの規則性維持のために数多くの形状ダミー可変磁気抵抗素子を配置しても、形状ダミーセル領域に他回路の構成要素を配置して面積利用効率を改善することができる。応じて、形状ダミーセル配置によるメモリセルアレイのレイアウト面積の増大を抑制することができる。これにより、ノーマルＭＲＡＭセルの可変磁気抵抗素子の抵抗特性のバラツキを、メモリサブアレイの面積増大を抑制しつつ低減することができる。

なお第２の形状ダミー領域１０２において配置される第１の形状ダミーセルＦＤＭの数および第２の形状ダミーセルＳＤＭおよび第３の形状ダミーセルＴＤＭの数は、ノーマルＭＲＡＭセルのアクセストランジスタのパターニングの規則性維持および可変磁気抵抗素子ＶＲのパターニングの規則性維持それぞれの範囲を考慮して適切な数に定められる。

なお、図２９（Ｂ）に示す形状ダミーセルＦＤＭ、ＳＤＭおよびＴＤＭは、メモリサブアレイ２において行方向においても同様に配置される。

また、ビット線ＢＬのドライブ端は、第３の形状ダミー領域外部において設けられ、図示しないドライブ回路によりビット線がドライブされる。これは、周辺回路トランジスタの上層に第３形状ダミーセルの可変磁気抵抗素子が配置され、この上層配線とドライブ用の配線との衝突を回避するためである。

以上のように、図２９（Ｂ）に示すように、形状ダミーセルは、ノーマルＭＲＡＭセルＮＭＣと同様第１ゲート配線１Ｇから第１−第５メタル配線層Ｍ１−Ｍ５および局所配線層ＬＳの層の配線を用いてそれぞれ形成されるため、ノーマルセル領域１００に含まれるノーマルＭＲＡＭセルに対するパターンの規則性を十分に維持することができ、その段差を十分に低減することができ、可変磁気抵抗素子の段差等に起因する形状／膜厚のばらつきを低減でき、その初期抵抗値のばらつきを十分に抑制することができる。

図３０は、図２９（Ｂ）に示す第２の形状ダミー領域１０４のバイアス印加部の構成を概略的に示す図である。図３０において、メモリサブアレイ２は、半導体基板１５０上のＰウェル（基板領域）１５２に形成される。このＰウェル１５２表面に、アクセストランジスタＡＴＲを構成するＮ型不純物領域１６０および１６２と、ゲート配線１６４とが設けられる。これらのアクセストランジスタＡＴＲは、図示しない素子分離膜（たとえばシャロー・トレンチ・アイソレーション膜）により互いに分離される。ゲート配線１６４は、ダミーのアクセストランジスタおよびノーマルＭＲＡＭセルのワード線を構成するため、図３０においては、参照番号１６４を用いる。ドレインおよびソース不純物領域１６０および１６２についても同様である。

このメモリセル領域１６５においては、第１の形状ダミー領域１０２およびノーマルセル領域１００が配置される。

第２の形状ダミー領域１０６においては、活性領域１３０としてＰ型不純物領域１３０が設けられ、このＰ型不純物領域（活性領域）１３０が、第１メタル配線１３３により接地ノードＧＮＤに結合される。この配線１３３および活性領域１３０により、Ｐ型ウェル１５２は接地電圧レベルに維持され、アクセストランジスタのしきい値電圧の安定化およびバックゲートバイアス効果の低減を図る。

この図３０に示すように、基板バイアスを印加するための不純物領域１３０およびバイアス電圧伝達線を構成する第１メタル配線１３３は、その上層の形状ダミーセルの可変磁気抵抗素子（１３６，１３８および１４５）と平面的に見て重なり合うように配置される。したがって、基板バイアス印加の領域を別途設ける必要がなく、メモリサブアレイ２のレイアウト面積増大を抑制することができる。

なお、図３０において、第２形状ダミー領域１０４は、第１形状ダミー領域１０２外周に配置される。したがって、基板バイアスを印加するための不純物領域（活性領域）１３０は、メモリサブアレイ２の行方向および列方向の端部においてそれぞれ配置されればよい。

図３１は、図２９（Ａ）および図２９（Ｂ）に示す第３形状ダミー領域１０６および周辺の通常回路の配置を概略的に示す図である。図３１において、メモリサブアレイ２は、中央部のノーマルセル領域１００と、その周辺の形状ダミー領域１０２および１０４と、その外周部の第３の形状ダミー領域１６とを含む。この第３の形状ダミー領域１０６は、そのメモリサブアレイ２の４辺に沿って４つのサブ領域１０６ａ、１０６ｂ、１０６ｃおよび１０６ｄに分割される。

このメモリサブアレイ２の周辺に、周辺回路として、ビット線ＢＬの両側にビット線ドライブ回路２００ａおよび２００ｂが配置され、デジット線ＤＬの対向両端部にデジット線ドライブ回路２０２ａおよび２０２ｂが配置される。また、このメモリサブアレイ２の四隅に対応して、列デコーダ２１０ａ−２１０ｄが配置される。

ビット線ドライブ回路２００ａおよび２００ｂにおいては、先の図３に示すビット線ドライバ（ＢＬドライバ）ＢＤＶＥおよびＢＤＶＷに対応するビット線ドライバが、各ビット線ＢＬに対応して配置される。ビット線ドライブ回路２００ａおよび２００ｂは、第３の形状ダミーサブ領域１０６ａおよび１０６ｃとその一部が重なり合うように配置され、第３形状ダミーサブ領域１０６ａおよび１０６ｃの領域において、列選択信号および書込データを受けるとともに制御信号を受けるトランジスタが配置される。このビット線ＢＬを書込データに応じて駆動するドライブトランジスタは、これらの第３の形状ダミーサブ領域１０６ａおよび１０６ｃの外部の領域に配置され、ビット線ＢＬの最外端部２０５ａおよび２０５ｂに、ビット線ドライバのドライブトランジスタが接続される。これにより、ビット線ＢＬとビット線ドライブトランジスタとを接続する部分を、その上層のダミー可変磁気抵抗素子の配置領域の影響を受けることなく配置することができる。

デジット線ドライブ回路２０２ａおよび２０２ｂも、その一部領域が、形状ダミーサブ領域１０６ｂおよび１０６ｄと重なるように配置される。デジット線ドライブ回路２０２ｂおよび２０２ａにおいても、デジット線ドライバが配置され、行選択信号とタイミング信号とに従って対応のデジット線ＤＬを駆動する。デジット線ＤＬは、局所配線１３６よりも下層の配線層であり、特に、このサブ領域１０６ｂおよび１０６ｄの外部の領域でデジット線は、その接続端２０７ａおよび２０７ｂにより駆動されることは特に要求されない。これらの形状ダミーサブ領域１０６ｂおよび１０６ｄ外部で、デジット線ドライブトランジスタを配置することにより、比較的大きなドライブトランジスタを配置することができる（上層のダミー形状可変磁気抵抗素子のサイズの影響を受ける必要がない）。

なお、図３１においては、デジット線ＤＬそれぞれに対応して両端にデジット線ドライブ回路２０２ａおよび２０２ｂのデジット線ドライバが配置されるように示す。しかしながら、デジット線ＤＬは、データ書込時、書込データの論理値にかかわらず、一定方向に電流を流すことが要求されるだけであり、デジット線ＤＬの一端が常時、たとえば電源ノードに接続され、他方端が、デジット線ドライブトランジスタにより接地ノードに結合される構成が利用されてもよい。この場合、デジット線ドライブ回路は、デジット線ＤＬの一方側に設けられる。

また、これに代えて、デジット線ドライブ回路２０２（２０２ａまたは２０２ｂ）は、デジット線ＤＬの一方端部側に設けられ、対向端部に、ワード線をドライブするワード線ドライブ回路が配置されてもよい。ワード線ドライブ回路に含まれるワード線ドライバ（図３のＷＬドライバＷＤＷ，ＷＤＥ）は、単に、第２メタル配線を駆動することを要求されるだけであり、このワード線ドライバのドライブトランジスタは、サブ領域１０６ｂまたは１０６ｄ内にドライブトランジスタが配置されてもよい（上層の可変磁気抵抗素子の配線とのワード線ドライブトランジスタの配線との衝突は生じないため）。

なお、列デコーダ２１０ａ−２１０ｄからの列選択信号は、データ書込時ビット線ドライブ回路２００ａおよび２００ｂに含まれるビット線ドライバへ与えられ、またデータ読出時においては、読出列選択ゲートへ与えられる。

以上のように、この発明の実施の形態４に従えば、メモリサブアレイにおいて形状ダミー領域を設け、可変磁気抵抗素子のダミー素子が配置される形状ダミー領域をノーマルＭＲＡＭセルと同一構造を有するダミーセルが配置されるダミー形状領域外部に配置している。これにより、ノーマルＭＲＡＭセルの可変磁気抵抗素子のパターニングを正確に行なうことができるとともに、周辺回路を形状ダミー領域内に平面的に見て重なり合うように配置することができ、周辺回路配置領域およびメモリサブアレイの面積増大を抑制することができる。

なお、この形状ダミーセルを配置する構成においてノーマルＭＲＡＭセルの配置態様としては、オープンビット線構成（実施の形態１参照）および擬似折返しビット線構成（同一メモリサブアレイ内においてＭＲＡＭセルおよびダミーリファレンスセルが並行して選択される）のいずれの構成が適用されてもよい。

また、上述の構成においては、可変磁気抵抗素子として、ＴＭＲ素子またはＭＴＪ素子のような、電流誘起磁界を利用したデータの書込を行なうＭＲＡＭセルが示されている。しかしながら、ＭＲＡＭセルとしては、スピン偏向電流により、可変磁気抵抗素子の自由層の磁化方向を設定するスピン注入型ＭＲＡＭセルが用いられてもよい。ただし、このスピン注入型ＭＲＡＭの場合、ソース線のメッシュ構造を、入出力データビットそれぞれの領域（ＩＯブロック）ごとに個々に分離して設ける必要がある。これは、スピン注入型ＭＲＡＭの場合、書込電流供給時において、ビット線とソース線の間に書込データの論理値に応じてその電流方向が設定されて流されるためである。

この発明に係るＭＲＡＭは、他のプロセッサなどと同一半導体基板上に形成されてシステムを構成する組込ＭＲＡＭ用途に適用されてもよく、また、ＭＲＡＭ単体で利用されてもよい。いずれにおいても、レイアウト面積が低減された高速にかつ正確にデータアクセスを行なうことができるＭＲＡＭを実現することができる。

なお、上述の実施の形態１から４においては、各実施の形態が適宜組合されて用いられてもよく、また、個々に各実施の形態が適用されてもよい。

この発明の実施の形態１に従うＭＲＡＭの全体の構成を概略的に示す図である。 図１に示すメモリサブアレイの構成の一例を示す図である。 図２に示すメモリサブアレイおよびセンスアンプ回路の構成をより具体的に示す図である。 この発明の実施の形態１に従うメモリサブアレイの平面レイアウトを概略的に示す図である。 図４に示す線Ｖ−Ｖに沿った断面構造を概略的に示す図である。 図４に示す線ＶＩ−ＶＩに沿った断面構造を概略的に示す図である。 図４に示す線ＶＩＩ−ＶＩＩに沿った断面構造を概略的に示す図である。 （Ａ）は、図４に示す線ＩＩＸＡ−ＩＩＸＡに沿ってドレイン領域方向に向かってメモリセル構造を見たときの断面構造を示し、（Ｂ）は、図４に示す線ＩＩＸＢ−ＩＩＸＢに沿ってドレイン領域方向に向かってメモリセル構造を見たときの断面構造を示し、（Ｃ）は、図４に示す線ＩＩＸＣ−ＩＩＸＣに沿ってドレイン領域方向に向かってメモリセル構造を見たときの断面構造を示す図である。 図４に示す平面レイアウトの上層配線のレイアウトを概略的に示す図である。 図９に示す平面レイアウトの上層の配線のレイアウトを概略的に示す図である。 図１０に示す線ＸＩ−ＸＩに沿った断面構造を概略的に示す図である。 図１０に示す線ＸＩＩ−ＸＩＩに沿った断面構造を概略的に示す図である。 図１０に示す線ＸＩＩＩ−ＸＩＩＩに沿った断面構造を概略的に示す図である。 （Ａ）は、図１０に示す線ＸＩＶＡ−ＸＩＶＡに沿ってドレイン領域方向に向かってメモリセル構造を見たときの断面構造を示し、（Ｂ）は、図１０に示す線ＸＩＶＢ−ＸＩＶＢに沿ってドレイン領域方向に向かってメモリセル構造を見たときの断面構造を概略的に示す図である。 図１０に示す平面レイアウトの上層配線のレイアウトを概略的に示す図である。 図１５に示す平面レイアウトのさらに上層の配線のレイアウトを概略的に示す図である。 図１６に示す線Ａ１７−Ａ１７に沿った断面構造を概略的に示す図である。 図１６に示す線Ａ１８−Ａ１８に沿った断面構造を概略的に示す図である。 図１６に示す線Ａ１９−Ａ１９に沿った断面構造を概略的に示す図である。 図１６に示す平面レイアウトの上層の可変磁気抵抗素子のレイアウトを概略的に示す図である。 図２０に示す平面レイアウトの上層の第５メタル配線の配置を概略的に可変磁気抵抗素子のレイアウトとともに示す図である。 図２１に示す線Ａ２２−Ａ２２に沿った断面構造を概略的に示す図である。 図２１に示す線Ａ２３−Ａ２３に沿った断面構造を概略的に示す図である。 図２１に示す線Ａ２４−Ａ２４に沿った断面構造を概略的に示す図である。 この発明の実施の形態２の変更例の要部の構成を概略的に示す図である。 この発明の実施の形態２のＭＲＡＭセルの断面構造を概略的に示す図である。 この発明の実施の形態２の変更例の構成を概略的に示す図である。 この発明の実施の形態３に従うＭＲＡＭのメモリセル領域を概略的に示す図である。 この発明の実施の形態４に従うＭＲＡＭのメモリサブアレイの配置を概略的に示す図である。 図２９に示す第２形状ダミー領域の構成を具体的に示す図である。 図２９に示す第３形状ダミー領域と周辺回路の配置を概略的に示す図である。

符号の説明

１ ＭＲＡＭ、２ａ−２ｈ，２ メモリサブアレイ、３ａａ，３ａｂ−３ｈａ，３ｈｂ列選択駆動回路、４ａ−４ｄ センスアンプ回路、５ 行選択駆動回路、ＳＡ０−ＳＡｋ センスアンプ、ＭＣ ＭＲＡＭセル、１０Ａ ゲートワード線、１０Ｂ メタルワード線、１１ ワード線シャント線、１２ａ 拡散ソース線、１２ｂ メタルソース線、１３ ソース線コンタクト、１５Ｗ，１５Ｅ ダミーセル領域、２０ メモリセル形成領域、３０ａ，３０ｂ ソース不純物領域、３１ａ−３１ｄ ドレイン不純物領域、３２ａ−３２ｄ ゲート配線、３３ａ−３３ｄ 突出部、３４ シャント用コンタクト、３６ａ，３６ｂ ソース線コンタクト、４８ 第１メタル配線、５２ａ−５２ｄ 第２メタル配線、４４ａ−４４ｄ 第１メタル配線、４６ａ−４６ｄ シャント用ビア、５０ａ−５０ｄ，５２ａ−５２ｂ 第２メタル配線、６２ａ−６２ｄ，６０ａ−６０ｂ 第３メタル配線、６５ａ−６５ｄ，６７ａ−６７ｂ 第４メタル配線、７０ 局所配線、７２ 可変磁気抵抗素子、８０ａ−８０ｄ 第５メタル配線、４０ｏ，４０ｅ 第１メタル配線、ＤＭＣ０，ＤＭＣ１ リファレンスセル、ＭＣａ，ＭＣｂ ＭＲＡＭセル、ＶＲ 可変磁気抵抗素子、ＡＴＲ アクセストランジスタ、ＲＧＸ，ＲＧＹ リファレンスセル領域、１００ ノーマルセルアレイ、１０２ 第１形状ダミー領域、１０４ 第２形状ダミー領域、１０６ 第３形状ダミー領域、１１０，１２０，１３０ 活性領域、１１２，１２２ ゲート配線、１３３ 第１メタル配線、１１４，１２４ 第４メタル配線、１１６ 局所配線、１２６，１３６，１４６ ダミー局所配線、１１８ 可変磁気抵抗素子、１２８，１３８，１４８ 形状ダミー可変磁気抵抗素子、１５０ 半導体基板、１５２ Ｐウェル、１３０ Ｐ型不純物領域（活性領域）、１０６ａ−１０６ｄ 第３形状ダミーサブ領域、２００ａ，２００ｂ ビット線ドライブ回路、２０２ａ，２０２ｂ デジット線ドライブ回路、２０５ａ，２０５ｂ ビット線ドライブ端、２０７ａ，２０７ｂ デジット線ドライブ端、２１０ａ−２１０ｄ 列デコーダ。

Claims (4)

1. 磁気メモリ装置であって、
   行列状に配列され、各々が、可変磁気抵抗素子と選択トランジスタの直列体を有する複数のＭＲＡＭセル、
   各前記ＭＲＡＭセル行に対応して配置され、各々に対応の行のＭＲＡＭセルの選択トランジスタのゲートが接続される複数のワード線、および
   各前記ワード線に対応して設けられ、対応のワード線に所定の間隔で電気的に接続される複数の杭打ち配線を備え、
   各前記ＭＲＡＭセルにおいて、前記選択トランジスタは、対向配置される第１および第２の不純物領域を有し、対応のワード線は前記第１および第２の不純物領域の間を行方向に沿って横切るように配置されて前記ゲートを構成し、前記第１の不純物領域は、行方向に沿って各ＭＲＡＭセル毎に分離して配置されるとともに対応の可変磁気抵抗素子に電気的に接続され、さらに、
   各前記ＭＲＡＭセルは、行方向において互いに反対方向に隣接する第１および第２の隣接ＭＲＡＭセルを有し、各前記ＭＲＡＭセルと第１の隣接ＭＲＡＭセルの第１の不純物領域の行方向における第１の距離Ｌ１は、各前記ＭＲＡＭセルと第２の隣接ＭＲＡＭセルの第１の不純物領域の行方向に沿った第２の距離Ｌ２よりも長く、
   各前記ＭＲＡＭセル行において、前記第２の不純物領域が行方向に連続的に延在して対応の行のＭＲＡＭセルの選択トランジスタに対する共通ソース領域を形成し、
   前記磁気メモリ装置は、さらに、
   各前記ＭＲＡＭセル列に対応して前記第２の距離Ｌ２を有する第１の不純物領域の間の領域に列方向に連続的に延在して配置され、各々が、前記第２の不純物領域と交差する領域において前記第２の不純物領域と電気的に接続されるソース杭打ち配線を備える、磁気メモリ装置。
2. 前記第１の不純物領域と対応の可変磁気抵抗素子との間の電気的接続をとるためのコンタクトの行方向に沿った距離の関係は、隣接ＭＲＡＭセル間において前記第１の不純物領域間の行方向に沿った第１および第２の距離Ｌ１およびＬ２の関係と逆の関係に設定される、請求項１記載の磁気メモリ装置。
3. 磁気メモリ装置であって、
   行列状に配列され、各々が、可変磁気抵抗素子と選択トランジスタの直列体を有する複数のＭＲＡＭセル、
   各前記ＭＲＡＭセル行に対応して配置され、各々に対応の行のＭＲＡＭセルの選択トランジスタのゲートが接続される複数のワード線、および
   各前記ワード線に対応して設けられ、対応のワード線に所定の間隔で電気的に接続される複数の杭打ち配線を備え、
   各前記ＭＲＡＭセルにおいて、前記選択トランジスタは、対向配置される第１および第２の不純物領域を有し、対応のワード線は前記第１および第２の不純物領域の間を行方向に沿って横切るように配置されて前記ゲートを構成し、前記第１の不純物領域は、行方向に沿って各ＭＲＡＭセル毎に分離して配置されるとともに対応の可変磁気抵抗素子に電気的に接続され、さらに、
   各前記ＭＲＡＭセルは、行方向において互いに反対方向に隣接する第１および第２の隣接ＭＲＡＭセルを有し、各前記ＭＲＡＭセルと第１の隣接ＭＲＡＭセルの第１の不純物領域の行方向における第１の距離Ｌ１は、各前記ＭＲＡＭセルと第２の隣接ＭＲＡＭセルの第１の不純物領域の行方向に沿った第２の距離Ｌ２よりも長く、
   前記磁気メモリ装置は、さらに、
   各前記ＭＲＡＭセル列に対応して前記第２の距離Ｌ２を有する第１の不純物領域の間の領域に列方向に連続的に延在して配置されるソース杭打ち配線を備え、
   各前記ＭＲＡＭセル行において、前記第２の不純物領域が行方向に連続的に延在して対応の行のＭＲＡＭセルの選択トランジスタに対する共通ソース領域を形成し、
   前記ソース杭打ち配線は、前記第２の不純物領域と交差する領域において電気的に接続され、
   各前記ワード線は、前記第１の距離Ｌ１を有する第１の不純物領域の間の領域においてＭＲＡＭセル列の境界領域にまで延在する、前記ソース杭打ち配線と同一配線層の突出部を有し、前記ワード線杭打配線との対応のワード線との間の電気的接続をとるコンタクトが、前記突出部のＭＲＡＭセル列境界部分において形成される、磁気メモリ装置。
4. 行列状に配列され、各々が、可変磁気抵抗素子と選択トランジスタの直列体を有する複数のＭＲＡＭセル、
   各前記ＭＲＡＭセル行に対応して配置され、各々に対応の行のＭＲＡＭセルの選択トランジスタのゲートが接続される複数のワード線、および
   各前記ワード線に対応して設けられ、対応のワード線に所定の間隔で電気的に接続される複数の杭打ち配線を備え、
   各前記ＭＲＡＭセルにおいて、前記選択トランジスタは、対向配置される第１および第２の不純物領域を有し、対応のワード線は前記第１および第２の不純物領域の間を行方向に沿って横切るように配置されて前記ゲートを構成し、前記第１の不純物領域は、行方向に沿って各ＭＲＡＭセル毎に分離して配置されるとともに対応の可変磁気抵抗素子に電気的に接続され、さらに、
   各前記ＭＲＡＭセルは、行方向において互いに反対方向に隣接する第１および第２の隣接ＭＲＡＭセルを有し、各前記ＭＲＡＭセルと第１の隣接ＭＲＡＭセルの第１の不純物領域の行方向における第１の距離Ｌ１は、各前記ＭＲＡＭセルと第２の隣接ＭＲＡＭセルの第１の不純物領域の行方向に沿った第２の距離Ｌ２よりも長く、
   前記第１の不純物領域と対応の可変磁気抵抗素子とを接続する接続配線は、隣接行のメモリセルにおいて同一パターンを有する、磁気メモリ装置。

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