JP5454894B2 - 固体撮像装置およびその製造方法 - Google Patents

Description

この発明は、固体撮像装置およびその製造方法に関し、例えば、ＣＭＯＳイメージセンサ等に適用されるものである。

ＣＭＯＳイメージセンサ等の固体撮像装置において、画素の微細化及び高感度化などを実現するため、裏面照射型の固体撮像装置が注目されている。ここで、これら画素の微細化及び高感度化と並び重要な特性として、ダイナミックレンジが挙げられる。高ダイナミックレンジ化を実現する手法として、画素開口（感度）の異なる２種類の高感度画素と低感度画素を用いるものが提案されている（例えば、特許文献１参照）。

しかしながら、裏面照射型の固体撮像装置に、画素開口（感度）の異なる高感度画素と低感度画素を形成すると、高感度画素上に面積の大きな色フィルタおよびマイクロレンズを形成する必要がある。そのため、高感度画素から入射した光が、各画素のフォトダイオードを分離する拡散層に入ってしまう。この拡散層で光電変換されたキャリアは、拡散層自体に電界勾配が少ないため、隣接する低感度画素へキャリアが流れてしまい、キャリアのクロストークとなってしまう。

上記のように、従来の固体撮像装置およびその製造方法では、高感度画素から入射した光が、各画素のフォトダイオードを分離する拡散層および低感度画素へ進入することを防止できず、クロストークが発生するという傾向がある。

特開２００８−０９９０７３号公報

この発明は、高感度画素から入射した光が低感度画素へ進入することを防止でき、クロストークを低減できる固体撮像装置およびその製造方法を提供する。

実施形態に係る固体撮像装置は、半導体基体上に光電変換部及び信号走査回路部を含む複数の単位画素が配置される撮像領域を備え、前記信号走査回路部が形成される前記半導体基体の表面とは反対側の基体表面上に光照射面が形成される裏面照射型の固体撮像装置であって、前記単位画素は、高感度画素と前記高光感度画素よりも光感度が低い低感度画素とを備え、前記高感度画素および前記低感度画素は、前記半導体基体中における前記光照射面側に、画素を分離するために配置される第１画素分離層を有し、前記光照射面側の前記半導体基体において、前記高感度画素における前記第１画素分離層間の開口は、前記低感度画素における前記第１画素分離層間の開口よりも大きく、前記高感度画素および前記低感度画素は、フォトダイオードをそれぞれ備え、前記高感度画素および前記低感度画素は、前記フォトダイオードを囲むように設けられ、前記半導体基体中における前記信号走査回路側に前記第１画素分離層と連続して配置される第２画素分離層を更に有し、前記第２画素分離層間の開口は、前記高感度画素および前記低感度画素において共通である。

この発明によれば、高感度画素から入射した光が低感度画素へ進入することを防止でき、クロストークを低減できる固体撮像装置およびその製造方法が得られる。

本発明の固体撮像装置の第１の実施形態に係るCMOSイメージセンサを概略的に示すブロック図。 図１のCMOSイメージセンサの撮像領域における一部分を取り出して素子形成領域とゲートのレイアウトイメージを概略的に示す図および色フィルタ・マイクロレンズのレイアウトイメージを概略的に示す図。 図１中の各単位画素においてフォトダイオードに蓄積される信号電荷量が多い場合（明時）に適した低感度モードにおける画素の動作タイミング、リセット動作時における半導体基体内のポテンシャル電位および読み出し動作時のポテンシャル電位の一例を示す図。 図１中の各単位画素においてフォトダイオードに蓄積される信号電荷量が少ない場合（暗時）に適した高感度モードにおける画素の動作タイミング、リセット動作時における半導体基体内のポテンシャル電位および読み出し動作時のポテンシャル電位の一例を示す図。 第１の実施形態のCMOSイメージセンサにおけるダイナミックレンジ拡大効果を説明するために特性の一例を示す図。 図２（ｂ）中のＶＩＩ−ＶＩＩ線に沿って矢印の方向から見た断面図。 図６に示す断面構成における撮像時の入射光を説明するための断面図。 第１の実施形態に係る固体撮像装置の一製造工程を示す断面図。 第１の実施形態に係る固体撮像装置の一製造工程を示す断面図。 第１の実施形態に係る固体撮像装置の一製造工程を示す断面図。 第１の実施形態に係る固体撮像装置の一製造工程を示す断面図。 第１の実施形態に係る固体撮像装置の一製造工程を示す断面図。 第１の実施形態に係る固体撮像装置の一製造工程を示す断面図。 第２の実施形態に係る固体撮像装置を示す断面図。 比較例に係る固体撮像装置を示す断面図。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

［第１の実施形態］
＜１．構成および動作＞
まず、図１乃至図５を用いて、この発明の第１の実施形態に係る固体撮像装置の構成および動作を説明する。図１は、本発明の固体撮像装置の第１の実施形態に係るCMOSイメージセンサを概略的に示すブロック図である。このCMOSイメージセンサにおいて、撮像領域１０はｍ行ｎ列に配置された複数の単位画素（ユニットセル）１(m,n) を含む。ここでは、各単位画素のうち、ｍ行目ｎ列目の１つの単位画素１(m,n) 、および、撮像領域の各カラムに対応して列方向に形成された垂直信号線のうちの１本の垂直信号線１１(n) を代表的に示す。

撮像領域１０の一端側（図中左側）には、撮像領域の各行にADRES(m)、RESET(m)、READ1(m)、READ2(m)などの画素駆動信号を供給する垂直シフトレジスタ(Vertical Shift Register) １２が配置されている。

撮像領域１０の上端側（図中上側）には、各カラムの垂直信号線１１(n) に接続されている電流源１３が配置されており、画素ソースフォロワ回路の一部として動作する。

撮像領域の下端側（図中下側）には、各カラムの垂直信号線１１(n) に接続されている相関二重サンプリング(Correlated double Sampling;CDS)回路＆アナログ・デジタル変換回路(Analog Digital Convert;ADC)回路を含むCDS&ADC １４と、水平シフトレジスタ(Horizontal Shift Register) １５が配置されている。CDS&ADC １４は、画素のアナログ出力をCDS 処理し、デジタル出力に変換する。

信号レベル判定回路１６は、CDS&ADC １４でデジタル化された出力信号のレベルに基づいて単位画素の出力信号VSIG(n) が所定値より小さいか大きいかを判定し、判定出力をタイミング発生回路(Timing Generator)１７に供給するとともに、CDS&ADC １４にアナログゲイン(Analog Gain) 制御信号として供給する。

タイミング発生回路１７は、フォトダイオードの蓄積時間を制御する電子シャッタ制御信号や動作モード切替用の制御信号等をそれぞれ所定のタイミングで発生し、垂直シフトレジスタ１２に供給する。

各単位画素は同一の回路構成を有しており、本実施形態では、各単位画素の中に、高感度画素と低感度画素を一つずつ配置している。ここで、図１中の単位画素１(m,n) の構成を説明する。

単位画素１(m,n) は、入射光を光電変換して蓄積する第１のフォトダイオードPD1 と、第１のフォトダイオードPD1 に接続され、第１のフォトダイオードPD1 の信号電荷を読み出し制御する第１の読み出しトランジスタREAD1 と、第１のフォトダイオードPD1 よりも光感度が小さく、入射光を光電変換して蓄積する第２のフォトダイオードPD2 と、第２のフォトダイオードPD2 に接続され、第２のフォトダイオードPD2 の信号電荷を読み出し制御する第２の読み出しトランジスタREAD2 と、第１、第２の読み出しトランジスタREAD1 、READ2 の各一端に接続され、第１、第２の読み出しトランジスタREAD1 、READ2 により読み出された信号電荷を一時的に蓄積するフローティングディフュージョンFDと、フローティングディフュージョンFDにゲートが接続され、フローティングディフュージョンFDの信号を増幅して垂直信号線１１(n) に出力する増幅トランジスタAMP と、増幅トランジスタAMP のゲート電位（FD電位）にソースが接続されてゲート電位をリセットするリセットトランジスタRST と、垂直方向における所望水平位置の単位画素を選択制御するために増幅トランジスタAMP に電源電圧を供給制御する選択トランジスタADR を有する。なお、各トランジスタは、本例ではｎ型のMOSFETである。

選択トランジスタADR 、リセットトランジスタRST 、第１の読み出しトランジスタREAD1 、第２の読み出しトランジスタREAD2 は、それぞれ対応する行の信号線ADRES(m)、RESET(m)、READ1(m)、READ2(m)により制御される。また、増幅トランジスタAMP の一端は、対応する列の垂直信号線１１(n) に接続されている。

図２（ａ）は、図１のCMOSイメージセンサの撮像領域における一部分を取り出して素子形成領域およびゲートのレイアウトイメージを概略的に示す図である。図２（ｂ）は、図１のCMOSイメージセンサにおける撮像領域の一部を取り出して色フィルタ・マイクロレンズのレイアウトイメージを概略的に示す図である。色フィルタ・マイクロレンズの配列は、通常のRGB ベイヤー配列を採用している。

図２（ａ）、（ｂ）において、Ｒ(1) ，Ｒ(2) はＲ用画素、Ｂ(1) ，Ｂ(2) はＢ用画素、Ｇｂ(1) ，Ｇｂ(2) ，Ｇｒ(1) ，Ｇｒ(2) はＧ用画素に対応する領域を示している。Ｄはドレイン領域を示している。また、信号線との対応関係を示すために、ｍ行目の信号線ADRES(m)、RESET(m)、READ1(m)、READ2(m)および、(m+1) 行目の信号線ADRES(m+1)、RESET(m+1)、READ1(m+1)、READ2(m+1)、ｎ列目の垂直信号線１１(n) 、(n+1) 列目の垂直信号線１１(n+1) を示している。

図２（ａ）、（ｂ）に示したように、単位画素の中に高感度画素と低感度画素が配置され、高感度画素上には面積の大きな色フィルタおよびマイクロレンズ２０が配置され、低感度画素上には面積の小さな色フィルタおよびマイクロレンズ３０が配置されている。

図３は、図１のCMOSイメージセンサにおいて、第１、第２のフォトダイオードPD1 、PD2 に蓄積される信号電荷量が多い場合（明時）に適した低感度モードにおける画素の動作タイミング、リセット動作(Reset Operation) 時における半導体基体内のポテンシャル(Potential) 電位および読み出し動作(Read Operation)時のポテンシャル電位の一例を示す図である。信号電荷量が多い場合は、センサの感度を落として、センサがなるべく飽和しないようにして、ダイナミックレンジを拡大することが求められる。

まず、リセットトランジスタRST をオンさせてリセット動作を行うことにより、リセット動作を行った直後のフローティングディフュージョンFDの電位はドレイン（画素の電源）と同じ電位レベルに設定される。リセット動作の終了後は、リセットトランジスタRST をオフする。すると、垂直信号線１１には、フローティングディフュージョンFDの電位に応じた電圧が出力される。この電圧値をCDS&ADC １４内のCDS回路に取り込んでおく（暗時レベル）。

次に、第１の読み出しトランジスタREAD1 あるいは第２の読み出しトランジスタREAD2 をオンさせて、それまでにフォトダイオードPD1 あるいはPD2 に蓄積された信号電荷をFDに転送する。低感度モードでは、第２の読み出しトランジスタREAD2 のみをオンし、より感度の低い第２のフォトダイオードPD2 で蓄積した信号電荷のみをフローティングディフュージョンFDに転送する読出し動作を行う。この信号電荷の転送に伴って、FD電位が変化する。垂直信号線１１には、フローティングディフュージョンFDの電位に応じた電圧が出力されるので、この電圧値をCDS回路に取り込む（信号レベル）。その後、CDS回路で信号レベルから暗時レベルを引き算することにより、増幅トランジスタAMP のVth （閾値）ばらつき等のノイズをキャンセルし、純粋な信号成分のみを取り出す（CDS動作）。

なお、低感度モードでは、説明簡便のため、第１のフォトダイオードPD1 と第１の読み出しトランジスタREAD1 の動作に関しては説明を省略している。実際は、第１のフォトダイオードPD1 の信号電荷がフローティングディフュージョンFDに溢れてくるのを防止するため、フローティングディフュージョンFDのリセット動作を行う直前に第１の読み出しトランジスタREAD1 をオンさせ、第１のフォトダイオードPD1 に蓄積された信号電荷を排出すると良い。また、フローティングディフュージョンFDのリセット動作と第２のフォトダイオードPD2 からの信号の読出し動作を行っている期間以外は、常に第１の読み出しトランジスタREAD1 をオンさせてもよい。

一方、図４は、図１のCMOSイメージセンサにおいて、フローティングディフュージョンFDに蓄積される信号電荷量が少ない場合（暗時）に適した高感度モードにおける画素の動作タイミング、リセット動作時における半導体基体内のポテンシャル電位および読み出し動作時のポテンシャル電位の一例を示す図である。フローティングディフュージョンFDの信号電荷量が少ない場合は、CMOSイメージセンサの感度を上げてS/N 比を向上させることが求められる。

まず、リセットトランジスタRST をオンさせてリセット動作を行うことにより、リセット動作を行った直後のフローティングディフュージョンFDの電位(Potential) はドレイン（画素の電源）と同じ電位レベルに設定される。リセット動作の終了後は、リセットトランジスタRST をオフする。すると、垂直信号線１１には、フローティングディフュージョンFDの電位に応じた電圧が出力される。この電圧値をCDS&ADC １４内のCDS回路に取り込んでおく（暗時レベル）。

次に、第１、第２の読み出しトランジスタREAD1 、READ2 をオンさせて、それまでに第１、第２のフォトダイオードPD1 、PD2 に蓄積された信号電荷をフローティングディフュージョンFDに転送する。高感度モードでは、第１、第２の読み出しトランジスタREAD1 、READ2 の両方をオンさせて、暗い状態で取得した信号電荷の全てをフローティングディフュージョンFDに転送する読出し動作を行う。この信号電荷の転送に伴って、FD電位が変化する。垂直信号線１１には、フローティングディフュージョンFDの電位に応じた電圧が出力されるので、この電圧値をCDS回路に取り込む（信号レベル）。その後、信号レベルから暗時レベルを引き算することにより、増幅トランジスタAMP のVth ばらつき等のノイズをキャンセルし、純粋な信号成分のみを取り出す（CDS動作）。

一般に、CMOSイメージセンサでは、発生する全ノイズの中で、増幅トランジスタAMP で発生する熱雑音や１／ｆノイズが大きな割合を占めている。したがって、本実施形態のCMOSイメージセンサのように、ノイズが発生する前にフローティングディフュージョンFDに転送する段階で信号を加算して信号レベルを大きくすることは、S/N 比を向上させる上で有利である。また、フローティングディフュージョンFDに転送する段階で信号を加算することにより、画素数が減少するので、CMOSイメージセンサのフレームレートを上げ易いという効果が得られる。

なお、フローティングディフュージョンFDで信号電荷を加算することに限定されるものではない。第１、第２のフォトダイオードPD1 とPD2の信号電荷を、別々に画素ソースフォロワ回路を用いて出力してもよい。この場合、CMOSセンサの外部の信号処理回路において、第１、第２のフォトダイオードPD1 、PD2 の信号電荷の単純加算ではなく、例えば２：１の比率で重み付け加算を行なうようにしてもよい。

上述したように、本実施形態ではCMOSイメージセンサにおける単位画素中に、高感度画素と低感度画素をそれぞれ一つ設ける。そして、信号電荷量の少ない時は、高感度画素と低感度画素の信号を両方使用する。その際、単位画素の中で信号電荷を加算して読み出すと良い。また、信号電荷量が多い時は、低感度画素の信号のみを読み出す。このように、二つの動作モードを使い分ける。

本実施形態では単位画素の中に高感度画素と低感度画素を一つずつ配置するので、次式（１）の関係が成り立つと考えてよい。即ち、従来画素の光感度／飽和レベル、高感度画素の光感度／飽和レベル、低感度画素の光感度／飽和レベルを
従来画素の光感度：SENS
従来画素の飽和レベル：VSAT
高感度画素の光感度：SENS1
高感度画素の飽和レベル：VSAT1
低感度画素の光感度：SENS2
低感度画素の飽和レベル：VSAT2
で表すと、
SENS=SENS1+SENS2
VSAT=VSAT1+VSAT2 …（１）
高感度画素が飽和して低感度モードに切り替わると、得られる信号電荷量が減少してS/N が低下する。高感度画素が飽和する光量は、VSAT1/SENS1 で表される。この光量での低感度画素の信号出力は、VSAT1 ×SENS2/SENS1 となる。従って、この光量での信号出力の低下率は、
(VSAT1×SENS2/SENS1)／(VSAT1×SENS/SENS1) ＝SENS2/SENS …（２）
となる。高感度／低感度モード切替時の信号低下は避けたいので、SENS2/SENSは、１０％から５０％の間に設定するのが妥当と考えられる。本実施形態では、SENS2/SENS＝１／４＝２５％に設定している。

一方、ダイナミックレンジの拡大効果は、低感度モードでの最大入射光量VSAT2/SENS2と従来画素の最大入射光量（ダイナミックレンジ）VSAT/SENS との比をとり、
(VSAT2/VSAT)×(SENS/SENS2) …（３）
となる。この式（３）より明らかなように、VSAT2/VSATは可能な限り大きくしたほうが良い。これは、高感度画素と低感度画素の飽和レベルは、同程度か、もしくは低感度画素の方を大きくした方が良いということを意味している。数式で表すと、
VSAT1/SENS1 ＜ VSAT2/SENS2 …（４）
を満たすと、ダイナミックレンジを拡大することができる。

図５は、本実施形態のCMOSイメージセンサにおけるダイナミックレンジ拡大効果を説明するために特性の一例を示す図である。図５中、横軸は入射光量を示し、縦軸はフォトダイオードに発生した信号電荷量を示している。ここでは、高感度画素（PD1 ）の特性Ａ、低感度画素（PD2 ）の特性Ｂ、従来の単位画素中の画素（従来画素）の特性Ｃを示している。

本実施形態では、高感度画素（PD1 ）の光感度は従来画素の３／４に設定され、低感度画素（PD2 ）の光感度は従来画素の１／４に設定されている。また、高感度画素（PD1 ）の飽和レベルは従来画素の１／２に設定され、低感度画素（PD2 ）の飽和レベルは従来画素の１／２に設定されている。

図５から分かるように、高感度画素（PD1 ）の光感度は、従来画素と比べて３／４に設定され、低感度画素（PD2 ）の光感度は従来画素と比べて１／４に設定されているので、高感度画素（PD1 ）と低感度画素（PD2 ）の出力を加算する高感度モードでは、信号電荷量は従来の単位画素と同等である。

一方、低感度画素（PD2 ）は、従来画素と比べて飽和レベルは１／２、光感度は１／４であるので、結果として、低感度画素（PD2 ）が飽和しないで動作する範囲は従来画素と比較して２倍広がっている。即ち、低感度画素（PD2 ）の出力を用いる低感度モードでは、ダイナミックレンジは従来画素と比較して２倍拡大していることが分かる。

以上のように、本実施形態のCMOSイメージセンサでは、低感度モードを利用することでダイナミックレンジを拡大でき、高感度モードを利用することで光量が少ない場合（暗い場合）での光感度の劣化を少なくできる、という効果が得られる。即ち、光感度と信号電荷取扱量のトレードオフ（二律背反）の関係を乗り越え、暗時の低ノイズを維持したまま、信号電荷取扱量を大きくすることが可能である。

さらに、本実施形態は、CMOSイメージセンサでダイナミックレンジの拡大を実現しているので、CMOSイメージセンサの利点、即ち、間引き動作などを利用してフレームレートの高い、高速センサを容易に設計することが可能である。

なお、本実施形態のCMOSイメージセンサでは、第１のフォトダイオードPD1 だけ、あるいは、第２のフォトダイオードPD2 だけに着目した場合、それぞれ一般的に用いられるRGB ベイヤー配列となっているので、高感度モード、低感度モードとも、出力信号はRGB ベイヤー配列に対応している。従って、デモザイクなどの色信号処理は、従来の処理をそのまま利用できる。

また、本実施形態のCMOSイメージセンサでは、第１、第２のフォトダイオードPD1 、PD2 が市松模様状に配置されている。そこで、図２（ａ）に示したように、フローティングディフュージョンFDを第１、第２のフォトダイオードPD1 とPD2 の間に配置し、さらに残った隙間に各トランジスタAMP 、RST を配置すると、画素内で各部品のレイアウトを容易に行なうことができる。

＜２．断面構成例＞
次に、図６および図７を用いて、第１の実施形態に係る固体撮像装置の断面構成例について説明する。ここでは、図２（ｂ）中のＶＩＩ−ＶＩＩ線に沿って矢印方向から見た断面を一例に挙げる。

尚、この説明では、電子をフォトダイオードに電荷蓄積する場合の説明を行うが、正孔をフォトダイオードに電荷蓄積する場合でも、素子分離層をn型半導体層とすることで同様の効果を得ることは可能である。

２−１．
図６に示すように、単位画素１は、半導体基体３１上に市松模様状に配置される高感度画素１Ｈ、および高感度画素１Ｈよりも感度が低い低感度画素１Ｌを備える。半導体基体３１は、例えば、ＳＯＩ（Silicon on insulater）基体上にエピタキシャル成長させて形成したｎ型半導体層である。
高感度画素１Ｈおよび低感度画素１Ｌは、半導体基体３１中の第１，第２画素分離層３３−１，３３−２により画素ごとに分離され、信号走査線回路部と光電変換部とを備える。
第１，第２画素分離層３３−１，３３−２は、半導体基体３１中に導入される、例えば、Ｂ（ボロン）等のｐ型不純物の注入により形成される。

第１画素分離層３３−１は、半導体基体３１中における光照射面側であるＭＬ側領域３２−１に配置される。また、高感度画素１Ｈにおける第１画素分離層３３−１間の開口ＯＰ１（１）は、低感度画素１Ｌにおける第１画素分離層３３−２間の開口ＯＰ１（２）よりも大きい（ＯＰ１（１）＞ＯＰ１（２））。さらに、高感度画素１Ｈにおける第１画素分離層３３−１間の開口ＯＰ１（１）、および低感度画素１Ｌにおける第１画素分離層３３−２間の開口ＯＰ１（２）は、高感度画素１Ｈおよび低感度画素１Ｌにおいて共通（実質的に同一）である。また、本例では、第１画素分離層３３−１の画素センター位置は、高感度画素１Ｈおよび低感度画素１Ｌのマイクロレンズ２０，３０のレンズ端と一致するように配置される。

第２画素分離層３３−２は、半導体基体３１中における信号走査回路側のＰＤ側領域３２−２に、フォトダイオードＰＤ１，ＰＤ２を囲むように設けられ、第１画素分離層３３−１と連続して配置される。さらに、第２画素分離層３３−２間の開口ＯＰ２は、高感度画素１Ｈおよび低感度画素１Ｌにおいて共通（実質的に同一）である。

信号走査回路部は、信号走査回路側の半導体基体３１上に設けられる層間絶縁膜３４中に形成される上記増幅トランジスタ（図示せず）等、および配線層３５により構成される。配線層３５は、例えば、ＡＬ（アルミニウム）やＣｕ（銅）等により形成される。
光電変換部は、フォトダイオードＰＤ１，ＰＤ２，光照射側の保護膜３６Ａ，平坦化層３７，色フィルタ（Ｇｂ(1)，Ｇｂ(2)，Ｇｒ(1)，Ｇｒ(2)），および第１，第２マイクロレンズ２０，３０により構成される。
フォトダイオードＰＤ１，ＰＤ２は、半導体基体３１中に設けられ、光電変換及び電荷の蓄積を行う。
光照射側の保護膜３６Ａは、シリコン酸化膜やシリコン窒化膜等に形成され、光照射側の半導体基体３１上に設けられる。
平坦化層３７は、保護膜３６Ａ上に設けられ、例えば、樹脂等により形成される。
色フィルタ（Ｇｂ(1)，Ｇｂ(2)，Ｇｒ(1)，Ｇｒ(2)）は、平坦化層３７上に配置される。
第１，第２マイクロレンズ２０，３０は、色フィルタ（Ｇｂ(1)，Ｇｂ(2)，Ｇｒ(1)，Ｇｒ(2)）上にそれぞれ配置され、フォトダイオードＰＤ１，ＰＤ２に光を集光する。第１マイクロレンズ２０の面積は、第２マイクロレンズ３０の面積よりも大きく、第１マイクロレンズ２０と第２マイクロレンズ３０とは、互いに市松模様状に配置される。

２−２．撮像時における入射光
次に、図７を用いて、上記図６に示した断面構成において、撮像時における入射光について説明する。
上記図６に示した構成では、高感度画素１Ｈにおける第１画素分離層３３−１間の開口ＯＰ１（１）は、低感度画素１Ｌにおける第１画素分離層３３−１間の開口ＯＰ１（２）よりも大きい（ＯＰ１（１）＞ＯＰ１（２））。さらに、高感度画素１Ｈにおける第１画素分離層３３−１間の開口ＯＰ１（１）、および低感度画素１Ｌにおける第１画素分離層３３−１間の開口ＯＰ１（２）は、高感度画素１Ｈおよび低感度画素１Ｌにおいて共通（実質的に同一）である。また、本例では、第１画素分離層３３−１の画素センター位置は、高感度画素１Ｈおよび低感度画素１Ｌのマイクロレンズ２０，３０のレンズ端と一致するように配置される。

そのため、図７に示すように、高感度画素１Ｈから入射した光Ｌ（１）が、隣接する低感度画素１ＬのフォトダイオードＰＤ２を分離する第１画素分離層３３−１に入ることを防止することができる。このように、第１画素分離層３３−１により、光電変換されて発生するキャリアを低減することができる。また、第１画素分離層３３−１の構造により、後述する比較例に対し、高感度画素１Ｈから入射した光Ｌ（１）が、隣接する低感度画素１Ｌへ、進入することを防止できる。つまり、発生したキャリアが流れ込むことを防止でき、同時に光学的なクロストークも低減することができる点で有利である。

一方、第２画素分離層３３−２間の開口ＯＰ２は、高感度画素１Ｈおよび低感度画素１Ｌにおいて共通（実質的に同一）である。
そのため、フォトダイオードＰＤ１，ＰＤ２の飽和電子量（ポテンシャル）を共通化することができる点で有利である。

＜３．製造方法＞
次に、図８乃至図１３を用いて、第１の実施形態に係る固体撮像装置の製造方法について説明する。ここでは、図６に示した構成を一例に挙げる。

図８に示すように、この例では、シリコン基板４１と酸化膜３６から構成されるＳＯＩ（Silicon on insulater）基板を用いる場合を一例に挙げて説明する。まず、例えば、信号走査回路側のＳＯＩ基板上に、ｎ型半導体層を、例えば、１.０〜５.０μｍ程度エピタキシャル成長させて、半導体基体３１を形成する。
続いて、信号走査回路側の半導体基体３１表面上に、フォトレジスト４３−１を塗布する。そして、このフォトレジスト４３−１に、露光および現像を行い、高感度画素１Ｈにおける第１画素分離層３３−１間の開口ＯＰ１（１）が、低感度画素１Ｌにおける第１画素分離層３３−１間の開口ＯＰ１（２）よりも大きく（ＯＰ１（１）＞ＯＰ１（２））なるように、半導体基体３１の表面上を露出させる。
続いて、上記フォトレジスト４３−１をマスクとしてイオン注入法等を用い、半導体基体３１中の光照射側における界面近傍（ＭＬ側領域３２−１）に、例えば、Ｂ（ボロン）等のｐ型不純物を注入し、熱工程を行い活性化することで、第１画素分離層３３−１を形成する。この工程の際、上記フォトレジスト４３−１をマスクとして用いたＭＬ側領域３２−１における上記イオン注入工程を複数回に分けて行い、第１画素分離層３３−１を形成しても良い。その後、上記フォトレジスト４３−１を除去する。

続いて、図９に示すように、信号走査回路側の半導体基体３１表面上に、フォトレジスト４３−２を塗布する。そして、このフォトレジスト４３−２に、露光および現像を行い、第２画素分離層３３−２間の開口ＯＰ２が、高感度画素１Ｈおよび低感度画素１Ｌにおいて共通（実質的に同一）となるように、半導体基体３１の表面上を露出させる。
続いて、上記フォトレジスト４３−２をマスクとしてイオン注入法等を用い、半導体基体３１中の信号走査回路側における界面近傍（ＰＤ側領域３２−２）であって後に形成されるフォトダイオードを囲むように、例えば、Ｂ（ボロン）等のｐ型不純物を注入し、熱工程を行い活性化することで、第２画素分離層３３−２を形成する。この工程の際、上記と同様に、上記イオン注入工程を複数回に分けて行い、第２画素分離層３３−２を形成しても良い。その後、上記フォトレジスト４３−２を除去する。

続いて、図１０に示すように、半導体基体３１中の信号走査回路側における界面近傍（ＰＤ側領域３２−２）に、第２画素分離層３３−２に囲まれるように、フォトダイオードＰＤ１，ＰＤ２を、高感度画素および低感度画素にそれぞれ形成する。

続いて、信号走査回路側における半導体基体３１の表面上に、層間絶縁膜３４を形成する。続いて、層間絶縁膜３４中に、ＡＬ（アルミニウム）やＣｕ（銅）等により、配線層３５を形成する。

続いて、図１１に示すように、層間絶縁膜３４上に、例えば、接着剤又は直接接合法等を用いて、シリコン等により形成される支持基板４２を張り合わせる。

続いて、図１２に示すように、ＳＯＩ基板を裏返し、光照射側のＳＯＩ基板の表面上を、例えば、ＣＭＰ（Chemical mechanical polishing）法による研磨やエッチング法などを行ない、基板４１〜酸化膜３６までを除去し、光照射側の半導体基体３１の表面上を露出させる。
続いて、露出させた光照射側の半導体基体３１上に、保護膜３６Ａとして、例えば、シリコン酸化膜やシリコン窒化膜を形成する。

続いて、図１３に示すように、周知の工程を用い、平坦化層３７，色フィルタ（Ｇｂ(1)，Ｇｂ(2)，Ｇｒ(1)，Ｇｒ(2)），および第１，第２マイクロレンズ２０，３０を順次形成し、図６に示す固体撮像装置を製造する。

尚、本製造方法の説明では、ＳＯＩ基板を用いた説明を行ったが、これに限られない。半導体基体は半導体領域であればよいため、ＳＯＩ基板ではなくシリコンバルク基体を用いて基体の研磨やエチッングの制御を行う場合でも、この素子分離方法が可能である。

＜４．作用効果＞
第１の実施形態に係る固体撮像装置、その動作、およびその製造方法によれば、少なくとも下記（１）乃至（２）の効果が得られる。
（１）高感度画素から入射した光が、隣接する低感度画素へ進入することを防止でき、同時にクロストークも低減できる。
上記のように、第１の実施形態に係る構成では、高感度画素１Ｈにおける第１画素分離層３３−１間の開口ＯＰ１（１）は、低感度画素１Ｌにおける第１画素分離層３３−１間の開口ＯＰ１（２）よりも大きい（ＯＰ１（１）＞ＯＰ１（２））。さらに、高感度画素１Ｈにおける第１画素分離層３３−１間の開口ＯＰ１（１）、および低感度画素１Ｌにおける第１画素分離層３３−１間の開口ＯＰ１（２）は、高感度画素１Ｈおよび低感度画素１Ｌにおいて共通（実質的に同一）である。また、本例では、第１画素分離層３３−１の画素センター位置は、高感度画素１Ｈおよび低感度画素１Ｌのマイクロレンズ２０，３０のレンズ端と一致するように配置される。

そのため、図７に示したように、高感度画素１Ｈから入射した光Ｌ（１）が、隣接する低感度画素１ＬのフォトダイオードＰＤ２を分離する第１画素分離層３３−１に入ることを防止することができる。このように、第１画素分離層３３−１により、光電変換されて発生するキャリアを低減することができる。また第１画素分離層３３−１の構造により、後述する比較例に対し、高感度画素１Ｈから入射した光Ｌ（１）が、隣接する低感度画素１Ｌへ、進入することを防止できる。つまり、発生したキャリアが流れ込むことを防止でき、同時に光学的なクロストークも低減することができる点で有利である。

（２）フォトダイオードの飽和電子量（ポテンシャル）を共通化することができる。

加えて、第２画素分離層３３−２間の開口ＯＰ２は、高感度画素１Ｈおよび低感度画素１Ｌにおいて共通（実質的に同一）である。
そのため、フォトダイオードＰＤ１，ＰＤ２の飽和電子量（ポテンシャル）を共通化することができる点で有利である。

［第２の実施形態（第１画素分離層が複数段有する一例）］
次に、第２の実施形態に係る固体撮像装置およびその製造方法について、図１４を用いて説明する。この第２の実施形態は、第１画素分離層３３−１が複数段有する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
図１４に示すように、本例に係る固体撮像装置は、ＭＬ側領域３２−１に配置される複数段の第１画素分離層として、２段の第１画素分離層３３−１Ａ，３３−１Ｂが配置される点で、上記第１の実施形態と相違する。
高感度画素１Ｈにおける第１画素分離層３３−１Ａ間の開口ＯＰ１（１）Ａは、低感度画素１Ｌにおける第１画素分離層３３−１Ａ間の開口ＯＰ１（２）よりも大きい（ＯＰ１（１）Ａ＞ＯＰ１（２）Ａ）。さらに、高感度画素１Ｈにおける第１画素分離層３３−１Ａ間の開口ＯＰ１（１）Ａ、および低感度画素１Ｌにおける第１画素分離層３３−１Ａ間の開口ＯＰ１（２）Ａは、高感度画素１Ｈおよび低感度画素１Ｌにおいて共通（実質的に同一）である。
高感度画素１Ｈにおける第１画素分離層３３−１Ｂ間の開口ＯＰ１（１）Ｂは、低感度画素１Ｌにおける第１画素分離層３３−１Ｂ間の開口ＯＰ１（２）よりも大きい（ＯＰ１（１）Ｂ＞ＯＰ１（２）Ｂ）。さらに、高感度画素１Ｈにおける第１画素分離層３３−１Ｂ間の開口ＯＰ１（１）Ｂ、および低感度画素１Ｌにおける第１画素分離層３３−１Ｂ間の開口ＯＰ１（２）Ｂは、高感度画素１Ｈおよび低感度画素１Ｌにおいて共通（実質的に同一）である。
そのため、クロストークの低減に加え、素子分離強度の劣化を防ぐことが出来る。

＜製造方法＞
本例に係る製造方法に関しては、上記と同様の製造工程を用いて、第１画素分離層の形成工程を、複数回（本例では、２回）行う点で、上記第１の実施形態と相違する。その他の製造工程は、上記第１の実施形態と実質的に同様であるため、その詳細な説明を省略する。

＜作用効果＞
上記のように、第２の実施形態に係る固体撮像装置、その動作、およびその製造方法によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。
さらに、本例に係る固体撮像装置は、ＭＬ側領域３２−１に配置される複数段の第１画素分離層として、２段の第１画素分離層３３−１Ａ，３３−１Ｂが配置される。
そのため、クロストークの低減に加え、素子分離強度の劣化を防ぐことが出来る。

［比較例］
次に、図１５を用い、上記第１，第２の実施形態に係る固体撮像装置と比較するために、比較例に係る固体撮像装置ついて説明する。
図示するように、比較例に係る固体撮像装置では、画素分離層１３３が、高感度画素と低感度画素との間で、同様の構成である。

ここで、感度の異なる高感度画素と低感度画素を有する裏面照射型の固体撮像装置である場合、高感度画素上に面積の大きな色フィルタＧｂ（１）およびマイクロレンズ１２０が配置されている。さらに、画素分離層１３３の開口は、高感度画素、低感度画素にかかわらず同一に配置されている。また、比較例では、画素分離層１３３の画素センター位置は、高感度画素１Ｈおよび低感度画素１Ｌのマイクロレンズ１２０，１３０のレンズ端と一致していない。
そのため、高感度画素から入射した光Ｌ（１）が、隣接する低感度画素の画素分離層１３３に侵入する。この画素分離層１３３で光電変換されたキャリアは、画素分離層１３３自体に電界勾配が少ない。その結果、隣接する低感度画素へキャリアが流れてしまい、キャリアのクロストークとなってしまう。このように、比較例に係る画素分離層１３３の開口は、高感度画素１Ｈ、低感度画素１Ｌにかかわらず、同一に配置されている。そのため、高感度画素、低感度画素の開口位置が一致しておらず、高感度画素から入射した光Ｌ（１）が進入しやすい構造となっている。

上記のように、比較例に係る構成およびその製造方法では、高感度画素から入射した光Ｌ（１）が、隣接する低感度画素のフォトダイオードＰＤ２を分離する素分離層１３３及び低感度画素へ進入することを防止できず、キャリアのクロストークと同時に光学的なクロストークも発生する点で、不利である。

＜本例が含む態様＞
また、上記実施形態は、下記の態様を含み得る。

［１］ 入射光を光電変換して蓄積する第１フォトダイオードと、前記第１フォトダイオードに接続され信号電荷を読み出す第１読出しトランジスタと、前記第１フォトダイオードよりも光感度が小さく入射光を光電変換して蓄積する第２フォトダイオードと、前記第２フォトダイオードに接続され、信号電荷を読み出す第２読出しトランジスタと、前記第１読出しトランジスタおよび前記第２読出しトランジスタに接続され信号電荷を蓄積するフローティングディフュージョンと、前記フローティングディフュージョンの電位をリセットするリセットトランジスタと、前記フローティングディフュージョンの電位を増幅する増幅トランジスタとを有する単位画素のアレイ領域を具備し、前記第１フォトダイオードの信号電荷と前記第２フォトダイオードの信号電荷とを前記フローティングディフュージョンで加算した電位を増幅して信号を出力する第１動作モードと、前記第２フォトダイオードの信号電荷が前記第２読出しトランジスタにより読み出された前記フローティングディフュージョンの電位を増幅して信号を出力する第２の動作モードとを備える固体撮像装置。

［２］ 入射光を光電変換して蓄積する第１フォトダイオードと、前記第１フォトダイオードに接続され信号電荷を読み出す第１読出しトランジスタと、前記第１フォトダイオードよりも光感度が小さく、入射光を光電変換して蓄積するための第２フォトダイオードと、前記第２フォトダイオードに接続され信号電荷を読み出す第２読出しトランジスタと、前記第１読出しトランジスタおよび前記第２読出しトランジスタに接続され信号電荷を蓄積するフローティングディフュージョンと、前記フローティングディフュージョンの電位をリセットするリセットトランジスタと、前記フローティングディフュージョンの電位を増幅する増幅トランジスタとを有する単位画素のアレイ領域を具備し、前記第１フォトダイオードの信号電荷と前記第２フォトダイオードの信号電荷とを、別々に読み出して信号を出力する第１動作モードと、前記第２フォトダイオードの信号電荷を読み出して信号を出力する第２動作モードとを備える固体撮像装置。

［３］ ［１］または［２］の固体撮像装置において、第１フォトダイオードの光感度をSENS1 、飽和レベルをVSAT1 、前記第２のフォトダイオードの光感度をSENS2 、飽和レベルをVSAT2 で表すと、
VSAT1/SENS1 ＜ VSAT2/SENS2
の関係式を満たす。

［４］ ［１］乃至［３］のいずれかの固体撮像装置において、前記第１フォトダイオードに光を集光する第１マイクロレンズと、前記第２フォトダイオードに光を集光する第２マイクロレンズとをさらに具備し、前記第１マイクロレンズの面積は前記第２マイクロレンズの面積よりも大きく、前記第１マイクロレンズと前記第２マイクロレンズは互いに市松模様状に配置されている。

［５］ ［１］乃至［３］のいずれかの固体撮像装置において、前記第１フォトダイオードに光を集光するための第１マイクロレンズと、前記第２フォトダイオードに光を集光するための第２マイクロレンズとをさらに具備し、前記第１マイクロレンズは複数のマイクロレンズから構成され、当該複数のマイクロレンズの面積の和は前記第２マイクロレンズの面積よりも大きい。

以上、第１，第２の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１０…撮像領域、１…単位画素、１Ｈ…高感度画素、１Ｌ…低感度画素、３３−１…第１画素分離層、３３−２…第２画素分離層。

Claims (6)

1. 半導体基体上に光電変換部及び信号走査回路部を含む複数の単位画素が配置される撮像領域を備え、前記信号走査回路部が形成される前記半導体基体の表面とは反対側の基体表面上に光照射面が形成される裏面照射型の固体撮像装置であって、
   前記単位画素は、高感度画素と前記高光感度画素よりも光感度が低い低感度画素とを備え、
   前記高感度画素および前記低感度画素は、前記半導体基体中における前記光照射面側に、画素を分離するために配置される第１画素分離層を有し、
   前記光照射面側の前記半導体基体において、前記高感度画素における前記第１画素分離層間の開口は、前記低感度画素における前記第１画素分離層間の開口よりも大きく、
   前記高感度画素および前記低感度画素は、フォトダイオードをそれぞれ備え、
   前記高感度画素および前記低感度画素は、前記フォトダイオードを囲むように設けられ、前記半導体基体中における前記信号走査回路側に前記第１画素分離層と連続して配置される第２画素分離層を更に有し、
   前記第２画素分離層間の開口は、前記高感度画素および前記低感度画素において共通であること
   を特徴とする固体撮像装置。
2. 第１画素分離層は、前記半導体基体中における前記光照射面側に、複数段に更に配置され、
   前記高感度画素における前記複数段の第１画素分離層間の開口は、前記低感度画素における前記複数段の第１画素分離層間の開口よりも大きいこと
   を特徴とする請求項１に記載の固体撮像装置。
3. 前記高感度画素および前記低感度画素は、前記フォトダイオードに光を集光する第１，第２マイクロレンズをそれぞれ更に有し、
   前記第１マイクロレンズの面積は、前記第２マイクロレンズの面積よりも大きく、
   前記第１マイクロレンズと前記第２マイクロレンズは、互いに市松模様状に配置されること
   を特徴とする請求項１または２に記載の固体撮像装置。
4. 前記第１画素分離層の画素センター位置は、前記第１，第２マイクロレンズのレンズ端と一致するように配置されること
   を特徴とする請求項３に記載の固体撮像装置。
5. 半導体基体中の光照射面側に、高感度画素における開口が、低感度画素における開口よりも大きくなるように、第１画素分離層を形成する工程と、
   前記半導体基体中に前記第１画素分離層と連続して配置され、その開口が前記高感度画素および前記低感度画素において共通となるように、第２画素分離層を形成する工程と、
   前記半導体基体中の信号走査回路側であって、前記高感度画素および前記低感度画素に、フォトダイオードをそれぞれ形成する工程と、
   前記信号走査回路側における前記半導体基体上に、信号走査線回路を形成する工程と、
   前記高感度画素および前記低感度画素のそれぞれに前記フォトダイオードの光を集光する第１，第２マイクロレンズであって、前記第１マイクロレンズの面積は前記第２マイクロレンズの面積よりも大きく、前記第１マイクロレンズと前記第２マイクロレンズは互いに市松模様状に配置されるように、第１，第２マイクロレンズを形成する工程とを具備すること
   を特徴とする固体撮像装置の製造方法。
6. 前記半導体基体中の光照射面側に、前記高感度画素における開口が、前記低感度画素における開口よりも大きくなるように、複数段の前記第１画素分離層を形成する工程を更に具備すること
   を特徴とする請求項５に記載の固体撮像装置の製造方法。

Images