JP5455860B2 - カウンタ回路および固体撮像装置 - Google Patents

Description

本発明の実施形態はカウンタ回路および固体撮像装置に関する。

固体撮像装置では、高画質化と高速化を両立させるため、画素アレイ部からカラムごとに読み出された画素信号をカラムＡＤ変換器にて並列にデジタル化してから出力する方法がある。

このカラムＡＤ変換器では、ランプ状の参照信号と画素信号とを比較することで、画素信号の電圧が時間に変換され、その時間をカウンタ回路にてカウントすることで、画素信号がデジタル値に変換される。このカラムＡＤ変換器では、カウンタ回路の消費電流を低減するには、カウントクロックの周波数を下げる必要があるが、カウンタ動作が低速化してしまう。

特開２００８−２８３５５６号公報

本発明の一つの実施形態の目的は、カウンタ動作の低速化を抑制しつつ、消費電流を低減することが可能なカウンタ回路および固体撮像装置を提供することである。

実施形態のカウンタ回路によれば、Ｓ個のサブカウンタと、クロック切替部とが設けられている。Ｓ個のサブカウンタは、互いに周期の異なるＳ（Ｓは２以上の整数）個のクロックをそれぞれカウントする。クロック切替部は、前記サブカウンタごとに設けられ、自段のサブカウンタでのカウント動作の終了後に後段のサブカウンタのカウント動作を起動する。

図１は、第１実施形態に係るカウンタ回路が適用される固体撮像装置の概略構成を示すブロック図である。 図２は、第１実施形態に係るカウンタ回路の中間段の２段分のサブカウンタの構成を示すブロック図である。 図３は、図２のクロック切替部の各部の電圧波形を示すタイミングチャートである。 図４は、第１実施形態に係るカウンタ回路の３段分のサブカウンタの概略構成を示すブロック図である。 図５は、図４のカウンタ回路の３段分のサブカウンタの詳細構成を示すブロック図である。 図６は、図５のカウンタ回路の各部の電圧波形を示すタイミングチャートである。 図７は、図２のクロック切替部の最終段の構成を示すブロック図である。 図８は、第２実施形態に係るカウンタ回路の中間段の２段分のサブカウンタの構成を示すブロック図である。 図９は、図８のクロック切替部の各部の電圧波形を示すタイミングチャートである。 図１０は、図８のカウンタ回路に適用される起動回路の構成を示すブロック図である。 図１１は、図１０の起動回路の各部の電圧波形を示すタイミングチャートである。 図１２は、図８のカウンタ回路の最終段の構成を示すブロック図である。 図１３は、図８のカウンタ回路の初段の構成を示すブロック図である。 図１４は、第３実施形態に係るカウンタ回路に適用される起動回路の構成を示すブロック図である。 図１５は、図１４の起動回路を立ち上がりエッジで起動する時の各部の電圧波形を示すタイミングチャートである。 図１６は、図１４の起動回路を立ち下がりエッジで起動する時の各部の電圧波形を示すタイミングチャートである。 図１７は、第４実施形態に係るカウンタ回路の２段分のサブカウンタの概略構成を示すブロック図である。

以下、実施形態に係るカウンタ回路および固体撮像装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１実施形態）
図１は、第１実施形態に係るカウンタ回路が適用される固体撮像装置の概略構成を示すブロック図である。
図１において、この固体撮像装置には、光電変換した電荷を蓄積する画素ＰＣがロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部１が設けられている。画素アレイ部１には、読み出し対象となる画素ＰＣを垂直方向に走査する行選択回路３が設けられている。

ここで、画素ＰＣには、フォトダイオードＰＤ、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃおよび読み出しトランジスタＴｄがそれぞれ設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｃと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。

そして、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ＲＥＡＤが入力される。また、リセットトランジスタＴｃのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｃのゲートには、リセット信号ＲＥＳＥＴが入力され、リセットトランジスタＴｃのドレインは、電源電位ＶＤＤに接続されている。また、行選択トランジスタＴａのゲートには、行選択信号ＡＤＲＥＳが入力され、行選択トランジスタＴａのドレインは、電源電位ＶＤＤに接続されている。また、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、行選択トランジスタＴａのソースに接続されている。

また、画素アレイ部１において、ロウ方向には画素ＰＣの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向には画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。なお、水平制御線Ｈｌｉｎは、読み出し信号ＲＥＡＤ、リセット信号ＲＥＳＥＴおよび行選択信号ＡＤＲＥＳをロウごとに画素ＰＣに伝送することができる。

また、この固体撮像装置には、垂直信号線Ｖｌｉｎを介して伝送された画素信号を参照電圧と比較することで、画素信号の電圧を時間に変換し、その時間をカウンタ回路ＣＵにてカウントすることで、画素信号をデジタル値に変換するカラムＡＤ変換器２が設けられている。

カラムＡＤ変換器２には、読み出し対象となる画素ＰＣを水平方向に走査する列選択回路４、ランプ状の参照電圧を発生する参照電圧生成回路５、互いに周期の異なるＳ（Ｓは２以上の整数）個のクロックＣＫ_１〜ＣＫ_ｓを発生するクロック発生器６、垂直信号線Ｖｌｉｎを介して伝送された画素信号を参照電圧と比較するコンパレータＰＡ、Ｓ個のクロックＣＫ_１〜ＣＫ_ｓによるカウント動作の起動および停止を順次伝播させるカウンタ回路ＣＵが設けられている。なお、コンパレータＰＡおよびカウンタ回路ＣＵはカラムごとに設けることができる。

そして、行選択回路３にて画素ＰＣが垂直方向に走査されることで、ロウ方向の画素ＰＣが選択され、その画素ＰＣから読み出された信号は垂直信号線Ｖｌｉｎを介してカラムＡＤ変換器２に伝送される。

そして、カラムＡＤ変換器２において、各画素ＰＣの信号からリセットレベルおよび読み出しレベルがサンプリングされ、リセットレベルおよび読み出しレベルとの差分がとられることで各画素ＰＣの信号成分がＣＤＳにてデジタル化される。

ここで、クロック発生器６からはＳ個のクロックＣＫ_１〜ＣＫ_ｓがカウンタ回路ＣＵに入力される。そして、コンパレータＰＡによる比較結果に基づいてカウンタ回路ＣＵがカウント動作を行うことで、各画素ＰＣの信号成分がデジタル化される。この時、各カウンタ回路ＣＵ内では、Ｓ個のクロックＣＫ_１〜ＣＫ_ｓによるカウント動作の起動および停止が順次伝播されることで、クロックＣＫ_ｎ（ｎは１≦ｎ≦ｓの整数）によるカウント動作が行われている時は、クロックＣＫ_１〜ＣＫ_ｎ−１、ＣＫ_ｎ＋１〜ＣＫ_ｓによるカウント動作が停止される。

これにより、上位ビットのカウント動作の周波数を低速化することができ、単一周波数のクロックにてカウント動作を行わせる場合に比べて消費電力を低減することができる。

また、Ｓ個のクロックＣＫ_１〜ＣＫ_ｓによるカウント動作の起動および停止を各カウンタ回路ＣＵ内で順次伝播させることにより、カウント動作の起動および停止を指示する信号を外部から各カウンタ回路ＣＵに入力する必要がなくなる。

図２は、第１実施形態に係るカウンタ回路の中間段の２段分のサブカウンタの構成を示すブロック図である。
図２において、カウンタ回路には、クロックＣＫ_ｎに従ってカウント動作するサブカウンタＣＵ_ｎおよびクロックＣＫ_ｎ＋１に従ってカウント動作するサブカウンタＣＵ_ｎ＋１が設けられ、サブカウンタＣＵ_ｎ＋１はサブカウンタＣＵ_ｎの次段に接続されている。なお、クロックＣＫ_ｎの周期は、クロックＣＫ_ｎ＋１の周期よりも短くなるように設定することができる。

ここで、サブカウンタＣＵ_ｎ、ＣＵ_ｎ＋１には、クロック切替部ＫＬ_ｎ、ＫＬ_ｎ＋１およびフリップフロップＦＦ_ｎ、ＦＦ_ｎ＋１がそれぞれ設けられている。なお、フリップフロップＦＦ_ｎの段数はｌｏｇ_２［ｆ（ＣＫ_ｎ）／ｆ（ＣＫ_ｎ＋１）］に設定することができる。ただし、ｆ（ＣＫ_ｎ）はクロックＣＫ_ｎの周波数、ｆ（ＣＫ_ｎ＋１）はクロックＣＫ_ｎ＋１の周波数である。

クロック切替部ＬＫ_ｎ、ＫＬ_ｎ＋１は、自段のサブカウンタＣＵ_ｎ、ＣＵ_ｎ＋１でのカウント動作の終了後に次段のサブカウンタＣＵ_ｎ＋１、ＣＵ_ｎ＋２のカウント動作をそれぞれ起動することができる。また、クロック切替部ＫＬ_ｎ、ＫＬ_ｎ＋１は、次段のサブカウンタＣＵ_ｎ＋１、ＣＵ_ｎ＋２のカウント動作を起動する前に桁上がり信号を次段のサブカウンタＣＵ_ｎ＋１、ＣＵ_ｎ＋２に送ることができる。

ここで、クロック切替部ＫＬ_ｎ、ＫＬ_ｎ＋１には、セレクタＭＸ_ｎ、ＭＸ_ｎ＋１、ＡＮＤ回路ＮＤ_ｎ、ＮＤ_ｎ＋１およびラッチ回路Ｌ１_ｎ、Ｌ２_ｎ、Ｌ３_ｎ、Ｌ１_ｎ＋１、Ｌ２_ｎ＋１、Ｌ３_ｎ＋１がそれぞれ設けられている。

そして、セレクタＭＸ_ｎの一方の入力端子にはクロックＣＫ_ｎが入力され、セレクタＭＸ_ｎの他方の入力端子には桁上がり信号ＣＫ_ｎ＿ＣＩＮが入力され、セレクタＭＸ_ｎの切替端子にはラッチ回路Ｌ１_ｎの出力が入力される。

ラッチ回路Ｌ１_ｎの入力端子には前段のカウント終了信号ＣＫ_ｎ−１＿ＳＴＰが自段のカウント開始信号ＣＫ_ｎ＿ＳＴＴとして入力され、ラッチ回路Ｌ１_ｎのクロック端子にはクロックＣＫ_ｎの反転信号が入力される。

ラッチ回路Ｌ２_ｎの入力端子にはラッチ回路Ｌ１_ｎの出力が入力され、ラッチ回路Ｌ２_ｎのクロック端子には次段のサブカウンタＣＵ_ｎ＋１を介してクロックＣＫ_ｎ＋１が入力される。

ラッチ回路Ｌ３_ｎの入力端子にはラッチ回路Ｌ２_ｎの出力が入力され、ラッチ回路Ｌ３_ｎのクロック端子にはクロックＣＫ_ｎの反転信号が入力される。

ＡＮＤ回路ＮＤ_ｎの一方の入力端子にはラッチ回路Ｌ３_ｎの出力の反転信号が入力され、ＡＮＤ回路ＮＤ_ｎの他方の入力端子にはセレクタＭＸ_ｎの出力が入力される。また、ＡＮＤ回路ＮＤ_ｎの出力はカウント終了信号ＣＫ_ｎ＿ＳＴＰとしてラッチ回路Ｌ１_ｎ＋１に入力される。

フリップフロップＦＦ_ｎの初段にはＡＮＤ回路ＮＤ_ｎの出力ＣＫ_ｎ＿ＩＮが入力され、各フリップフロップＦＦ_ｎの反転出力は自段のフリップフロップＦＦ_ｎのクロック端子に入力され、フリップフロップＦＦ_ｎの最終段の反転出力は桁上がり信号ＣＫ_ｎ＿ＯＵＴとしてセレクタＭＸ_ｎ＋１に入力される。

図３は、図２のクロック切替部の各部の電圧波形を示すタイミングチャートである。
図３の動作期間ａにおいて、カウント開始信号ＣＫ_ｎ＿ＳＴＴが立ち上がる前は、ラッチ回路Ｌ１_ｎの出力がロウレベルになり、セレクタＭＸ_ｎにて桁上がり信号ＣＫ_ｎ＿ＣＩＮが選択される。また、カウント開始信号ＣＫ_ｎ＿ＳＴＴが立ち上がる前は、カウント開始信号ＣＫ_ｎ＿ＳＴＴ２およびカウント終了信号ＣＫ_ｎ＿ＳＴＰもロウレベルになり、ＡＮＤ回路ＮＤ_ｎを介して桁上がり信号ＣＫ_ｎ＿ＣＩＮがフリップフロップＦＦ_ｎの初段に出力され、フリップフロップＦＦ_ｎによるカウントが行われる。

次に、動作期間ｂにおいて、カウント開始信号ＣＫ_ｎ＿ＳＴＴが立ち上がると、クロックＣＫ_ｎに同期してカウント開始信号ＣＫ_ｎ＿ＳＴＴ２が立ち上がり、ラッチ回路Ｌ１_ｎの出力がハイレベルになることから、セレクタＭＸ_ｎにてクロックＣＫ_ｎが選択される。

ここで、動作期間ｂ、ｃにおいて、クロックＣＫ_ｎ＋１が立ち上がる前は、カウント開始信号ＣＫ_ｎ＿ＳＴＴ２が立ち上がった場合においても、カウント終了信号ＣＫ_ｎ＿ＳＴＰはロウレベルを維持する。このため、ＡＮＤ回路ＮＤ_ｎを介してクロックＣＫ_ｎがフリップフロップＦＦ_ｎの初段に出力され、フリップフロップＦＦ_ｎによるカウントが行われる。

そして、動作期間ｃにおいてクロックＣＫ_ｎ＋１が立ち上がると、動作期間ｄにおいてクロックＣＫ_ｎに同期してカウント終了信号ＣＫ_ｎ＿ＳＴＰが立ち上がり、自段のカウント終了信号ＣＫ_ｎ＿ＳＴＰが次段のカウント開始信号ＣＫ_ｎ＋１＿ＳＴＴとしてサブカウンタＣＵ_ｎ＋１に入力される。また、カウント終了信号ＣＫ_ｎ＿ＳＴＰが立ち上がると、クロックＣＫ_ｎがフリップフロップＦＦ_ｎに出力されるのがＡＮＤ回路ＮＤ_ｎにて阻止され、フリップフロップＦＦ_ｎによるカウント動作が停止される。

ここで、高速クロックで低速クロックのエッジまでの時間を測れば、低速クロックにカウントを切り替えても測定時間は高速クロックの精度が保証できる。このため、高速なサブカウンタから低速なサブカウンタへとクロックのエッジで制御を順次伝播させることにより、最終的に最も低速のクロックでカウント動作させた場合においても、最も高速のクロックの精度が保証できる。

図４は、第１実施形態に係るカウンタ回路の３段分のサブカウンタの概略構成を示すブロック図である。
図４において、初段にはサブカウンタＣＵ_１が設けられ、中間段にはサブカウンタＣＵ_２が設けられ、最終段にはサブカウンタＣＵ_３が設けられている。ここで、サブカウンタＣＵ_１にはクロックＣＫ_１が入力され、サブカウンタＣＵ_２にはクロックＣＫ_２が入力され、サブカウンタＣＵ_３にはクロックＣＫ_３が入力される。

また、サブカウンタＣＵ_３に入力されるクロックＣＫ_４はロウレベルに固定され、サブカウンタＣＵ_３からはクロックＣＫ_３がサブカウンタＣＵ_２に入力され、サブカウンタＣＵ_２からはクロックＣＫ_２がサブカウンタＣＵ_１に入力され、サブカウンタＣＵ_１から出力されるクロックＣＫ_１はオープンにされる。

また、サブカウンタＣＵ_１には起動信号ＴＲＧがカウント開始信号ＣＫ_ｎ＿ＳＴＴとして入力され、サブカウンタＣＵ_１からはカウント終了信号ＣＫ_１＿ＳＴＰがカウント開始信号ＣＫ_２＿ＳＴＴとしてサブカウンタＣＵ_２に入力され、サブカウンタＣＵ_２からはカウント終了信号ＣＫ_２＿ＳＴＰがカウント開始信号ＣＫ_３＿ＳＴＴとしてサブカウンタＣＵ_３に入力され、サブカウンタＣＵ_３から出力されるカウント終了信号ＣＫ_３＿ＳＴＰはオープンにされる。なお、起動信号ＴＲＧとしては、図１のコンパレータＰＡの出力を用いることができる。

また、サブカウンタＣＵ_１に入力される桁上がり信号ＣＫ_１＿ＣＩＮはハイレベルに固定され、サブカウンタＣＵ_１からは自段の桁上がり信号ＣＫ_１＿ＯＵＴが次段の桁上がり信号ＣＫ_２＿ＯＵＴとしてサブカウンタＣＵ_２に入力され、サブカウンタＣＵ_２からは自段の桁上がり信号ＣＫ_２＿ＯＵＴが次段の桁上がり信号ＣＫ_３＿ＯＵＴとしてサブカウンタＣＵ_３に入力され、サブカウンタＣＵ_３から出力される自段の桁上がり信号ＣＫ_３＿ＯＵＴはオープンにされる。

これにより、サブカウンタＣＵ_１からサブカウンタＣＵ_２にカウント終了信号ＣＫ_１＿ＳＴＰを伝播させることにより、サブカウンタＣＵ_１のカウント動作の終了後にサブカウンタＣＵ_２のカウント動作を起動させ、サブカウンタＣＵ_２からサブカウンタＣＵ_３にカウント終了信号ＣＫ_２＿ＳＴＰを伝播させることにより、サブカウンタＣＵ_２のカウント動作の終了後にサブカウンタＣＵ_３のカウント動作を起動させることができる。

図５は、図４のカウンタ回路の３段分のサブカウンタの詳細構成を示すブロック図である。
図５において、サブカウンタＣＵ_１〜ＣＵ_３には、クロック切替部ＫＬ_１〜ＫＬ_３およびフリップフロップＦＦ_１〜ＦＦ_３がそれぞれ設けられている。

ここで、クロック切替部ＫＬ_１〜ＫＬ_３には、セレクタＭＸ_１〜ＭＸ_３、ＡＮＤ回路ＮＤ_１〜ＮＤ_３およびラッチ回路Ｌ１_１〜Ｌ３_１、Ｌ１_２〜Ｌ３_２、Ｌ１_３〜Ｌ３_３がそれぞれ設けられている。

図６は、図５のカウンタ回路の各部の電圧波形を示すタイミングチャートである。
図６において、起動信号ＴＲＧ（ＣＫ_０＿ＳＴＰ）が立ち上がる前は、ラッチ回路Ｌ１_１の出力がロウレベルになり、セレクタＭＸ_１にて桁上がり信号ＣＫ_０＿ＯＵＴが選択される。ここで、桁上がり信号ＣＫ_０＿ＯＵＴはハイレベルに固定されている。

また、起動信号ＴＲＧが立ち上がる前は、カウント開始信号ＣＫ_１＿ＳＴＴ２およびカウント終了信号ＣＫ_１＿ＳＴＰもロウレベルになり、ＡＮＤ回路ＮＤ_１を介して桁上がり信号ＣＫ_１＿ＣＩＮがフリップフロップＦＦ_１の初段に出力され、フリップフロップＦＦ_１によるカウントが行われる。

次に、起動信号ＴＲＧが立ち上がると、クロックＣＫ_１に同期してカウント開始信号ＣＫ_１＿ＳＴＴ２が立ち上がり、ラッチ回路Ｌ１_１の出力がハイレベルになることから、セレクタＭＸ_１にてクロックＣＫ_１が選択される。

ここで、クロックＣＫ_２が立ち上がる前は、カウント開始信号ＣＫ_１＿ＳＴＴ２が立ち上がった場合においても、カウント終了信号ＣＫ_１＿ＳＴＰはロウレベルを維持する。このため、ＡＮＤ回路ＮＤ_１を介してクロックＣＫ_１がフリップフロップＦＦ_１の初段に出力され、フリップフロップＦＦ_１によるカウントが行われる。

そして、クロックＣＫ_２が立ち上がると、クロックＣＫ_１に同期してカウント終了信号ＣＫ_１＿ＳＴＰが立ち上がり、カウント終了信号ＣＫ_１＿ＳＴＰがサブカウンタＣＵ_２に入力される。また、カウント終了信号ＣＫ_１＿ＳＴＰが立ち上がると、クロックＣＫ_１がフリップフロップＦＦ_１に出力されるのがＡＮＤ回路ＮＤ_１にて阻止され、フリップフロップＦＦ_１によるカウント動作が停止される。

また、カウント終了信号ＣＫ_１＿ＳＴＰが立ち上がる前は、カウント開始信号ＣＫ_２＿ＳＴＴ２およびカウント終了信号ＣＫ_２＿ＳＴＰもロウレベルになり、ＡＮＤ回路ＮＤ_２を介して桁上がり信号ＣＫ_２＿ＣＩＮがフリップフロップＦＦ_２の初段に出力され、フリップフロップＦＦ_２によるカウントが行われる。

次に、カウント終了信号ＣＫ_１＿ＳＴＰが立ち上がると、クロックＣＫ_２に同期してカウント開始信号ＣＫ_２＿ＳＴＴ２が立ち上がり、ラッチ回路Ｌ１_２の出力がハイレベルになることから、セレクタＭＸ_２にてクロックＣＫ_２が選択される。

ここで、クロックＣＫ_３が立ち上がる前は、カウント開始信号ＣＫ_２＿ＳＴＴ２が立ち上がった場合においても、カウント終了信号ＣＫ_２＿ＳＴＰはロウレベルを維持する。このため、ＡＮＤ回路ＮＤ_２を介してクロックＣＫ_２がフリップフロップＦＦ_２の初段に出力され、フリップフロップＦＦ_２によるカウントが行われる。

そして、クロックＣＫ_３が立ち上がると、クロックＣＫ_２に同期してカウント終了信号ＣＫ_２＿ＳＴＰが立ち上がり、カウント終了信号ＣＫ_２＿ＳＴＰがサブカウンタＣＵ_３に入力される。また、カウント終了信号ＣＫ_２＿ＳＴＰが立ち上がると、クロックＣＫ_２がフリップフロップＦＦ_２に出力されるのがＡＮＤ回路ＮＤ_２にて阻止され、フリップフロップＦＦ_２によるカウント動作が停止される。

なお、クロックＣＫ_１でカウントするサブカウンタＣＵ_１の段数がＮ１、クロックＣＫ_２でカウントするサブカウンタＣＵ_２の段数がＮ２とすると、クロックＣＫ_１の周波数に対して、クロックＣＫ_２の周波数は２^Ｎ１分の１、クロックＣＫ_３の周波数は２^{Ｎ１＋Ｎ２}分の１となる。

これにより、平均消費電流を決めるクロックＣＫ_３を十分低い周波数に保ちつつ、クロックＣＫ_１の電流が流れる期間をクロックＣＫ_２の周期のオーダの時間に制限することができる。そのため、クロックＣＫ_１の電流が流れる時間を短くしつつ、平均消費電流を抑えることが可能になる。

図７は、図２のクロック切替部の最終段の構成を示すブロック図である。
図７において、最終段のサブカウンタのクロック切替部ＫＬＡには、セレクタＭＸＡおよびラッチ回路Ｌ１Ａが設けられている。そして、セレクタＭＸＡの一方の入力端子にはクロックＣＫ_ｎが入力され、セレクタＭＸＡの他方の入力端子には桁上がり信号ＣＫ_ｎ＿ＣＩＮが入力され、セレクタＭＸＡの切替端子にはラッチ回路Ｌ１Ａの出力が入力される。フリップフロップＦＦ_ｎの初段にはセレクタＭＸＡの出力ＣＫ_ｎ＿ＩＮが入力される。

ラッチ回路Ｌ１Ａの入力端子には前段のカウント終了信号ＣＫ_ｎ−１＿ＳＴＰが自段のカウント開始信号ＣＫ_ｎ＿ＳＴＴとして入力され、ラッチ回路Ｌ１Ａのクロック端子にはクロックＣＫ_ｎの反転信号が入力される。

このクロック切替部ＫＬＡでは、カウント終了信号ＣＫ_ｎ＿ＳＴＰを次段のカウント開始信号ＣＫ_ｎ＋１＿ＳＴＴとして出力する必要がないため、カウント終了信号ＣＫ_ｎ＿ＳＴＰに関する回路を省略することが可能である。すなわち、図２の中間段のクロック切替部ＫＬ_ｎと比べて最終段のクロック切替部ＫＬＡではＡＮＤ回路ＮＤ_ｎおよびラッチ回路Ｌ２_ｎ、Ｌ３_ｎを省略することができ、回路規模を減らすことができる。

（第２実施形態）
図８は、第２実施形態に係るカウンタ回路の中間段の２段分のサブカウンタの構成を示すブロック図である。
図８において、このカウンタ回路には、図２のサブカウンタＣＵ_ｎ、ＣＵ_ｎ＋１の代わりにサブカウンタＣＵ_ｎ´、ＣＵ_ｎ＋１´が設けられている。サブカウンタＣＵ_ｎ´、ＣＵ_ｎ＋１´には、図２のクロック切替部ＫＬ_ｎ、ＫＬ_ｎ＋１の代わりにクロック切替部ＫＬ_ｎ´、ＫＬ_ｎ＋１´がそれぞれ設けられている。

クロック切替部ＫＬ_ｎ、ＫＬ_ｎ＋１では、クロックＣＫ_ｎ、ＣＫ_ｎ＋１がカウンタ回路の外部からそれぞれ入力されるのに対して、クロック切替部ＫＬ_ｎ´、ＫＬ_ｎ＋１´では、クロックＣＫ_ｎ＋１、ＣＫ_ｎ＋２がカウンタ回路の外部からそれぞれ入力される。また、クロック切替部ＫＬ_ｎ´、ＫＬ_ｎ＋１´には、クロックＣＫ_ｎ、ＣＫ_ｎ＋１が前段のサブカウンタＣＵ_ｎ−１、ＣＵ_ｎからそれぞれ入力される。

また、クロック切替部ＫＬ_ｎでは、カウント終了信号ＣＫ_ｎ＿ＳＴＰを次段のサブカウンタＣＵ_ｎ＋１に送る信号線が専用に設けられているのに対して、クロック切替部ＫＬ_ｎ´では、カウント終了信号ＣＫ_ｎ＿ＳＴＰ２を次段のサブカウンタＣＵ_ｎ＋１´に送る信号線がクロックＣＫ_ｎ＋１を次段のサブカウンタＣＵ_ｎ＋１´に送る信号線と共有化されている。

ここで、クロック切替部ＫＬ_ｎ´、ＫＬ_ｎ＋１´には、セレクタＭＸ_ｎ´、ＭＸ_ｎ＋１´、ＮＡＮＤ回路ＮＤ１_ｎ、ＮＤ２_ｎ、ＮＤ１_ｎ＋１、ＮＤ２_ｎ＋１、ＡＮＤ回路ＮＤ_ｎ、ＮＤ_ｎ＋１、ＯＲ回路ＮＤ４_ｎ、ＮＤ４_ｎ＋１およびラッチ回路Ｌ１_ｎ´、Ｌ２_ｎ´、Ｌ１_ｎ＋１´、Ｌ２_ｎ＋１´がそれぞれ設けられている。

そして、セレクタＭＸ_ｎ´の一方の入力端子にはクロックＣＫ_ｎ＿ＩＮが入力され、セレクタＭＸ_ｎの他方の入力端子には桁上がり信号ＣＫ_ｎ＿ＣＩＮが入力され、セレクタＭＸ_ｎの切替端子にはＮＡＮＤ回路ＮＤ２_ｎの出力が入力される。なお、クロックＣＫ_ｎ＿ＩＮは、カウント終了信号ＣＫ_ｎ＿ＳＴＰ２の反転信号とクロックＣＫ_ｎ＋１とが重畳された信号である。

ＮＡＮＤ回路ＮＤ１_ｎの一方の入力端子にはリセット信号ＲＳＴＸが入力され、ＮＡＮＤ回路ＮＤ１_ｎの他方の入力端子にはＮＡＮＤ回路ＮＤ２_ｎの出力が入力される。ＮＡＮＤ回路ＮＤ２_ｎの一方の入力端子にはクロックＣＫ_ｎ＿ＩＮが入力され、ＮＡＮＤ回路ＮＤ２_ｎの他方の入力端子にはＮＡＮＤ回路ＮＤ１_ｎの出力が入力される。

ラッチ回路Ｌ１_ｎ´の入力端子にはＮＡＮＤ回路ＮＤ２_ｎの出力が自段のカウント開始信号ＣＫ_ｎ＿ＳＴＴとして入力され、ラッチ回路Ｌ１_ｎ´のクロック端子にはクロックＣＫ_ｎが入力される。

ラッチ回路Ｌ２_ｎ´の入力端子にはラッチ回路Ｌ１_ｎ´の出力が入力され、ラッチ回路Ｌ２_ｎ´のクロック端子にはクロックＣＫ_ｎ＿ＩＮの反転信号が入力される。

ＡＮＤ回路ＮＤ３_ｎの一方の入力端子にはラッチ回路Ｌ２_ｎ´の出力の反転信号が入力され、ＡＮＤ回路ＮＤ３_ｎの他方の入力端子にはセレクタＭＸ_ｎ´の出力が入力される。フリップフロップＦＦ_ｎの初段にはＡＮＤ回路ＮＤ３_ｎの出力ＣＫ_ｎ＿ＩＮＭが入力される。

ＯＲ回路ＮＤ４_ｎの一方の入力端子にはクロックＣＫ_ｎ＋１が入力され、ＯＲ回路ＮＤ４_ｎの他方の入力端子にはカウント終了信号ＣＫ_ｎ＿ＳＴＰ２の反転信号が入力される。また、ＯＲ回路ＮＤ４_ｎの出力はクロックＣＫ_ｎ＋１＿ＩＮとしてサブカウンタＣＵ_ｎ＋１´に出力される。

図９は、図８のクロック切替部の各部の電圧波形を示すタイミングチャートである。
図９において、カウントを開始する前はリセット信号ＲＳＴＸがロウレベルに設定され（ａ１）、ＮＡＮＤ回路ＮＤ２_ｎの出力がロウレベルになり、カウント開始信号ＣＫ_ｎ＿ＳＴＴがロウレベルに設定される。

一方、カウント開始信号ＣＫ_ｎ＿ＳＴＴが立ち上がる前は、前段のサブカウンタＣＵ_ｎ−１からのカウント終了信号ＣＫ_ｎ−１＿ＳＴＰ２を受けてクロックＣＫ_ｎ＋１＿ＩＮはハイレベルに維持される。このため、リセット信号ＲＳＴＸが立ち上がっても、カウント開始信号ＣＫ_ｎ＿ＳＴＴはロウレベルに維持され、セレクタＭＸ_ｎ´にて桁上がり信号ＣＫ_ｎ＿ＣＩＮが選択される。また、カウント開始信号ＣＫ_ｎ＿ＳＴＴが立ち上がる前は、カウント終了信号ＣＫ_ｎ＿ＳＴＰ１、ＣＫ_ｎ＿ＳＴＰ２もロウレベルになり、ＡＮＤ回路ＮＤ３_ｎを介して桁上がり信号ＣＫ_ｎ＿ＣＩＮがフリップフロップＦＦ_ｎの初段に出力され（ｂ１）、フリップフロップＦＦ_ｎによるカウントが行われる（ｂ２）。

次に、前段のサブカウンタＣＵ_ｎ−１からのクロックＣＫ_ｎを受けてクロックＣＫ_ｎ＿ＩＮが立ち下がると（ｃ１）、カウント開始信号ＣＫ_ｎ＿ＳＴＴが立ち上がり（ｃ２）、セレクタＭＸ_ｎ´にてクロックＣＫ_ｎ＿ＩＮが選択される。

ここで、クロックＣＫ_ｎ＋１が立ち上がる前は、カウント開始信号ＣＫ_ｎ＿ＳＴＴが立ち上がった場合においても、カウント終了信号ＣＫ_ｎ＿ＳＴＰ１、ＣＫ_ｎ＿ＳＴＰ２はロウレベルを維持する。このため、ＡＮＤ回路ＮＤ３_ｎを介してクロックＣＫ_ｎがフリップフロップＦＦ_ｎの初段に出力され、フリップフロップＦＦ_ｎによるカウントが行われる（ｃ３）。

そして、クロックＣＫ_ｎ＋１が立ち上がると（ｄ１）、カウント終了信号ＣＫ_ｎ＿ＳＴＰ１が立ち上がり（ｄ２）、さらにクロックＣＫ_ｎに同期してカウント終了信号ＣＫ_ｎ＿ＳＴＰ２が立ち上がる（ｅ１、ｅ２）。このため、自段のカウント終了信号ＣＫ_ｎ＿ＳＴＰ２がＯＲ回路ＮＤ４_ｎを介してクロックＣＫ_ｎ＋１に重畳され、クロックＣＫ_ｎ＋１＿ＩＮとしてサブカウンタＣＵ_ｎ＋１に入力される（ｅ４、ｆ１）。また、カウント終了信号ＣＫ_ｎ＿ＳＴＰ２が立ち上がると、クロックＣＫ_ｎがフリップフロップＦＦ_ｎに出力されるのがＡＮＤ回路ＮＤ３_ｎにて阻止され、フリップフロップＦＦ_ｎによるカウント動作が停止される（ｅ３）。

これにより、カウント終了信号ＣＫ_ｎ＿ＳＴＰ２を次段のサブカウンタＣＵ_ｎ＋１に送る信号線を、クロックＣＫ_ｎ＋１を次段のサブカウンタＣＵ_ｎ＋１に送る信号線と共有化することができ、サブカウンタＣＵ_ｎ´、ＣＵ_ｎ＋１´間の信号線を１本だけ削減することが可能となることから、レイアウト面積を縮小することができる。

なお、図８のカウンタ回路では、前段のサブカウンタＣＵ_ｎ−１からクロックＣＫ_ｎ＿ＩＮを受け取るため、初段のサブカウンタＣＵ_１に入力するクロックＣＫ_１＿ＩＮを生成する起動回路が必要である。

図１０は、図８のカウンタ回路に適用される起動回路の構成を示すブロック図である。
図１０において、起動回路には、ラッチ回路Ｌ０およびＯＲ回路ＮＤ０が設けられている。ここで、ラッチ回路Ｌ０の入力端子には起動信号ＴＲＧが入力され、ラッチ回路Ｌ０のクロック端子にはクロックＣＫ_１の反転信号が入力される。ＯＲ回路ＮＤ０の一方の入力端子にはクロックＣＫ_１が入力され、ＯＲ回路ＮＤ０の他方の入力端子にはラッチ回路Ｌ０の出力の反転信号が入力される。

図１１は、図１０の起動回路の各部の電圧波形を示すタイミングチャートである。
図１１において、起動信号ＴＲＧが立ち上がる前は、ラッチ回路Ｌ０の出力はロウレベルになる。このため、ＯＲ回路ＮＤ０の出力はハイレベルになり、クロックＣＫ_１＿ＩＮはハイレベルになる。

そして、起動信号ＴＲＧが立ち上がると、ラッチ回路Ｌ０の出力はハイレベルになり、クロックＣＫ_１がＯＲ回路ＮＤ０を介してクロックＣＫ_１＿ＩＮとして出力される。

図１２は、図８のカウンタ回路の最終段の構成を示すブロック図である。
図１２において、最終段のサブカウンタのクロック切替部ＫＬＢには、セレクタＭＸＢおよびＮＡＮＤ回路ＮＤ１Ｂ、ＮＤ２Ｂが設けられている。そして、セレクタＭＸＢの一方の入力端子にはクロックＣＫ_ｎ＿ＩＮが入力され、セレクタＭＸＢの他方の入力端子には桁上がり信号ＣＫ_ｎ＿ＣＩＮが入力され、セレクタＭＸ_ｎの切替端子にはＮＡＮＤ回路ＮＤ２Ｂの出力が入力される。

ＮＡＮＤ回路ＮＤ１Ｂの一方の入力端子にはリセット信号ＲＳＴＸが入力され、ＮＡＮＤ回路ＮＤ１Ｂの他方の入力端子にはＮＡＮＤ回路ＮＤ２Ｂの出力が入力される。ＮＡＮＤ回路ＮＤ２Ｂの一方の入力端子にはクロックＣＫ_ｎ＿ＩＮが入力され、ＮＡＮＤ回路ＮＤ２Ｂの他方の入力端子にはＮＡＮＤ回路ＮＤ１Ｂの出力が入力される。

このクロック切替部ＫＬＢでは、クロックＣＫ_ｎ＋１＿ＩＮを次段に出力する必要がないため、クロックＣＫ_ｎ＋１＿ＩＮに関する回路を省略することが可能である。すなわち、図８の中間段のクロック切替部ＫＬ_ｎ´と比べて最終段のクロック切替部ＫＬＢではＡＮＤ回路ＮＤ３_ｎ、ＯＲ回路ＮＤ４_ｎおよびラッチ回路Ｌ１_ｎ´、Ｌ２_ｎ´を省略することができ、回路規模を減らすことができる。

図１３は、図８のカウンタ回路の初段の構成を示すブロック図である。
図１３において、初段のサブカウンタのクロック切替部ＫＬＣでは、図８のクロック切替部ＫＬ_ｎ´からセレクタＭＸ_ｎ´が除去されている。ここで、クロック切替部ＫＬＣでは、桁上がり信号ＣＫ_ｎ＿ＣＩＮの入力が省略されるとともに、クロックＣＫ_ｎ＿ＩＮがＡＮＤ回路ＮＤ３_ｎに直接入力される。

このクロック切替部ＫＬＣでは、桁上がり信号ＣＫ_ｎ＿ＣＩＮを入力する必要がないため、桁上がり信号ＣＫ_ｎ＿ＣＩＮに関する回路を省略することが可能である。すなわち、図８の中間段のクロック切替部ＫＬ_ｎ´と比べて初段のクロック切替部ＫＬＣではセレクタＭＸ_ｎ´を省略することができ、回路規模を減らすことができる。

（第３実施形態）
図１４は、第３実施形態に係るカウンタ回路に適用される起動回路の構成を示すブロック図である。
図１４において、図１０の起動回路では、起動信号ＴＲＧがクロックＣＫ_１の片側のエッジで検出されるのに対し、図１４の起動回路では、起動信号ＴＲＧがクロックＣＫ_１の両側のエッジで検出される。

この起動回路には、フリップフロップＦ０、ラッチ回路Ｌ１、Ｌ２、ＸＯＲ回路ＮＤ１およびＯＲ回路ＮＤ２、ＮＤ３が設けられている。ここで、フリップフロップＦ０のクロック端子およびラッチ回路Ｌ１、Ｌ２の入力端子には起動信号ＴＲＧが入力され、フリップフロップＦ０の入力端子、ラッチ回路Ｌ１のクロック端子およびＸＯＲ回路ＮＤ１の一方の入力端子にはクロックＣＫ_１が入力され、ラッチ回路Ｌ２のクロック端子にはクロックＣＫ_１の反転信号が入力される。

ＸＯＲ回路ＮＤ１の他方の入力端子にはフリップフロップＦ０の反転出力が入力され、ＯＲ回路ＮＤ２の一方の入力端子にはラッチ回路Ｌ２の出力が入力され、ＯＲ回路ＮＤ２の他方の入力端子にはラッチ回路Ｌ１の出力が入力され、ＯＲ回路ＮＤ３の一方の入力端子にはＯＲ回路ＮＤ２の出力が入力され、ＯＲ回路ＮＤ３の他方の入力端子にはＸＯＲ回路ＮＤ１の出力の反転信号が入力される。

ここで、クロックＣＫ_１の両側のエッジで起動信号ＴＲＧを検出することにより、クロックＣＫ_１の両側のエッジを使ったカウントを最下位ビットにおいて行うことができ、実質的に２倍の周波数でカウントできるため、高速クロックによるカウントの消費電流を削減することができる。

図１５は、図１４の起動回路を立ち上がりエッジで起動する時の各部の電圧波形を示すタイミングチャートである。
図１５において、起動信号ＴＲＧが立ち上がる前は、ラッチ回路Ｌ１、Ｌ２の出力はロウレベルになる。このため、ＯＲ回路ＮＤ２の出力ＣＫ_１＿ＥＮはロウレベルになり、クロックＣＫ_１＿ＩＮはハイレベルになる。

そして、起動信号ＴＲＧが立ち上がると（ａ１）、フリップフロップＦ０の反転出力ＴＲＧ＿ＣＫ_１がＣＫ_１の値を取り込んで立ち下がり（ａ２）、ＯＲ回路ＮＤ２の出力ＸＯＲ＿ＣＫ_１としてクロックＣＫ_１が得られる。

また、起動信号ＴＲＧが立ち上がると（ａ１）、クロックＣＫ_１の立ち下がりに同期して（ｂ１）、ラッチ回路Ｌ２の出力はハイレベルになる。このため、ＯＲ回路ＮＤ２の出力ＣＫ_１＿ＥＮはハイレベルになり（ｂ２）、ＸＯＲ回路ＮＤ１の出力ＸＯＲ＿ＣＫ_１がＯＲ回路ＮＤ３を介してクロックＣＫ_１＿ＩＮとして出力される（ｂ３）。

図１６は、図１４の起動回路を立ち下がりエッジで起動する時の各部の電圧波形を示すタイミングチャートである。
図１６において、起動信号ＴＲＧが立ち上がる前は、ラッチ回路Ｌ１、Ｌ２の出力はロウレベルになる。このため、ＯＲ回路ＮＤ２の出力ＣＫ_１＿ＥＮはロウレベルになり、クロックＣＫ_１＿ＩＮはハイレベルになる。

そして、起動信号ＴＲＧが立ち上がると（ａ１）、フリップフロップＦ０の反転出力ＴＲＧ＿ＣＫ_１がＣＫ_１の値を取り込むが初期状態と同じなので変化せず（ａ２）、ＯＲ回路ＮＤ２の出力ＸＯＲ＿ＣＫ_１としてクロックＣＫ_１の反転信号が得られる。

また、起動信号ＴＲＧが立ち上がると（ａ１）、クロックＣＫ_１の立ち上がりに同期して（ｂ１）、ラッチ回路Ｌ１の出力はハイレベルになる。このため、ＯＲ回路ＮＤ２の出力ＣＫ_１＿ＥＮはハイレベルになり（ｂ２）、ＸＯＲ回路ＮＤ１の出力ＸＯＲ＿ＣＫ_１がＯＲ回路ＮＤ３を介してクロックＣＫ_１＿ＩＮとして出力される（ｂ３）。

ここで、クロックＣＫ_１の立ち上がりを捕まえる場合とクロックＣＫ_１の立ち下がりを捕まえる場合を比較すると、共に起動信号ＴＲＧが反転した次のエッジでクロックＣＫ_１＿ＩＮを立ち下げてカウントが開始される。

さらに、フリップフロップＦ０の出力Ｄ_０はどこでカウントを開始したかの情報を保持するので、その値を読み出せば半クロック分のカウント値が取得できる。

（第４実施形態）
図１７は、第４実施形態に係るカウンタ回路の２段分のサブカウンタの概略構成を示すブロック図である。この構成は、１つのクロックでカウントする構成に対する回路の追加量を少なくした構成である。
図１７において、このカウンタ回路では、１段目にはサブカウンタＣＵ_１´が設けられ、２段目にはサブカウンタＣＵＢが設けられている。ここで、サブカウンタＣＵ_１´には、クロック切替部ＫＬ_１´として図１３のクロック切替部ＫＬＣが設けられている。また、サブカウンタＣＵＢには、クロック切替部として図１３のクロック切替部ＫＬＣが設けられている。また、サブカウンタＣＵ_１´の前段には図１４の起動回路ＴＧが設けられている。

これにより、互いに周期の異なる２個のクロックＣＫ_１、ＣＫ_１にて動作するカウンタ回路を構成した場合においても、１個のクロックＣＫ_１のみで動作するカウンタ回路と比べて回路規模の増大を抑制することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＰＣ 画素、Ｔａ 行選択トランジスタ、Ｔｂ 増幅トランジスタ、Ｔｃ リセットトランジスタ、Ｔｄ 読み出しトランジスタ、ＰＤ フォトダイオード、ＦＤ フローティングディフュージョン、Ｖｌｉｎ 垂直信号線、Ｈｌｉｎ 水平制御線、１ 画素アレイ部、２ カラムＡＤ変換器、３ 行選択回路、４ 列選択回路、５ 参照電圧生成回路、６ クロック発生器、ＰＡ コンパレータ、ＣＵ カウンタ回路、ＣＵ_ｎ、ＣＵ_ｎ＋１、ＣＵ_ｎ´、ＣＵ_ｎ＋１´、ＣＵ_１〜ＣＵ_３、ＣＵ_１´、ＣＵＢ サブカウンタ、ＫＬ_ｎ、ＫＬ_ｎ＋１、ＫＬ_ｎ´、ＫＬ_ｎ＋１´、ＫＬＡ、ＫＬＢ、ＫＬＣ、ＫＬ_１´、ＫＬＢ クロック切替部、ＭＸ_ｎ、ＭＸ_ｎ＋１、ＭＸ_ｎ´、ＭＸ_ｎ＋１´、ＭＸＡ、ＭＸＢ、ＭＸ_１〜ＭＸ_３ セレクタ、ＮＤ_ｎ、ＮＤ_ｎ＋１、ＮＤ_１〜ＮＤ_３、ＮＤ３_ｎ、ＮＤ３ ＡＮＤ回路、ＮＤ１_ｎ、ＮＤ２_ｎ、ＮＤ１_ｎ＋１、ＮＤ２_ｎ＋１、ＮＤ１Ｂ、ＮＤ２Ｂ ＮＡＮＤ回路、Ｌ０、Ｌ１、Ｌ２、Ｌ１_ｎ、Ｌ２_ｎ、Ｌ３_ｎ、Ｌ１_ｎ´、Ｌ２_ｎ´、Ｌ１_ｎ＋１、Ｌ２_ｎ＋１、Ｌ３_ｎ＋１、Ｌ１_ｎ＋１´、Ｌ２_ｎ＋１´、Ｌ１Ａ、Ｌ１_１〜Ｌ３_１、Ｌ１_２〜Ｌ３_２、Ｌ１_３〜Ｌ３_３ ラッチ回路、Ｆ０、ＦＦ_ｎ、ＦＦ_ｎ＋１、ＦＦ_１〜ＦＦ_３ フリップフロップ、ＮＤ１ ＸＯＲ回路、ＮＤ４_ｎ、ＮＤ４_ｎ＋１、ＮＤ２ ＯＲ回路、ＴＧ 起動回路

Claims (8)

1. 互いに周期の異なるＳ（Ｓは２以上の整数）個のクロックをそれぞれカウントするＳ個のサブカウンタと、
   前記サブカウンタごとに設けられ、自段のサブカウンタでのカウント動作の終了後に次段のサブカウンタのカウント動作を起動するクロック切替部とを備えることを特徴とするカウンタ回路。
2. 前記クロック切替部は、次段のサブカウンタのカウント動作を起動する前に桁上がり信号を次段のサブカウンタに送ることを特徴とする請求項１に記載のカウンタ回路。
3. 自段のサブカウンタでのカウント動作の終了後に次段のサブカウンタのカウント動作が順次起動されることで、前記Ｓ個のサブカウンタのうち１個のサブカウンタのみがカウント動作を順次行い、残りのＳ−１個のサブカウンタはカウント動作を停止することを特徴とする請求項１または２に記載のカウンタ回路。
4. 前記クロック切替部は、次段のサブカウンタでカウントされるクロックを自段で受け取ることにより、次段のサブカウンタのカウント動作を起動するタイミングを、次段のサブカウンタでカウントされるクロックに同期化する同期化回路を備えることを特徴とする請求項１から３のいずれか１項に記載のカウンタ回路。
5. 前記クロック切替部は、次段のサブカウンタでカウントされるクロックを自段のサブカウンタを介して次段のサブカウンタに送ることを特徴とする請求項１から４のいずれか１項に記載のカウンタ回路。
6. 次段のサブカウンタでカウントされるクロックを自段のサブカウンタを介して次段のサブカウンタに送る信号線に、次段のサブカウンタのカウント動作を起動する信号を重畳する論理回路を備えることを特徴とする請求項５に記載のカウンタ回路。
7. 光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
   前記画素から読み出された画素信号を垂直方向に伝送する垂直信号線と、
   前記垂直信号線を介して伝送された画素信号を参照信号と比較することで、前記画素信号の電圧を時間に変換し、その時間をカウンタ回路にてカウントすることで、前記画素信号をデジタル値に変換するカラムＡＤ変換器とを備え、
   前記カウンタ回路は、互いに周期の異なるＳ（Ｓは２以上の整数）個のクロックによるカウント動作の起動および停止を順次伝播させることを特徴とする固体撮像装置。
8. 前記カウンタ回路は、
   互いに周期の異なるＳ（Ｓは２以上の整数）個のクロックをそれぞれカウントするＳ個のサブカウンタと、
   前記サブカウンタごとに設けられ、自段のサブカウンタでのカウント動作の終了後に次段のサブカウンタのカウント動作を起動するクロック切替部とを備えることを特徴とする請求項７に記載の固体撮像装置。

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