JP5486884B2 - 不揮発性半導体記憶装置、及びその製造方法 - Google Patents

Description

本発明は、不揮発性半導体記憶装置、及びその製造方法に関する。

電気的に書き込み／消去が可能な不揮発性半導体記憶装置には、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）構造に代表されるように、ワードゲートの側壁に絶縁膜を介してコントロールゲートが形成されるスプリットゲート型のメモリセル構造が知られている。ワードゲート及びコントロールゲートは、一般的にポリシリコンによって形成されるので、導電性改善のためにそれぞれの表面を合金化（シリサイド化）して配線抵抗を実質的に低減することが行われている。

このような構成のスプリットゲート型ＭＯＮＯＳメモリでは、ワードゲートとコントロールゲートとが薄いＯＮＯ（Oxide Nitride Oxide）膜を介して絶縁されるのみである。そのため、ワードゲートの表面に形成されたシリサイドとコントロールゲートの表面に形成されたシリサイドとが短絡し、シリサイドショートが発生することがある。

従って、シリサイドショートが初期的に発生している場合には、初期動作不良によって歩留りが低下するという問題がある。また、シリサイドショートが初期的に発生していなくても、シリサイド同士の分離が不十分である場合には、バイアス印加を繰り返して書き換えすることでショート不良を引き起こすことがあり、信頼性に問題があった。

このような問題に対して、コントロールゲートの高さをワードゲートの高さより低く形成することで、コントロールゲートとワードゲート間のシリサイドショートを防止する技術が特許文献１に開示されている。特許文献１には、ワードゲートの高さが２０００〜２５００Å、コントロールゲートの高さが１０００〜１２５０Åであることが記載されている。

特開２００２−２３１８２９号公報

しかしながら、特許文献１では、ワードゲートとコントロールゲートの間のシリサイドショートを十分マージンを持って対策するには、ワードゲートとコントロールゲートの高低差を大きく取る必要がある。

すなわち、これらの高低差を大きく取るために、コントロールゲート高さを低くしすぎると、ソース／ドレイン領域としての拡散層形成のためのイオン注入の際、コントロールゲートを突き抜けて、不要な不純物がチャネル領域に注入されてしまうおそれがある。また、この際、不純物がゲート絶縁膜をも突き抜けるため、ゲート絶縁膜の劣化によって長期信頼性が低下する懸念がある。

反対に、ワードゲート高さを高くしすぎると、この上に配設される層間絶縁膜を厚く形成する必要があり、拡散層とのコンタクト形成が困難となる。また、ワードゲートのエッチングの際に使用するレジストマスクがドライエッチングに耐えられなくなってくるという問題がある。

本発明にかかる不揮発性半導体記憶装置は、半導体基板上に第１絶縁膜を介して形成され、一定の幅を有する部分が上に突出した突出部が設けられている第１ゲート電極と、前記第１ゲート電極の側壁面に第２絶縁膜を介して設けられた第２ゲート電極と、前記第２ゲート電極の側壁面と、前記第１ゲート電極の前記突出部の側壁面とに形成された絶縁性のサイドウォールと、前記第１ゲート電極の前記突出部の上面と、前記第２ゲート電極の表面の一部とに形成されたシリサイド層と、を備え、前記突出部の幅は、前記突出部よりも下側の部分の前記第１ゲート電極の幅よりも狭いものである。このような構成により、ワードゲートのシリサイド層とコントロールゲートのシリサイド層との間の分離幅を、ワードゲートとコントロールゲートとが隣接する方向に、広く取ることができる。

また、本発明にかかる不揮発性半導体記憶装置の製造方法は、半導体基板上に、第１絶縁膜を介して、一定の幅を有する部分が上に突出した突出部が設けられた形状の第１ゲート電極を形成し、前記第１ゲート電極の側壁面に第２絶縁膜を介して第２ゲート電極を形成し、前記第２ゲート電極の側壁面と、前記第１ゲート電極の前記突出部の側壁面とに、絶縁性のサイドウォールを形成し、前記第１ゲート電極の前記突出部の上面と、前記第２ゲート電極の表面の一部とにシリサイド層を形成するものである。このような方法により、ワードゲートのシリサイド層とコントロールゲートのシリサイド層との間の分離幅を、ワードゲートとコントロールゲートとが隣接する方向に、広く取ることができる。

本発明によれば、ワードゲートとコントロールゲートの間の高低差を大きくすることなく、シリサイドショートを防止することが可能な不揮発性半導体記憶装置、及びその製造方法を提供することができる。

実施の形態１に係る不揮発性半導体記憶装置の構成を示す断面図である。 実施の形態１に係る不揮発性半導体記憶装置の各部位への電圧の印加条件の一例を示す断面模式図である。 実施の形態１に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 実施の形態１に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 実施の形態２に係る不揮発性半導体記憶装置の構成を示す断面図である。 実施の形態２に係る不揮発性半導体記憶装置の各部位への電圧の印加条件の一例を示す断面模式図である。 実施の形態２に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 実施の形態２に係る不揮発性半導体記憶装置の製造工程を示す断面図である。 実施の形態２に係る不揮発性半導体記憶装置の製造工程を示す断面図である。

以下、図面を参照して本発明の実施の形態について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。

実施の形態１．
本実施の形態に係る不揮発性半導体記憶装置の構成について、図１を用いて説明する。図１は、実施の形態１に係る不揮発性半導体記憶装置の構成を示す断面図である。本実施の形態に係る不揮発性半導体記憶装置は、ワードゲート３の両側にコントロールゲート５が形成されたツインＭＯＮＯＳ構造のメモリである。

図１において、半導体基板１の主表面には、一対の拡散層８がソース／ドレイン領域として形成されている。拡散層８は、例えばヒ素などを含むｎ型不純物領域であり、半導体基板１の表面領域に形成されている。一対の拡散層８に挟まれた領域は、チャネルが形成されるチャネル領域となる。なお、このチャネル領域と各拡散層８の間には、拡散層８よりも低い濃度の不純物を含むＬＤＤ（Lightly Doped Drain）領域６がそれぞれ設けられている。

そして、半導体基板１のチャネル領域上には、ポリシリコン等からなるワードゲート（選択ゲート電極、第１ゲート電極）３とコントロールゲート（制御ゲート電極、第２ゲート電極）５とが設けられている。

具体的には、半導体基板１のチャネル領域の表面に、ゲート絶縁膜（第１絶縁膜）２を介してワードゲート３が形成されている。ゲート絶縁膜２は、例えば、酸化シリコン膜などの絶縁膜で、膜厚は２〜４ｎｍである。本実施の形態では、ワードゲート３は、上側の面（上面）の角部に面取り部３ａが形成されている。そのため、ワードゲート３は、図１に示す断面視で、略矩形形状の上側の角部が面取りされ、角が取れたような断面形状を有している。換言すると、ワードゲート３は、一定の幅を有する部分が上に突出した突出部３ｂが設けられた形状を有している。

すなわち、ワードゲート３は上側端部がへこんだ形状をしており、そのへこんだ部分が面取り部３ａ、面取り部３ａに挟まれた部分が突出部３ｂとなっている。突出部３ｂの幅は、突出部３ｂよりも下側の部分のワードゲート３の幅よりも狭い。従って、ワードゲート３の端面（側面、側壁面）は、上側の部分、すなわち突出部３ｂの部分で、パターン内側に後退している。このように、ワードゲート３には、突出部３ｂの上面の外側の部分に、突出部３ｂよりも高さの低い面取り部３ａが形成されている。

ここでは、突出部３ｂが、上部から下部にかけて徐々に幅広くなるように形成されている。そして、突出部３ｂの下部において、突出部３ｂよりも下側の部分のワードゲート３と幅が略一致するように形成されている。よって、ワードゲート３の端面は、突出部３ｂの下部の部分でパターン内側に後退し、そこからさらに突出部３ｂの上部にかけて徐々にパターン内側へと後退していく。例えば、図１に示すように、ワードゲート３は、段面視で上側端部が曲線状にへこんだ形状とすることができる。

ワードゲート３は、例えば膜厚２００〜３００ｎｍのポリシリコン膜によって形成されている。なお、突出部３ｂの部分の厚さは、突出部３ｂの上面の幅、突出部３ｂよりも下側の部分のワードゲート３の厚さなどを考慮しながら適宜決定することが好ましいが、ワードゲート３全体の厚さの１０〜１５％程度であると好適である。従って、ワードゲート３全体の厚さが２００〜３００ｎｍの場合、突出部３ｂが２０〜４０ｎｍ程度の厚さで形成されていることが好ましい。

さらに、ワードゲート３の各拡散層８側の側壁面には、ＯＮＯ膜（第２絶縁膜）４を介してコントロールゲート５が側壁状に形成されている。本実施の形態では、突出部３ｂよりも下側の部分のワードゲート３の側面にＯＮＯ膜４を介して隣接するように、コントロールゲート５が配設されている。すなわち、ワードゲート３の面取り部３ａ及び突出部３ｂよりも低い位置にコントロールゲート５が配設されるよう、コントロールゲート５の高さがワードゲート３の高さよりも低く形成されている。コントロールゲート５は、例えば、ポリシリコン膜や、リン等の不純物がドープされたアモルファスシリコン膜によって形成されている。

コントロールゲート５は、半導体基板１のチャネル領域の表面に、ＯＮＯ膜（第２絶縁膜）４を介して設けられている。従って、ＯＮＯ膜４は、コントロールゲート５とワードゲート３の間、及びコントロールゲート５と半導体基板１との間に形成されている。ＯＮＯ膜４は、酸化シリコン（ＳｉＯ_２）膜、窒化シリコン（Ｓｉ_３Ｎ_４）膜、及び酸化シリコン（ＳｉＯ_２）膜がこの順に積層された、３層からなる積層膜である。ＯＮＯ膜４を構成する３つの層のうち、窒化シリコン膜は、電荷を蓄積する性質を有するトラップ性絶縁膜である。ＯＮＯ膜４として、例えば、膜厚６ｎｍの酸化シリコン膜、膜厚１０ｎｍの窒化シリコン膜、及び膜厚４ｎｍの酸化シリコン膜がこの順に積層された積層膜が形成されている。

そして、コントロールゲート５の側面と、ワードゲート３の側面とに、絶縁性のサイドウォール７が側壁状に形成されている。サイドウォール７は、例えば酸化シリコンの単層膜や、酸化シリコン、窒化シリコン、及び酸化シリコンの積層膜などの絶縁膜からなる。ここで、コントロールゲート５の側面に設けられたサイドウォール７は、ＬＤＤ領域６上に形成されている。

一方、ワードゲート３の側面に設けられたサイドウォール７は、少なくとも、突出部３ｂの側面からＯＮＯ膜４に隣接するワードゲート３の端部にかけての領域（すなわち、面取り部３ａの表面）を連続的に覆うよう形成されている。これにより、突出部３ｂの上面を除くワードゲート３の表面のうち、ＯＮＯ膜４に覆われていない領域のワードゲート３の表面が、サイドウォール７で覆われる。従って、コントロールゲート５よりも高い位置のワードゲート３の表面が、突出部３ｂの上面を除き、サイドウォール７で覆われている。このサイドウォール７により、ワードゲート３とコントロールゲート５の間で後述するシリサイドがショートすることを防止できる。

なお、ワードゲート３の側面のサイドウォール７は、ワードゲート３の端部上から、さらにＯＮＯ膜４上を乗り越え、コントロールゲート５上まで延在されていることが好ましい。すなわち、サイドウォール７は、突出部３ｂの側面から、ワードゲート３の端部、ＯＮＯ膜４、コントロールゲート５上にかけての領域に連続的に形成され、ワードゲート３とコントロールゲート５の両方に跨っていることが好ましい。これにより、シリサイドショートをさらに防止できる。なお、ワードゲート３の側面から延在されたサイドウォール７と、コントロールゲート５の側面に設けられたサイドウォール７とは、分離されている。すなわち、ワードゲート３の側面を含む領域に設けられたサイドウォール７は、コントロールゲート５の側面に設けられたサイドウォール７と離間して配設されている。

さらに、ワードゲート３の表面と、コントロールゲート５の表面とに、配線抵抗を低減するためのシリサイド層９が形成されている。具体的には、ワードゲート３の表面に形成されたシリサイド層９は、突出部３ｂの上面に設けられている。一方、コントロールゲート５の表面に形成されたシリサイド層９は、コントロールゲート５の表面の一部である、ワードゲート３の側面を含む領域に設けられたサイドウォール７と、コントロールゲート５の側面に設けられたサイドウォール７との間の領域に設けられている。ワードゲート３表面のシリサイド層９と、コントロールゲート５表面のシリサイド層９とは、これらの間にサイドウォール７が設けられているため、確実に絶縁される。

本実施の形態では、ワードゲート３を上述したような突出部３ｂを有する形状とすることによって、ワードゲート３の面取り部３ａにもサイドウォール７を形成することができるので、ワードゲート３とコントロールゲート５のシリサイド層９がこのサイドウォール７を挟んで互いに離間される。従って、それぞれのシリサイド層９同士を確実に絶縁することができる。

このように、本実施の形態の不揮発性半導体記憶装置には、ワードゲート３よりなる選択トランジスタと、コントロールゲート５よりなるメモリトランジスタとが形成されている。

これらトランジスタを覆うように層間絶縁膜１０が半導体基板１上に形成されている。シリサイド層９及びサイドウォール７は、層間絶縁膜１０に覆われる。この層間絶縁膜１０には、拡散層８と電気的に接続するためのコンタクト１１が形成されている。すなわち、拡散層８上の層間絶縁膜１０を貫通するコンタクトホール内に、タングステンなどの金属が埋め込まれており、これが拡散層８表面のシリサイド層９と接続するコンタクト１１となる。

そして、層間絶縁膜１０上には、コンタクト１１を介して拡散層８と電気的に接続する配線（ビット線）１２が形成されている。配線１２は、例えばアルミなどの導電膜によって形成されている。

次に、本実施の形態の不揮発性半導体記憶装置の動作について、図２を用いて説明する。図２は、実施の形態１に係る不揮発性半導体記憶装置の各部位への電圧の印加条件の一例を示す断面模式図である。図２（ａ）は「書込み」時、図２（ｂ）は「消去」時、図２（ｃ）は「読出し」時における電圧の印加条件をそれぞれ示している。なお、図２に示したものは電圧の印加条件の一例であり、これに限定されるものではない。電圧の印加条件は、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜４中の電荷蓄積部である窒化シリコン膜４ｂへの電子の注入を「書込み」、ホール（hole：正孔）の注入を「消去」と定義する。

以下では、書込み、消去、又は読出しを行う側のコントロールゲート５を選択側コントロールゲート５ｓ、この選択側コントロールゲート５ｓと対をなす書込み、消去、又は読出しを行わない側のコントロールゲート５を非選択側コントロールゲート５ｏと称して説明を行う。また、選択側コントロールゲート５ｓ側に設けられた拡散層８をソース領域８ｓ、非選択側コントロールゲート５ｏ側に設けられた拡散層８をドレイン領域８ｄとする。

書き込み方式は、いわゆるホットエレクトロン書込みを用いることができる。例えば、図２（ａ）に示すような電圧を、書き込みを行う不揮発性半導体記憶装置の各部位に印加する。具体的には、例えば、ワードゲート３に１Ｖ、選択側コントロールゲート５ｓに６Ｖ、非選択側コントロールゲート５ｏに３Ｖ、ドレイン領域８ｄに０Ｖ、ソース領域８ｓに５Ｖを印加する。これにより、ソース領域８ｓ及びドレイン領域８ｄ間のチャネル領域にホットエレクトロンが発生し、選択側コントロールゲート５ｓの下の窒化シリコン膜４ｂのワードゲート３側の領域に局所的にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜４中の窒化シリコン膜４ｂ中のトラップに捕獲され、その結果、選択側コントロールゲート５ｓからなるメモリトランジスタの閾値電圧Ｖ_ｔｈが上昇する。

消去方法は、ＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）ホットホール注入消去方式を用いることができる。すなわち、ＢＴＢＴにより発生したホールを電荷蓄積部に注入することにより消去を行う。例えば、図２（ｂ）に示すような電圧を、消去を行う不揮発性半導体記憶装置の各部位に印加する。具体的には、例えば、ワードゲート３に０Ｖ、選択側コントロールゲート５ｓに−３Ｖ、非選択側コントロールゲート５ｏに０Ｖ、ドレイン領域８ｄに０Ｖ、ソース領域８ｓに５Ｖを印加する。これにより、ＢＴＢＴ現象でホールを発生させ電界加速することでＯＮＯ膜４中の窒化シリコン膜４ｂ中にホールを注入し、それによって選択側コントロールゲート５ｓからなるメモリトランジスタの閾値電圧Ｖ_ｔｈを低下させる。

読み出し時には、例えば、図２（ｃ）に示すような電圧を、読み出しを行う不揮発性半導体記憶装置の各部位に印加する。具体的には、例えば、ワードゲート３に２Ｖ、選択側コントロールゲート５ｓに２Ｖ、非選択側コントロールゲート５ｏに３Ｖ、ドレイン領域８ｄに１．５Ｖ、ソース領域８ｓに０Ｖを印加する。読み出し時の選択側コントロールゲート５ｓに印加する電圧を、選択側コントロールゲート５ｓからなるメモリトランジスタの書き込み状態における閾値電圧Ｖ_ｔｈと消去状態における閾値電圧Ｖ_ｔｈとの間の値にすることで、書き込み状態と消去状態とを判別することができる。

なお、図２の各図において、ワードゲート３の両側に設けられたコントロールゲート５のうち右側のコントロールゲート５からなるメモリトランジスタに書込み、消去、又は読出しを行う場合について例示的に説明を行ったが、左右反転させることにより左側のコントロールゲート５からなるメモリトランジスタに書込み、消去、又は読出しを行うことが可能である。このように、図２に示す不揮発性半導体記憶装置は、ワードゲート３の両側にそれぞれ１ビットずつ、合わせて２ビットの情報を記録できる。

次に、本実施の形態の不揮発性半導体記憶装置の製造方法について、図３及び図４を用いて説明する。図３及び図４は、実施の形態１に係る不揮発性半導体記憶装置の製造工程を示す断面図である。

まず、半導体基板１の表面に、熱酸化処理により、ゲート絶縁膜２を形成する。例えば、８００〜９００℃の熱酸化処理を行い、ゲート絶縁膜２として、２〜４ｎｍの厚さの熱酸化膜を成膜する。その後、ゲート絶縁膜２の上に、ワードゲート３となるポリシリコン膜（第１ゲート層）３１を成膜する。例えば、ＣＶＤ法などにより、２００〜３００ｎｍの厚さのポリシリコン膜３１を堆積する。これにより、図３（ａ）に示す構成となる。

続いて、ポリシリコン膜３１上にフォトレジストを塗布し、パターニングを行って、所定の領域にレジストパターン２１を形成する。そして、このレジストパターン２１を用いて、ポリシリコン膜３１のパターニングを行う。本実施の形態では、まず最初にポリシリコン膜３１の厚さ方向の一部を等方性エッチングしてから、その後、残りのポリシリコン膜３１を異方性エッチングする。

等方性エッチングとして、例えば、等方性ドライエッチングを２０〜４０ｎｍ行う。等方性エッチングでは、縦横方向同時にエッチングが進行する。従って、ポリシリコン膜３１のエッチングが膜厚方向に進行するとともに、膜厚と垂直な方向にも進行する（サイドエッチ）。このサイドエッチにより、エッチング中におけるポリシリコン膜３１のエッチング表面とレジストパターン２１表面との間に隙間が形成され、この隙間からもエッチングが進行する。この等方性エッチングによって、図３（ｂ）に示すように、エッチングされた部分のポリシリコン膜３１の端面が、レジストパターン２１のパターン端よりも後退する。

続いて、エッチングステップを切り替えて、残りのポリシリコン膜３１に対して異方性ドライエッチングを行う。異方性エッチングでは、縦方向にエッチングが進行する。従って、この異方性エッチングによってエッチングされた部分のポリシリコン膜３１の端面は、レジストパターン２１のパターン端と略同じ位置となる。このようにしてポリシリコン膜３１のパターニングが行われると、図３（ｃ）に示すように、一定の幅を有する部分が上に突出した突出部３ｂが設けられた形状のワードゲート３が形成される。すなわち、異方性エッチング工程の前に等方性エッチング工程を入れることによって、突出部３ｂ及び面取り部３ａを形成することができる。ポリシリコン膜３１のパターニング後、レジストパターン２１を剥離する。これにより、半導体基板１上に、ゲート絶縁膜２を介してワードゲート３が形成され、図３（ｃ）に示す構成となる。

なお、等方性エッチングと異方性エッチングは、同一の装置で連続して行うことができる。例えば、所定時間経過後にエッチング条件を切り替えるように設定しておけば、１つの装置を用いて等方性エッチングと異方性エッチングを連続で行うことができる。等方性エッチングでエッチングするポリシリコン膜３１の厚さは、ポリシリコン膜３１全体の膜厚の１０〜１５％程度とすることが好ましい。

次に、形成したワードゲート３をマスクとして用いて、ワードゲート３で覆われていないゲート絶縁膜２をウェットエッチングで除去する。その後、ワードゲート３を覆うように、酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜をこの順に成膜し、図３（ｄ）に示すように、半導体基板１上にＯＮＯ膜４を形成する。例えば、膜厚６ｎｍの酸化シリコン膜、膜厚１０ｎｍの窒化シリコン膜、及び膜厚４ｎｍの酸化シリコン膜を順次堆積する。

続いて、ＯＮＯ膜４上に、コントロールゲート５となるポリシリコン膜（第２ゲート層）５１を成膜する。例えば、ＣＶＤ法などにより、９０〜１２０ｎｍの厚さのポリシリコン膜５１を堆積する。なお、ポリシリコン膜５１に代えて、例えばリンなどの不純物をドープしたアモルファスシリコン膜を成膜してもよい。これにより、図３（ｅ）に示す構成となる。

そして、ポリシリコン膜５１を異方性ドライエッチングによりエッチバックし、図３（ｆ）に示すように、サイドウォール状のコントロールゲート５を形成する。このとき、本実施の形態では、コントロールゲート５の高さがワードゲート３に形成された面取り部３ａよりも低くなるようにする。

次に、コントロールゲート５、及びワードゲート３をマスクとして、ＬＤＤ注入２２を行う。例えば、エネルギー１０ＫｅＶ、ドーズ量１Ｅ^１３ａｔｏｍｓ／ｃｍ^２の条件で、ヒ素などのｎ型不純物を注入する。これにより、図４（ｇ）に示すように、ＬＤＤ領域６を自己整合的に形成する。

ＬＤＤ注入２２の後、コントロールゲート５をマスクとして用いて、ＯＮＯ膜４をドライエッチングで除去する。これにより、図４（ｈ）に示すように、コントロールゲート５とワードゲート３の間と、コントロールゲート５の下以外のＯＮＯ膜４が除去される。

続いて、半導体基板１の全面を覆うように、サイドウォール７となる酸化膜などの絶縁膜を形成する。例えば、ＣＶＤ法を用いて、酸化膜を１０００〜２０００Å程度成膜する。続いて、この絶縁膜を異方性ドライエッチングで除去する。このとき、本実施の形態では、ワードゲート３の突出部３ｂの側面から少なくともワードゲート３の端部にかけての領域にこの絶縁膜が連続的に残存し、かつコントロールゲート５の側面に残存する絶縁膜とは離間するように、除去を行う。これにより、図４（ｉ）に示すように、コントロールゲート５の側面と、ワードゲート３の側面とにサイドウォール７が形成される。

なお、ワードゲート３側面のサイドウォール７が、ワードゲート３とコントロールゲート５の両方に跨るように形成されることが好ましい。すなわち、サイドウォール７となる絶縁膜が、突出部３ｂの側面から、ワードゲート３の端部、ＯＮＯ膜４、コントロールゲート５上にかけての領域に連続的に残存するように、エッチングを行うことが好ましい。

その後、コントロールゲート５、ワードゲート３、及びサイドウォール７をマスクとして、半導体基板１にソース・ドレイン注入２３を行う。例えば、エネルギー４０ＫｅＶ、ドーズ量５Ｅ^１５ａｔｏｍｓ／ｃｍ^２の条件で、ヒ素などのｎ型不純物を注入する。これにより、図４（ｊ）に示すように、ソース／ドレイン領域となる一対の拡散層８を自己整合的に形成する。

続いて、半導体基板１全面に、チタンやコバルトなどのシリサイド化金属を堆積させ、熱処理を行う。この熱処理により、コントロールゲート５、ワードゲート３、及び拡散層８の表面側が選択的にシリサイド化され、シリサイド層９となる。その後、未反応のシリサイド化金属を除去する。これにより、図４（ｋ）に示す構成となる。

シリサイド層９形成後、半導体基板１の全面を覆うように層間絶縁膜１０を形成する。
例えば、層間絶縁膜１０として、ＢＰＳＧなどの絶縁膜を成長させる。そして、この層間絶縁膜１０上に、フォトレジストを塗布し、パターニングを行って、レジストパターンを形成する。形成したレジストパターンをマスクとして、ドライエッチングにより層間絶縁膜１０にコンタクトホールを開口する。そして、このコンタクトホールにタングステンなどの金属を埋め込み、コンタクト１１を形成する。続いて、層間絶縁膜１０上の全面にアルミなどの導電膜を成膜し、所望のパターニングを行う。これにより、図４（ｌ）に示すように、配線１２を形成する。以上のような工程を経て、本実施の形態の不揮発性半導体記憶装置が完成する。

このように、本実施の形態では、ワードゲート３を一定の幅を有する部分が上に突出した突出部３ｂが設けられた形状とすることによって、サイドウォール７を突出部３ｂの側面とその外側の領域のワードゲート３上に形成する構成とすることができる。これにより、ワードゲート３のシリサイド層９とコントロールゲート５のシリサイド層９との間の分離幅を、ワードゲート３とコントロールゲート５とが隣接する方向に、広く取ることができる。すなわち、ワードゲート３とコントロールゲート５の間の高低差を大きくすることなく、これらの間のシリサイドショートを防止することが可能である。

従って、イオン注入の際に不要な不純物がコントロールゲート５を突き抜けてチャネル領域に注入されることを防止できる。また、層間絶縁膜１０を厚く形成する必要が無くなり、比較的容易にコンタクト１１形成が可能となる。さらに、ワードゲート３のエッチングの際に使用するレジストマスク（レジストパターン２１）がドライエッチングに耐えられなくなることを防止できる。

実施の形態２．
本実施の形態に係る不揮発性半導体記憶装置の構成について、図５を用いて説明する。図５は、実施の形態２に係る不揮発性半導体記憶装置の構成を示す断面図である。実施の形態１では、ツインＭＯＮＯＳ構造の不揮発性半導体記憶装置に本発明を適用したが、本実施の形態では、ワードゲート３の片側のみにコントロールゲート５が配設される構造の不揮発性半導体記憶装置に本発明を適用する場合について説明する。

図５において、本実施の形態では、実施の形態１と同様のワードゲート３が形成されている。すなわち、一定の幅を有する部分が上に突出した突出部３ｂが設けられた形状のワードゲート３が形成されている。本実施の形態では、実施の形態１と異なり、コントロールゲート５が、ワードゲート３の両側に形成されておらず、片側のみに形成されている。具体的には、コントロールゲート５は、ソース領域となる拡散層８側に配置され、半導体基板１のチャネル領域の表面に、ＯＮＯ膜４を介して側壁状に形成されている。このコントロールゲート５は、実施の形態１と同様、突出部３ｂよりも下側の部分のワードゲート３の側面にＯＮＯ膜４を介して隣接するように配設されている。なお、ＯＮＯ膜４、ワードゲート３とコントロールゲート５との間、コントロールゲート５と半導体基板１との間、及びワードゲート３のコントロールゲート５が設けられていない側の側面に形成されている。

コントロールゲート５が設けられた側の構成については実施の形態１と同様であるため、説明を省略する。すなわち、ＬＤＤ領域６上のコントロールゲート５の側面と、面取り部３ａの表面とにサイドウォール７が形成されていて、ワードゲート３とコントロールゲート５のシリサイド層９がサイドウォール７を挟んで互いに離間される。一方、コントロールゲート５が設けられていない側には、ＬＤＤ領域６上のワードゲート３の側面にＯＮＯ膜４を介して側壁状に、サイドウォール７が形成される。すなわち、コントロールゲート５が設けられていない側の、面取り部３ａの表面とＯＮＯ膜４とが、サイドウォール７で覆われる。それ以外の構成については実施の形態１と同様であるため、説明を省略する。

このように、本実施の形態の不揮発性半導体記憶装置には、ワードゲート３よりなる選択トランジスタと、コントロールゲート５よりなるメモリトランジスタとが形成されている。

次に、本実施の形態の不揮発性半導体記憶装置の動作について、図６を用いて説明する。図６は、実施の形態２に係る不揮発性半導体記憶装置の各部位への電圧の印加条件の一例を示す断面模式図である。図６（ａ）は「書込み」時、図６（ｂ）は「消去」時、図６（ｃ）は「読出し」時における電圧の印加条件をそれぞれ示している。なお、図６に示したものは電圧の印加条件の一例であり、これに限定されるものではない。電圧の印加条件は、必要に応じて種々変更可能である。

以下では、一対の拡散層８のうち、コントロールゲート５が設けられた側の一方をソース領域８ｓ、コントロールゲート５が設けられていない側の他方をドレイン領域８ｄと称して説明を行う。

書き込み時には、例えば、図６（ａ）に示すような電圧を、書き込みを行う不揮発性半導体記憶装置の各部位に印加する。具体的には、例えば、ワードゲート３に１Ｖ、コントロールゲート５に６Ｖ、ドレイン領域８ｄに０Ｖ、ソース領域８ｓに５Ｖを印加する。これにより、ソース領域８ｓ及びドレイン領域８ｄの間のチャネル領域にホットエレクトロンが発生し、コントロールゲート５の下の窒化シリコン膜４ｂのワードゲート３側の領域に局所的にホットエレクトロンが注入される。注入されたホットエレクトロンは（電子）、ＯＮＯ膜４中の窒化シリコン膜４ｂ中のトラップに捕獲され、その結果、メモリトランジスタの閾値電圧Ｖ_ｔｈが上昇する。

消去時には、例えば、図６（ｂ）に示すような電圧を、消去を行う不揮発性半導体記憶装置の各部位に印加する。具体的には、例えば、ワードゲート３に０Ｖ、コントロールゲート５に−３Ｖ、ドレイン領域８ｄに０Ｖ、ソース領域８ｓに５Ｖを印加する。これにより、ＢＴＢＴ現象でホールを発生させ電界加速することでＯＮＯ膜４中の窒化シリコン膜４ｂ中にホールを注入し、それによってメモリトランジスタの閾値電圧Ｖ_ｔｈを低下させる。

読み出し時には、例えば、図６（ｃ）に示すような電圧を、読み出しを行う不揮発性半導体記憶装置の各部位に印加する。具体的には、例えば、ワードゲート３に２Ｖ、コントロールゲート５に２Ｖ、ドレイン領域８ｄに１．５Ｖ、ソース領域８ｓに０Ｖを印加する。読み出し時のコントロールゲート５に印加する電圧を、コントロールゲート５からなるメモリトランジスタの書き込み状態における閾値電圧Ｖ_ｔｈと消去状態における閾値電圧Ｖ_ｔｈとの間の値にすることで、書き込み状態と消去状態とを判別することができる。図６に示す不揮発性半導体記憶装置は、１ｂｉｔ／ｃｅｌｌ構造のものであり、片側のコントロールゲート５に１ビットの情報を記録することができる。

次に、本実施の形態の不揮発性半導体記憶装置の製造方法について、図７〜図９を用いて説明する。図７〜図９は、実施の形態２に係る不揮発性半導体記憶装置の製造工程を示す断面図である。

まず、図３（ａ）〜図３（ｆ）で示した実施の形態１と同様の方法で、ゲート絶縁膜２、ワードゲート３、ＯＮＯ膜４、コントロールゲート５を形成する（図７（ａ）〜図７（ｆ））。この段階では、コントロールゲート５がワードゲート３の両側に形成された構成となっている。

続いて、本実施の形態では、これらの上にフォトレジストを塗布し、パターニングを行って、ワードゲート３の両側のコントロールゲート５のうち片方を覆い片方を露出するレジストパターン２４を形成する。そして、このレジストパターン２４をマスクとして用いて、片方の不要な側のコントロールゲート５をドライエッチングにより除去する。これにより、図８（ｇ）に示す構成となる。

その後、コントロールゲート５、及びワードゲート３をマスクとして、ＬＤＤ注入２２を行う。例えば、エネルギー１０ＫｅＶ、ドーズ量１Ｅ^１３ａｔｏｍｓ／ｃｍ^２の条件で、ヒ素などのｎ型不純物を注入する。これにより、図８（ｈ）に示すように、ＬＤＤ領域６を自己整合的に形成する。

ＬＤＤ注入２２の後、コントロールゲート５をマスクとして用いて、ＯＮＯ膜４をドライエッチングで除去する。これにより、図８（ｉ）に示すように、コントロールゲート５とワードゲート３の間と、コントロールゲート５の下と、コントロールゲート５が除去された側のワードゲート３の側面以外のＯＮＯ膜４が除去される。

続いて、半導体基板１の全面を覆うように、サイドウォール７となる酸化膜などの絶縁膜を形成する。例えば、ＣＶＤ法を用いて、酸化膜を１０００〜２０００Å程度成膜する。続いて、この絶縁膜を異方性ドライエッチングで除去する。このとき実施の形態１と同様、ワードゲート３の突出部３ｂの側面から少なくともワードゲート３の端部にかけての領域にこの絶縁膜が連続的に残存し、かつコントロールゲート５の側面に残存する絶縁膜とは離間するように、除去を行う。これにより、図８（ｊ）に示すように、コントロールゲート５の側面と、ワードゲート３の側面とにサイドウォール７が形成される。なお、このとき、本実施の形態では、コントロールゲート５が設けられない側のワードゲート３の側面にもサイドウォール７が形成される。

その後の工程については実施の形態１と同様である。まず、半導体基板１にソース・ドレイン注入２３を行って、図８（ｋ）に示すように、ソース／ドレイン領域となる一対の拡散層８を自己整合的に形成する。そして、半導体基板１全面に、シリサイド化金属を堆積させてから熱処理を行い、その後未反応のシリサイド化金属を除去すると、図８（ｌ）に示すように、コントロールゲート５、ワードゲート３、及び拡散層８の表面にシリサイド層９が形成される。さらに、これらを覆う層間絶縁膜１０を形成し、この層間絶縁膜１０にコンタクト１１を形成した後、配線１２を形成する。以上のような工程を経て、図９（ｍ）に示す本実施の形態の不揮発性半導体記憶装置が完成する。

このように、本実施の形態では、ワードゲート３を一定の幅を有する部分が上に突出した突出部３ｂが設けられた形状とすることによって、ワードゲート３の片側のみにコントロールゲート５が配設される構造においても、実施の形態１と同様の効果を奏することができる。すなわち、ワードゲート３のシリサイド層９とコントロールゲート５のシリサイド層９との間の分離幅を、ワードゲート３とコントロールゲート５とが隣接する方向に、広く取ることができる。従って、ワードゲート３とコントロールゲート５の間の高低差を大きくすることなく、これらの間のシリサイドショートを防止することが可能である。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記説明では、異方性エッチングの前に等方性エッチングを行うことによって、突出部３ｂを有するワードゲート３を形成する場合について例示的に説明をしたが、これに限定されるものではない。例えば、突出部３ｂの部分と、突出部３ｂよりも下側の部分とで、異なるレジストパターンを用いることによって、ワードゲート３を形成してもよい。ただし、異方性エッチングの前に等方性エッチングを行う方法は、１つのレジストパターン２１を用いて、突出部３ｂの部分と、突出部３ｂよりも下側の部分とをパターニングでき、生産性を向上できるため好ましい。

１ 半導体基板、２ ゲート絶縁膜、
３ ワードゲート、３ａ 面取り部、３ｂ 突出部、
４ ＯＮＯ膜、４ｂ 窒化シリコン膜、
５ コントロールゲート、
５ｏ 非選択側コントロールゲート、
５ｓ 選択側コントロールゲート、
６ ＬＤＤ領域、７ サイドウォール、
８ 拡散層、８ｄ ドレイン領域、８ｓ ソース領域、
９ シリサイド層、１０ 層間絶縁膜、
１１ コンタクト、１２ 配線、
２１ レジストパターン、２２ ＬＤＤ注入、
２３ ソース・ドレイン注入、２４ レジストパターン、
３１ ポリシリコン膜、５１ ポリシリコン膜

Claims (5)

1. 半導体基板上に、第１絶縁膜を介して、一定の幅を有する部分が上に突出した突出部が設けられた形状の第１ゲート電極を形成し、
   前記第１ゲート電極の側壁面に第２絶縁膜を介して第２ゲート電極を形成し、
   前記第２ゲート電極の側壁面と、前記第１ゲート電極の前記突出部の側壁面とに、絶縁性のサイドウォールを形成し、
   前記第１ゲート電極の前記突出部の上面と、前記第２ゲート電極の表面の一部とにシリサイド層を形成し、
   前記第1ゲート電極は、
   前記第１絶縁膜上に、第１ゲート層を成膜し、
   レジストパターンをマスクとして前記第１ゲート層の厚さ方向の一部を等方性エッチングし、
   前記等方性エッチングの後、残りの前記第１ゲート層を異方性エッチングすることによって、形成される不揮発性半導体記憶装置の製造方法。
2. 前記第２ゲート電極は、前記突出部よりも下側の部分の前記第１ゲート電極の側壁面に形成される請求項１に記載の不揮発性半導体記憶装置の製造方法。
3. 前記サイドウォールは、少なくとも、前記第１ゲート電極の側壁面から前記第１ゲート電極の前記第２絶縁膜側の端部上にかけて連続的に形成される請求項１、又は２に記載の不揮発性半導体記憶装置の製造方法。
4. 前記サイドウォールが、前記第２ゲート電極上までさらに延在され、前記第１ゲート電極と前記第２ゲート電極の両方に跨って形成されている請求項３に記載の不揮発性半導体記憶装置の製造方法。
5. 前記第１ゲート電極の側壁面を含む領域に設けられた前記サイドウォールによって、前記第２ゲート電極の表面の一部に設けられた前記シリサイド層が、前記第１ゲート電極の前記突出部の上面に設けられた前記シリサイド層と絶縁される請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。

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