JP5487631B2 - 化合物半導体装置及びその製造方法 - Google Patents

Description

本発明は、化合物半導体装置及びその製造方法に関する。

近年、サファイア、ＳｉＣ、ＧａＮ又はＳｉ等からなる基板上にＧａＮ層及びＡｌＧａＮ層を順次形成し、ＧａＮ層を電子走行層として用いる電子デバイス（化合物半導体装置）の開発が活発である。ＧａＮのバンドギャップは３．４ｅＶであり、ＧａＡｓの１．４ｅＶに比べて大きい。このため、この化合物半導体装置には、高耐圧での動作が期待されている。

携帯電話の基地局用アンプには、電流効率の向上のために高電圧動作が求められており、耐圧の向上が必要となっている。現在、基地局用アンプに用いられるＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）では、電流オフ時の耐圧として３００Ｖを超える値が報告されている。また、ミリ波帯で用いられるＨＥＭＴでも、電流オフ時の耐圧として２００Ｖを超える値が報告されている。

図１は、従来のＧａＮ系ＨＥＭＴの構造を示す断面図である。ＳｉＣ基板１０１上にＡｌＮ層１０２、ノンドープのｉ−ＧａＮ層１０５、ノンドープのｉ−ＡｌＧａＮ層１０６、ｎ型のｎ−ＡｌＧａＮ層１０７、及びｎ型のｎ−ＧａＮ層１０８が順次形成されている。更に、ｎ−ＧａＮ層１０８上にＳｉＮ層１０９が形成されている。ＳｉＮ層１０９に開口部が形成されており、この中にゲート電極１１１ｇが形成されている。また、ｎ−ＧａＮ層１０８及びＳｉＮ層１０９に、ゲート電極１１１ｇを挟むようにして２個の開口部が形成されており、一方の中にソース電極１１１ｓが形成され、他方の中にドレイン電極１１１ｄが形成されている。なお、ＡｌＮ層１０２はバッファ層として機能する。ゲート電極１１１ｇはｎ−ＧａＮ層１０８にショットキー接触しており、ソース電極１１１ｓ及びドレイン電極１１１ｄはｎ−ＡｌＧａＮ層１０７にオーミック接触している。

このような従来のＧａＮ系ＨＥＭＴを高耐圧の電子デバイスに用いる場合、その特性が大きく変動することがある。例えば、高周波パワー動作のオン／オフを繰り返した場合に出力がドリフトすることがある。この現象について説明する。

図２は、ＧａＮ系ＨＥＭＴを備えた回路の構成を示す回路図である。この回路では、トランジスタ（ＧａＮ系ＨＥＭＴ）Ｔｒのソースが接地され、ドレインにインダクタＬの一端及び抵抗素子Ｒの一端が接続されている。インダクタＬの他端には直流バイアスＶｄが印加される。また、抵抗素子Ｒの他端は接地される。トランジスタＴｒのゲートには、−２Ｖ〜４Ｖの交流信号ＲＦを印加する交流電源Ｐが接続されている。なお、トランジスタＴｒのゲートには、交流信号ＲＦが印加されないオフ時に−１Ｖのゲート電圧Ｖｇが印加される。

このような回路を基地局用アンプに用いる場合、直流バイアスＶｄは５０Ｖ程度に設定され、ドレイン電流の平均値は最大値の２％〜３％程度に設定される。そして、２ＧＨｚ程度の高周波信号（交流信号ＲＦ）をトランジスタＴｒのゲートに印加すると、図３に示すような電流−電圧特性が得られる。図３中の横軸はドレイン（ドレイン−ソース間）電圧であり、縦軸はドレイン（ドレイン−ソース間）電流である。

また、基地局用アンプでは、トランジスタＴｒのオン／オフが頻繁に切り換えられる。例えば、図４（ａ）に示すような制御を行う。なお、図４中の縦軸はバイアスポイントにおける直流ドレイン電流の値である。また、１０ｍＡ／ｍｍの設定値は、高周波信号がオフになっている時に流れる予め設定された電流値であり、１５０ｍＡ／ｍｍの平均値は、高周波信号がオンになっている時のドレイン電流の平均値である。

しかしながら、図４（ａ）に示すような制御を行おうとしても、実際には、図４（ｂ）に示すように、高周波信号をオフにした時に電流が過剰に低下してしまい、次に高周波信号をオンにした時に十分な出力（１５０ｍＡ／ｍｍの電流）を得ることができない。つまり、出力のドリフト現象が生じる。このような過剰な低下により、電流が１ｍＡ／ｍｍ〜２ｍＡ／ｍｍ程度となることもある。電流の低下は時間の経過と共に回復するが、出力が安定する程度まで回復させるためには１分間以上の長時間が必要とされる。従って、直流のバイアスが元の状態に戻るまでに、１分間以上の時間が必要となり、高周波信号の断続的なオン／オフの動作が妨げられることがある。図１に示す従来のＧａＮ系ＨＥＭＴには、このような過度応答特性が存在する。

このような過度応答特性に伴う出力のドリフト現象を抑制する技術が特許文献２に記載されている。図５は、特許文献２に記載された従来のＧａＮ系ＨＥＭＴの構造を示す断面図である。このＧａＮ系ＨＥＭＴでは、図１に示すＧａＮ系ＨＥＭＴのＡｌＮ層１０２とｉ−ＧａＮ層１０５との間にＡｌＧａＮ層１０３が設けられている。

このような図５に示すＧａＮ系ＨＥＭＴでは、図１に示すＧａＮ系ＨＥＭＴと比較して、ｉ−ＧａＮ層１０５の結晶性が向上する。このため、ｉ−ＧａＮ層１０５の下部に存在するトラップに捕獲された２次元電子ガスが放出されやすくなり、過度応答特性に伴う出力のドリフト現象が抑制される。図６は、図１に示すＧａＮ系ＨＥＭＴ及び図５に示すＧａＮ系ＨＥＭＴの出力のドリフト現象を示すグラフであり、図６中の実線が図１に示すＧａＮ系ＨＥＭＴの特性を示し、一点鎖線が図５に示すＧａＮ系ＨＥＭＴの特性を示す。高周波信号の印加のオフ時のドレイン電流の設定値が１０ｍＡ／ｍｍの場合、ドレイン電流が９ｍＡ／ｍｍ程度まで回復していれば、次の高周波信号を印加しても十分な出力を得ることができる。そして、図６に示すように、高周波信号の印加のオフ時にドレイン電流が２ｍＡ／ｍｍ程度まで低下したとしても、４秒間程度で９ｍＡ／ｍｍ程度まで回復する。

また、特許文献３にも、出力のドリフト現象を抑制する技術が開示されている。この技術では、図１に示すＧａＮ系ＨＥＭＴのＡｌＮ層１０２に相当するＡｌＮ層の表面を粗くしている。

特許文献２に記載された技術及び特許文献３に記載された技術によれば所期の目的は達成されるものの、より高速な動作を実現するためには、落ち込んだドレイン電流をより早期に回復させることが要求される。

特開２００６−１１４６５３号公報 特開２００６−１４７６６３号公報 特開２００８−２５１９６６号公報

本発明の目的は、オフ時に過剰に落ち込んだドレイン電流をより早期に回復させることができる化合物半導体装置及びその製造方法を提供することにある。

第１の化合物半導体装置には、基板と、前記基板上に形成された第１のバッファ層と、前記第１のバッファ層上に前記第１のバッファ層と直接接するように形成され、前記第１のバッファ層よりも電子親和力が大きい第２のバッファ層と、前記第２のバッファ層上に前記第２のバッファ層と直接接するように形成され、前記第２のバッファ層よりも電子親和力が小さい第３のバッファ層と、が設けられている。更に、前記第３のバッファ層上方に形成された電子走行層と、前記電子走行層上方に形成された電子供給層と、が設けられている。前記第３のバッファ層と前記電子走行層との界面から前記第１のバッファ層の上面までの距離は１２ｎｍ〜１０００ｎｍである。

第２の化合物半導体装置には、基板と、前記基板上に形成され、Ａｌを含有する第１のバッファ層と、前記第１のバッファ層上に前記第１のバッファ層と直接接するように形成され、Ａｌを前記第１のバッファ層よりも低濃度で含有する第２のバッファ層と、前記第２のバッファ層上に前記第２のバッファ層と直接接するように形成され、Ａｌを前記第２のバッファ層よりも高濃度で含有する第３のバッファ層と、が設けられている。更に、前記第３のバッファ層上方に形成された電子走行層と、前記電子走行層上方に形成された電子供給層と、が設けられている。前記第３のバッファ層と前記電子走行層との界面から前記第１のバッファ層の上面までの距離は１２ｎｍ〜１０００ｎｍである。

上記の化合物半導体装置等によれば、適切な第１〜第３のバッファ層により、過度応答特性に伴う出力のドリフト現象をより一層抑制することができる。

従来のＧａＮ系ＨＥＭＴの構造を示す断面図である。 ＧａＮ系ＨＥＭＴを備えた回路の構成を示す回路図である。 従来のＧａＮ系ＨＥＭＴの電流−電圧特性を示す図である。 トランジスタＴｒの制御方法を示す図である。 特許文献２に記載された従来のＧａＮ系ＨＥＭＴの構造を示す断面図である。 図１に示すＧａＮ系ＨＥＭＴ及び図５に示すＧａＮ系ＨＥＭＴの出力のドリフト現象を示すグラフである。 第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。 第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示すレイアウト図である。 第１の実施形態におけるバンド構造及び電荷密度を示す図である。 図１に示す従来のＧａＮ系ＨＥＭＴにおけるバンド構造及び電荷密度を示す図である。 第１の実施形態に係るＧａＮ系ＨＥＭＴの出力のドリフト現象を示すグラフである。 第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図１２Ａに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図１２Ｂに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図１２Ｃに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 図１２Ｄに引き続き、第１の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を示す断面図である。 第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。 第２の実施形態におけるバンド構造及び電荷密度を示す図である。 第２の実施形態に係るＧａＮ系ＨＥＭＴの出力のドリフト現象を示すグラフである。 格子定数とエネルギギャップとの関係を示す図である。

以下、実施形態について添付の図面を参照しながら具体的に説明する。

（第１の実施形態）
先ず、第１の実施形態について説明する。図７は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。

第１の実施形態では、ＳｉＣ基板等の基板１上に、厚さが５ｎｍ〜３００ｎｍ程度（例えば２００ｎｍ）のＡｌＮ層２が形成されている。ＡｌＮ層２上に、厚さが１０ｎｍ〜３００ｎｍ程度（例えば２００ｎｍ）のＡｌＧａＮ層３が形成され、その上に、厚さが２ｎｍ〜１００ｎｍ程度（例えば１０ｎｍ）のＡｌＧａＮ層４が形成されている。ＡｌＧａＮ層３の組成はＡｌ_x1Ｇａ_1-x1Ｎで表わされ、ＡｌＧａＮ層４の組成はＡｌ_x2Ｇａ_1-x2Ｎで表わされる。ＡｌＧａＮ層３の電子親和力はＡｌＮ層２及びＡｌＧａＮ層４の電子親和力よりも大きく、ＡｌＮ層２の電子親和力はＡｌＧａＮ層４の電子親和力よりも小さい。ｘ１の値はｘ２の値よりも小さい。ｘ１の値は０．１〜０．５程度（例えば０．４）であり、ｘ２の値は０．３〜１程度（例えば０．８）である。また、ＡｌＧａＮ層４上に、厚さが２００ｎｍ〜３０００ｎｍ程度（例えば８００ｎｍ）のノンドープのｉ−ＧａＮ層５が形成され、その上に、厚さが０ｎｍ〜１０ｎｍ程度（例えば２ｎｍ）のノンドープのｉ−ＡｌＧａＮ層６が形成され、その上に、厚さが５ｎｍ〜５０ｎｍ程度（例えば２０ｎｍ）のｎ型のｎ−ＡｌＧａＮ層７が形成されている。ｉ−ＡｌＧａＮ層６及びｎ−ＡｌＧａＮ層７の組成はＡｌ_x3Ｇａ_1-x3Ｎで表わされ、ｘ３の値は０．１〜０．４程度（例えば０．２）である。更に、ｎ−ＡｌＧａＮ層７上に、厚さが１ｎｍ〜１５ｎｍ程度（例えば６ｎｍ）のｎ型のｎ−ＧａＮ層８が形成され、その上に、厚さが１０ｎｍ〜７００ｎｍ程度（例えば４０ｎｍ）のＳｉＮ層９が形成されている。ｎ−ＡｌＧａＮ層７には、Ｓｉが１×１０¹⁵ｃｍ^-3〜５×１０¹⁸ｃｍ^-3程度（例えば１×１０¹⁸ｃｍ^-3）ドーピングされており、ｎ−ＧａＮ層８には、Ｓｉが１×１０¹⁵ｃｍ^-3〜１×１０¹⁹ｃｍ^-3程度（例えば５×１０¹⁸ｃｍ^-3）ドーピングされている。

ＳｉＮ層９には、ゲート電極用の開口部１０ｇが形成されている。また、ＳｉＮ層９及びｎ−ＧａＮ層８には、開口部１０ｇを間に挟むようにしてソース電極用の開口部１０ｓ、及びドレイン電極用の開口部１０ｄが形成されている。そして、開口部１０ｇ内にゲート電極１１ｇが形成され、開口部１０ｓ内にソース電極１１ｓが形成され、開口部１０ｄ内にドレイン電極１１ｄが形成されている。ゲート電極１１ｇは、例えばＮｉ膜とその上に形成されたＡｕ膜とから構成されている。また、ソース電極１１ｓ及びドレイン電極１１ｄは、例えば、Ｔａ膜とその上に形成されたＡｌ膜とから構成されている。ゲート電極１１ｇはｎ−ＧａＮ層８にショットキー接触しており、ソース電極１１ｓ及びドレイン電極１１ｄはｎ−ＡｌＧａＮ層７にオーミック接触している。

なお、基板１の表面側から見たレイアウトは、例えば図８のようになる。つまり、ゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄの平面形状が櫛歯状となっており、ソース電極１１ｓ及びドレイン電極１１ｄが交互に配置されている。そして、これらの間にゲート電極１１ｇが配置されている。このようなマルチフィンガーゲート構造を採用することにより、出力を向上させることができる。なお、図７に示す断面図は、図８中のＩ−Ｉ線に沿った断面図である。また、活性領域１０にはＡｌＮ層２、ＡｌＧａＮ層３、ＡｌＧａＮ層４及びｉ−ＧａＮ層５等が含まれており、活性領域１０の周囲はイオン注入又はメサエッチング等により不活性領域とされている。

このような第１の実施形態では、格子不整合に起因するピエゾ効果により、ｉ−ＧａＮ層５のｉ−ＡｌＧａＮ層６との界面近傍に電子が誘起される。この結果、２次元電子ガス層（２ＤＥＧ）が現れ、この部分が電子走行層として機能する。また、ｉ−ＡｌＧａＮ層６及びｎ−ＡｌＧａＮ層７が電子供給層として機能する。

また、ＡｌＮ層２、ＡｌＧａＮ層３及びＡｌＧａＮ層４がバッファ層として機能する。そして、これらのバッファ層の組み合わせにより、ｉ−ＧａＮ層５の表層部に誘起された電子が、ｉ−ＧａＮ層５の下部に存在するトラップまで到達しにくくなる。

ここで、電子がｉ−ＧａＮ層５の下部に存在するトラップまで到達しにくくなる理由について説明する。図９は、第１の実施形態におけるバンド構造及び電荷密度を示す図であり、図１０は、図１に示す従来のＧａＮ系ＨＥＭＴにおけるバンド構造及び電荷密度を示す図である。なお、図９（ｂ）は図９（ａ）中の深さが極浅い部分を拡大して示しており、図１０（ｂ）は図１０（ａ）中の深さが極浅い部分を拡大して示している。

図９と図１０とを比較すると分かるように、基板１の伝導帯と基板１０１の伝導帯とは、ほぼ互いに同等である。また、ｉ−ＧａＮ層５、ｉ−ＡｌＧａＮ層６、ｎ−ＡｌＧａＮ層７、及びｎ−ＧａＮ層８の伝導帯とｉ−ＧａＮ層１０５、ｉ−ＡｌＧａＮ層１０６、ｎ−ＡｌＧａＮ層１０７、及びｎ−ＧａＮ層１０８の伝導帯も、ほぼ互いに同等である。ところが、第１の実施形態では、ＡｌＮ層２の直上に位置するＡｌＧａＮ層３の伝導帯が５．０ｅＶ程度であるのに対し、従来のＧａＮ系ＨＥＭＴでは、ＡｌＮ層１０２の直上に位置するｉ−ＧａＮ層１０５の伝導帯が３．５ｅＶ程度である。ＡｌＧａＮ層３及び４の界面近傍にピエゾ電荷及び自然分極電荷が強く誘引されるからである。更に、第１の実施形態では、ＡｌＧａＮ層４の伝導帯が高いため、ＡｌＧａＮ層４が電子のＡｌＮ層２に向かう移動のバリアとして機能する。

これらの理由から、第１の実施形態では、深さが６００ｎｍ〜７００ｎｍ程度の領域で電子の密度が、急激に減少にしているのに対し、従来のＧａＮ系ＨＥＭＴでは、電子の密度はなだらかに減少しているに過ぎないのである。このことは、電子がｉ−ＧａＮ層５の下部に存在するトラップまで到達しにくくなっていることを意味する。そして、電子がトラップまで到達しにくいため、過度応答特性に伴う出力のドリフト現象が低減される。即ち、図１１に示すように、オンからオフに切り換えられた際のドレイン電流の落ち込みが少ない。従って、落ち込んだドレイン電流がより早期に回復し、より高速な動作が可能となる。

なお、ＡｌＧａＮ層３におけるＡｌの割合ｘ１は、０．１〜０．５であることが好ましい。割合ｘ１が０．１未満であると、ＡｌＧａＮ層４の伝導帯を十分に引き上げることが困難になることがあり、割合ｘ１が０．５を超えると、歪み及び反りが生じやすくなるからである。また、ＡｌＧａＮ層４におけるＡｌの割合ｘ２は、０．３以上であることが好ましい。割合ｘ２が０．３未満であると、ＡｌＧａＮ層４自身の伝導帯が十分に高いものとなりにくいからである。また、ＡｌＮ層２の電子親和力はＡｌＧａＮ層４の電子親和力よりも小さいことが好ましい。これは、ＡｌＧａＮ層４の電子親和力がＡｌＮ層２の電子親和力以下であると、電子の移動を抑制する効果が低下して過度応答特性の抑制が不十分になりやすいからである。

また、ＡｌＧａＮ層３が設けられておらずに、Ａｌの割合が高いＡｌＧａＮ層４がＡｌＮ層２上に直接設けられている場合には、ＡｌＧａＮ層３におけるＡｌの割合ｘ１が０．５を超える場合と同様に、歪み及び反りが生じやすくなる。更に、ＡｌＧａＮ層４の伝導帯が十分に引き上げられず、ドレイン電流を十分に低減することが困難になる。従って、Ａｌの割合が比較的低いＡｌＧａＮ層３は必須である。

なお、抵抗体及びキャパシタ等をも実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。

次に、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図１２Ａ乃至図１２Ｅは、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。

第１の実施形態では、先ず、図１２Ａに示すように、基板１上に、夫々バッファ層として、ＡｌＮ層２、ＡｌＧａＮ層３、及びＡｌＧａＮ層４をこの順で形成する。更に、ＡｌＧａＮ層４上にｉ−ＧａＮ層５を形成する。次いで、ｉ−ＧａＮ層５上に、ｉ−ＡｌＧａＮ層６、ｎ−ＡｌＧａＮ層７、及びｎ−ＧａＮ層８をこの順で形成する。ＡｌＮ層２、ＡｌＧａＮ層３、ＡｌＧａＮ層４、ｉ−ＧａＮ層５、ｉ−ＡｌＧａＮ層６、ｎ−ＡｌＧａＮ層７、及びｎ−ＧａＮ層８の形成は、例えば有機金属気相成長（ＭＯＶＰＥ）法等の結晶成長法により行う。この場合、原料ガスを選択することにより、これらの層を連続して形成することができる。アルミニウム（Ａｌ）の原料、ガリウム（Ｇａ）の原料、インジウム（Ｉｎ）の原料としては、例えば、夫々トリメチルアルミニウム、トリメチルガリウム、トリメチルインジウムを使用することができる。また、窒素（Ｎ）の原料として、例えばアンモニア（ＮＨ₃）を使用することができる。また、ｎ−ＡｌＧａＮ層７及びｎ−ＧａＮ層８に不純物として含まれるシリコン（Ｓｉ）の原料としては、例えばシラン（ＳｉＨ₄）を使用することができる。

特に、ＡｌＧａＮ層３の形成の際には、例えば成長温度１０００℃、成長圧力９０ｔｏｒｒの雰囲気で、トリメチルアルミニウムを２０ｓｃｃｍ、トリメチルガリウムを３０ｓｃｃｍ、アンモニアを５ＳＬＭ、水素を２５ＳＬＭ流す。この場合、例えばＡｌの割合ｘ１が０．４程度のＡｌＧａＮ層３が得られる。また、ＡｌＧａＮ層４の形成の際には、例えば成長温度１０００℃、成長圧力９０ｔｏｒｒの雰囲気で、トリメチルアルミニウムを３０ｓｃｃｍ、トリメチルガリウムを２０ｓｃｃｍ、アンモニアを５ＳＬＭ、水素を２５ＳＬＭ流す。この場合、例えばＡｌの割合ｘ２が０．８程度のＡｌＧａＮ層４が得られる。

ｎ−ＧａＮ層８の形成後には、その上にＳｉＮ層９を、例えばプラズマＣＶＤ（chemical vapor deposition）法により形成する。

次いで、ＳｉＮ層９上に、ソース電極１１ｓ及びドレイン電極１１ｄを形成する予定の領域を開口するレジストパターンを形成する。その後、レジストパターンをマスクとして用いて、ＳｉＮ層９及びｎ−ＧａＮ層８のエッチングを行うことにより、図１２Ｂに示すように、ＳｉＮ層９及びｎ−ＧａＮ層８に、ソース電極用の開口部１０ｓ及びドレイン電極用の開口部１０ｄを形成する。このエッチングとしては、例えば塩素系ガスを用いたドライエッチングを行う。なお、開口部１０ｓ及び１０ｄの深さに関し、ｎ−ＧａＮ層８の一部を残してもよく、また、ｎ−ＡｌＧａＮ層７の一部を除去してもよい。つまり、開口部１０ｓ及び１０ｄの深さがＳｉＮ層９及びｎ−ＧａＮ層８の総厚と一致している必要はない。

続いて、図１２Ｃに示すように、開口部１０ｓ及び１０ｄ内に、夫々ソース電極１１ｓ及びドレイン電極１１ｄをリフトオフ法により形成する。ソース電極１１ｓ及びドレイン電極１１ｄの形成では、開口部１０ｓ及び１０ｄを形成する際に用いたレジストパターンを除去した後、ソース電極１１ｓ及びドレイン電極１１ｄを形成する領域を開口する新たなレジストパターンを形成し、Ｔａ及びＡｌの蒸着を行い、その後、レジストパターン上に付着したＴａ及びＡｌをレジストパターンごと除去する。Ｔａ膜、Ａｌ膜の厚さは、例えば、夫々３０ｎｍ程度、２００ｎｍ程度とする。そして、窒素雰囲気中で４００℃〜１０００℃、例えば６００℃で熱処理を行い、オーミック特性を確立する。

ソース電極１１ｓ及びドレイン電極１１ｄの形成後、開口部１０ｇを形成する予定の領域を開口するレジストパターンを形成する。次いで、レジストパターンを用いたエッチングを行うことにより、図１２Ｄに示すように、ＳｉＮ層９に開口部１０ｇを形成する。このエッチングとしては、例えば酸を用いたウェットエッチングを行う。そして、レジストパターンを除去する。このようなエッチングでは、ｎ−ＧａＮ層８はエッチングされないため、ウェハ面内で均一なエッチングが可能である。

その後、図１２Ｅに示すように、開口部１０ｇ内に、ゲート電極１１ｇをリフトオフ法により形成する。ゲート電極１１ｇの形成では、開口部１０ｇを形成する際に用いたレジストパターンを除去した後、ゲート電極１１ｇを形成する領域を開口する新たなレジストパターンを形成し、Ｎｉ及びＡｕの蒸着を行い、その後、レジストパターン上に付着したＮｉ及びＡｕをレジストパターンごと除去する。Ｎｉ膜、Ａｕ膜の厚さは、例えば、夫々３０ｎｍ程度、４００ｎｍ程度とする。

このような製造方法により、図７に示す構造のＧａＮ系ＨＥＭＴを得ることができる。

なお、ゲート電極１１ｇのゲート長、即ちソース電極１１ｓとドレイン電極１１ｄとを結ぶ方向の長さは、０．０５μｍ〜２μｍ程度（例えば０．５μｍ）である。また、ユニットゲート幅、即ちゲート長の方向に直交する方向の長さは、５０μｍ〜８００μｍ程度（例えば４００μｍ）である。

（第２の実施形態）
次に、第２の実施形態について説明する。図１３は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。

第２の実施形態では、第１の実施形態におけるＡｌＧａＮ層３に代わって、厚さが１０ｎｍ〜５００ｎｍ程度（例えば３００ｎｍ）のノンドープのＩｎＡｌＮ層１３が設けられ、ＡｌＧａＮ層４に代わって、厚さが５ｎｍ〜５００ｎｍ程度（例えば１００ｎｍ）のＩｎＡｌＮ層１４が設けられている。ＩｎＡｌＮ層１３の組成はＩｎ_y1Ａｌ_1-y1Ｎで表わされ、ＩｎＡｌＮ層１４の組成はＩｎ_y2Ａｌ_1-y2Ｎで表わされる。ＩｎＡｌＮ層１３の電子親和力はＡｌＮ層２及びＩｎＡｌＮ層１４の電子親和力よりも大きく、ＡｌＮ層２の電子親和力はＩｎＡｌＮ層１４の電子親和力よりも小さい。ｙ１の値はｙ２の値よりも大きい。ｙ１の値は０．１〜０．２５程度（例えば０．２３）であり、ｙ２の値は０．１〜０．２５程度（例えば０．１５）である。

他の構成は第１の実施形態と同様である。

このような第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。図１４は、第２の実施形態におけるバンド構造及び電荷密度を示す図である。なお、図１４（ｂ）は図１４（ａ）中の深さが極浅い部分を拡大して示している。

第２の実施形態では、ＡｌＮ層２の直上に位置するＩｎＡｌＮ層１３の伝導帯が４．０ｅＶを超えている。このため、第２の実施形態でも、深さが６００ｎｍ〜７００ｎｍ程度の領域で電子の密度が、急激に減少にしている。従って、第１の実施形態と同様に、過度応答特性に伴う出力のドリフト現象が低減される。即ち、図１５に示すように、オンからオフに切り換えられた際のドレイン電流の落ち込みが少ない。従って、落ち込んだドレイン電流がより早期に回復し、より高速な動作が可能となる。

また、図１６に示すように、第１の実施形態でバッファ層に用いられているＡｌＧａＮの格子定数はＧａＮの格子定数よりも小さくなるが、第２の実施形態でバッファ層に用いられているＩｎＡｌＮの格子定数はＩｎ及びＡｌの割合によってＧａＮの格子定数より大きくなることがある。例えば、ＩｎＡｌＮ層１３におけるＩｎの割合ｙ１が０．２３の場合、その格子定数はＧａＮのものより大きくなり、ＩｎＡｌＮ層１４におけるＩｎの割合ｙ２が０．１５の場合、その格子定数はＧａＮのものより小さくなる。従って、ＩｎＡｌＮ層１３及び１４の間の格子定数の差を大きくしても歪みが生じにくい。このため、ＩｎＡｌＮ層１４をＡｌＧａＮ層４よりも厚くして、伝導帯をより引き上げ、電子をより一層トラップまで到達しにくくすることができる。更に、Ｉｎ及びＡｌの間の格子定数の差は、Ａｌ及びＧａの間の格子定数の差よりも大きい。このため自然分極がより強く誘引され、この点でも電子をより一層トラップまで到達しにくくすることができる。

なお、ＩｎＡｌＮ層１３及びＩｎＡｌＮ層１４におけるＩｎの割合ｙ１及びｙ２は、０．１〜０．２５であることが好ましい。割合ｙ１及びｙ２が０．１未満であると、ＩｎＡｌＮ層１４の伝導帯を十分に引き上げることが困難になることがあり、割合ｙ１及びｙ２が０．２５を超えるＩｎＡｌＮ層は形成が困難だからである。

また、第２の実施形態に係るＧａＮ系ＨＥＭＴを製造する際には、第１の実施形態におけるＡｌＧａＮ層３及び４の形成に代えて、ＩｎＡｌＮ層１３及び１４を形成すればよい。Ｉｎ原料にはトリメチルインジウムを用いる。成長温度は９５０℃とＡｌＧａＮよりも低温化させる。これはＩｎの脱離を抑制するためである。例えばＩｎＡｌＮ層１３の形成の際には、例えば成長温度９５０℃、成長圧力９０ｔｏｒｒの雰囲気で、トリメチルインジウムを１５０ｓｃｃｍ、トリメチルガリウムを３０ｓｃｃｍ、アンモニアを５ＳＬＭ、水素を２５ＳＬＭ流す。この場合、例えばＩｎの割合が０．２３程度のＩｎＡｌＮ層１３が得られる。また、ＩｎＡｌＮ層１４の形成の際には、例えば成長温度９５０℃、成長圧力９０ｔｏｒｒの雰囲気で、トリメチルインジウムを１００ｓｃｃｍ、トリメチルガリウムを２０ｓｃｃｍ、アンモニアを５ＳＬＭ、水素を２５ＳＬＭ流す。この場合、例えばＩｎの割合が０．１５のＩｎＡｌＮ層１４が得られる。

なお、いずれの実施形態においても、基板１として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板１が、導電性、半絶縁性又は絶縁性のいずれであってもよい。

また、ゲート電極１１ｇ、ソース電極１１ｓ及びドレイン電極１１ｄの構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極１１ｓ及びドレイン電極１１ｄの形成後の熱処理を省略してもよい。また、ゲート電極１１ｇに対して熱処理を行ってもよい。

また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。例えば、ＩｎＡｌＧａＮ等がバッファ層に用いられていてもよい。また、第１の実施形態におけるＡｌＧａＮ層３と第２の実施形態におけるＩｎＡｌＮ層１４とが組み合わされていてもよい。

また、第１及び第２の実施形態において、ｎ−ＧａＮ層８のゲート電極１１ｇが接している部分がエッチングされていてもよい。その深さはｎ−ＧａＮ層８の厚さと一致していてもよく、それよりも浅くてもよい。但し、このエッチングは、均一に行うことが好ましい。

また、第１及び第２の実施形態において、第３のバッファ層上に第４のバッファ層が形成されていてもよい。この場合、第４のバッファ層の電子親和力は、第３のバッファ層の電子親和力よりも大きいことが好ましい。このような第４のバッファ層が設けられていると、電子走行層の結晶性がより一層向上する。第４のバッファ層としては、例えば第２のバッファ層と同様のものを用いることができる。つまり、第１の実施形態では、例えばＡｌＧａＮ層３と同様の組成のＡｌＧａＮ層を用いることができ、第２の実施形態では、例えばＩｎＡｌＮ層１３と同様の組成のＩｎＡｌＮ層を用いることができる。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
基板と、
前記基板上に形成された第１のバッファ層と、
前記第１のバッファ層上に形成され、前記第１のバッファ層よりも電子親和力が大きい第２のバッファ層と、
前記第２のバッファ層上に形成され、前記第２のバッファ層よりも電子親和力が小さい第３のバッファ層と、
前記第３のバッファ層上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
を有することを特徴とする化合物半導体装置。

（付記２）
前記第１のバッファ層の電子親和力は、前記第３のバッファ層の電子親和力も小さいことを特徴とする付記１に記載の化合物半導体装置。

（付記３）
前記第１のバッファ層、前記第２のバッファ層及び前記第３のバッファ層は、窒化物半導体から構成されていることを特徴とする付記１又は２に記載の化合物半導体装置。

（付記４）
前記第１のバッファ層、前記第２のバッファ層及び前記第３のバッファ層は、少なくともＡｌを含有することを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。

（付記５）
前記第２のバッファ層の組成は、Ａｌ_x1Ｇａ_1-x1Ｎ（０．１≦ｘ１≦０．５）で表わされ、
前記第３のバッファ層の組成は、Ａｌ_x2Ｇａ_1-x2Ｎ（０．３≦ｘ２≦１）で表わされ、
ｘ１の値はｘ２の値よりも小さいことを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。

（付記６）
前記第２のバッファ層の組成は、Ｉｎ_y1Ａｌ_1-y1Ｎ（０．１≦ｙ１≦０．２５）で表わされ、
前記第３のバッファ層の組成は、Ｉｎ_y2Ａｌ_1-y2Ｎ（０．１≦ｙ２≦０．２５）で表わされ、
ｙ１の値はｙ２の値よりも大きいことを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。

（付記７）
前記第２のバッファ層の格子定数はＧａＮの格子定数よりも大きく、
前記第３のバッファ層の格子定数はＧａＮの格子定数よりも小さいことを特徴とする付記６に記載の化合物半導体装置。

（付記８）
前記第２のバッファ層の組成は、Ｉｎ_y1Ａｌ_1-y1Ｎ（０．１≦ｙ１≦０．２５）で表わされ、
前記第３のバッファ層の組成は、Ａｌ_x2Ｇａ_1-x2Ｎ（０．３≦ｘ２≦１）で表わされることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。

（付記９）
前記第１のバッファ層の組成は、ＡｌＮで表わされることを特徴とする付記１乃至８のいずれか１項に記載の化合物半導体装置。

（付記１０）
前記第３のバッファ層と前記電子走行層との間に配置され、前記第３のバッファ層よりも電子親和力が大きい第４のバッファ層を更に有することを特徴とする付記１乃至９のいずれか１項に記載の化合物半導体装置。

（付記１１）
基板と、
前記基板上に形成され、Ａｌを含有する第１のバッファ層と、
前記第１のバッファ層上に形成され、Ａｌを前記第１のバッファ層よりも低濃度で含有する第２のバッファ層と、
前記第２のバッファ層上に形成され、Ａｌを前記第２のバッファ層よりも高濃度で含有する第３のバッファ層と、
前記第３のバッファ層上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
を有することを特徴とする化合物半導体装置。

（付記１２）
前記第３のバッファ層と前記電子走行層との間に配置され、前記第３のバッファ層よりも電子親和力が大きい第４のバッファ層を更に有することを特徴とする付記１１に記載の化合物半導体装置。

（付記１３）
基板上に第１のバッファ層を形成する工程と、
前記第１のバッファ層上に、前記第１のバッファ層よりも電子親和力が大きい第２のバッファ層を形成する工程と、
前記第２のバッファ層上に、前記第２のバッファ層よりも電子親和力が小さい第３のバッファ層を形成する工程と、
前記第３のバッファ層上方に電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。

（付記１４）
前記第３のバッファ層を形成する工程と前記電子走行層を形成する工程との間に、前記第３のバッファ層よりも電子親和力が大きい第４のバッファ層を形成する工程を更に有することを特徴とする付記１３に記載の化合物半導体装置の製造方法。

（付記１５）
前記第１のバッファ層、前記第２のバッファ層及び前記第３のバッファ層として、窒化物半導体から構成されるものを形成することを特徴とする付記１３又は１４に記載の化合物半導体装置の製造方法。

（付記１６）
前記第１のバッファ層、前記第２のバッファ層及び前記第３のバッファ層として、少なくともＡｌを含有するものを形成することを特徴とする付記１３乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１７）
前記第２のバッファ層として、組成がＡｌ_x1Ｇａ_1-x1Ｎ（０．１≦ｘ１≦０．５）で表わされるものを形成し、
前記第３のバッファ層として、組成がＡｌ_x2Ｇａ_1-x2Ｎ（０．３≦ｘ２≦１）で表わされるものを形成し、
ｘ１の値はｘ２の値よりも小さいことを特徴とする付記１３乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１８）
前記第２のバッファ層として、組成がＩｎ_y1Ａｌ_1-y1Ｎ（０．１≦ｙ１≦０．２５）で表わされるものを形成し、
前記第３のバッファ層として、組成がＩｎ_y2Ａｌ_1-y2Ｎ（０．１≦ｙ２≦０．２５）で表わされるものを形成し、
ｙ１の値はｙ２の値よりも大きいことを特徴とする付記１３乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１９）
前記第２のバッファ層として、格子定数がＧａＮの格子定数よりも大きいものを形成し、
前記第３のバッファ層として、格子定数がＧａＮの格子定数よりも小さいものを形成することを特徴とする付記１８に記載の化合物半導体装置の製造方法。

（付記２０）
基板上に、Ａｌを含有する第１のバッファ層を形成する工程と、
前記第１のバッファ層上に、Ａｌを前記第１のバッファ層よりも低濃度で含有する第２のバッファ層を形成する工程と、
前記第２のバッファ層上に、Ａｌを前記第２のバッファ層よりも高濃度で含有する第３のバッファ層を形成する工程と、
前記第３のバッファ層上方に電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。

１：基板
２：ＡｌＮ層
３、４：ＡｌＧａＮ層
５：ｉ−ＧａＮ層
６：ｉ−ＡｌＧａＮ層
７：ｎ−ＡｌＧａＮ層
８：ｎ−ＧａＮ層
９：ＳｉＮ層
１０：活性領域
１０ｇ、１０ｓ、１０ｄ：開口部
１１ｄ：ドレイン電極
１１ｇ：ゲート電極
１１ｓ：ソース電極
１３、１４：ＩｎＡｌＮ層

Claims (10)

1. 基板と、
   前記基板上に形成された第１のバッファ層と、
   前記第１のバッファ層上に前記第１のバッファ層と直接接するように形成され、前記第１のバッファ層よりも電子親和力が大きい第２のバッファ層と、
   前記第２のバッファ層上に前記第２のバッファ層と直接接するように形成され、前記第２のバッファ層よりも電子親和力が小さい第３のバッファ層と、
   前記第３のバッファ層上方に形成された電子走行層と、
   前記電子走行層上方に形成された電子供給層と、
   を有し、
   前記第３のバッファ層と前記電子走行層との界面から前記第１のバッファ層の上面までの距離は１２ｎｍ〜１０００ｎｍであることを特徴とする化合物半導体装置。
2. 前記第１のバッファ層の電子親和力は、前記第３のバッファ層の電子親和力も小さいことを特徴とする請求項１に記載の化合物半導体装置。
3. 前記第１のバッファ層、前記第２のバッファ層及び前記第３のバッファ層は、窒化物半導体から構成されていることを特徴とする請求項１又は２に記載の化合物半導体装置。
4. 前記第１のバッファ層、前記第２のバッファ層及び前記第３のバッファ層は、少なくともＡｌを含有することを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
5. 前記第２のバッファ層の組成は、Ａｌ_x1Ｇａ_1-x1 Ｎで表わされ、
   前記第３のバッファ層の組成は、Ａｌ_x2Ｇａ_1-x2 Ｎで表わされ、
   ｘ１の値はｘ２の値よりも小さいことを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
6. 前記第２のバッファ層の組成は、Ｉｎ_y1Ａｌ_1-y1 Ｎで表わされ、
   前記第３のバッファ層の組成は、Ｉｎ_y2Ａｌ_1-y2 Ｎで表わされ、
   ｙ１の値はｙ２の値よりも大きいことを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
7. 前記第２のバッファ層の格子定数はＧａＮの格子定数よりも大きく、
   前記第３のバッファ層の格子定数はＧａＮの格子定数よりも小さいことを特徴とする請求項６に記載の化合物半導体装置。
8. 前記第３のバッファ層と前記電子走行層との間に配置され、前記第３のバッファ層の電子親和力も小さい第４のバッファ層を更に有することを特徴とする請求項１乃至７のいずれか１項に記載の化合物半導体装置。
9. 基板と、
   前記基板上に形成され、Ａｌを含有する第１のバッファ層と、
   前記第１のバッファ層上に前記第１のバッファ層と直接接するように形成され、Ａｌを前記第１のバッファ層よりも低濃度で含有する第２のバッファ層と、
   前記第２のバッファ層上に前記第２のバッファ層と直接接するように形成され、Ａｌを前記第２のバッファ層よりも高濃度で含有する第３のバッファ層と、
   前記第３のバッファ層上方に形成された電子走行層と、
   前記電子走行層上方に形成された電子供給層と、
   を有し、
   前記第３のバッファ層と前記電子走行層との界面から前記第１のバッファ層の上面までの距離は１２ｎｍ〜１０００ｎｍであることを特徴とする化合物半導体装置。
10. 基板上に第１のバッファ層を形成する工程と、
    前記第１のバッファ層上に、前記第１のバッファ層よりも電子親和力が大きい第２のバッファ層を前記第１のバッファ層と直接接するように形成する工程と、
    前記第２のバッファ層上に、前記第２のバッファ層よりも電子親和力が小さい第３のバッファ層を前記第２のバッファ層と直接接するように形成する工程と、
    前記第３のバッファ層上方に電子走行層を形成する工程と、
    前記電子走行層上方に電子供給層を形成する工程と、
    を有し、
    前記第３のバッファ層と前記電子走行層との界面から前記第１のバッファ層の上面までの距離は１２ｎｍ〜１０００ｎｍであることを特徴とする化合物半導体装置の製造方法。

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