JP5492009B2 - 負荷制御装置 - Google Patents

Description

本発明は、直流電源と負荷との間に設けた半導体スイッチを制御して、負荷の駆動、停止を制御する負荷制御装置に係り、特に、ノイズに起因して生じる誤動作を防止する技術に関する。

例えば、車両に搭載されるランプ、モータ等の負荷を制御する負荷制御装置は、バッテリ（直流電源）と負荷との間に、例えば電界効果トランジスタ（以下、「ＦＥＴ」という）等の半導体スイッチを搭載し、該ＦＥＴのオン、オフを切り替えることにより、負荷の駆動、停止を制御する。また、負荷に過電流が流れた場合にはいち早くこれを検出して負荷に接続される回路を遮断するために、ＦＥＴのドレイン（第１の電極）とソース（第２の電極）との間の電圧Ｖdsの増大が検出された際には、ＦＥＴをオフとする保護回路が搭載されている。

図３は、従来における負荷制御装置が搭載された負荷駆動回路を示す図である。図示のように、この負荷駆動回路は、直流電源ＶＢ（出力電圧も同様の記号ＶＢで示す）と負荷ＲＬとの間にＦＥＴ（Ｔ１）が配置されており、制御回路１０の制御によりＦＥＴ（Ｔ１）のオン、オフを切り替えて、負荷ＲＬの駆動、停止を制御する。

ＦＥＴ（Ｔ１）のドレインは、電源線を経由して直流電源ＶＢのプラス極に接続され、ソースは、負荷線を経由して負荷ＲＬの一端に接続され、該負荷ＲＬの他端はグランドに接地されている。なお、電源線は、直流電源ＶＢのプラス極からＦＥＴ（Ｔ１）のドレインまでの電線であり、負荷線は、ＦＥＴ（Ｔ１）のソースから負荷ＲＬまでの電線である。

また、電源線はインダクタンス成分を有するので、これをＬｗ１とし、負荷線も同様にインダクタンス成分を有するので、これをＬｗ２としている。なお、電源線及び負荷線の抵抗値は極めて小さいので無視している。

制御回路１０は、プラス端子Ｐ１１とマイナス端子Ｐ１２を備えており、プラス端子Ｐ１１はＦＥＴ（Ｔ１）のドレイン（Ｐ１）に接続され、マイナス端子Ｐ１２（電圧Ｖｍ）はアース線を介してグランドに接地されている。更に、制御回路１０は、比較器ＣＭＰ１と、ドライバ１１、及びチャージポンプ１２を有している。なお、アース線についても電源線、負荷線と同様にインダクタンス成分を有するので、これをＬｗ３としている。また、抵抗値を無視している。

プラス端子Ｐ１１とマイナス端子Ｐ１２との間には、抵抗Ｒ１とＲ２の直列接続回路が設けられ、これらの接続点Ｐ４（電圧Ｖ４）は、比較器ＣＭＰ１のプラス側入力端子に接続されている。また、該比較器ＣＭＰ１のマイナス側入力端子はＦＥＴ（Ｔ１）のソース（点Ｐ２、電圧Ｖ２）に接続されている。そして、ＦＥＴ（Ｔ１）がオンとされて負荷ＲＬが駆動している場合には、電圧Ｖ２が電圧Ｖ４を上回るので比較器ＣＭＰ１の出力信号はＬレベルになる。また、負荷線が接地する等して、ＦＥＴ（Ｔ１）に過電流が流れ、ＦＥＴ（Ｔ１）のドレイン・ソース間電圧Ｖdsが上昇すると、ソース電圧Ｖ２が低下するので、電圧Ｖ２が電圧Ｖ４を下回り、比較器ＣＭＰ１の出力信号がＨレベルになる。この信号は過電流判定出力信号としてドライバ１１に供給される。

ドライバ１１の出力端子は、抵抗Ｒ３を介してＦＥＴ（Ｔ１）のゲートに接続されている。更に、ドライバ１１は、抵抗Ｒ４を介してプラス端子Ｐ１１に接続されると共に、入力スイッチＳＷ１を介してマイナス端子Ｐ１２に接続されている。従って、入力スイッチＳＷ１がオフ（開路）のときにドライバ１１にＨレベルの信号が入力されてＦＥＴ（Ｔ１）をオフとし、反対に、入力スイッチＳＷ１がオン（閉路）のときにドライバ１１にＬレベル信号が入力されてＦＥＴ（Ｔ１）をオンとする。また、比較器ＣＭＰ１よりＨレベルの信号（過電流判定出力信号）が供給された場合には、ＦＥＴ（Ｔ１）をオフとする。

ここで、強電波や種々の電装品より発生する電磁ノイズに起因して制御回路１０が誤動作することを防止するために、プラス端子Ｐ１１とマイナス端子Ｐ１２との間にコンデンサＣ１を設置している（例えば、特許文献１参照）。

次に、上記のように構成された従来の負荷制御装置の作用を説明する。入力スイッチＳＷ１をオンとすると、ドライバ１１よりチャージポンプ１２の電圧が出力され、ＦＥＴ（Ｔ１）のゲートに印加される。これにより、ＦＥＴ（Ｔ１）はオフからオンに切り替わる。ＦＥＴ（Ｔ１）がオフからオンに移行する過渡状態においては、電源ＶＢプラス端子→Ｌｗ１→Ｐ１→Ｔ１→Ｐ２→Ｌｗ２→Ｐ３→ＲＬ→ＧＮＤ→電源ＶＢマイナス端子、の経路で電源線電流Ｉ１（実線）が流れる。

電流Ｉ１は、ＦＥＴ（Ｔ１）がオンとなるとゼロから増加を始め、電源電圧ＶＢを負荷ＲＬの抵抗で除した電流値まで上昇する。この過程で電流Ｉ１の増加により、増加勾配に比例した逆起電力が、インダクタンスＬｗ１，Ｌｗ２に発生する。インダクタンスＬｗ１に発生する逆起電力は、点Ｐ１の電圧Ｖ１を押し下げるので、点Ｐ１の電圧Ｖ１が低下する。このため、コンデンサＣ１に充電されている電圧が放電することになる。

コンデンサＣ１の放電電流Ｉ２（破線）は、Ｃ１プラス端子→Ｐ１１→Ｐ１→Ｔ１→Ｐ２→Ｌｗ２→Ｐ３→ＲＬ→ＧＮＤ→Ｌｗ３→Ｐ１２→Ｃ１マイナス端子、の経路を流れ、負荷線のインダクタンスＬｗ２に逆起電力を発生させる。この際、コンデンサＣ１の放電電流は電源線には流れないので、インダクタンスＬｗ１にはコンデンサＣ１の放電電流Ｉ２による逆起電力が発生しない。コンデンサＣ１の放電電流が増加しているときは、点Ｐ２の電圧Ｖ２を押し上げるが、コンデンサＣ１の放電電流が増加から減少に転じると電圧Ｖ２を押し下げる向きの逆起電力となる。

仮に、ノイズ対策用のコンデンサＣ１を設置しなければ、電圧Ｖ１は、電圧Ｖ２とほぼ一致したときに最低となり、その電圧は電源電圧ＶＢと点Ｐ３間の電圧を、２つのインダクタンスＬｗ１とＬｗ２で分圧した電圧となる。即ち、コンデンサＣ１を設置しない場合において、電圧Ｖ１の最低値は、次の（１）式で示すことができる。
（Ｖ１の最低電圧）＝（ＶＢ−Ｖ３）＊Ｌｗ２／（Ｌｗ１＋Ｌｗ２）＋Ｖ３ …（１）

そして、（１）式よりインダクタンスＬｗ１に対して、インダクタンスＬｗ２が相対的に小さい場合、即ち、電源線長に対して負荷線長が相対的に短い場合には、電圧Ｖ１の最低電圧が小さくなることが判る。

これに対し、ノイズ対策用のコンデンサＣ１を設置すると、電圧Ｖ１とＶ２が一致した後においても、コンデンサＣ１の放電電流Ｉ２が流れ続けるので、電圧Ｖ１が減少し、このＶ１の最低電圧は上記の（１）式で示した電圧よりも低下する。そして、コンデンサＣ１の放電電流Ｉ２が流れ続けて電圧Ｖ１の低下量が大きくなると、以下に示す問題が生じる。

比較器ＣＭＰ１の入力端子電圧は、電圧Ｖ１の大きさに依存し、電圧Ｖ１が低下すると比較器ＣＭＰ１の入力端子電圧が低下する。比較器ＣＭＰ１の入力端子電圧の同相入力範囲の下限値は２Ｖ近辺にあり、この下限値を下回る入力電圧となると、比較器ＣＭＰ１は機能しなくなる。即ち、比較器ＣＭＰ１の出力が不定になり、過電流状態でなくても比較器ＣＭＰ１のばらつきによっては過電流判定検出信号を出力するという異常状態が発生する。その結果、ＦＥＴ（Ｔ１）が誤遮断されるという問題が発生する。

以上の内容をまとめると、コンデンサＣ１が存在することにより、ＦＥＴ（Ｔ１）をオンとしたときの電圧Ｖ１の低下量が大きくなり、これによって、比較器ＣＭＰ１の入力電圧が同相入力電圧範囲の下限値以下になると、ＦＥＴ（Ｔ１）が誤遮断される可能性がある。即ち、ノイズ対策としてコンデンサＣ１は有効であるが、このコンデンサＣ１が存在することにより、ＦＥＴ（Ｔ１）が誤遮断するという別の問題が生じる。

以下、具体的な電圧、電流の変化についてのシュミレーション結果を、図４、図５（ａ）、図５（ｂ）に示す特性図を参照して説明する。図４は、図３に示す回路でノイズ対策用のコンデンサＣ１を設けない場合の、各電圧、電流波形の変化を示す特性図である。ここで、図３に示した各回路定数を、以下のように設定している。即ち、電源電圧ＶＢ＝１２Ｖ、Ｌｗ１＝２．５μＨ（電源線長 ２．５ｍに相当）、Ｔ１のオン抵抗（飽和値）＝３．５ｍΩ、Ｌｗ２＝２μＨ（負荷線長 ２ｍに相当）、負荷ＲＬの抵抗＝２Ω、Ｌｗ３＝１μＨ（アース線長１ｍに相当）、チャージポンプ電圧＝ＶＢ＋１５Ｖ、ゲート抵抗Ｒ３＝１．５ｋΩ、としている。

図４では、横軸（Ｘ軸）は時間軸を示し、２つの縦軸（Ｙ１、Ｙ２）は電圧座標と電流座標を示している。縦軸Ｙ１は電圧座標であり、Ｖ１、Ｔ１のゲート電圧、Ｖ２、Ｖ３、ＶＢの座標を示し、縦軸Ｙ２は電流座標であり、電源線電流Ｉ１、及びＴ１のドレイン電流の座標を示している。なお、Ｉ１とドレイン電流は一致している。また、縦軸Ｙ１は上向きがプラス電圧を示し、縦軸Ｙ２は下向きがプラス電流を示している。

図４において、時刻２．２００ｍｓでＳＷ１がオンとされると、ＦＥＴ（Ｔ１）のゲート電圧が上昇し、時刻２．２００９ｍｓから電圧Ｖ１が低下し始め、電圧Ｖ２が上昇し始める。これと同時に、電流Ｉ１、及びＴ１ドレイン電流が流れ始める。時刻２．２０１５ｍｓで電圧Ｖ１とＶ２が一致し、電圧Ｖ１は最低値（６．４５２Ｖ）となり、その後、各電圧Ｖ１、Ｖ２は共に上昇する。ここで、電圧Ｖ１とＶ２の波形が一致する波形上の点を“Ａ点”とする。

電圧Ｖ３は、ＦＥＴ（Ｔ１）のドレイン電流が負荷ＲＬの抵抗に流れて発生する電圧降下であるので、ＦＥＴ（Ｔ１）のドレイン電流に比例する。Ａ点以降の電圧Ｖ１とＶ２の波形は、電源電圧ＶＢと電圧Ｖ３の差電圧を、各インダクタンスＬｗ１とＬｗ２で分圧した電圧となる。そして、電圧Ｖ１が低下を始めた直後における電圧Ｖ１とＶ２の間隔が縮小することが、電圧Ｖ１を低下させる要因となり、電圧Ｖ３の増加が電圧Ｖ１を押し上げる要因になっている。また、電圧Ｖ１とＶ２がＡ点に達したとき、電圧Ｖ１を低下させる要因が消滅するので、Ａ点が電圧Ｖ１の最低値となる。なお、図４ではコンデンサＣ１を設置していないので、電源線電流Ｉ１とＴ１ドレイン電流は一致している。

次に、図５（ａ），図５（ｂ）を参照して、図３に示した回路（コンデンサＣ１を搭載した回路）における具体的な電圧、電流の変化についてのシュミレーション結果について説明する。なお、Ｃ１＝０．１μＦとしている。

図５（ａ）は、図３に示した回路の各電圧波形の変化を示す特性図、図５（ｂ）は、図３に示した回路の各電流波形の変化を示す特性図である。図５（ｂ）において、縦軸は電流座標であり、電源線電流Ｉ１、コンデンサＣ１の放電電流Ｉ２、及びＴ１のドレイン電流の座標を示している。また、縦軸は下向きがプラス電流を示している。各回路定数は、コンデンサＣ１の追加以外については、図４に示した条件と同一である。

図５（ａ），図５（ｂ）において、ＦＥＴ（Ｔ１）がオンとなると上述した理由により電圧Ｖ１が低下し、コンデンサＣ１に充電されている電圧が放電し、放電電流Ｉ２が流れる。ＦＥＴ（Ｔ１）をオンとした直後においては、放電電流Ｉ２はＦＥＴ（Ｔ１）のドレイン・ソース間電圧Ｖdsにより制限される。そして、電圧Ｖdsが縮小するに連れて制限が弱まるので、放電電流Ｉ２が増大する。電圧Ｖdsが縮小して電圧Ｖ１とＶ２が一致するＡ点に到達すると、制限はそれ以上弱まることがないので放電電流の増加が止まり、その後は減少に転じる。即ち、放電電流のピークは、電圧Ｖ１とＶ２の一致点（Ａ点）とほぼ一致することになる。

コンデンサＣ１に電流Ｉ２が流れることにより、図４に示した例（Ｃ１を設けない場合）では一致していた電源線電流Ｉ１とＴ１のドレイン電流が不一致になる（図５（ｂ）参照）。これは、コンデンサＣ１の放電電流は負荷線（Ｌｗ２）を流れるが、電源線（Ｌｗ１）には流れず、また、コンデンサＣ１の充電電流は電源線を流れるが、負荷線には流れないこと、及びコンデンサＣ１の放電電流と充電電流は同時には流れないことによる。

そして、ＦＥＴ（Ｔ１）のドレイン電流の増加勾配が大きいときは、電源線電流Ｉ１の増加勾配が小さくなり、反対に、ＦＥＴ（Ｔ１）のドレイン電流の増加勾配が小さくなると、電源線電流Ｉ１の増加勾配が大きくなる。このため、コンデンサＣ１が存在すると電圧Ｖ１は振動する（図５（ａ）参照）。この際、ＦＥＴ（Ｔ１）をオンとした後の、最初のＶ１低下が、電圧Ｖ１の最低値となる。これは、ＦＥＴ（Ｔ１）のオン後、時間が経過するに連れて電圧Ｖ３が上昇することにより、電圧Ｖ１の低下が制限されるからである。

図４ではＡ点経過後、電圧Ｖ１が減少から増加に転じているが、図５（ａ）では増加に転じることなく、更に低下し、コンデンサＣ１の放電電流がゼロになる時点まで電圧Ｖ１が低下している。電圧Ｖ１の最低値は３．５１７Ｖであり、コンデンサＣ１が無い場合の６．４５２Ｖに比べて２．９３５Ｖ低下している。Ａ点経過後、電圧Ｖ１が更に低下する理由は次の通りである。

Ａ点まで増加していたコンデンサＣ１の放電電流Ｉ２は、Ａ点経過後に減少に転じる。コンデンサＣ１の電流変化（振動）は、コンデンサＣ１のキャパシタンスがコンデンサＣ１の充放電電流の経路に付随するインダクタンスとエネルギーをやり取りすることにより行われ、そのとき、エネルギー保存の法則に従うので、放電電流ゼロの状態に復帰するには放電電流が増加した期間と同じ程度の放電電流減少期間が必要となる。この期間、Ｃ１が放電するためには電圧Ｖ１が低下しなければならない。これが、Ａ点経過後、電圧Ｖ１が低下する理由である。

そのときの電圧Ｖ１の落ち込み量は、Ａ点経過後にコンデンサＣ１から放出される電荷量に依存する。この電荷量が大きくなるほど電圧Ｖ１の落ち込み量は大きくなる。放電電流がゼロになるとエネルギー保存の法則により、経路のインダクタンスに蓄えられる電磁エネルギーが増加から減少に転じ、インダクタンスに蓄積された電磁エネルギーが放出されることにより、コンデンサＣ１が充電される。コンデンサＣ１の充電は電圧Ｖ１が増加することなので、電圧Ｖ１が上昇していく。

なお、図５（ａ）に示している電圧波形の基準点（０Ｖ）はグランドレベル（ＧＮＤ）ではなく、制御回路１０のマイナス端子Ｐ１２の電圧Ｖｍとしている。グランドレベルは、アース線のインダクタンスＬｗ３に放電電流Ｉ２が流れることにより、電圧Ｖｍと異なる電圧となっている。放電電流Ｉ２が増加しているときは、グランドレベルが電圧Ｖｍより高くなり、放電電流Ｉ２が減少しているとき、及び充電電流が増加しているときは、グランドレベルが電圧Ｖｍより低くなっている。グランドレベルが電圧Ｖｍより低下することが、電圧Ｖｍを基準としたときの電圧Ｖ１の最低値を引き下げている。即ち、コンデンサＣ１の放電方向の減少電流及び充電方向の増加電流がアース線（Ｌｗ３）に流れることにより、電圧（Ｖ１−Ｖｍ）の大きさを縮小していることがシュミレーション結果から判る。

特開平６−３８３６８号公報

上述したように、従来における負荷制御装置では、制御回路１０のプラス端子Ｐ１１とマイナス端子Ｐ１２の間にノイズ対策用のコンデンサＣ１を設置することにより、強電波や電磁ノイズによる影響を防止することができる反面、ＦＥＴ（Ｔ１）のオン時に電圧（Ｖ１−Ｖｍ）が縮小し、比較器ＣＭＰ１が誤動作するという問題が発生する。そこで、何とかこれらを両立させたいという要望が高まっていた。

本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、ノイズ対策用のコンデンサを設置した場合であっても過電流を検出するための回路を正常に作動させることが可能な負荷制御装置を提供することにある。

上記目的を達成するため、本願請求項１に記載の発明は、直流電源と負荷との間に半導体スイッチ（例えば、ＭＯＳＦＥＴ）を設け、該半導体スイッチのオン、オフを切り替えて、前記負荷の駆動、停止を制御する負荷制御装置において、前記半導体スイッチの第１の主電極（例えば、ドレイン）は、電源線を経由して前記直流電源のプラス極に接続され、且つ、第２の主電極（例えば、ソース）は負荷線を経由して前記負荷の一端に接続され、前記負荷の他端は前記直流電源のマイナス極に接続され、更に、前記第１の主電極に接続されたプラス端子と、接地用電線を介してグランドに接地されるマイナス端子を備え、前記プラス端子及びマイナス端子間の電圧により駆動して、前記半導体スイッチのオン、オフを制御する制御回路を有し、更に、該制御回路は、前記プラス端子とマイナス端子との間に生じる電圧に基づく基準電圧（Ｖ４）と、前記第２の主電極に生じる電圧と、を比較して過電流の発生を検出する比較手段と、前記負荷の駆動時には、前記半導体スイッチに駆動信号を出力すると共に、前記比較手段にて過電流の発生が検出された場合に、前記駆動信号の出力を停止する制御手段（ドライバ１１）と、前記プラス端子とマイナス端子との間に設けられるコンデンサ（Ｃ１）と、を有し、前記接地用電線に、マイナス端子側からグランド側に向く方向を順方向とするダイオード（Ｄ１）と、挿入抵抗（Ｒ５）と、の並列接続回路を設けたことを特徴とする。

また、請求項２に記載の発明は、前記制御回路は、前記プラス端子とマイナス端子との間に、第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）の直列接続回路を備え、前記第１の抵抗と第２の抵抗との接続点に生じる電圧を前記基準電圧とすることを特徴とする。

本発明に係る負荷制御装置では、制御回路に設けられるマイナス端子とグランドとを接続する接地用電線（アース線）に挿入抵抗（Ｒ５）を設ける構成としたので、入力スイッチＳＷ１のオン時に第１の主電極に生じる電圧（Ｖ１）が低下してコンデンサ（Ｃ１）の放電電流（Ｉ２）が流れる場合であっても、挿入抵抗の電圧降下（ＶＲ５）によりマイナス端子の電圧をグランドレベルよりも相対的に低くすることができるので、コンデンサ（Ｃ１）の両端電圧を拡大させて、放電電流Ｉ２を抑制し、電圧（Ｖ１）の低下を抑えることができる。その結果、制御回路の誤動作を防止することができる。

本発明の一実施形態に係る負荷制御装置の構成を示す回路図である。 本発明の一実施形態に係る負荷制御装置の、各電圧及び各電流の変化を示す特性図である。 従来における負荷制御装置の構成を示す回路図である。 従来における負荷制御装置で、コンデンサＣ１を設けない場合の各電圧、電流の変化を示す特性図である。 従来における負荷制御装置で、コンデンサＣ１を設けた場合の各電圧及び各電流の変化を示す特性図である。

以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明の一実施形態に係る負荷制御装置が搭載された負荷駆動回路を示す図である。図示のように、この負荷駆動回路は、直流電源ＶＢ（出力電圧も同様の記号ＶＢで示す）と負荷ＲＬとの間にＦＥＴ（Ｔ１；半導体スイッチ）が配置されており、制御回路１０の制御によりＦＥＴ（Ｔ１）のオン、オフを切り替えて、負荷ＲＬの駆動、停止を制御する。

ＦＥＴ（Ｔ１）のドレインは、電源線を経由して直流電源ＶＢのプラス極に接続され、ソースは、負荷線を経由して負荷ＲＬの一端に接続され、該負荷ＲＬの他端はグランドに接続されている。なお、電源線は、直流電源ＶＢのプラス極からＦＥＴ（Ｔ１）のドレインまでの電線であり、負荷線は、ＦＥＴ（Ｔ１）のソースから負荷ＲＬまでの電線である。

電源線はインダクタンス成分を有するので、これをＬｗ１とし、負荷線も同様にインダクタンス成分を有するので、これをＬｗ２としている。なお、電源線、負荷線の抵抗は極めて小さいので無視している。

制御回路１０は、プラス端子Ｐ１１、及びマイナス端子Ｐ１２を備えており、プラス端子Ｐ１１はＦＥＴ（Ｔ１）のドレイン（Ｐ１）に接続され、マイナス端子Ｐ１２（電圧Ｖｍ）は、抵抗Ｒ５（挿入抵抗）とダイオードＤ１の並列接続回路、及びアース線（接地用電線）を介してグランドに接地されている。更に、制御回路１０は、比較器ＣＭＰ１（比較手段）と、ドライバ１１、及びチャージポンプ１２を有している。なお、アース線（マイナス端子Ｐ１２からグランドまでの電線）も電源線、負荷線と同様にインダクタンス成分を有するので、これをＬｗ３としている。なお、アース線の抵抗は極めて小さいので無視している。

制御回路１０のプラス端子Ｐ１１とマイナス端子Ｐ１２との間には、抵抗Ｒ１（第１の抵抗）とＲ２（第２の抵抗）の直列接続回路が設けられ、これらの接続点Ｐ４（電圧Ｖ４）は、比較器ＣＭＰ１のプラス側入力端子に接続されている。また、該比較器ＣＭＰ１のマイナス側入力端子は、ＦＥＴ（Ｔ１）のソース（点Ｐ２、電圧Ｖ２）に接続されている。そして、ＦＥＴ（Ｔ１）がオンとされて負荷ＲＬが駆動している場合には、電圧Ｖ２が電圧Ｖ４を上回るので比較器ＣＭＰ１の出力信号はＬレベルになる。また、負荷線が接地する等して、ＦＥＴ（Ｔ１）に過電流が流れ、ＦＥＴ（Ｔ１）のドレイン・ソース間電圧Ｖdsが上昇すると、ソース電圧Ｖ２が低下するので、電圧Ｖ２が電圧Ｖ４を下回り、比較器ＣＭＰ１の出力信号がＨレベルになる。この信号は過電流判定出力信号としてドライバ１１に供給される。

ドライバ１１の出力端子は、抵抗Ｒ３を介してＦＥＴ（Ｔ１）のゲートに接続されている。更に、ドライバ１１は、抵抗Ｒ４を介してプラス端子Ｐ１１に接続されると共に、入力スイッチＳＷ１を介してマイナス端子Ｐ１２に接続されている。従って、入力スイッチＳＷ１がオフ（開路）のときにドライバ１１にＨレベルの信号が入力されてＦＥＴ（Ｔ１）をオフとし、反対に、入力スイッチＳＷ１がオン（閉路）のときにドライバ１１にＬレベル信号が入力されてＦＥＴ（Ｔ１）をオンとする。また、比較器ＣＭＰ１よりＨレベルの信号（過電流判定出力信号）が供給された場合には、ＦＥＴ（Ｔ１）をオフとする。

更に、プラス端子Ｐ１１とマイナス端子Ｐ１２との間には、強電波や種々の電装品より発生する電磁ノイズに起因して負荷制御装置が誤動作することを防止するために、コンデンサＣ１を設置している。

即ち、本実施形態に係る負荷制御装置は、図３に示した従来の回路と比較すると、制御回路１０のマイナス端子Ｐ１２とアース線（Ｌｗ３）との間に抵抗Ｒ５（挿入抵抗）と、ダイオードＤ１との並列接続回路を設けている点で相違している。ダイオードＤ１の向きは、マイナス端子Ｐ１２側がアノード、アース線側がカソードとされている。

次に、本実施形態に係る負荷制御装置の作用について説明する。入力スイッチＳＷ１をオンとすると、ドライバ１１よりチャージポンプ１２の電圧が出力され、ＦＥＴ（Ｔ１）のゲートに印加される。これにより、ＦＥＴ（Ｔ１）はオフからオンに切り替わる。ＦＥＴ（Ｔ１）がオフからオンに移行する過渡状態においては、電源ＶＢプラス端子→電源線（Ｌｗ１）→Ｐ１→Ｔ１→Ｐ２→Ｌｗ２→Ｐ３→ＲＬ→ＧＮＤ→電源ＶＢマイナス端子、の経路で電源線電流Ｉ１（実線）が流れる。

電流Ｉ１は、ＦＥＴ（Ｔ１）がオンとなるとゼロから増加を始め、電源電圧ＶＢを負荷ＲＬの抵抗で除した電流値まで上昇する。この過程で電流Ｉ１の増加により、増加勾配に比例した逆起電力が、インダクタンスＬｗ１，Ｌｗ２に発生する。インダクタンスＬｗ１に発生する逆起電力は、点Ｐ１の電圧Ｖ１を押し下げる。従って、点Ｐ１の電圧Ｖ１が低下し、コンデンサＣ１に充電されている電圧が放電し、放電電流Ｉ２が流れる。

コンデンサＣ１の放電電流Ｉ２（破線）は、Ｃ１プラス端子→Ｐ１１→Ｐ１→Ｔ１→Ｐ２→Ｌｗ２→Ｐ３→ＲＬ→ＧＮＤ→Ｌｗ３→Ｒ５→Ｐ１２→Ｃ１マイナス端子、の経路を流れ、負荷線のインダクタンスＬｗ２に逆起電力を発生させる。この際、放電電流Ｉ２は電源線には流れないので、インダクタンスＬｗ１には放電電流Ｉ２による逆起電力が発生しない。また、この放電電流Ｉ２は抵抗Ｒ５を流れるので、制御回路１０のマイナス端子Ｐ１２とグランドレベルとの間に電圧が生じ、マイナス端子Ｐ１２の電圧Ｖｍは、グランドレベル（直流電源ＶＢのマイナス極）よりも低くなる。

以下、これを詳細に説明する。コンデンサＣ１の放電電流Ｉ２が流れることにより、抵抗Ｒ５及びアース線（Ｌｗ３）に電圧降下ＶＲ５、及びＶＬｗ３が発生し、電圧Ｖｍがグランドレベルよりも低下する。これにより、コンデンサＣ１の端子間電圧ＶＣ１は、次の（２）式で示すことができる。

ＶＣ１＝（Ｖ１−ＧＮＤ）−（Ｖｍ−ＧＮＤ）
＝Ｖ１−Ｖｍ
＝Ｖ１−（ＶＲ５＋ＶＬｗ３）
＝Ｖ１＋Ｒ５＊Ｉ２＋Ｌｗ３＊ｄＩ２／ｄｔ …（２）
但し、Ｉ２の符号はコンデンサＣ１の放電電流をプラス、充電電流をマイナスとする。

（２）式において、「Ｒ５＊Ｉ２」はコンデンサＣ１が放電している間、即ち、電圧ＶＣ１が減少している間はプラスで、「Ｌｗ３＊ｄＩ２／ｄｔ」は、放電電流Ｉ２が増加している間はプラス、ピークでゼロ、ピークを過ぎて減少するとマイナスになる。このとき、放電電流Ｉ２が流れている期間の大部分は（Ｒ５＊Ｉ２＋Ｌｗ３＊ｄＩ２／ｄｔ）はプラスになり、マイナスになるのは放電電流がゼロになる直前のみである。

従って、コンデンサＣ１の端子間電圧（これを「ＶＣ１」とする）は、コンデンサＣ１が放電している間は電圧Ｖ１より大きくなり、Ａ点でその差が最大となり、その大きさは抵抗Ｒ２と放電電流Ｉ２のピーク値を掛けたものになる。つまり、電圧Ｖｍはグランドレベルよりも低くなる。

このため、電圧ＶＣ１が拡大し、放電電流Ｉ２の増加が抑制されることになる。放電電流Ｉ２が減少すると、今度は抵抗Ｒ５に生じる電圧ＶＲ５が減少して、電圧ＶＣ１を縮小させ、放電電流Ｉ２の減少を抑制する。即ち、抵抗Ｒ５にコンデンサＣ１の放電電流Ｉ２が流れることにより、電圧降下ＶＲ５が発生し、この電圧降下ＶＲ５が放電電流Ｉ２の変動を抑制するので、コンデンサＣ１のキャパシタンスと放電電流Ｉ２の経路に存在するインダクタンスとの間に流れる充放電電流の固有振動が抑制され、電圧Ｖ１の振動が無くなる。

つまり、従来例で示した図５（ａ）の特性図では、電圧Ｖ１は上下に大きく振動したが、この振動が抑制されて電圧Ｖ１の急激な低下を抑えることができ、電圧Ｖ１の最低値を上昇させることができる。

更に、電圧Ｖ１が低下し、放電電流Ｉ２が流れると、抵抗Ｒ５に発生する電圧降下ＶＲ５だけ、マイナス端子Ｐ１２の電圧Ｖｍがグランドレベルより低下する。従って、制御回路１０の電源電圧（プラス端子Ｐ１１〜マイナス端子Ｐ１２間電圧）がマイナス端子側に拡大し、その分、比較器ＣＭＰ１の同相電圧範囲が拡大する。その結果、比較器ＣＭＰ１を確実に作動させることができることになる。

また、抵抗Ｒ５に並列に配置したダイオードＤ１の役目は、電圧Ｖ１が上昇してコンデンサＣ１の充電電流が流れるようになったとき、抵抗Ｒ５をバイパスさせ、抵抗Ｒ５の影響を無くすためのものである。抵抗Ｒ５は、電圧Ｖ１の低下を抑制するためのものであり、電圧Ｖ１が上昇したときは必要ないからである。

次に、図２（ａ），図２（ｂ）を参照して、図１に示した回路における具体的な電圧、電流の変化についてのシュミレーション結果について説明する。なお、Ｒ５＝１０Ωとしている。

図２（ａ）は、図１に示した回路の各電圧波形の変化を示す特性図、図２（ｂ）は、図１に示した回路の各電流波形の変化を示す特性図である。図２（ｂ）において、縦軸は電流座標であり、電源線電流Ｉ１、コンデンサＣ１の放電電流Ｉ２、及びＴ１のドレイン電流の座標を示している。また、縦軸は下向きがプラス電流を示している。各回路定数は、抵抗Ｒ５の追加以外については、図５（ａ），図５（ｂ）に示した条件と同一である。

図２（ａ）に示すＡ点における図２（ｂ）に示す放電電流Ｉ２のピーク値は、３３９ｍＡで、図５（ｂ）の９２７ｍＡに比べて約１／３程度になっている。同時に図５（ａ）で発生していた放電電流Ｉ２の固有振動（３μｓ周期）が消滅している。なお、図５（ａ）と同様に、電圧波形（Ｖ１、Ｖ２、Ｖ３、ＧＮＤ）は制御回路マイナス端子電圧（Ｖｍ）基準で示している。

ここで、図２（ａ）に示す各電圧は、グランド基準になっていないので、注意を要する。（Ｖ１−ＧＮＤ）の波形がグランド基準の電圧Ｖ１を示し、Ｖ１がＶｍ基準のＶ１波形を示す。ＧＮＤ（電源ＶＢのマイナス端子）は、Ｖｍ基準のグランド電圧波形を示す。

そして、電圧Ｖ１の波形は（Ｖ１−ＧＮＤ）に対して、ＧＮＤ電圧の波形分だけ大きくなり、放電電流Ｉ２がゼロになったとき最低電圧になり、その値は８．３９Ｖで図５（ａ）に示したＶ１最低値３．５１７Ｖに比べて、４．８７Ｖ大きくなっている。こうして、抵抗Ｒ５（挿入抵抗）を設けることにより、電圧Ｖ１の低下を抑制することができるのである。

このようにして、本実施形態に係る負荷制御装置では、制御回路１０に設けられるマイナス端子Ｐ１２とグランドとを接続するアース線（接地用電線）に抵抗Ｒ５を設ける構成としたので、入力スイッチＳＷ１のオン時に電圧Ｖ１が低下してコンデンサＣ１の放電電流Ｉ２が流れる場合であっても、抵抗Ｒ５の電圧降下ＶＲ５によりマイナス端子Ｐ１２の電圧をグランドレベルよりも相対的に低くすることができるので、コンデンサＣ１の両端電圧ＶＣ１を拡大させて、放電電流Ｉ２を抑制し、電圧Ｖ１の低下を抑えることができる。

このため、電圧Ｖ１が急激に低下して、過電流を検出するための回路が誤作動するという従来の問題を解決することができる。

以上、本発明の負荷制御装置を図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置き換えることができる。

例えば、上述した実施形態では、車両に搭載される負荷を駆動するための負荷駆動回路に搭載する負荷制御装置を例に挙げて説明したが、本発明はこれに限定されるものではなく、その他の負荷駆動回路についても適用することが可能である。

また、上述した実施形態では、半導体スイッチとして電界効果トランジスタ（ＦＥＴ）を例に挙げて説明したが、本発明はこれに限定されるものではなく、その他の半導体スイッチについても適用することができる。

本発明は、負荷駆動回路にノイズ対策用のコンデンサを設けた場合でも、ＦＥＴのドレイン電圧の急激な低下を防止する上で有用である。

１１ ドライバ
１２ チャージポンプ
ＶＢ 直流電源
Ｔ１ ＦＥＴ（半導体スイッチ）
ＲＬ 負荷
ＣＭＰ１ 比較器（比較手段）
Ｃ１ コンデンサ
Ｄ１ ダイオード
Ｒ１ 抵抗（第１の抵抗）
Ｒ２ 抵抗（第２の抵抗）
Ｒ５ 抵抗（挿入抵抗）
Ｌｗ１ 電源線のインダクタンス
Ｌｗ２ 負荷線のインダクタンス
Ｌｗ３ アース線（接地用電線）のインダクタンス

Claims (2)

1. 直流電源と負荷との間に半導体スイッチを設け、該半導体スイッチのオン、オフを切り替えて、前記負荷の駆動、停止を制御する負荷制御装置において、
   前記半導体スイッチの第１の主電極は、電源線を経由して前記直流電源のプラス極に接続され、且つ、第２の主電極は負荷線を経由して前記負荷の一端に接続され、前記負荷の他端は前記直流電源のマイナス極に接続され、
   更に、
   前記第１の主電極に接続されたプラス端子と、接地用電線を介してグランドに接地されるマイナス端子を備え、前記プラス端子及びマイナス端子間の電圧により駆動して、前記半導体スイッチのオン、オフを制御する制御回路を有し、更に、該制御回路は、
   前記プラス端子とマイナス端子との間に生じる電圧に基づく基準電圧と、前記第２の主電極に生じる電圧と、を比較して過電流の発生を検出する比較手段と、
   前記負荷の駆動時には、前記半導体スイッチに駆動信号を出力すると共に、前記比較手段にて過電流の発生が検出された場合に、前記駆動信号の出力を停止する制御手段と、
   前記プラス端子とマイナス端子との間に設けられるコンデンサと、を有し、
   前記接地用電線に、マイナス端子側からグランド側に向く方向を順方向とするダイオードと、挿入抵抗と、の並列接続回路を設けたことを特徴とする負荷制御装置。
2. 前記制御回路は、前記プラス端子とマイナス端子との間に、第１の抵抗と第２の抵抗の直列接続回路を備え、前記第１の抵抗と第２の抵抗との接続点に生じる電圧を前記基準電圧とすることを特徴とする請求項１に記載の負荷制御装置。

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