JP5514560B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、半導体チップが配線基板にフリップチップ接続されて成る半導体装置に適用して有効な技術に関する。
多層基板を有した半導体装置において、多層基板の一方の最外層にはＬＳＩチップの接続用バンプが固定される複数の接続端子が外部に露出しており、反対側の最外層には各金属パッド上にはんだボールが固定されて、マザーボードと接続するためのボールグリッドアレイ（ＢＧＡ）構造が開示されている（例えば、特許文献１）。
特開２００６−７３６２２号公報
近年、多ピンの半導体装置（半導体パッケージ）において、コストの低減化の目的で半導体チップの小型化（シュリンク化）の要求が増えている。すなわち、半導体チップ（以降、単にチップともいう）のシュリンク化によって１枚の半導体ウェハからのチップの取り数を増やして多ピンの半導体装置のコスト低減化を実現するものである。
多ピン化やパッケージサイズを優先させるとリードフレームタイプよりＢＧＡ（Ball Grid Array)などの基板タイプの半導体装置を選択することになり、その際、使用される配線基板は多ピンのため、多層配線基板となることが多い。また、多ピンの半導体装置の場合、ピン数によってパッケージサイズが決まっており、チップのみシュリンクすると、同じピン数であれば、当然、パッドピッチが狭くなる。パッドピッチが狭くなると、パッド間に配線が通らなくなる。
すなわち、言い換えると、多ピンの半導体装置においてチップのシュリンク化を図るということは、パッド間に配線が通らなくなる程、パッドピッチを狭くしなければならない。
一方で、多ピン化によりパッド数が増えた場合に、多層配線基板の層数を同じとすると、パッド配置をエリア配置にすることで、ある程度対応は可能であるが、その場合、チップの主面の外周部に配置された信号用パッドに接続する信号用配線を内側（チップ中央寄り）に引き出して、さらにスルーホールによって他の層に接続して前記他の層から外側に引き出すことになる。
一般的にはパッド数が増えると、多層配線基板を採用し、かつパッド配置をエリア配置とすることで対応している。例えば、多層配線基板では、コア層の上下両側にビルドアップ工法等で配線層を３層ずつ合計６層形成するなどし、さらにチップのパッドをエリア配置とするなどして対応している。
ところが、多ピンの半導体装置では、チップ中央寄りのコア電源用ボンディング電極が高密に配置されているため、多層配線基板において信号用配線を内側に引き出した際の信号用配線と電気的に接続するスルーホールを配置するスペースの確保が容易ではない。
したがって、多ピン化させるためには、多ピンの配線の引き回しのために多層配線基板の層数を増やすしかなく、半導体装置のコストが高くなることが問題である。
さらに、チップのシュリンク化が行われると、前述のようにパッドピッチが狭くなって、パッド間に配線が通らなくなる。つまり、パッドのエリア配置が不可能になることが問題である。なお、再配線を採用することでパッドのエリア配置は可能になるが、再配線は、設計が困難であるとともに、チップコストも高くなるため、半導体装置のコストも増えて問題解決には至らない。
なお、前記特許文献１に記載されたＢＧＡ構造の半導体装置においても、更なる多ピン化に対応しようとすると、多層基板の配線層を増やす必要があり、半導体装置のコストが高くなることが課題である。
本発明は、上記課題に鑑みてなされたものであり、その目的は、多ピンの半導体装置においてコストの低減化を図ることができる技術を提供することにある。
また、本発明の他の目的は、チップシュリンク化が行われた多ピンの半導体装置においてパッドのエリア配置を実現することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
代表的な実施の形態による半導体装置は、上面と前記上面の反対側の下面とを備えた多層配線基板の前記上面に半導体チップがフリップチップ実装されたものであり、主面と前記主面の反対側の裏面とを備え、前記主面に複数の電極パッドが形成された前記半導体チップと、前記上面において前記半導体チップの前記主面の周縁部に対応した第１領域に複数のボンディング電極が複数列で形成され、前記第１領域より内側の第２領域に複数の固定電位（電源／ＧＮＤ）用ボンディング電極がアレイ状に形成された前記多層配線基板と、前記多層配線基板の前記下面に設けられた複数の外部端子と、を有し、前記多層配線基板の前記上面において前記第１領域に配置された前記複数のボンディング電極のうち複数の信号用ボンディング電極は、内側と外側に振り分けて引き出され、前記信号用ボンディング電極から内側に引き出された複数の信号用配線は、それぞれスルーホールを介して他の層の配線部と電気的に接続され、複数の前記スルーホールは、前記第１領域と前記第２領域の間の領域に配置されているものである。
また、代表的な他の実施の形態による半導体装置は、上面と前記上面の反対側の下面とを備えた多層配線基板の前記上面に半導体チップがフリップチップ実装されたものであり、主面と前記主面の反対側の裏面とを備え、前記主面に複数の電極パッドが形成された前記半導体チップと、前記上面において前記半導体チップの前記主面の周縁部に対応した第１領域に複数のボンディング電極が２列で形成され、前記第１領域より内側の第２領域に複数の固定電位（電源／ＧＮＤ）用ボンディング電極がアレイ状に形成された前記多層配線基板と、前記多層配線基板の前記下面に設けられた複数の外部端子と、を有し、前記多層配線基板の前記上面において前記第１領域に配置された前記複数のボンディング電極のうち複数の信号用ボンディング電極は、内側と外側に振り分けて引き出され、前記信号用ボンディング電極から内側に引き出された複数の信号用配線は、それぞれスルーホールを介して他の層の配線部と電気的に接続され、複数の前記スルーホールは、前記第１領域と前記第２領域の間の領域に配置されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
多ピンの半導体装置において多層配線基板の層数を増やすことなく、チップシュリンク化に対応可能となり、半導体装置のコストの低減化を図ることができる。
チップシュリンク化が行われた多ピンの半導体装置において半導体チップのパッドのエリア配置を実現することができる。
本発明の実施の形態１の半導体装置の構造の一例を一部破断して示す斜視図である。 図１に示す半導体装置の構造の一例を示す断面図である。 図２のＡ部の構造の一例を拡大して示す部分拡大断面図である。 図１に示す半導体装置に搭載される半導体チップの電極パッドの配列の一例を示す平面図である。 図１に示す半導体装置に組み込まれる配線基板の第１配線層（Ｌ１）のチップ下部付近の配線パターンの一例を示す平面図である。 図１に示す半導体装置に組み込まれる配線基板の第２配線層（Ｌ２）のチップ下部付近の配線パターンの一例を示す平面図である。 図１に示す半導体装置に組み込まれる配線基板の第３配線層（Ｌ３）のチップ下部付近の配線パターンの一例を示す平面図である。 図１に示す半導体装置に組み込まれる配線基板の第４配線層（Ｌ４）のチップ下部付近の配線パターンの一例を示す平面図である。 図５のＡ部の構造の一例を拡大して示す部分拡大平面図である。 図６のＡ部の構造の一例を拡大して示す部分拡大平面図である。 図７のＡ部の構造の一例を拡大して示す部分拡大平面図である。 図８のＡ部の構造の一例を拡大して示す部分拡大平面図である。 図５のＢ部の構造の一例を拡大して示す部分拡大平面図である。 図１に示す半導体装置に搭載される半導体チップのパッド配置と基板構造の関係の一例を示すデータ図である。 本発明の実施の形態１の半導体装置における周辺パッド用の配線基板のボンディング電極とバンプと半導体チップの電極パッドの位置関係の一例を拡大して示す部分拡大断面図と部分拡大平面図である。 本発明の実施の形態１の半導体装置における中央パッド用の配線基板のボンディング電極の形状の一例を拡大して示す部分拡大平面図である。 本発明の実施の形態１の半導体装置のフリップチップ接続部におけるバンプサイズと基板のボンディング電極の大きさの関係の一例を示す平面図である。 本発明の実施の形態１の半導体装置のフリップチップ接続部におけるバンプサイズと基板のボンディング電極の大きさの関係の一例を示す平面図である。 本発明の実施の形態１の半導体装置に組み込まれる第１変形例の配線基板の構造の一例を拡大して示す部分拡大断面図である。 本発明の実施の形態１の半導体装置に組み込まれる第２変形例の配線基板の構造の一例を拡大して示す部分拡大断面図である。 本発明の実施の形態１の半導体装置に組み込まれる第３変形例の配線基板の構造の一例を拡大して示す部分拡大断面図である。 本発明の実施の形態１の半導体装置に組み込まれる第４変形例の配線基板の構造の一例を拡大して示す部分拡大断面図である。 本発明の実施の形態１の半導体装置に組み込まれる第５変形例の配線基板の構造の一例を拡大して示す部分拡大断面図である。 本発明の実施の形態１の第６変形例の半導体装置に組み込まれる配線基板の構造の一例を示す平面図である。 図２４に示す配線基板を用いた半導体装置の構造の一例を示す断面図である。 本発明の実施の形態１の半導体装置の第７変形例の配線基板のボンディング電極の形状と半導体チップの電極パッドとの関係の一例を示す平面図である。 本発明の実施の形態１の第８変形例の半導体装置の構造を示す部分拡大断面図である。 本発明の実施の形態１の第９変形例の半導体装置の構造を示す部分拡大断面図である。 本発明の実施の形態２の半導体装置に組み込まれる配線基板の第１配線層（Ｌ１）のチップ下部付近の配線パターンの一例を示す平面図である。 本発明の実施の形態２の半導体装置に組み込まれる配線基板の第２配線層（Ｌ２）のチップ下部付近の配線パターンの一例を示す平面図である。 本発明の実施の形態２の半導体装置に組み込まれる配線基板の第３配線層（Ｌ３）のチップ下部付近の配線パターンの一例を示す平面図である。 本発明の実施の形態２の半導体装置に組み込まれる配線基板の第４配線層（Ｌ４）のチップ下部付近の配線パターンの一例を示す平面図である。 図２９のＡ部の構造の一例を拡大して示す部分拡大平面図である。 図３０のＡ部の構造の一例を拡大して示す部分拡大平面図である。 図３１のＡ部の構造の一例を拡大して示す部分拡大平面図である。 図３２のＡ部の構造の一例を拡大して示す部分拡大平面図である。 本発明の実施の形態２の半導体装置に組み込まれる変形例の配線基板の構造の一例を拡大して示す部分拡大平面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を一部破断して示す斜視図、図２は図１に示す半導体装置の構造の一例を示す断面図、図３は図２のＡ部の構造の一例を拡大して示す部分拡大断面図、図４は図１に示す半導体装置に搭載される半導体チップの電極パッドの配列の一例を示す平面図である。また、図５は図１に示す半導体装置に組み込まれる配線基板の第１配線層（Ｌ１）のチップ下部付近の配線パターンの一例を示す平面図、図６は図１に示す半導体装置に組み込まれる配線基板の第２配線層（Ｌ２）のチップ下部付近の配線パターンの一例を示す平面図、図７は図１に示す半導体装置に組み込まれる配線基板の第３配線層（Ｌ３）のチップ下部付近の配線パターンの一例を示す平面図、図８は図１に示す半導体装置に組み込まれる配線基板の第４配線層（Ｌ４）のチップ下部付近の配線パターンの一例を示す平面図である。さらに、図９は図５のＡ部の構造の一例を拡大して示す部分拡大平面図、図１０は図６のＡ部の構造の一例を拡大して示す部分拡大平面図、図１１は図７のＡ部の構造の一例を拡大して示す部分拡大平面図、図１２は図８のＡ部の構造の一例を拡大して示す部分拡大平面図、図１３は図５のＢ部の構造の一例を拡大して示す部分拡大平面図である。また、図１４は図１に示す半導体装置に搭載される半導体チップのパッド配置と基板構造の関係の一例を示すデータ図、図１５は本発明の実施の形態１の半導体装置における周辺パッド用の配線基板のボンディング電極とバンプと半導体チップの電極パッドの位置関係の一例を拡大して示す部分拡大断面図と部分拡大平面図、図１６は本発明の実施の形態１の半導体装置における中央パッド用の配線基板のボンディング電極の形状の一例を拡大して示す部分拡大平面図、図１７は本発明の実施の形態１の半導体装置のフリップチップ接続部におけるバンプサイズと基板のボンディング電極の大きさの関係の一例を示す平面図、図１８は本発明の実施の形態１の半導体装置のフリップチップ接続部におけるバンプサイズと基板のボンディング電極の大きさの関係の一例を示す平面図である。
図１及び図２に示す本実施の形態１の半導体装置は、配線基板の上面２ａ上に半導体チップ１がフリップチップ実装で半田接続されて成る半導体パッケージであり、本実施の形態１では、前記半導体装置の一例として、前記配線基板の下面２ｂに外部端子である複数の半田ボール５がグリッド状に設けられたＢＧＡ９を取り上げて説明する。したがって、本実施の形態１の半導体装置は、フリップチップ実装タイプのＢＧＡ９であり、例えば、数百ピン以上の外部端子を備えた多ピンの半導体パッケージである。
次に、ＢＧＡ９の詳細構成について説明すると、上面２ａと上面２ａの反対側の下面２ｂとを備えた配線基板である多層配線基板２と、主面１ａと主面１ａの反対側の裏面１ｂとを備え、かつ多層配線基板２の上面２ａ上にフリップチップ実装された半導体チップ１と、多層配線基板２の下面２ｂにアレイ状に配置されて設けられた複数の外部端子である半田ボール５とから成る。
ここで、半導体チップ１は、その主面１ａに複数の表面電極である電極パッド１ｃが形成されており、多層配線基板２の上面２ａにフェイスダウン実装でフリップチップ接続されている。すなわち、半導体チップ１は、その主面１ａと多層配線基板２の上面２ａとが対向した状態で配置されており、この状態で多層配線基板２上に搭載されている。その際、半導体チップ１は多層配線基板２に半田接続で電気的に接続されており、複数の半田バンプ８を介してフリップチップ接続されている。
また、多層配線基板（ＢＧＡ基板ともいう）２の上面２ａには、図５に示すように、半導体チップ１をフリップチップ実装する領域に複数のボンディング電極２ｃが形成されている。つまり、多層配線基板２の上面２ａのチップ搭載領域には、半導体チップ１の電極パッド１ｃと半田バンプ８を介してフリップチップ接続を行う複数のボンディング電極２ｃが形成されている。
まず、多層配線基板２の上面２ａにおけるチップ搭載領域のうち、半導体チップ１の主面１ａの周縁部に対応した第１領域２ｙには、複数のボンディング電極２ｃが２列で形成されている。また、第１領域２ｙより内側の領域である第２領域２ｚには、複数の電源／ＧＮＤ用ボンディング電極（コア電源用ボンディング電極２ｍとＧＮＤ用ボンディング電極２ｎ）がアレイ状に形成されている。ここで、前記電源／ＧＮＤとは、半導体チップ１に形成された集積回路に供給される動作電位であり、電源電位は、例えば外部電源用として３．０Ｖ、内部電源（コア電源）として１．５Ｖが設定され、また、ＧＮＤ電位は、接地電位０Ｖが設定される。
すなわち、多層配線基板２の上面２ａのチップ搭載領域の中央部付近である第２領域２ｚには、複数の前記電源／ＧＮＤ用ボンディング電極がアレイ状に形成されている。なお、第２領域２ｚの周囲の領域に第１領域２ｙが形成されており、この第１領域２ｙに複数のボンディング電極２ｃが２列で配置されている。
一方、多層配線基板２の下面２ｂには、図２に示すように複数のランド２ｊがアレイ状に形成され、それぞれのランド２ｊに外部端子である半田ボール５が接続されている。
なお、多層配線基板２と半導体チップ１との間に位置するフリップチップ接続部及びその周囲にはアンダーフィル樹脂６が充填されており、フリップチップ接続部を固めて保護している。
さらに、多層配線基板２の上面２ａの周縁部には、半導体チップ１を囲んだ状態にスティフナリング７が取り付けられている。スティフナリング７は、リング状テープ７ａによって多層配線基板２に接着されている。スティフナリング７の上部にはヒートスプレッダ４が設けられている。ヒートスプレッダ４は、半導体チップ１上の放熱樹脂３とスティフナリング７／ヒートスプレッダ４間の接着材（例えば、テープ材）７ｂを介して、スティフナリング７及び半導体チップ１の裏面１ｂに接合されている。
これにより、半導体チップ１から発せられる熱は放熱樹脂３を介してヒートスプレッダ４に伝わり、ヒートスプレッダ４から外方に放散されるとともに、半田バンプ８を介して多層配線基板２を経て半田ボール５から実装基板に伝わる。また前記熱は、ヒートスプレッダ４から接着材７ｂ及びスティフナリング７を介して多層配線基板２に伝わり、多層配線基板２を経て半田ボール５から実装基板へと伝わって放散される。
また、本実施の形態１のＢＧＡ９の多層配線基板２は、図３に示すように、基材の層であるコア層２ｈ（図１９参照）を有していないコアレス基板であり、ビルドアップ層２ｆと、ビルドアップ層２ｆの表側の面（多層配線基板２の上面２ａ）に形成された複数のボンディング電極２ｃと、ビルドアップ層２ｆの裏側の面（多層配線基板２の下面２ｂ）に形成された複数のランド２ｊと、表側のボンディング電極２ｃと裏側のランド２ｊとを電気的に接続するスルーホール（配線）２ｄと、ビルドアップ層２ｆに形成された内部配線２ｅ等とを有している。
なお、それぞれのボンディング電極２ｃの周囲、及び複数のランド２ｊの周囲には絶縁膜であるソルダレジスト膜２ｇが形成されている。
また、上面２ａ側のボンディング電極２ｃとこれに対応する下面２ｂ側のランド２ｊとは、ビルドアップ層２ｆに形成されたスルーホール（配線）２ｄやビアホール配線２ｉ（図２参照）、あるいは内部配線２ｅを介して電気的に接続されている。
ここで、図４に示すように、半導体チップ１は、例えば、シリコンによって形成され、その主面１ａには、複数の表面電極である電極パッド１ｃが形成されている。すなわち、主面１ａの周縁部には、各辺に沿って２列で複数の電極パッド１ｃが設けられており、さらに、周縁部に設けられた複数の電極パッド列の内側の領域には、複数の電極パッド１ｃがアレイ状に配置されて設けられている。
また、図２に示すようにチップ−基板間に塗布されたアンダーフィル樹脂６は、例えば、エポキシ系樹脂などである。さらにスティフナリング７やヒートスプレッダ４は、熱伝導率の高い金属によって形成され、また、フリップチップ接続の半田バンプ８及び外部端子である半田ボール５は、例えば、鉛フリー半田等の半田材から成る。
また、多層配線基板２におけるボンディング電極２ｃ、ビアホール配線２ｉ、内部配線２ｅ及びスルーホール２ｄ等は、例えば、純銅または銅に少量（１％以下）のアルミニウム、シリコン（Ｓｉ）等の不純物が添加された銅合金から成る。
本実施の形態１のＢＧＡ９の多層配線基板２は、コア層２ｈ（図１９参照）を有していない厚さの薄いコアレス基板である。コアレス基板を採用することで、スルーホール２ｄを形成する際に、レーザー加工やフォトリソ加工等で貫通孔を形成することができ、その結果、スルーホールピッチを小さくすることができ、さらにバンプピッチも小さくすることができる。上記コアレス基板の厚さは、０．２ｍｍ以下であり、本実施の形態１の場合、例えば０．０３〜０．０５ｍｍ程度である。
ここで、図１４は、本実施の形態１のＢＧＡ９の多層配線基板２の構造を決める上でのパッド配置と基板構造の関係を示すものであり、本発明者が検討したデータである。本発明は、多ピン化をコスト低減化して実現するものであり、そのためには多ピン化を図る上で、スルーホールピッチやバンプピッチを小さく形成する必要があるとともに、コスト低減化を図る上では多層配線基板２の配線層の層数をなるべく減らすことが必要となる。
すなわち、配線層の層数を多数形成可能であるのなら、スルーホールピッチやバンプピッチを小さく形成することは容易であるが、コストが高くなるためこれは採用不可である。
今回、図１４に示すように信号パッドピッチを従来の６４μｍから２０μｍ程度に小さくすることで、配線層の層数を低減しつつ多ピン化を図ることができることを導き出しており、したがって、信号パッドピッチを２０μｍ程度に小さくする（図１４のＢ矢印の方向）ことができるような条件を見出す必要がある。
図１４に示すように信号パッド列数をエリア配置で４列から１２列に増やす（図１４のＡ矢印の方向）と、信号パッドピッチを６４μｍから２１μｍに減らすことができるが、コアレス基板（多層配線基板２）の配線層の層数が６層必要となってしまいコスト低減化を図ることができない。
そこで、信号パッド配置を周辺配置の２列とすることで、信号パッドピッチを２０μｍとすることができ（図１４のＣ部）、さらにコアレス基板を採用することで配線層の層数を４層に抑えることができる（図１４のＤ部）。これにより、多層配線基板２のコストの低減化を図ることができる。なお、信号パッドピッチの２０μｍについては、信号パッド列数を周辺配置で２列とし、コア有り基板を採用して配線層の層数を８層とすることでも実現可能であるが、その場合、配線層の層数が８層であるため、コストの低減化を図ることができない。
したがって、本実施の形態１のＢＧＡ９の多層配線基板２では、信号パッド列数を周辺配置で２列とし、コアレス基板を採用して配線層の層数を４層とすることで、薄い多層配線基板２を実現するとともにコストの低減化も図ることができる。すなわち、コアレス基板を採用したことで薄い多層配線基板２を実現して、スルーホールピッチを１５０〜２００μｍと小さくすることができ、さらにバンプピッチも１００〜１５０μｍと小さくすることができる。
これにより、信号パッドピッチを２０μｍ程度にすることができ、多ピン化が図れるとともに、配線層の層数を４層として少なくできるため、多層配線基板２のコストの低減化も図ることが可能になる。
次に、図５〜図１３を用いて、本実施の形態１の多層配線基板２の４層の配線層の各層の配線パターンについて説明する。
図５は、図２に示す多層配線基板２の最も上面２ａ側の配線層である第１配線層Ｌ１の配線パターンを示す図であり、フリップチップ接続が行われる半導体チップ１の主面１ａと対向する配線層である。この第１配線層Ｌ１では、半導体チップ１の主面１ａの周縁部に対応した第１領域２ｙには、複数のボンディング電極２ｃが２列で形成されている。また、第１領域２ｙより内側の領域である第２領域２ｚには、複数の電源／ＧＮＤ用ボンディング電極（図９に示すコア電源用ボンディング電極２ｍとＧＮＤ用ボンディング電極２ｎ）がアレイ状に形成されている。
つまり、チップ搭載領域の中央部付近である第２領域２ｚには、図９に示すような複数のコア電源用ボンディング電極２ｍとＧＮＤ用ボンディング電極２ｎとがアレイ状に形成されており、さらに、第２領域２ｚの周囲の第１領域２ｙには、複数のボンディング電極２ｃが２列で形成されている。
また、図９及び図１３に示すように第１領域２ｙの複数のボンディング電極２ｃは、複数の信号用ボンディング電極２ｋを含んでおり、複数のボンディング電極２ｃのうちの複数の信号用ボンディング電極２ｋは、内側と外側に振り分けて引き出されている。さらに、信号用ボンディング電極２ｋから内側に引き出された複数の信号用配線２ｕは、それぞれスルーホール２ｄを介して他の層の配線部２ｃａ（図１５参照）と電気的に接続されており、図５に示すように、複数のスルーホール２ｄは、第１領域２ｙと第２領域２ｚの間の領域に配置されている。
なお、図１３に示すように、第１領域２ｙに配置された複数のボンディング電極２ｃのうち、複数の信号用ボンディング電極２ｋのみに注目すると、外側列と内側列とで２列に配置された複数のボンディング電極２ｃにおいて、前記外側列の信号用ボンディング電極２ｋに電気的に接続された信号用配線２ｕは外側に引き出され、一方、前記内側列の信号用ボンディング電極２ｋに電気的に接続された信号用配線２ｕは内側に引き出されている。
つまり、外側列のボンディング電極２ｃは、引き出し配線によって外側に引き出され、一方、内側列のボンディング電極２ｃは、引き出し配線によって内側に引き出されている。したがって、図９に示すように、内側列の信号用ボンディング電極２ｋから内側に引き出された複数の信号用配線２ｕは、それぞれ信号用スルーホール２ｑに電気的に接続されており、これら複数の信号用スルーホール２ｑは、第１領域２ｙと第２領域２ｚの間の領域に配置されている。なお、本実施の形態１の例では第１領域２ｙの２列に配置された複数のボンディング電極２ｃのうち、外側列は全て信号用ボンディング電極２ｋである。
また、第１領域２ｙに配置された複数のボンディング電極２ｃは、信号用ボンディング電極２ｋ以外にも、図１３に示すように複数のＧＮＤ用ボンディング電極２ｎと複数のＩＯ電源用ボンディング電極２ｐを含んでおり、これら複数のＧＮＤ用ボンディング電極２ｎと複数のＩＯ電源用ボンディング電極２ｐは、何れも第１領域２ｙの内側列に設けられている。
また、第１領域２ｙより内側の領域には、ＧＮＤ用ボンディング電極２ｎとＧＮＤ用配線２ｗを介して電気的に接続された複数のＧＮＤ用スルーホール２ｓ、及びＩＯ電源用ボンディング電極２ｐとＩＯ電源用配線２ｘを介して電気的に接続された複数のＩＯ電源用スルーホール２ｔがそれぞれ設けられている。すなわち、複数のＧＮＤ用スルーホール２ｓ及び複数のＩＯ電源用スルーホール２ｔは、それぞれ第１領域２ｙと第２領域２ｚの間の領域に配置されている。
したがって、図５に示すように、第１領域２ｙと第２領域２ｚの間の領域には、複数の信号用スルーホール２ｑと、複数のＧＮＤ用スルーホール２ｓと、複数のＩＯ電源用スルーホール２ｔが配置されている。
一方、図５及び図９に示すように第２領域２ｚには、複数の電源／ＧＮＤ用ボンディング電極が形成されているが、このうち、複数の電源用ボンディング電極のそれぞれは、コア電源用ボンディング電極２ｍである。つまり、第２領域２ｚには、複数のコア電源用ボンディング電極２ｍと複数のＧＮＤ用ボンディング電極２ｎがアレイ状に形成されており、コア電源用ボンディング電極２ｍにはコア電源用配線２ｖを介してコア電源用スルーホール２ｒが形成されており、さらに、ＧＮＤ用ボンディング電極２ｎにはＧＮＤ用配線２ｗを介してＧＮＤ用スルーホール２ｓが形成されている。
したがって、第２領域２ｚには、複数のコア電源用スルーホール２ｒと複数のＧＮＤ用スルーホール２ｓとがアレイ状に配置されている。
なお、第１領域２ｙと第２領域２ｚの間の領域に形成された複数のスルーホール２ｄ（信号用スルーホール２ｑ、ＧＮＤ用スルーホール２ｓ、ＩＯ電源用スルーホール２ｔ）、及び第２領域２ｚに形成された複数のスルーホール２ｄ（コア電源用スルーホール２ｒ、ＧＮＤ用スルーホール２ｓ）は、共にスルーホールピッチが１５０〜２００μｍの狭ピッチで形成されている。
次に、図６は、多層配線基板２の第１配線層Ｌ１の下層の配線層である第２配線層Ｌ２の配線パターンを示す図である。すなわち、多層配線基板２の上面２ａから下面２ｂに向かう方向の上面２ａ側から２番目の配線層（上面２ａの次の配線層）の配線パターンを示すものである。
図６に示すように、第２配線層Ｌ２には、主に、ＧＮＤプレーン２ｗａが広い面積で形成されている。このＧＮＤプレーン２ｗａは、第１配線層Ｌ１のＧＮＤ用ボンディング電極２ｎとＧＮＤ用配線２ｗやＧＮＤ用スルーホール２ｓを介して電気的に接続されている。
さらに、第２配線層Ｌ２には、図１０に示すように、複数の信号用スルーホール２ｑ、ＩＯ電源用スルーホール２ｔ及びコア電源用スルーホール２ｒがＧＮＤプレーン２ｗａとは絶縁された状態でそれぞれ配置されている。
なお、第２配線層Ｌ２にＧＮＤプレーン２ｗａが形成されているのは、第１配線層Ｌ１に複数の信号用配線２ｕが形成されているため、これらの信号用配線２ｕの近くにＧＮＤプレーン２ｗａを設けることで信号用配線２ｕがノイズを受けにくくして信号の安定化を図るものである。
すなわち、第１配線層Ｌ１に形成された複数の信号用配線２ｕは、図１３に示すように、第１配線層Ｌ１においても近傍（両隣）にＧＮＤ用配線２ｗやＩＯ電源用配線２ｘが配置されており、さらに加えて直下の第２配線層Ｌ２に図１０に示すＧＮＤプレーン２ｗａが形成されているため、電源やＧＮＤによって囲まれた状態となっており、したがって、ノイズの影響を受けにくく、信号の安定化を図ることができる。
次に、図７は、多層配線基板２の第２配線層Ｌ２の下層の配線層である第３配線層Ｌ３の配線パターンを示す図である。すなわち、多層配線基板２の上面２ａから下面２ｂに向かう方向の上面２ａ側から３番目の配線層（第２配線層Ｌ２の次の配線層）の配線パターンを示すものである。
図７及び図１１に示すように第３配線層Ｌ３には、その中央付近にコア電源プレーン２ｖａが形成されているとともに、その周囲には細長い複数のＩＯ電源プレーン２ｘａが形成されている。すなわち、多層配線基板２の上面２ａから下面２ｂに向かう方向において、ＧＮＤプレーン２ｗａが形成された第２配線層Ｌ２の次の（下層の）第３配線層Ｌ３に電源プレーンであるコア電源プレーン２ｖａとＩＯ電源プレーン２ｘａが形成されている。
ここで、コア電源プレーン２ｖａは、第１配線層Ｌ１の第２領域２ｚの複数のコア電源用ボンディング電極２ｍとコア電源用配線２ｖやコア電源用スルーホール２ｒを介して電気的に接続されている。一方、ＩＯ電源プレーン２ｘａは、第１配線層Ｌ１の第１領域２ｙの複数のＩＯ電源用ボンディング電極２ｐとＩＯ電源用配線２ｘやＩＯ電源用スルーホール２ｔを介して電気的に接続されている。
以上のように、多層配線基板２では第１配線層Ｌ１の中央の第２領域２ｚに設けられた複数のＧＮＤ用ボンディング電極２ｎに電気的に接続されたＧＮＤプレーン２ｗａは、第２配線層Ｌ２に配置され、同じく第１配線層Ｌ１の第２領域２ｚに設けられた複数のコア電源用ボンディング電極２ｍに電気的に接続されたコア電源プレーン２ｖａは、第３配線層Ｌ３に配置されている。つまり、第１配線層Ｌ１のＧＮＤと電源がそれぞれ第２配線層Ｌ２と第３配線層Ｌ３に切り分けて配置されている。
これは各スルーホール２ｄの直径と配置ピッチの両者が小さいからこそ可能になるものであり、レーザー加工によって形成された貫通孔から成るスルーホール２ｄを第１配線層Ｌ１の第２領域２ｚに密度高く形成可能であるからこそ実現できる構造である。
また、第３配線層Ｌ３には、複数の信号用配線２ｕが設けられている。第３配線層Ｌ３の信号用配線２ｕは、第１配線層Ｌ１の第１領域２ｙの信号用ボンディング電極２ｋと信号用配線２ｕや信号用スルーホール２ｑを介して電気的に接続されている。つまり、第１配線層Ｌ１の第１領域２ｙの複数の信号用ボンディング電極２ｋのうち、内側に引き出された複数の信号用配線２ｕが第１領域２ｙと第２領域２ｚの間に配置された信号用スルーホール２ｑを介して第３配線層Ｌ３の信号用配線２ｕに電気的に接続されており、さらに第３配線層Ｌ３において複数の信号用配線２ｕのそれぞれは、信号用スルーホール２ｑから外側に引き出されている。
言い換えると、第１配線層Ｌ１の第１領域２ｙの複数の信号用ボンディング電極２ｋのうち、内側に引き出された複数の信号用配線２ｕと信号用スルーホール２ｑを介して電気的に接続された第３配線層Ｌ３（他の層）の信号用配線（配線部）２ｕは、この第３配線層Ｌ３において外側に引き出されている。したがって、第１配線層Ｌ１において、信号用スルーホール２ｑは、全て第２領域２ｚの外側に形成されている。
なお、第３配線層Ｌ３において信号用配線２ｕは、２本ずつセットで配置され、２本の信号用配線２ｕの左右両側には細長いＩＯ電源プレーン２ｘａが配置されている。
本実施の形態１のＢＧＡ９は数百ピン以上の多ピンの半導体装置であり、少ない配線層で所望数の信号用ピンに繋ぐ信号用配線２ｕの引き回しを実現するためには、第１配線層Ｌ１において第１領域２ｙより外側へのみの信号用配線２ｕの引き出しでは信号用配線２ｕの数が足りないため、第１領域２ｙより内側の領域（第１領域２ｙと第２領域２ｚの間の領域）にも信号用スルーホール２ｑを配置して、他の配線層（ここでは、第３配線層Ｌ３）で信号用配線２ｕを外側に引き出すことで、少ない配線層の数百ピン以上の多ピンの半導体装置の構造を可能にしている。
そのため、コアレス基板等の薄い基板を採用してチップ下の第２領域２ｚに形成する複数のスルーホール２ｄのスルーホール径とスルーホールピッチを小さくすることで、第１配線層Ｌ１の第１領域２ｙと第２領域２ｚの間にも複数の信号用スルーホール２ｑを形成するための領域が確保することができ、この第１領域２ｙと第２領域２ｚの間に複数の信号用スルーホール２ｑを配置することで、前記少ない配線層の数百ピン以上の多ピンの半導体装置の構造を可能にできる。
次に、図８は、多層配線基板２の第３配線層Ｌ３の下層の配線層である第４配線層Ｌ４の配線パターンを示す図である。すなわち、多層配線基板２の上面２ａから下面２ｂに向かう方向の上面２ａ側から４番目の配線層（第３配線層Ｌ３の次の配線層）の配線パターンを示すものである。
図８及び図１２に示すように第４配線層Ｌ４には、第２配線層Ｌ２のＧＮＤプレーン２ｗａとＧＮＤ用スルーホール２ｓを介して電気的に接続されたＧＮＤプレーン２ｗａや、第３配線層Ｌ３のコア電源プレーン２ｖａとコア電源用スルーホール２ｒを介して接続された複数のコア電源プレーン２ｖａ等が設けられており、それぞれのプレーンと電気的に接続されたＧＮＤ用、電源用、及び信号用の各ランド２ｊが設けられている。各ランド２ｊには、ＢＧＡ９の外部端子となる半田ボール５が接続されている。
なお、第４配線層Ｌ４のＧＮＤプレーン２ｗａは、複数のＧＮＤ用スルーホール２ｓのみを介して第２配線層Ｌ２のＧＮＤプレーン２ｗａとダイレクトに電気的に接続されている。したがって、多層配線基板２におけるＧＮＤ電位の安定化を図ることができる。
次に、図１５と図１６は多層配線基板２の上面２ａにおいて、ソルダレジスト膜２ｇの開口部２ｇａに露出する配線部２ｃａとボンディング電極２ｃの構造を示すものであり、図１５は上面２ａの第１領域２ｙでの周辺パッド用のボンディング電極２ｃを示しており、一方、図１６は上面２ａの第２領域２ｚでのエリア配置用のボンディング電極２ｃを示している。どちらのボンディング電極２ｃにおいても、フリップチップ接続では、ボンディング電極２ｃ上に形成されたメッキ層２ｃｂと半田バンプ８を接続させてフリップチップ接続を行うが、その際、本実施の形態１のＢＧＡ９では信号パッドピッチが２０μｍと小さいため、半田バンプ８を例えば円柱形状とすることで狭パッドピッチによるフリップチップ接続を実現させることができる。
次に、図１７と図１８は、フリップチップ接続部におけるチップ側のバンプサイズと基板側の配線の最小間隔の関係の一例を示すものである。図１７に示すバンプサイズＡと配線の間隔Ｂの関係において、半田バンプ８が図１８に示すように位置ずれした際に半田バンプ８とボンディング電極２ｃの間に隙間Ｃが形成されるように、バンプサイズ（半田バンプ８のサイズ）Ａ＜基板配線（ボンディング電極２ｃ）の間隔Ｂとすることで、半田バンプ８が位置ずれした際にも電気的なショートの発生を防ぐことができる。
本実施の形態１のＢＧＡ９によれば、多ピンのＢＧＡ９において、多層配線基板２の上面２ａのチップ周縁部に対応した領域（第１領域２ｙ）に配置された複数の信号用ボンディング電極２ｋが内側と外側に振り分けて引き出されており、内側に引き出された複数の信号用配線２ｕと接続する複数の信号用スルーホール２ｑが、複数の信号用ボンディング電極２ｋの電極列の領域である第１領域２ｙと複数のコア電源用ボンディング電極２ｍとＧＮＤ用ボンディング電極２ｎが配置された中央の第２領域２ｚとの間の領域に配置されていることで、チップのパッドピッチを詰めることができる。
すなわち、多層配線基板２として、薄いコアレス基板を用いたことでチップ下の第２領域２ｚに形成する複数のスルーホール２ｄのスルーホール径とスルーホールピッチを小さくすることができ、上面２ａ（第１配線層Ｌ１）の第１領域２ｙと第２領域２ｚの間にも複数の信号用スルーホール２ｑを形成するための領域を確保することができる。
その結果、第１領域２ｙに形成された複数の信号用ボンディング電極２ｋを内側と外側に振り分けて引き出すことができ、したがって、チップのパッドピッチを詰めることができるとともに、信号用ボンディング電極２ｋを周辺配置（第１領域２ｙ）に対応させ、かつコア電源用ボンディング電極２ｍやＧＮＤ用ボンディング電極２ｎをエリア配置（第２領域２ｚ）に対応させて配置することができる。
これにより、多層配線基板２の層数を増やすことなく、チップシュリンク化にも対応可能となる。
すなわち、再配線を採用することなく、かつ多層配線基板２の層数を増やさずに多ピン化を図れるため、多ピンのＢＧＡ９のコストの低減化を図ることができるとともに、チップシュリンク化にも対応することができる。なお、フリップチップ接続タイプの半導体装置は、ワイヤボンディングタイプの半導体装置に比べてコストが高いため、本実施の形態１のＢＧＡ９のようなフリップチップ接続タイプの半導体装置のコスト低減化は非常に有効である。
また、再配線を採用することなく電極パッド１ｃのエリア配置が行えるため、チップ設計としても容易に行うことができる。
また、多層配線基板２では、スルーホール径を小さくしたことで、第２領域２ｚのコア電源は、そのままコア電源用スルーホール２ｒを介して第４配線層Ｌ４のコア電源用のランド２ｊに接続されるため、配線層の層数を増やすことなく、ピン数を増やして多ピン化に対応させることができる。
また、半導体チップ１の電極パッド１ｃのエリア配置が可能なため、チップシュリンク化が行われた多ピンの半導体装置においても半導体チップ１の電極パッド１ｃのエリア配置を実現することができる。
さらに、チップシュリンク化が行われた半導体チップ１においてもその電極パッド１ｃのエリア配置を実現することができるため、半導体チップ１の中央部付近である第２領域２ｚに複数のコア電源用ボンディング電極２ｍを配置することができ、チップシュリンク化が行われた多ピンのＢＧＡ９において電源の安定化を図ることができる。
特に、ＢＧＡ９が高パワーデバイス用途の場合には、電源の安定化を図ることができるため、非常に有効である。
次に本実施の形態１の変形例について説明する。
図１９は本発明の実施の形態１の半導体装置に組み込まれる第１変形例の配線基板の構造の一例を拡大して示す部分拡大断面図である。図１９に示す第１変形例の多層配線基板２は、コア層２ｈを有する配線基板であり、コア層２ｈを薄くすることで基板の厚さを薄くした配線基板である。
図１９に示すコア層２ｈを薄くした多層配線基板２においても、コア層２ｈが薄いため径の小さいドリルを用いて小さい孔径の貫通孔を形成することができ、コアレス基板のスルーホール径やスルーホールピッチと同程度のスルーホール２ｄを形成することができる。
その結果、コア層２ｈを有する多層配線基板２を用いた半導体装置の場合においても、コアレス基板の多層配線基板２を用いた半導体装置の場合と同程度の効果を得ることができる。上記コア層２ｈを有する多層配線基板２の厚さは、例えば０．４ｍｍや０．６ｍｍ程度であり、上記実施の形態１で説明したコアレス基板に比べてその厚さは厚くなるが、基板の剛性を向上することが可能である。ここでは、厚さ０．４ｍｍ以上で、かつ１．０ｍｍ以下の基板をコア層２ｈを有する薄型の多層配線基板２と称し、上記コア層２ｈを有する薄型の多層配線基板２は、例えば、パッケージサイズが、２０〜３５ｍｍ□程度と比較的大きめで、かつ高信頼性が要求される車載用途の半導体パッケージ基板として用いられる。
また、上記実施の形態１で説明したコアレス基板は、例えば、パッケージサイズが、１０〜２０ｍｍ□程度と比較的小さく、小型化が要求される携帯電話等のモバイル用途の半導体パッケージ基板として用いられる。
次に、図２０は本発明の実施の形態１の半導体装置に組み込まれる第２変形例の配線基板の構造の一例を拡大して示す部分拡大断面図である。図２０に示す第２変形例の半導体装置は、フリップチップ接続構造において、半導体チップ１と多層配線基板２のソルダレジスト膜２ｇとの隙間Ｄが５μｍ程度と小さいため、アンダーフィル樹脂６（図２参照）が入りにくいことがあるため、前記アンダーフィル樹脂６を充填しない構造とするものである。
したがって、アンダーフィル樹脂６を充填しないことでアンダーフィル樹脂６の充填ムラが生じることを防止できる。なお、配線部２ｃａの表面にはニッケル−金等からなるメッキ層２ｃｂが形成されている。
次に、図２１は本発明の実施の形態１の半導体装置に組み込まれる第３変形例の配線基板の構造の一例を拡大して示す部分拡大断面図である。図２１に示す第３変形例の半導体装置は、フリップチップ接続構造において、多層配線基板２に図２０に示すようなソルダレジスト膜２ｇが設けられていない構造のものであり、ソルダレジスト膜２ｇの代わりとして、配線部２ｃａと同等の高さの絶縁膜２ｇｂを設けて基板表面の平坦化を行うものである。
これにより、多層配線基板２と半導体チップ１の主面１ａとの間隔を１５μｍ程度に広げ、そこにアンダーフィル樹脂６を充填するものである。
したがって、多層配線基板２と半導体チップ１の主面１ａとの隙間が広げられたため、アンダーフィル樹脂６の充填ムラを低減することができる。
次に、図２２は本発明の実施の形態１の半導体装置に組み込まれる第４変形例の配線基板の構造の一例を拡大して示す部分拡大断面図である。図２２に示す第４変形例の半導体装置は、フリップチップ接続構造において、多層配線基板２の上面２ａにおけるチップ搭載領域の全面にソルダレジスト膜２ｇが設けられていない構造のものであり、前記ソルダレジスト膜２ｇは、チップ搭載領域の外側のみに設けられている。この場合、配線部２ｃａの露出部分には全面的にニッケル−金等からなるメッキ層２ｃｂが形成されている。
その結果、多層配線基板２と半導体チップ１の主面１ａとの隙間が広がるため、アンダーフィル樹脂６の充填ムラを低減することができる。
次に、図２３は本発明の実施の形態１の半導体装置に組み込まれる第５変形例の配線基板の構造の一例を拡大して示す部分拡大断面図である。図２４に示す第５変形例の半導体装置は、フリップチップ接続構造において、半田バンプ８が設けられた半導体チップ１をボンディング電極２ｃ上に配置した後、半田バンプ８を溶かし、その後、アンダーフィル樹脂６を充填して最後に加熱してアンダーフィル樹脂６を硬化させたものである。
これにより、アンダーフィル樹脂６の充填ムラを低減することができる。
次に、図２４は本発明の実施の形態１の第６変形例の半導体装置に組み込まれる配線基板の構造の一例を示す平面図、図２５は図２４に示す配線基板を用いた半導体装置の構造の一例を示す断面図である。図２５に示す第６変形例の半導体装置は、フリップチップ接続に金バンプ１１を用いたＢＧＡ１０であり、したがって、図２４に示すボンディング電極２ｃの表面には、錫メッキが施されている。
また、図２４に示すように多層配線基板２の上面２ａ（図２５参照）は、図２２に示す多層配線基板２のようにチップ搭載領域のみにソルダレジスト膜２ｇが形成されていない構造となっており、前記チップ搭載領域の周囲にソルダレジスト膜２ｇが形成されている。したがって、ＢＧＡ１０においても、図２５に示すようにアンダーフィル樹脂６を充填ムラを発生させることなく充填することができる。なお、ソルダレジスト膜２ｇの開口部２ｇａでアンダーフィル樹脂６の流れを止めることが可能な構造となっている。
次に、図２６は本発明の実施の形態１の半導体装置の第７変形例の配線基板のボンディング電極の形状と半導体チップの電極パッドとの関係の一例を示す平面図である。図２６に示す第７変形例の半導体装置は、フリップチップ接続に用いられる半田バンプ８の形状を、多層配線基板２の半田バンプ８が接続する配線部２ｃａの延在方向に沿った長方形とするものである。
これによって、配線部２ｃａの配線幅が２０μｍと細い場合であってもフリップチップ接続の半田バンプ８による接続面積を確保することができる。
次に、図２７は本発明の実施の形態１の第８変形例の半導体装置の構造を示す部分拡大断面図である。図２７に示す第８変形例の半導体装置は、搭載される半導体チップ１の厚さを薄くしたＢＧＡ１３であるとともに、多層配線基板２の上面２ａの半導体チップ１の周囲に積層用半田バンプ１２をボンディング電極２ｃに接続して搭載したものである。
ＢＧＡ１３においては、半導体チップ１を薄くすることで半導体チップ１の裏面１ｂ側にも封止用樹脂を周り込ませることができ、封止体１５内に半導体チップ１を埋め込んで多層配線基板２をチップ内蔵基板とすることができる。半導体チップ１を覆う封止体１５とソルダレジスト膜２ｇとを接続した上面部２ｇｃを平坦にすることで、積層用半田バンプ１２を上面部２ｇｃから突出させることができる。
また、図２８は本発明の実施の形態１の第９変形例の半導体装置の構造を示す部分拡大断面図である。図２８に示す第９変形例の半導体装置は、図２８に示すＢＧＡ１３を２段に積層したＰＯＰ（Package On Package) １４である。
すなわち、半導体チップ１を薄くすることでチップ内蔵型の多層配線基板２を有したＢＧＡ１３を形成し、これらのＢＧＡ１３を複数段に積層してＰＯＰ１４を構成することも可能である。
（実施の形態２）
図２９は本発明の実施の形態２の半導体装置に組み込まれる配線基板の第１配線層（Ｌ１）のチップ下部付近の配線パターンの一例を示す平面図、図３０は本発明の実施の形態２の半導体装置に組み込まれる配線基板の第２配線層（Ｌ２）のチップ下部付近の配線パターンの一例を示す平面図、図３１は本発明の実施の形態２の半導体装置に組み込まれる配線基板の第３配線層（Ｌ３）のチップ下部付近の配線パターンの一例を示す平面図、図３２は本発明の実施の形態２の半導体装置に組み込まれる配線基板の第４配線層（Ｌ４）のチップ下部付近の配線パターンの一例を示す平面図である。また、図３３は図２９のＡ部の構造の一例を拡大して示す部分拡大平面図、図３４は図３０のＡ部の構造の一例を拡大して示す部分拡大平面図、図３５は図３１のＡ部の構造の一例を拡大して示す部分拡大平面図、図３６は図３２のＡ部の構造の一例を拡大して示す部分拡大平面図、図３７は本発明の実施の形態２の半導体装置に組み込まれる変形例の配線基板の構造の一例を拡大して示す部分拡大平面図である。
本実施の形態２は、多層配線基板２を有する半導体装置において、実施の形態１のＢＧＡ９よりピン数を低減する場合の構造の一例を示すものである。ここでは、多層配線基板２の第１配線層Ｌ１の第２領域２ｚにおいて、図３３に示すコア電源用ボンディング電極２ｍとＧＮＤ用ボンディング電極２ｎの数を減らして半導体装置のピン数の低減化を図っている。つまり、第１配線層Ｌ１の第２領域２ｚにおけるボンディング電極２ｃ（コア電源用ボンディング電極２ｍとＧＮＤ用ボンディング電極２ｎ）の数を、実施の形態１のＢＧＡ９の多層配線基板２の第２領域２ｚのボンディング電極２ｃの数に比べて減らしている。
図２９〜図３６を用いて、本実施の形態２の多層配線基板２の４層の配線層の各層の配線パターンについて説明する。
図２９及び図３３は第１配線層Ｌ１、図３０及び図３４は第２配線層Ｌ２、図３１及び図３５は第３配線層Ｌ３、図３２及び図３６は第４配線層Ｌ４の配線パターンをそれぞれ示すものである。それぞれの図において、第１領域２ｙ、及びこの第１領域２ｙと第２領域２ｚの間の領域の配線パターンについては、実施の形態１の多層配線基板２のものと全く同じである。
実施の形態１と異なっている点について説明すると、図２９に示す第１配線層Ｌ１の配線パターンにおいて、第２領域２ｚのボンディング電極２ｃの数が、実施の形態１のものより少なくなっており、これによって、半導体装置のピン数の低減化を図ることができる。図３３に示すように、第２領域２ｚに設けられたＧＮＤ用ボンディング電極２ｎは、ＧＮＤ用配線２ｗ及びＧＮＤ用スルーホール２ｓを介して、図３０及び図３４に示す第２配線層Ｌ２のＧＮＤプレーン２ｗａと電気的に接続されている。
一方、第１配線層Ｌ１の第２領域２ｚのコア電源用ボンディング電極２ｍは、コア電源用配線２ｖ及びコア電源用スルーホール２ｒを介して図３１及び図３５に示す第３配線層Ｌ３のコア電源プレーン２ｖａと電気的に接続されている。
また、図３２及び図３６に示すように第４配線層Ｌ４には、第２配線層Ｌ２のＧＮＤプレーン２ｗａとＧＮＤ用スルーホール２ｓを介して電気的に接続されたＧＮＤプレーン２ｗａや、第３配線層Ｌ３のコア電源プレーン２ｖａとコア電源用スルーホール２ｒを介して接続された複数のコア電源プレーン２ｖａ（２ｊ）等が設けられており、それぞれのプレーンと電気的に接続されたＧＮＤ用、電源用、及び信号用の各ランド２ｊが設けられている。
なお、実施の形態１の多層配線基板２の配線パターンと同様に、実施の形態２の多層配線基板２についても、第１配線層Ｌ１の第１領域２ｙの複数の信号用ボンディング電極２ｋのうち、内側に引き出された複数の信号用配線２ｕと信号用スルーホール２ｑを介して電気的に接続された第３配線層Ｌ３（他の層）の信号用配線（配線部）２ｕは、この第３配線層Ｌ３において外側に引き出されている。したがって、第１配線層Ｌ１において、信号用スルーホール２ｑは、全て第２領域２ｚの外側に形成されている。
また、第３配線層Ｌ３において信号用配線２ｕは、２本ずつセットで配置され、２本の信号用配線２ｕの左右両側には細長いＩＯ電源プレーン２ｘａが配置されている。
本実施の形態１のＢＧＡ９と同様、本実施の形態２の半導体装置も多ピンの半導体装置であり、少ない配線層で所望数の信号用ピンに繋ぐ信号用配線２ｕの引き回しを実現するためには、第１配線層Ｌ１において第１領域２ｙより外側へのみの信号用配線２ｕの引き出しでは信号用配線２ｕの数が足りない。そのため、第１領域２ｙより内側の領域（第１領域２ｙと第２領域２ｚの間の領域）にも信号用スルーホール２ｑを配置して、他の配線層（ここでは、第３配線層Ｌ３）で信号用配線２ｕを外側に引き出すことで、少ない配線層の半導体装置の多ピン化構造を可能にしている。
そのため、コアレス基板等の薄い基板を採用してチップ下の第２領域２ｚに形成する複数のスルーホール２ｄのスルーホール径とスルーホールピッチを小さくすることで、第１配線層Ｌ１の第１領域２ｙと第２領域２ｚの間にも複数の信号用スルーホール２ｑを形成するための領域を確保することができ、この第１領域２ｙと第２領域２ｚの間に複数の信号用スルーホール２ｑを配置することで、前記少ない配線層の多ピンの半導体装置の構造を可能にできる。
なお、本実施の形態２の多層配線基板２の第１配線層Ｌ１、第２配線層Ｌ２、第３配線層Ｌ３及び第４配線層Ｌ４におけるその他の配線パターンについては、実施の形態１の多層配線基板２の各配線層の配線パターンと同じであるため、その重複説明は省略する。
また、本実施の形態２の多層配線基板２を有する半導体装置によって得られる効果についても、実施の形態１の半導体装置（ＢＧＡ９）によって得られる効果と同様であり、その重複説明は省略する。
次に、本実施の形態２の変形例について説明する。
図３７は本実施の形態２の変形例の配線基板の構造を示す図であり、第１配線層Ｌ１の第１領域２ｙにおける複数のボンディング電極２ｃが千鳥配置で設けられているものである。すなわち、第１配線層Ｌ１の第１領域２ｙに２列で配置された複数のボンディング電極２ｃが千鳥配置で設けられているものである。この場合、図４に示す半導体チップ１の主面１ａの周縁部に２列で配置された複数の電極パッド１ｃも千鳥配置にすることでフリップチップ実装が可能となる。
これにより、多層配線基板２の配線ルールが、ライン／スペース＝２０μｍ／２０μｍの場合には、ボンディング電極２ｃの配置ピッチを２０μｍにすることができる。その結果、狭パッドピッチ化への対応が可能になり、半導体装置の更なる多ピン化を実現することができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１では、多層配線基板２の上面２ａの周縁部の第１領域２ｙにおけるボンディング電極２ｃの配置が並列（千鳥配置ではない）配置の場合について説明したが、実施の形態１のＢＧＡ９の多層配線基板２においても、上面２ａの第１領域２ｙ（第２領域２ｚも含む）のボンディング電極２ｃの配置を千鳥配置としてもよい。
このように実施の形態１のＢＧＡ９において多層配線基板２の上面２ａの第１領域２ｙのボンディング電極２ｃの配置を千鳥配置とすることで、ＢＧＡ９においても更なる狭パッドピッチ化への対応が可能になり、ＢＧＡ９の更なる多ピン化を実現することができる。
また、前記実施の形態１では、半導体装置の構造の一例として、スティフナリング７が取り付けられたＢＧＡ９の場合を取り上げて説明したが、スティフナリング７は設けられていなくても良い。その場合、ヒートスプレッダ４は、半導体チップ１の裏面１ｂのみに放熱樹脂３等を介して接合される。
本発明は、フリップチップ接続タイプの電子装置に好適である。
１ 半導体チップ
１ａ 主面
１ｂ 裏面
１ｃ 電極パッド
２ 多層配線基板
２ａ 上面
２ｂ 下面
２ｃ ボンディング電極
２ｄ スルーホール
２ｅ 内部配線
２ｆ ビルドアップ層
２ｇ ソルダレジスト膜
２ｈ コア層
２ｉ ビアホール配線
２ｊ ランド
２ｋ 信号用ボンディング電極
２ｍ コア電源用ボンディング電極
２ｎ ＧＮＤ用ボンディング電極
２ｐ ＩＯ電源用ボンディング電極
２ｑ 信号用スルーホール
２ｒ コア電源用スルーホール
２ｓ ＧＮＤ用スルーホール
２ｔ ＩＯ電源用スルーホール
２ｕ 信号用配線
２ｖ コア電源用配線
２ｗ ＧＮＤ用配線
２ｘ ＩＯ電源用配線
２ｙ 第１領域
２ｚ 第２領域
２ｃａ 配線部
２ｃｂ メッキ層
２ｇａ 開口部
２ｇｂ 絶縁膜
２ｇｃ 上面部
２ｖａ コア電源プレーン
２ｗａ ＧＮＤプレーン
２ｘａ ＩＯ電源プレーン
３ 放熱樹脂
４ ヒートスプレッダ
５ 半田ボール（外部端子）
６ アンダーフィル樹脂
７ スティフナリング
７ａ リング状テープ
７ｂ 接着材
８ 半田バンプ
９ ＢＧＡ（半導体装置）
１０ ＢＧＡ（半導体装置）
１１ 金バンプ
１２ 積層用半田バンプ
１３ ＢＧＡ（半導体装置）
１４ ＰＯＰ（半導体装置）
１５ 封止体

Claims (15)

  1. 第１層と第２層とを備え、複数のボンディング電極が、前記第１層の第１主面上に配置され、複数の外部端子が、前記第１主面が向いた方向とは反対の方向を向いた前記第２層の第２主面上に配置された多層配線基板と、
    複数の電極パッドが形成された表面と、前記表面とは反対側の裏面と、を備え、前記多層配線基板の前記第１主面と前記表面とが対向するように前記多層配線基板の前記第１主面上に搭載され、前記複数の電極パッドのそれぞれが、導電性部材を介して前記多層配線基板の前記複数のボンディング電極と電気的に接続された半導体チップと、
    を有し、
    平面視において、前記複数のボンディング電極のうち、複数の第１ボンディング電極と、前記複数の第１ボンディング電極の内側に配置された複数の第２ボンディング電極と、が前記多層配線基板の前記第１主面の第１領域に配置され、かつ、複数の第３ボンディング電極が前記第１領域の内側に配置された第２領域に配置され、
    前記複数の第１ボンディング電極は、全て信号用ボンディング電極であり、
    前記複数の第２ボンディング電極は、複数の信号用ボンディング電極、複数の第１電源用ボンディング電極、および複数の第１グランド用ボンディング電極を含み、
    前記複数の第３ボンディング電極は、複数の第２電源用ボンディング電極、および複数の第２グランド用ボンディング電極を含み、
    平面視において、前記複数の第１ボンディング電極のそれぞれから引き出された複数の第１配線は、前記多層配線基板の外側に向かって延び、
    平面視において、前記複数の第２ボンディング電極のそれぞれから引き出された複数の第２配線は、前記多層配線基板の内側に向かって延び、
    前記複数の第２ボンディング電極のうちの前記複数の信号用ボンディング電極から引き出された前記複数の第２配線のそれぞれは、複数の第１スルーホールを介して前記第１層と異なる層の第１配線部に電気的に接続され、
    平面視において、前記複数の第１スルーホールは、前記第１領域と前記第２領域との間の領域に配置されている半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記複数の第１電源用ボンディング電極は、複数の入出力電源用ボンディング電極であり、前記複数の第２電源用ボンディング電極は、複数のコア電源用ボンディング電極である半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記複数の第２ボンディング電極のうち、前記複数の第１電源用ボンディング電極から引き出された前記複数の第２配線のそれぞれは、第２スルーホールを介して前記第１層と異なる層の第２配線部と電気的に接続され、
    前記複数の第２ボンディング電極のうち、前記複数の第１グランド用ボンディング電極から引き出された第２配線のそれぞれは、第３スルーホールを介して前記第１層と異なる層の第３配線部と電気的に接続され、
    平面視において、前記複数の第１スルーホールのそれぞれは、前記第２および第３スルーホールよりも内側に配置されている半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記複数の第１スルーホールと電気的に接続された前記複数の第２配線の一部は、平面視において、前記第２および第３スルーホールの間に位置する半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記複数の第１および第２ボンディング電極のそれぞれは、第１方向に沿って配置され、
    前記第１方向とは直交する第２方向において、前記複数の第１および第２ボンディング電極のそれぞれは、同位置に配置されている半導体装置。
  6. 請求項３に記載の半導体装置において、
    前記多層配線基板は、その厚さ方向において、前記第１層と前記第２層との間に第３層を有し、
    前記第１層と前記第３層との間に第１グランドプレーンが形成され、
    前記第３スルーホールは、前記第１グランドプレーンと電気的に接続されている半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第２層と前記第３層との間に第１電源プレーンが形成され、
    前記第２スルーホールは、前記第１電源プレーンと電気的に接続されている半導体装置。
  8. 請求項６に記載の半導体装置において、
    前記第１配線部は、前記第２層と前記第３層との間に形成されている半導体装置。
  9. 請求項６に記載の半導体装置において、
    第２グランドプレーンが、前記第１層と前記第３層との間に形成され、
    前記複数の第３ボンディング電極のうちの前記複数の第２グランド用ボンディング電極のそれぞれは、複数の第４スルーホールのそれぞれを介して、前記第２グランドプレーンと電気的に接続されている半導体装置。
  10. 請求項９に記載の半導体装置において、
    第２電源プレーンが、前記第２層と前記第３層との間に形成され、
    前記複数の第３ボンディング電極のうちの前記複数の第２電源用ボンディング電極のそれぞれは、複数の第５スルーホールのそれぞれを介して、前記第２電源プレーンと電気的に接続されている半導体装置。
  11. 請求項１に記載の半導体装置において、
    前記多層配線基板は、その厚さ方向において前記第１層と前記第２層との間にコア層を有する半導体装置。
  12. 請求項１に記載の半導体装置において、
    前記導電性部材は半田を含む半導体装置。
  13. 請求項１に記載の半導体装置において、
    前記半導体チップは、その外周縁に沿って配置された複数の第１電極パッドと複数の第２電極パッドを有し、
    前記複数の第１および第２電極パッドのそれぞれは、前記多層配線基板の前記複数の第１および第２ボンディング電極と対応している半導体装置。
  14. 請求項１に記載の半導体装置において、
    前記半導体チップの前記表面と前記多層配線基板の前記第１主面との間には、封止樹脂が充填されている半導体装置。
  15. 請求項１に記載の半導体装置において、
    複数の半田ボールが、前記多層配線基板の前記複数の外部端子のそれぞれと電気的に接続されている半導体装置。
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