JP5520073B2 - 半導体装置 - Google Patents

Description

本発明は、保護素子を備えた半導体装置に関するものである。

ＧａＡｓ等の化合物半導体基板を基板とする半導体装置では、静電破壊に弱いキャパシタ等の半導体素子を保護するために、ｎ型不純物が高濃度に添加されたキャップ層を有するエピタキシャルウェハに対して、キャップ層（ｎ^＋）からイオン注入を実施して厚み方向に絶縁領域（ｉ）を形成したｎ^＋−ｉ−ｎ^＋構成の保護素子が用いられる場合がある。

特許文献１には、モノリシックマイクロ波集積回路（ＭＭＩＣ）のロジック回路を静電破壊から保護するために、ｎ^＋−ｉ−ｎ^＋構成の保護素子を設けた化合物半導体スイッチ回路装置が記載されている（図５の符号２００を参照）。
特許文献１に記載の装置では、ＧａＡｓ基板上に、ノンドープ積層バッファー層、ｎ^＋−ＡｌＧａＡｓ電子供給層、スペーサ層、ノンドープＩｎＧａＡｓチャネル層、スペーサ層、ｎ^＋−ＡｌＧａＡｓ電子供給層、ノンドープＡｌＧａＡｓ障壁層、及びｎ^＋− ＧａＡｓキャップ層が順次積層されている。この半導体積層体に対してキャップ層（１３７）の上からＢ^＋イオンが注入されて、キャップ層からノンドープ積層バッファー層までが厚み方向に絶縁化されて、絶縁領域（５０）が形成されている。そして、この絶縁領域を挟んで両側にｎ^＋不純物領域にコンタクトされた配線金属層が配置されて、ｎ^＋−ｉ−ｎ^＋構成の保護素子が形成されている。配線金属層は、ｎ^＋不純物層に対してショットキー接続してもオーミック接続してもよいことが記載されている（段落０１１９）。かかる構成の保護素子の両端に高電圧が加わると、ｎ^＋−ｉ−ｎ^＋領域を通じて静電エネルギーが流れて、この素子と接続されたキャパシタ等の半導体素子を静電破壊から保護することができる。
本発明の関連技術として特許文献２〜５が挙げられるが、詳細については後述する。

特開２００６−３１０５１２号公報 特開２００５−３４０５４９号公報 特開２００８−０１０４６８号公報 特開２００８−２５８２６１号公報 特開２００８−２６３１４６号公報

特許文献１に記載の保護素子では、キャップ層からイオン注入して絶縁領域を形成しているので、高濃度にｎ型不純物が添加されたキャップ層とチャネル層に蓄積するｎ型キャリアの両方を、イオン注入により絶縁化する必要がある。しかしながら、キャップ層は不純物濃度が高く厚みも厚いので、イオン注入による絶縁化が不充分となる恐れがある。そのため、低い静電電圧で保護素子自体が破壊してしまう恐れがある。

本発明の半導体装置は、
チャネル層とキャップ層とを含む半導体積層体と、当該半導体積層体上に形成された下部電極と上部電極とを有する少なくとも１つの半導体素子と、
前記半導体素子と共通の半導体積層体を有し、前記半導体素子を保護する少なくとも１つの保護素子とを備えてなり、
前記保護素子は、前記キャップ層を厚み方向に貫通するリセス部と、前記リセス部の底面から前記半導体積層体内に厚み方向に形成された絶縁領域と、前記リセス部を挟んで両側に形成された前記キャップ層に接続された一対のオーミック電極とを備えたものである。

本発明の半導体装置では、保護素子により半導体素子の静電破壊が抑制される。また、本発明の半導体装置に備えられた保護素子においては、不純物濃度が高く厚みも厚いキャップ層が除去されてリセス部が形成され、その底面から厚み方向に絶縁領域が形成されているので、絶縁領域がキャップ層を含む保護素子よりも絶縁領域の絶縁性が高く、リークが少なく、高い絶縁破壊電圧が得られる。そのため、本発明の半導体装置においては、保護素子自身の静電破壊も抑制される。したがって、本発明によれば、保護素子による半導体素子の保護効果と保護素子自身の静電破壊抑制効果により、静電破壊が高レベルに抑制され、信頼性の高い半導体装置を提供することができる。

本発明の保護素子は、
チャネル層とキャップ層とを含む半導体積層体と一対の電極とを有する半導体素子を保護する保護素子であって、
前記半導体素子と共通の半導体積層体を有するものであり、
前記キャップ層を厚み方向に貫通するリセス部と、前記リセス部の底面から前記半導体積層体内に厚み方向に形成された絶縁領域と、前記リセス部を挟んで両側に形成された前記キャップ層に接続された一対のオーミック電極とを備えたものである。

本発明の保護素子においては、不純物濃度が高く厚みも厚いキャップ層が除去されてリセス部が形成され、その底面から厚み方向に絶縁領域が形成されているので、絶縁領域がキャップ層を含む保護素子よりも絶縁領域の絶縁性が高く、リークが少なく、高い絶縁破壊電圧が得られる。そのため、本発明の保護素子は保護素子自身の静電破壊が抑制されたものとなる。

本発明によれば、自身の静電破壊が抑制された保護素子、及びこの保護素子を備え、静電破壊が抑制され、信頼性の高い半導体装置を提供することができる。

本発明に係る第１実施形態の半導体装置の平面図である。 図１のＡ−Ａ'断面図である。 本発明に係る第１実施形態の等価回路図である。 本発明に係る第１実施形態のＴＬＰ測定結果例を示すグラフである。 本発明に係る第２実施形態の半導体装置の平面図である。 図５のＢ−Ｂ'断面図である。 本発明に係る第３実施形態の半導体装置の断面図である。 本発明に係る第４実施形態の半導体装置の断面図である。 本発明に係る第５実施形態の半導体装置の平面図である。 本発明に係る第６実施形態の半導体装置の平面図である。 本発明に係る第６実施形態の半導体装置の等価回路図である。 本発明に係る第７実施形態の半導体装置の平面図である。 本発明に係る第７実施形態の半導体装置の等価回路図である。

「第１実施形態」
図面を参照して、本発明に係る第１実施形態の半導体装置の構成について説明する。図１は平面図、図２は図１のＡ−Ａ'断面図、図３は等価回路図である。図面上は視認しやすくするため、各部材の縮尺や位置は適宜、実際のものとは異ならせてある。また、図面によっては、一部の部材の図示を省略してある。図２は断面図であるが、ハッチングは適宜省略してある。

図１及び図２に示すように、本実施形態の半導体装置１は、半導体基板１０１上に、半導体層１０２〜１１２が積層された半導体積層体１１３が形成されたエピタキシャルウェハ１１４にメタル−絶縁膜−メタル構成のＭＩＭキャパシタ（半導体素子）１Ｘとこれを保護する保護素子１Ｙとが形成されたものである。

本実施形態において、エピタキシャルウェハ１１４の層構成は、半導体基板１０１側から以下のようになっている。ただし、用いる基板、各半導体層の組成／膜厚／不純物濃度、及び積層構造については、下記に限らず適宜設計変更できる。
半導体ＧａＡｓ基板１０１、
膜厚５００ｎｍのノンドープ積層バッファー層１０２、
Ｓｉ不純物が３．０×１０^１８ｃｍ^−３添加された膜厚４ｎｍのｎ^＋−ＡｌＧａＡｓ電子供給層１０３、
膜厚２ｎｍのノンドープＡｌＧａＡｓスペーサ層１０４、
膜厚１５ｎｍのノンドープＩｎＧａＡｓチャネル層１０５、
膜厚２ｎｍのノンドープＡｌＧａＡｓスペーサ層１０６、
Ｓｉ不純物が３．０×１０^１８ｃｍ^−３添加された膜厚１０ｎｍのｎ^＋−ＡｌＧａＡｓ電子供給層１０７、
膜厚２０ｎｍのノンドープＡｌＧａＡｓ層１０８、
膜厚５ｎｍのノンドープＩｎＧａＰ層１０９、
膜厚１５ｎｍのノンドープＧａＡｓ層１１０、
Ｓｉ不純物が４．０×１０^１８ｃｍ^−３添加された膜厚５ｎｍのｎ^＋−ＡｌＧａＡｓストッパ層１１１、
Ｓｉ不純物が４．０×１０^１８ｃｍ^−３添加された膜厚１００ｎｍのｎ^＋−ＧａＡｓキャップ層１１２。
本明細書において、「ストッパ層」は、それより上の層を選択エッチングによりパターニングする際に、それより下の層がエッチングされることを止める層である。

本実施形態において、エピタキシャルウェハ１１４の最上層であるｎ^＋−ＧａＡｓキャップ層１１２上に、ｎ型半導体に対してオーミック接触するＡｕＧｅ−Ｎｉ−Ａｕ合金層からなるキャパシタ下部電極２１３が所定パターンで形成され、その上にキャパシタを構成する窒化膜２１５とキャパシタ上部電極を兼ねた上部電極配線２１６とが積層されて、ＭＩＭキャパシタが形成されている。図中、符号２１４で示す層は酸化膜である。キャパシタ下部電極２１３には、酸化膜２１４及び窒化膜２１５に開孔されたスルーホールＨ１を介して下部電極コンタクト配線２１７が接続されている。
本明細書において、特に明記しない限り、「酸化膜」は酸化シリコン膜、「窒化膜」は窒化シリコン膜を示すものとする。

キャパシタ１Ｘ及び保護素子１Ｙの周囲には、キャップ層１１２が除かれた部分にこれらの素子を他の領域から素子分離するための絶縁領域２１８Ｘが形成されている。絶縁領域２１８Ｘは、エピタキシャルウェハ１１４においてキャップ層１１２が除かれた部分の最上層であるノンドープＧａＡｓ層１１０からのＢ^＋イオン注入により、半導体積層体１１３内にノンドープＧａＡｓ層１１０からノンドープ積層バッファー層１０２の表層部まで厚み方向に形成されている。

本実施形態では、上記キャパシタ１Ｘに隣接して、保護素子１Ｙが形成されている。保護素子１Ｙはキャパシタ１Ｘと共通の半導体積層体１１３（半導体層１０２〜１１２）を有している。

保護素子１Ｙにおいても、ｎ^＋−ＧａＡｓキャップ層１１２が所定パターンで形成されている。保護素子１Ｙにおいて、ｎ^＋−ＧａＡｓキャップ層１１２は部分的に除去され、当該層を厚み方向に貫通するリセス部２２１が形成されている。このリセス部２２１の底面２２１Ｂから半導体積層体１１３内に厚み方向に絶縁領域２１８Ｙが形成されている。絶縁領域２１８Ｙは、絶縁領域２１８Ｘと同一の工程で形成されたものである。したがって、絶縁領域２１８Ｙは、絶縁領域２１８Ｘと同様、ノンドープＧａＡｓ層１１０からのＢ^＋イオン注入により、半導体積層体１１３内にノンドープＧａＡｓ層１１０からノンドープ積層バッファー層１０２の表層部まで厚み方向に形成されている。

保護素子１Ｙには、リセス部２２１を挟んで両側に形成されたｎ^＋−ＧａＡｓキャップ層１１２上に一対のオーミック電極２１９、２２０が形成されている。
図２においてリセス部２２１の左側に示されるキャップ層１１２上に、オーミック電極２２０が所定パターンで形成されている。このオーミック電極２２０はキャパシタ下部電極２１３と同じ合金層からなり、キャパシタ下部電極２１３と同一工程により形成されたものである。このオーミック電極２２０には、酸化膜２１４及び窒化膜２１５に開孔されたスルーホールＨ２を介してキャパシタ１Ｘの上部電極配線２１６が接続されている。

本実施形態では、上記構成により、保護素子１Ｙが、キャパシタ１Ｘの上部電極を兼ねた上部電極配線２１６の形成領域内に形成されている。本実施形態においてはまた、キャパシタ下部電極２１３が保護素子１Ｙの他方の電極２１９を兼ねている。図３に示すように、等価回路的には、キャパシタ１Ｙに対して保護素子１Ｙが並列接続されている。

保護素子１Ｙは、（オーミック電極）−（ｎ^＋−ＧａＡｓキャップ層）−（絶縁領域）−（ｎ^＋−ＧａＡｓキャップ層）−（オーミック電極）を有するｏ−ｎ^＋−ｉ−ｎ^＋−ｏ構成の保護素子である。かかる構成の保護素子１の両端に高電圧が加わると、ｏ−ｎ^＋−ｉ−ｎ^＋−ｏ領域を通じて静電エネルギーが流れて、この素子と接続されたキャパシタ１Ｘに高電圧がかかることを抑制し、これを静電破壊から保護することができる。

保護素子１Ｙにおいては、不純物濃度が高く厚みも厚いキャップ層１１２が部分的に除去されてリセス部２２１が形成され、その底面２２１Ｂから厚み方向に絶縁領域２１８Ｙが形成されているので、絶縁領域がキャップ層を含む特許文献１に記載の保護素子よりも絶縁領域２１８Ｙの絶縁性が高く、リークが少なく、高い絶縁破壊電圧が得られる。そのため、本実施形態の半導体装置１においては、保護素子１Ｙ自身の静電破壊も抑制される。したがって、本実施形態によれば、保護素子１Ｙによるキャパシタ１Ｘの保護効果と保護素子１Ｙ自身の静電破壊抑制効果により、静電破壊が高レベルに抑制され、信頼性の高い半導体装置１を提供することができる。

本実施形態ではまた、保護素子１Ｙを構成する一対の電極２１９、２２０がオーミック性であるため、電極２１９、２２０がｎ^＋キャップ層１１２に対して低抵抗で接触しており、静電エネルギーを速やかに放出することができる。したがって、高電圧印加によって絶縁領域２１８Ｙが低抵抗化した場合も、高い電流を流して放出させることができる。

図４に、本実施形態の半導体装置１の構成において、保護素子１Ｙを構成する一対の電極をオーミック電極としたものとショットキー電極とした場合について各々、ＴＬＰ（Transmission Line Pulse）測定で得られたスナップバック特性の例を示す。

保護素子として良好に機能するためには、高電圧が加わって絶縁領域が低抵抗化し、電流が流れはじめて電圧が低下する低抵抗状態になってから流れる電流が大きいことが必要である。保護素子においては、低抵抗状態になることで静電エネルギーを速やかに放出することができる。ショットキー電極を有する保護素子の場合、低抵抗化した直後に保護素子が静電破壊してしまうことが分かった。一方、オーミック電極を有する保護素子では、低抵抗化後に流すことが出きる電流が３Ａ以上と大きく、高い静電破壊耐圧を得ることができた。

また、本実施形態では、キャパシタ下部電極２１３が保護素子１Ｙの一方の電極２１９を兼ね、さらに保護素子１Ｙをキャパシタ１Ｘの上部電極配線２１６の形成領域内に設ける構成としているので、キャパシタ１Ｘと保護素子１Ｙとを合わせた素子面積がキャパシタ１Ｘ単独の面積と変わらず、半導体装置１の小型化が図られている。

従来、半導体装置において、キャップ層にリセス部を設けることについては「背景技術」の項に挙げた特許文献２〜５に記載がある。
特許文献２には、キャップ層が除去され、キャップ層より下の半導体層が露出するリセス部と、リセス部両端のキャップ層とそれぞれ接続する抵抗素子電極とを具備する抵抗素子（１００）を備えた半導体装置が開示されている（請求項１、図３Ａ）。
特許文献２に記載の抵抗素子（１００）では、障壁層（３６）が露出するリセス部（１０１）が設けられており、抵抗素子電極（１０３、１０４）、コンタクト部（１０２）、チャネル層（３５）が抵抗の電流経路となり、チャネル層（３５）が抵抗層となっている。チャネル層（３５）はキャップ層（３７）よりシート抵抗が数倍高いため、抵抗素子（１００）は短い距離で高抵抗値を有するものとなる（段落００６４）。
特許文献２に記載の抵抗素子（１００）では、キャップ層（３７）からのイオン注入により形成され、キャップ層（３７）からバッファー層（３２）まで厚み方向に絶縁化された絶縁領域（５０）により、他の領域から素子分離されている。

特許文献２に記載の抵抗素子（１００）は、リセス部の下に絶縁領域を形成する本発明の保護素子とは絶縁領域の形成位置が異なっており、ｎ^＋−ｉ−ｎ^＋構成の素子ではない。また、本発明の保護素子における絶縁領域はキャップ層を含んでいないが、特許文献２に記載の抵抗素子の絶縁領域はキャップ層を含んでおり、絶縁領域の絶縁性が高くない。

特許文献３の図１の符号１１１、特許文献４の図１の符号２２、特許文献５の図１の符号１１２には、本発明と同様の構成が記載されているが、いずれもＦＥＴの素子分離領域であり、保護素子ではない。

以上のように、本実施形態によれば、静電破壊が抑制され、信頼性の高い半導体装置１を提供することができる。本発明者は、本実施形態の構成において、マシン・モデル（ＭＭ）法で３５０Ｖ、ヒューマン・ボディーモデル（ＨＢＭ）法で５ｋＶ以上の高い静電破壊耐圧をもつ小型ＭＩＭキャパシタを実現することができた。

「第１実施形態の設計変更例」
第１実施形態では絶縁領域２１８Ｘ、２１８ＹをＢ^＋イオン注入により形成する場合について説明したが、注入するイオンはＢ^＋イオンに限らず、ｎ型キャリアの活性をなくすものであればよい。絶縁領域２１８Ｘ、２１８ＹはＨｅ^＋イオン注入により形成してもよい。本発明者は、かかる設計変更においても、ＭＭ法で３５０Ｖ、ＨＢＭ法で５ｋＶ以上の高い静電破壊耐圧をもつ小型ＭＩＭキャパシタを実現することができた。

第１実施形態ではキャパシタ下部電極２１３及びオーミック電極２２０をＡｕＧｅ−Ｎｉ−Ａｕ合金層により構成したが、ｎ型不純物が高濃度に添加された半導体層にオーミック接触することができれば、任意の組成でよい。キャパシタ下部電極２１３及びオーミック電極２２０として好適な組成としては、ＡｕＧｅ−Ｎｉ−Ａｕ合金の他に、Ｎｉ−ＡｕＧｅ−Ａｕ合金、ＮｉＧｅＩｎ−Ａｕ合金、及びＰｄＩｎＧｅ−Ａｕ合金等が挙げられる。本発明者は、かかる設計変更においても、ＭＭ法で３５０Ｖ、ＨＢＭ法で５ｋＶ以上の高い静電破壊耐圧をもつ小型ＭＩＭキャパシタを実現することができた。

第１実施形態ではキャップ層１１２をｎ^＋−ＧａＡｓ層としたが、キャップ層１１２の組成は適宜設計変更でき、積層構造としてもよい。キャップ層１１２の組成に合わせて、その下のストッパ層１１１の組成も適宜設計変更できる。キャップ層１１２は例えば、ｎ^＋−ＩｎＧａＡｓ/ｎ^＋−ＧａＡｓ積層構造としてもよい。この場合、ストッパ層１１１としては例えば、ｎ^＋−ＩｎＧａＰ層とすることができる。本発明者は、かかる設計変更においても、ＭＭ法で３５０Ｖ、ＨＢＭ法で５ｋＶ以上の高い静電破壊耐圧をもつ小型ＭＩＭキャパシタを実現することができた。

第１実施形態では絶縁領域２１８Ｘ、２１８Ｙにおいて、絶縁膜である酸化膜２１４と接する半導体層１１０をノンドープＧａＡｓ層としたが、半導体層１１０の組成は適宜設計変更できる。半導体層１１０は例えば、ＡｌＧａＡｓ層やＩｎＧａＰ層等としてもよい。本発明者は、かかる設計変更においても、ＭＭ法で３５０Ｖ、ＨＢＭ法で５ｋＶ以上の高い静電破壊耐圧をもつ小型ＭＩＭキャパシタを実現することができた。

第１実施形態では半導体基板１０１がＧａＡｓ基板である場合について説明したが、半導体基板１０１としては特に制限なく、キャパシタ１Ｘ及び保護素子１Ｙを形成できるものであればよい。半導体基板１０１としては、ＩｎＰ基板やＧａＮ基板等を用いることもできる。かかる基板を用いても第１実施形態と同様の効果が得られる。

「第２実施形態」
図面を参照して、本発明に係る第２実施形態の半導体装置の構成について説明する。図５は平面図、図６は図５のＢ−Ｂ'断面図である。第１実施形態と同じ構成要素については同じ参照符号を付して、説明を省略する。

第１実施形態では、１層の窒化膜を２層の金属層で挟んだメタル−絶縁膜−メタル構成のＭＩＭキャパシタに保護素子を並列接続した態様について説明した。本実施形態は、メタル−絶縁膜−メタル−絶縁膜−メタル構成のＭＩＭＩＭ−２層キャパシタに保護素子を並列接続させた態様について説明する。

図６に示すように、本実施形態の半導体装置２は、半導体基板１０１上に、半導体層１０２〜１１２が積層された半導体積層体１１３が形成されたエピタキシャルウェハ１１４にＭＩＭＩＭ−２層キャパシタ（受動素子、半導体素子）２Ｘとこれを保護する保護素子２Ｙとが形成されたものである。

半導体積層体１１３の層構成は第１実施形態と同様である。
本実施形態において、キャパシタ下部電極２１３−第１窒化膜２１５−上部電極第１層配線２２５−第２窒化膜２２４−上部電極第２層配線２２６により、キャパシタが構成されている。図中、符号２２２は第１酸化膜、符号２２３は第２酸化膜を示す。
第１実施形態と同様、本実施形態においても、キャパシタ２Ｘに隣接して、保護素子２Ｙが形成されている。保護素子２Ｙはキャパシタ２Ｘと共通の半導体積層体１１３（半導体層１０２〜１１２）を有している。

保護素子２Ｙにおいても、第１実施形態と同様、ｎ^＋−ＧａＡｓキャップ層１１２が所定パターンで形成されている。保護素子２Ｙにおいても、ｎ^＋−ＧａＡｓキャップ層１１２は部分的に除去され、当該層を厚み方向に貫通するリセス部２２１が形成されている。このリセス部２２１の底面２２１Ｂから半導体積層体１１３内に厚み方向に絶縁領域２１８Ｙが形成されている。

第１実施形態と同様、保護素子２Ｙには、リセス部２２１を挟んで両側に形成されたｎ^＋−ＧａＡｓキャップ層１１２上に一対のオーミック電極２１９、２２０が形成されている。オーミック電極２１９には、キャパシタ１Ｘの上部電極第１層配線２２５と上部電極第２層配線２２６とが接続されている。

以上のように本発明は、ＭＩＭＩＭ−２層キャパシタ２Ｘを備えた半導体装置２にも適用することができ、第１実施形態と同様の効果を得ることができる。
本実施形態においても、静電破壊が抑制され、信頼性の高い半導体装置２を提供することができる。本実施形態においても、ＭＭ法で３５０Ｖ、ＨＢＭ法で５ｋＶ以上の高い静電破壊耐圧をもつ小型ＭＩＭＩＭキャパシタを実現することができた。
本実施形態においても、キャパシタ下部電極２１３が保護素子２Ｙの片側電極２１９を兼ね、さらに保護素子２Ｙをキャパシタ２Ｘの上部電極配線２２５、２２６の形成領域内に設ける構成としているので、キャパシタ２Ｘと保護素子２Ｙとを合わせた素子面積が小さく、半導体装置２の小型化が図られている。

「第３実施形態」
図面を参照して、本発明に係る第３実施形態の半導体装置の構成について説明する。図７は断面図である。第１実施形態と同じ構成要素については同じ参照符号を付して、説明を省略する。

本実施形態の半導体装置３は、キャパシタ３Ｘとこれを保護する保護素子３Ｙとを備えたものである。本実施形態の半導体装置３は、第１実施形態と基本構成は同様であり、第１実施形態では絶縁領域２１８Ｘ、２１８Ｙ上に各種の電極や配線を絶縁する酸化膜２１４が配されていたのに対し、本実施形態では、各種の電極や配線を絶縁する酸化膜２１４とは別に、絶縁領域２１８Ｘ、２１８Ｙを覆う窒化膜２２８を設けたものである。

本実施形態においても、静電破壊が抑制され、信頼性の高い半導体装置４を提供することができる。本発明者は、本実施形態の構成においても、ＭＭ法で３５０Ｖ、ＨＢＭ法で５ｋＶ以上の高い静電破壊耐圧をもつ小型ＭＩＭキャパシタを実現することができた。

「第４実施形態」
第１実施形態ではチャネル層をノンドープＩｎＧａＡｓ層としたが、チャネル層はｎ型キャリアが蓄積することができれば、任意の組成／導電型でよい。チャネル層は例えば、ｎ^＋−ＧａＡｓ層としてもよい。チャネル層の組成に合わせて、半導体積層体の層構造も適宜設計変更できる。

図面を参照して、本発明に係る第４実施形態の半導体装置の構成について説明する。図８は断面図である。第１実施形態と同じ構成要素については同じ参照符号を付して、説明を省略する。

本実施形態の半導体装置４は、キャパシタ４Ｘとこれを保護する保護素子４Ｙとを備えたものである。本実施形態の半導体装置４は、第１実施形態と基本構成は同様であり、第１実施形態とは半導体積層体１１５（エピタキシャルウェハ１１６）の層構造が異なっている。

本実施形態において、エピタキシャルウェハ１１６の層構成は、半導体基板１０１側から以下のようになっている。
半導体ＧａＡｓ基板１０１、
膜厚５００ｎｍのノンドープ積層バッファー層１０２、
ｎ^＋−ＧａＡｓチャネル層１３４、
膜厚２０ｎｍのノンドープＡｌＧａＡｓ層１０８、
膜厚１５ｎｍのノンドープＧａＡｓ層１１０、
Ｓｉ不純物が４．０×１０^１８ｃｍ^−３添加された膜厚５ｎｍのｎ^＋−ＡｌＧａＡｓストッパ層１１１、
Ｓｉ不純物が４．０×１０^１８ｃｍ^−３添加された膜厚１００ｎｍのｎ^＋−ＧａＡｓキャップ層１１２。

本実施形態においても、静電破壊が抑制され、信頼性の高い半導体装置４を提供することができる。本発明者は、本実施形態の構成においても、ＭＭ法で３５０Ｖ、ＨＢＭ法で５ｋＶ以上の高い静電破壊耐圧をもつ小型ＭＩＭキャパシタを実現することができた。

「第５実施形態」
図面を参照して、本発明に係る第５実施形態の半導体装置の構成について説明する。図９は平面図である。断面構造は図２と同様であるので、図示を省略する。図９において、絶縁領域２１８Ｘ及び絶縁領域２１８Ｙの輪郭を符号２１８で示してある。第１実施形態と同じ構成要素については同じ参照符号を付して、説明を省略する。

本実施形態の半導体装置５は、第１実施形態と基本構成は同様であり、第１実施形態とは保護素子の構成要素の平面パターンが異なるものである。
図９に示すように、本実施形態の半導体装置５においては、保護素子１Ｙの絶縁領域２１８Ｙを挟んで形成された半導体積層体１１３、及びオーミック電極２１９、２２０のコーナー部Ｘが面取りされて丸められている。
本実施形態においても、静電破壊が抑制され、信頼性の高い半導体装置５を提供することができる。本実施形態では、コーナー部Ｘでの電界集中が緩和されて、より高い静電破壊耐圧が得られる。本発明者は、本実施形態の構成において、ＭＭ法で４００Ｖ、ＨＢＭ法で６ｋＶ以上の高い静電破壊耐圧をもつ小型ＭＩＭキャパシタを実現することができた。
なお、保護素子１Ｙの絶縁領域２１８Ｙを挟んで形成された半導体積層体１１３のコーナー部Ｘの少なくとも１つを面取りすれば、コーナー部Ｘにおける電界集中の緩和効果は得られる。

「第６実施形態」
図面を参照して、本発明に係る第６実施形態の半導体装置の構成について説明する。図１０は平面図、図１１は等価回路図である。

第１〜第５実施形態は、キャパシタと保護素子とを組み合わせた半導体装置の実施形態であったが、本実施形態は、半導体素子として電界効果トランジスタ（ＦＥＴ）とキャパシタと保護素子とを組み合わせた半導体装置である。本実施形態では、ＧａＡｓスイッチＩＣチップを例として説明する。図１０に示すスイッチＩＣは左右対称の回路構成なので、その左半分について図１１に等価回路図を示してある。

本実施形態の半導体装置６には、複数のキャパシタＣと、複数の電界効果トランジスタＦと、これらキャパシタＣと電界効果トランジスタＦとを保護する複数の保護素子Ｐとが備えられている。電界効果トランジスタＦにおいて、符号Ｒ１はゲート抵抗、符号Ｒ２はジャンプ抵抗を各々示している。

半導体装置６には、半導体装置６とＩＣパッケージ等の外部端子とを接続するための外部接続端子部として、１個のアンテナ端子パッドＴ１、複数の出力端子パッドＴ２、及び複数のコントロール端子パッドＴ３が備えられている。半導体装置６には、配線をグランド接続するための複数のグランド端子パッドＴ４も備えられている。

保護素子Ｐは、第１〜第４実施形態の保護素子１Ｘ〜４Ｘと同様の素子構成を有し、キャップ層を厚み方向に貫通するリセス部と、リセス部の底面から半導体積層体内に厚み方向に形成された絶縁領域と、リセス部を挟んで両側に形成されたキャップ層に接続された一対のオーミック電極とを備えた素子である。

本実施形態においては、各端子パッドＴ１〜Ｔ３に対応して１個の保護素子Ｐが設けられており、各外部接続端子パッドＴ１〜Ｔ３は保護素子Ｐを介してグランド端子パッドＴ４に電気的に接続されている。

本実施形態の半導体装置６では、外部端子からいずれの外部接続端子パッドＴ１〜Ｔ３に静電気が加わっても、保護素子Ｐを通じてグランドに放電されるため、高い静電破壊耐圧を実現することができる。

本実施形態によれば、静電破壊が抑制され、信頼性の高い半導体装置６（スイッチＩＣ）を提供することができる。本発明者が本実施形態の構成を有するスイッチＩＣと保護素子Ｐを設けなかった点を除けば本実施形態と同じ構成の従来のスイッチＩＣとについて、ＭＭ法による静電破壊電圧評価を行ったところ、前者は後者よりも９０Ｖ高い静電破壊電圧値が得られた。

「第７実施形態」
図面を参照して、本発明に係る第７実施形態の半導体装置の構成について説明する。図１２は平面図、図１３は等価回路図である。第６実施形態と同じ構成要素については同じ参照符号を付して、説明を省略する。本実施形態もＧａＡｓスイッチＩＣチップの例であり、図１２に示すスイッチＩＣは左右対称の回路構成なので、その左半分について図１３に等価回路図を示してある。

本実施形態の半導体装置７には、複数の電界効果トランジスタＦと、これら電界効果トランジスタＦを保護する複数の保護素子Ｐとが備えられている。
半導体装置７には、第６実施形態と同様に、外部接続端子部であるアンテナ端子パッドＴ１／出力端子パッドＴ２／コントロール端子パッドＴ３、及びグランド端子パッドＴ４が備えられている。

本実施形態においても、保護素子Ｐは、第１〜第４実施形態の保護素子１Ｘ〜４Ｘと同様の素子構成を有し、キャップ層を厚み方向に貫通するリセス部と、リセス部の底面から半導体積層体内に厚み方向に形成された絶縁領域と、リセス部を挟んで両側に形成されたキャップ層に接続された一対のオーミック電極とを備えた素子である。

本実施形態においても、各端子パッドＴ１〜Ｔ３に対応して１個の保護素子Ｐが設けられており、各外部接続端子パッドＴ１〜Ｔ３は保護素子Ｐを介してグランド端子パッドＴ４に電気的に接続されている。

本実施形態の半導体装置７においても、外部端子からいずれの外部接続端子パッドＴ１〜Ｔ３に静電気が加わっても、保護素子Ｐを通じてグランドに放電されるため、高い静電破壊耐圧を実現することができる。
本実施形態によれば、静電破壊が抑制され、信頼性の高い半導体装置７（スイッチＩＣ）を提供することができる。本発明者が本実施形態の構成を有するスイッチＩＣと保護素子Ｐを設けなかった点を除けば本実施形態と同じ構成の従来のスイッチＩＣとについて、ＭＭ法による静電破壊電圧評価を行ったところ、前者は後者よりも９０Ｖ高い静電破壊電圧値が得られた。

１〜５ 半導体装置
１Ｘ、２Ｘ、３Ｘ、４Ｘ キャパシタ
１Ｙ、２Ｙ、３Ｙ、４Ｙ 保護素子
１０１ 半導体基板
１０５、１３４ チャネル層
１１２ キャップ層
１１３、１１５ 半導体積層体
２１３ キャパシタ下部電極
２１６、２２５、２２６ 上部電極配線（上部電極）
２１８Ｘ、２１８Ｙ 絶縁領域
２１９、２２０ オーミック電極
２２１ リセス部
２２１Ｂ リセス部の底面
Ｘ コーナー部
６、７ 半導体装置
Ｃ キャパシタ
Ｆ 電界効果トランジスタ
Ｐ 保護素子
Ｔ１〜Ｔ３ 外部接続用の端子パッド（外部接続端子部）

Claims (6)

1. チャネル層とキャップ層とを含む半導体積層体と、当該半導体積層体上に形成された下部電極と上部電極とを有する少なくとも１つの半導体素子と、
   前記半導体素子と共通の半導体積層体を有し、前記半導体素子を保護する少なくとも１つの保護素子とを備えてなり、
   前記保護素子は、前記キャップ層を厚み方向に貫通するリセス部と、前記リセス部の底面から前記半導体積層体内に厚み方向に形成された絶縁領域と、前記リセス部を挟んで両側に形成された前記キャップ層に接続された一対のオーミック電極とを備え、
   少なくとも１つの前記保護素子の前記一対のオーミック電極のうち一方が、前記半導体素子の前記下部電極と共通とされ、他方が当該半導体素子の前記上部電極と電気的に接続されて、当該半導体素子と電気的に並列に接続された半導体装置。
2. 少なくとも１つの前記保護素子が、前記半導体素子の前記上部電極及び上部電極配線の形成領域内に形成された請求項１に記載の半導体装置。
3. 前記半導体素子と電気的に並列に接続された前記保護素子の前記絶縁領域を挟んで形成された前記半導体積層体及び前記一対のオーミック電極のコーナー部の少なくとも１つが面取りされた請求項１又は２に記載の半導体装置。
4. 少なくとも１つの外部接続端子部を有し、少なくとも１つの前記保護素子が当該外部接続端子部と接続された請求項１〜３のいずれかに記載の半導体装置。
5. 少なくとも１つの前記保護素子の前記一対のオーミック電極のうち一方が、グランド接続とされた請求項１〜４のいずれかに記載の半導体装置。
6. 前記半導体素子として、キャパシタを備えた請求項１〜５のいずれかに記載の半導体装置。

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