JP5548060B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、ＷＣＳＰ（Ｗａｆｅｒ ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が適用される半導体装置、および、配線設計方法に関する。
従来、ＷＣＳＰの再配線は、１層であるため、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）のような多層基板と比較して、配線が非常に難しくなる。
このため、パッドのレイアウトによっては、配線できない信号線や、電源、グランドが存在し、ＬＳＩの製造自体も困難になる。
特に、ハードマクロをインプリメンテーションする場合は、パッドの位置が決まっているため、自由にパッドの位置を変えることができず、再配線の配線が難しくなる。
これにより、例えば、レイアウトのやり直し等が必要になり、製品開発のスケジュールが遅延するだけでなく、ハードマクロ自体の性能も低下し得る。
特開２００５−１５９１９９
そこで、チップサイズを縮小しつつ、再配線の配線を容易にすることが可能な半導体装置を提供する。
実施例に従った半導体装置は、複数のパッド電極が上面に設けられ、且つ、前記複数のパッド電極を被覆する絶縁膜が上面に設けられた略矩形のＬＳＩ基板と、前記ＬＳＩ基板の前記絶縁膜上に設けられ、前記複数のパッド電極の何れかに接続された複数の第１のコンタクト配線、および、前記第１のコンタクト配線に接続された再配線が設けられた、略矩形の第１の再配線エリアと、前記第１の再配線エリア上に設けられた複数のボール電極と、を備える。
前記ＬＳＩ基板は、略矩形の半導体基板と、前記半導体基板上に設けられ、前記複数の
パッド電極のうちの第１のパッド電極が上面の端部に設けられたＬＳＩコアと、前記第１
のパッド電極に接続された第２のコンタクト配線、前記第２のコンタクト配線に接続され
た配線層、および、前記複数のパッド電極のうちの第２のパッド電極と前記配線層とに接
続された第３のコンタクト電極が形成され、前記半導体基板上で前記ＬＳＩコアに隣接し
て設けられた第２の再配線エリアと、を有し、 前記配線層は、前記ＬＳＩコアの外周に
沿うように形成されており、前記第１のパッド電極は、前記複数のボール電極のうち上方
に位置する第１のボール電極に前記複数の第１のコンタクト配線のうちの１つを介して接
続されている。
実施例１に係る半導体装置１００の構成の一例を示す図である。 図１に示す半導体装置１００を上方から見た一例を示す上面図である。 図２のＡ−Ａ線に沿った半導体装置１００の断面の一例を示す断面図である。 図１に示す半導体装置１００を上方から見た他の例を示す上面図である。 図４のＡ−Ａ線に沿った半導体装置１００の断面の一例を示す断面図である。 図１に示す半導体装置１００を上方から見た他の例を示す上面図である。 図６のＡ−Ａ線に沿った半導体装置１００の断面の一例を示す断面図である。 図１に示す半導体装置１００を上方から見た他の例を示す上面図である。 図６のＡ−Ａ線に沿った半導体装置１００の断面の一例を示す断面図である。 図１０は、図８に示す半導体装置１００のＬＳＩから見た電源・接地用の配線のインピーダンスを説明するためのモデルである。 図１に示す半導体装置１００を上方から見た他の例を示す上面図である。 半導体装置１００の配線設計方法のフローの一例を示す図である。 半導体装置１００の配線設計方法のフローの他の例を示す図である。
以下、各実施例について図面に基づいて説明する。
図１は、実施例１に係る半導体装置１００の構成の一例を示す図である。また、図２は、図１に示す半導体装置１００を上方から見た一例を示す上面図である。また、図３は、図２のＡ−Ａ線に沿った半導体装置１００の断面の一例を示す断面図である。なお、簡単のため、図２においては、第１の再配線エリア３を省略している。
図１ないし図３に示すように、半導体装置１００は、略矩形のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｕｒａｔｉｏｎ）基板１と、略矩形の第１の再配線エリア３と、複数のボール電極（バンプ）２ａ、２ｂ、２ｃと、を備える。
ＬＳＩ基板１は、半導体集積回路（図示せず）が形成されている。このＬＳＩ基板１は、略矩形の半導体基板（例えば、シリコン基板）１ａ１と、第２の再配線エリア１ａ２と、ＬＳＩコア１ａ３と、外周パッドエリア１ａ４と、絶縁膜１ｂと、複数のパッド電極４ａ（４ａ１〜４ａ３）、４ｃ（４ｃ１〜４ｃ３）と、を有する。
複数のパッド電極４ａ（４ａ１〜４ａ３）、４ｃ（４ｃ１〜４ｃ３）は、ＬＳＩ基板１の上面に設けられている。パッド電極４ａ（４ａ１〜４ａ３）、４ｃ（４ｃ１〜４ｃ３）は、例えば、半導体集積回路（図示せず）やＬＳＩコア１ａ３等に接続されている。また、パッド電極４ａ、４ｃは、例えば、ボール電極２ａ、２ｂ、２ｃに、再配線（図示せず）を介して、接続されている。
また、絶縁膜１ｂは、該半導体集積回路や複数のパッド電極４ａ（４ａ１〜４ａ３）、４ｃ（４ｃ１〜４ｃ３）を被覆するように、ＬＳＩ基板１の上面に設けられている。
ＬＳＩコア１ａ３は、半導体基板１ａ１上に設けられている。このＬＳＩコア１ａ３は、その上面の端部に、複数のパッド電極４ａ（４ａ１〜４ａ３）、４ｃ（４ｃ１〜４ｃ３）のうちの第１のパッド電極４ｃ１〜４ｃ３が、設けられている。このＬＳＩコア１ａ３は、例えば、ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）コア等のＬＳＩコアである。
例えば、図３に示すように、第１のパッド電極４ｃ１は、複数のボール電極のうち上方に位置する第１のボール電極２ｃに複数の第１のコンタクト配線うちの１つ（第１のコンタクト配線７ｃ）を介して接続されている。なお、この第１のコンタクト配線７ｃは、必要に応じて省略されていてもよい。
また、第２の再配線エリア１ａ２は、半導体基板１ａ１上でＬＳＩコア１ａ３に隣接して（ＬＳＩコア１ａ３を囲むように）設けられている。
この第２の再配線エリア１ａ２は、第１のパッド電極４ｃ１〜４ｃ３と第２のパッド電極４ａ１〜４ａ３とを接続する配線層６ｂ１、６ｂ２、６ｂ３が形成されている。配線層６ｂ１、６ｂ２、６ｂ３は、複数の層により構成されている。また、配線層６ｂ１、６ｂ２、６ｂ３は、例えば、信号配線、電源配線、および、接地配線の何れかである。
さらに、例えば、図３に示すように、この第２の再配線エリア１ａ２は、第１のパッド電極４ｃ１に接続された第２のコンタクト配線９ｂ１、第２のコンタクト配線９ｂ１に接続された配線層６ｂ１、および、複数のパッド電極のうちの第２のパッド電極４ａ１と配線層６ｂ１とに接続された第３のコンタクト電極９ｂ２、が形成されている。
また、例えば、第２のパッド電極４ａ２に第３のコンタクト配線９ｂ３に接続された配線層６ｂ２は、複数の層により構成されている。これにより、配線６ｂ２の配線抵抗が小さくなり、ＩＲドロップやエレクトロマイグレーションを抑制することができる。
外周パッドエリア１ａ４は、半導体基板１ａ１の外周上で第２の再配線エリア１ａ２に隣接して（第２の再配線エリア１ａ２を囲むように）設けられている。
なお、この外周パッドエリア１ａ４上には、第２のパッド電極４ａ、４ａ１、４ａ２が、ＬＳＩ基板１の基板面に平行なＬＳＩ基板１の辺に沿うように、並んで設けられている。
また、略矩形の第１の再配線エリア３は、ＬＳＩ基板１の絶縁膜１ｂ上に設けられている。この第１の再配線エリア３は、絶縁膜１ｂ上に設けられたポリイミド膜（樹脂膜）３ａ、３ｂと、フリップチップ用の接続電極５と、コンタクト配線（ビア）７ａ１、７ａ２、７ｃと、再配線８ｂ１、８ｂ２と、を含む。この第１の再配線エリア３は、１層の配線層のみで構成されている。
例えば、図３に示すように、複数の第１のコンタクト配線７ａ１、７ａ２、７ｃは、複数のパッド電極４ａ（４ａ１〜４ａ３）、４ｃ（４ｃ１〜４ｃ３）の何れか（パッド電極４ａ１、４ａ２、４ｃ１）に接続されている。
また、再配線８ｂ１、８ｂ２は、第１のコンタクト配線７ａ１、７ａ２に接続されている。
また、例えば、第２のパッド電極４ａ１、４ａ２は、それぞれ、第１のコンタクト配線７ａ１、７ａ２と、再配線８ｂ１、８ｂ２と、を介して、ボール電極２ｂと接続されている。これらの第２のパッド電極４ａ１、４ａ２に接続された複数のボール電極２ｂは、第２の再配線エリア１ａ２上に位置している。
接続電極５は、ボール電極（バンプ）２ａ、２ｂ、２ｃの下方に接続されている。また、ボール電極２ｂとコンタクト配線７ｃとの間に設けられた接続電極５は、ボール電極２ｃと第１のコンタクト配線７ｃとを電気的に接続するようになっている。
複数のボール電極２ａ、２ｂ、２ｃは、第１の再配線エリア３上にマトリクス状に設けられ、その間隔は、例えば、０．４ｍｍ程度である。しかし、複数のボール電極（バンプ）２ａ、２ｂ、２ｃは、必ずしもマトリクス状に設けられている必要はなく、また必要に応じてその間隔は設定される。
以上のように、第２の再配線エリア１ａ２は、第１のパッド電極４ｃ１に接続された第２のコンタクト配線９ｂ１、第２のコンタクト配線９ｂ１に接続された配線層６ｂ１、および、第２のパッド電極４ａ１と配線層６ｂ１とに接続された第３のコンタクト電極９ｂ２が形成され、半導体基板１ａ１上でＬＳＩコア１ａ３に隣接して設けられている。
これにより、第１の再配線エリア３の再配線を削減できる。したがって、ＷＣＳＰの再配線の形成の際に、配線層の数を増加させることなく、再配線を配線することができる。
これにより、ＷＣＳＰにおける配線が容易になるとともに、ＬＳＩ基板１の面積を縮小することができる。すなわち、ウェハ１枚当たりの歩留まりを向上させ、更には、ウェハ１枚当たりのチップ数を増加させることができる。
以上のように、本実施例１に係る半導体装置によれば、チップサイズを縮小しつつ、再配線層の配線を容易にすることができる。
本実施例２においては、チップサイズを縮小しつつ、再配線層の配線を容易にすることが可能な半導体装置の他の構成例について説明する。なお、本実施例２に係る半導体装置の全体的な構成も、図１の半導体装置１００で表されるものとする。
図４は、図１に示す半導体装置１００を上方から見た他の例を示す上面図である。また、図５は、図４のＡ−Ａ線に沿った半導体装置１００の断面の一例を示す断面図である。なお、図４、図５において、図１ないし３の符号と同じ符号は、実施例１と同様の構成を示す。
図４および図５に示すように、本実施例２において、半導体装置１００は、実施例１と比較して、ＬＳＩ基板１の第２の再配線エリア１ａ２上にパッド電極４ｂ１、４ｂ３、４ｂ４が設けられている点が異なる。
すなわち、第２の再配線エリア１ａ２は、第１のパッド電極４ｃ１、４ｃ３、４ｃ４と第２のパッド電極４ｂ１、４ｂ３、４ｂ４とを接続する配線層６ｂ１、６ｂ３、６ｂ４が形成されている。配線層６ｂ１、６ｂ３、６ｂ４は、例えば、信号配線、電源配線、および、接地配線の何れかである。
さらに、例えば、図５に示すように、この第２の再配線エリア１ａ２は、第１のパッド電極４ｃ１に接続された第２のコンタクト配線９ｂ１、第２のコンタクト配線９ｂ１に接続された配線層６ｂ１、および、複数のパッド電極のうちの第２のパッド電極４ｂ１と配線層６ｂ１とに接続された第３のコンタクト電極９ｂ２、が形成されている。
また、配線層６ｂ４は、第２のパッド電極４ｂ４に第３のコンタクト配線９ｂ４を介して接続されている。
以上のように、第２の再配線エリア１ａ２は、第１のパッド電極４ｃ１に接続された第２のコンタクト配線９ｂ１、第２のコンタクト配線９ｂ１に接続された配線層６ｂ１、および、第２のパッド電極４ａ１と配線層６ｂ１とに接続された第３のコンタクト電極９ｂ２が形成され、半導体基板１ａ１上でＬＳＩコア１ａ３に隣接して設けられている。
これにより、実施例１と同様に、第１の再配線エリア３の再配線を削減できる。したがって、ＷＣＳＰの再配線の形成の際に、配線層の数を増加させることなく、再配線を配線することができる。
これにより、実施例１と同様に、ＷＣＳＰにおける配線が容易になるとともに、ＬＳＩ基板１の面積を縮小することができる。すなわち、ウェハ１枚当たりの歩留まりを向上させ、更には、ウェハ１枚当たりのチップ数を増加させることができる。
以上のように、本実施例２に係る半導体装置によれば、実施例１と同様に、チップサイズを縮小しつつ、再配線層の配線を容易にすることができる。
本実施例３においては、電源用または接地用の配線層を第２の再配線エリアおよびＬＳＩコア内に配置して電源・接地の特性を向上しながら、チップサイズを縮小しつつ、再配線層の配線を容易にすることが可能な半導体装置の構成例について説明する。なお、本実施例３に係る半導体装置の全体的な構成も、図１の半導体装置１００で表されるものとする。
図６は、図１に示す半導体装置１００を上方から見た他の例を示す上面図である。また、図７は、図６のＡ−Ａ線に沿った半導体装置１００の断面の一例を示す断面図である。なお、図６、図７において、図１ないし３の符号と同じ符号は、実施例１と同様の構成を示す。また、図６、図７に示すＬＳＩコア１ａ３内に配置している電源用または接地用の電圧配線層１１ａは、実施例１、２においては、図示されていないが、実施例１、２においても含まれる構成である。
図６および図７に示すように、本実施例３において、半導体装置１００は、実施例１と比較して、電源用または接地用の電圧配線層１１ｂを第２の再配線エリア１ａ２に配置している点が異なる。
ＬＳＩコア１ａ３は、ＬＳＩコア１ａ３内でＬＳＩコア１ａ３の外周に沿うように形成された第１の電圧配線層１１ａを含む。この第１の電圧配線層１１ａは、第１のパッド電極４ｃ７にコンタクト配線９ａ７を介して接続され、第１の電圧（電源電圧または接地電圧）が印加されるようになっている。
また、第２の再配線エリア１ａ２は、ＬＳＩコア１ａ３の外周に沿うように形成された第２の電圧配線層１１ｂを含む。この第２の電圧配線層１１ｂは、コンタクト配線９ｂ４、パッド電極４ｂ４、第１のコンタクト配線７ｂ、再配線８ｂ４、第１のコンタクト配線７ｃ、第１のパッド電極４ｃ７、コンタクト配線９ａ７を介して、第１の電圧配線層１１ａに電気的に接続されている。同様に、パッド電極４ｃ６とパッド電極４ｂ６、パッド電極４ｃ５とパッド電極４ｂ５は、それぞれ電気的に接続されている。
なお、電圧配線層１１ａは、端部１１ｃを有するため、リング状に接続されている場合と比較して、電源電圧（または接地電圧）に含まれるノイズの影響を低減することができる。
このように、本実施例３においては、電源用または接地用の第１、第２の電圧配線層１１ａ、１１ｂを第２の再配線エリア１ａ２およびＬＳＩコア１ａ３内に配置して電源・接地の特性を向上することができる。
さらに、第２の再配線エリア１ａ２は、実施例１と同様に、第１のパッド電極４ｃ１に接続された第２のコンタクト配線９ｂ１、第２のコンタクト配線９ｂ１に接続された配線層６ｂ１、２つの配線層６ｂ１を中継するコンタクト配線９ｂ３、および、第２のパッド電極４ａ１と配線層６ｂ１とに接続された第３のコンタクト電極９ｂ２が形成されている。さらに、第２の再配線エリア１ａ２は、半導体基板１ａ１上でＬＳＩコア１ａ３に隣接して設けられている。
これにより、実施例１と同様に、第１の再配線エリア３の再配線を削減できる。したがって、ＷＣＳＰの再配線の形成の際に、配線層の数を増加させることなく、再配線を配線することができる。
これにより、実施例１と同様に、ＷＣＳＰにおける配線が容易になるとともに、ＬＳＩ基板１の面積を縮小することができる。すなわち、ウェハ１枚当たりの歩留まりを向上させ、更には、ウェハ１枚当たりのチップ数を増加させることができる。
以上のように、本実施例３に係る半導体装置によれば、実施例１と同様に、チップサイズを縮小しつつ、再配線層の配線を容易にすることができる。
本実施例４においては、電源用および接地用の配線層を第２の再配線エリアおよびＬＳＩコア内に配置して電源・接地の特性を向上しながら、チップサイズを縮小しつつ、再配線層の配線を容易にすることが可能な半導体装置の構成例について説明する。なお、本実施例４に係る半導体装置の全体的な構成も、図１の半導体装置１００で表されるものとする。
図８は、図１に示す半導体装置１００を上方から見た他の例を示す上面図である。また、図９は、図６のＡ−Ａ線に沿った半導体装置１００の断面の一例を示す断面図である。なお、図８、図９において、図６、７の符号と同じ符号は、実施例３と同様の構成を示す。
図８および図９に示すように、本実施例４において、半導体装置１００は、実施例３と比較して、電源用または接地用の電圧配線層１２を第２の再配線エリア１ａ２にさらに配置している点が異なる。
すなわち、第２の再配線エリア１ａ２は、ＬＳＩコア１ａ３の外周に沿うように形成され、第２の電圧が印加される第３の電圧配線層１２をさらに含む。なお、第１、第２の電圧配線層１１ａ、１１ｂに第１の電圧（電源電圧または接地電圧の何れか一方）が印加されるとき、該第２の電圧は、電源電圧または前記接地電圧の残りの他方である。
この第３の電圧配線層１２は、パッド電極４ｂ１２を介して、電源電圧または接地電圧が印加されたボール電極に電気的に接続されている。
なお、電圧配線層１２は、端部１２ｃを有するため、リング状に接続されている場合と比較して、電源電圧（または接地電圧）に含まれるノイズの影響を低減することができる。
このように、本実施例４においては、電源用または接地用の第１、第２の電圧配線層１１ａ、１１ｂを第２の再配線エリア１ａ２およびＬＳＩコア１ａ３内に配置し、さらに、電源用または接地用の第３の電圧配線層１２を第２の再配線エリア１ａ２に配置することにより、電源・接地の特性を向上することができる。
さらに、第２の再配線エリア１ａ２は、実施例１と同様に、第１のパッド電極４ｃ１に接続された第２のコンタクト配線９ｂ１、第２のコンタクト配線９ｂ１に接続された配線層６ｂ１、２つの配線層６ｂ１を中継するコンタクト配線９ｂ３、および、第２のパッド電極４ａ１と配線層６ｂ１とに接続された第３のコンタクト電極９ｂ２が形成されている。さらに、第２の再配線エリア１ａ２は、半導体基板１ａ１上でＬＳＩコア１ａ３に隣接して設けられている。
これにより、実施例３と同様に、第１の再配線エリア３の再配線を削減できる。したがって、ＷＣＳＰの再配線の形成の際に、配線層の数を増加させることなく、再配線を配線することができる。
これにより、実施例３と同様に、ＷＣＳＰにおける配線が容易になるとともに、ＬＳＩ基板１の面積を縮小することができる。すなわち、ウェハ１枚当たりの歩留まりを向上させ、更には、ウェハ１枚当たりのチップ数を増加させることができる。
ここで、図１０は、図８に示す半導体装置１００のＬＳＩから見た電源・接地用の配線のインピーダンスを説明するためのモデルである。なお、図１０において、ＺＶＤＤＳは、第１、２の電圧配線層１１ａ、１１ｂのインピーダンスであり、ＺＶＳＳは、第３の電圧配線層１２のインピーダンスであり、Ｚｂａｌｌは、ボール電極のインピーダンスである。
図１０に示すように、第１、２の電圧配線層１１ａ、１１ｂのインピーダンスＺＶＤＤＳは、第１、２の電圧配線層１１ａ、１１ｂを複数並列に接続することにより、小さくなり、同様に、第３の電圧配線層１２のインピーダンスＺＶＳＳは、第３の電圧配線層１２を複数並列に接続することにより、小さくなる。これにより、ＩＲドロップ、エレクトロマイグレーション、ノイズ等が低減される。すなわち、ＬＳＩ基板１のＬＳＩ内部の抵抗値が削減される。
以上のように、本実施例４に係る半導体装置によれば、実施例１と同様に、チップサイズを縮小しつつ、再配線層の配線を容易にすることができる。
本実施例５においては、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）用のプログラム素子を用いて第２の再配線エリアの接続関係を設定することにより、チップサイズを縮小しつつ、再配線層の配線を容易にすることが可能な半導体装置の構成例について説明する。なお、本実施例５に係る半導体装置の全体的な構成も、図１の半導体装置１００で表されるものとする。
図１１は、図１に示す半導体装置１００を上方から見た他の例を示す上面図である。なお、図１１において、図２の符号と同じ符号は、実施例１と同様の構成を示す。また、図１１のＡ−Ａ線に沿った半導体装置１００の断面は、図３と同様の構成である。
図１１に示すように、本実施例５において、半導体装置１００は、実施例１と比較して、ＦＰＧＡ用のプログラム素子１０を備えている点が異なる。
ここで、第２の再配線エリア１ａ２は、ＦＰＧＡが適用されており、配線プログラム（回路情報）の設定により、配線層６ｂ１〜６ｂ３、第２のコンタクト配線９ｂ１、および、第３のコンタクト配線９ｂ２の接続関係が変更可能になっている。この第２の再配線エリア１ａ２は、該接続関係を設定する配線プログラムを記憶するプログラム素子１０を含む。なお、該接続関係には、図８、図９に示される第１〜第３の電圧配線層等も含まれ得る。
このプログラム素子１０は、第２の再配線エリアに配置されている。このプログラム素子１０は、例えば、ＮＡＮＤ型フラッシュメモリ、ＳＲＡＭ、ＦｅＲＡＭ等で構成される。
そして、プログラム素子１０により第２の再配線エリア１ａ２の接続関係が設定されることにより、第２の再配線エリア１ａ２は、実施例１と同様に、第１のパッド電極４ｃ１に接続された第２のコンタクト配線９ｂ１、第２のコンタクト配線９ｂ１に接続された配線層６ｂ１、および、第２のパッド電極４ａ１と配線層６ｂ１とに接続された第３のコンタクト電極９ｂ２を有することになる。
これにより、実施例１と同様に、第１の再配線エリア３の再配線を削減できる。したがって、ＷＣＳＰの再配線の形成の際に、配線層の数を増加させることなく、再配線を配線することができる。
これにより、実施例１と同様に、ＷＣＳＰにおける配線が容易になるとともに、ＬＳＩ基板１の面積を縮小することができる。すなわち、ウェハ１枚当たりの歩留まりを向上させ、更には、ウェハ１枚当たりのチップ数を増加させることができる。
さらに、該配線プログラムの変更により、該接続関係の変更が容易にできるため、該接続関係の接続ミスによるマスクリファインが必要なくなる。
以上のように、本実施例５に係る半導体装置によれば、実施例１と同様に、チップサイズを縮小しつつ、再配線層の配線を容易にすることができる。
本実施例６においては、実施例１ないし４の半導体装置１００の配線設計方法について説明する。
図１２は、半導体装置１００の配線設計方法のフローの一例を示す図である。ここでは、実施例４に示す半導体装置１００に適用する場合について説明する。
図１２に示すように、先ず、第１のパッド電極４ｃ１、第２のパッド電極４ａ１を含むＬＳＩコア１ａ３上、第２の再配線エリア１ａ２上、外周パッドエリア１ａ２上のパッド電極の位置情報を取得する（ステップＳ１）。
次に、第２の再配線エリア１ａ２における、各パッド電極の接続を設定する（ステップＳ２）。例えば、第１のパッド電極４ｃ１と第２のパッド電極４ａ１とを接続する、第２のコンタクト配線９ｂ１、第３のコンタクト配線９ｂ２、および、配線層６ｂ１の接続関係を設定する。
次に、第２の再配線エリア１ａ２における電圧配線層のＩＲドロップを設定する（ステップＳ３）。例えば、第１〜第３の電圧配線層１１ａ、１１ｂ、１２の線幅等が設定されたＩＲドロップに応じて決定される。
次に、第１の再配線エリア３における、再配線の接続を設定する。例えば、再配線８ｂ１、８ｂ４の接続を設定する（ステップＳ４）。
次に、第１の再配線エリア３および第２の再配線エリア１ａ２における接続関係に基づいて、ＷＣＳＰマスクを作成する（ステップＳ５）。
以上のフローにより、半導体装置１００を形成するためのＷＣＳＰマスクが作成される。
このＷＣＳＰマスクを用いて作成した半導体装置によれば、実施例４と同様に、チップサイズを縮小しつつ、再配線層の配線を容易にすることができる。
本実施例７においては、実施例５の半導体装置１００のプログラム素子１０の配線プログラムを設計するための配線設計方法について説明する。
図１３は、半導体装置１００の配線設計方法のフローの他の例を示す図である。ここでは、実施例５に示す半導体装置１００に適用する場合について説明する。
図１３に示すように、先ず、第１のパッド電極４ｃ１、第２のパッド電極４ａ１を含むＬＳＩコア１ａ３上、第２の再配線エリア１ａ２上、外周パッドエリア１ａ２上のパッド電極の位置情報を取得する（ステップＳ１１）。
次に、第２の再配線エリア１ａ２における、各パッド電極の接続を設定する（ステップＳ１２）。例えば、第１のパッド電極４ｃ１と第２のパッド電極４ａ１とを接続する、第２のコンタクト配線９ｂ１、第３のコンタクト配線９ｂ２、および、配線層６ｂ１の接続関係を設定する。
次に、第２の再配線エリア１ａ２における電圧配線層のＩＲドロップを設定する（ステップＳ１３）。実施例５の半導体装置１００には示されていないが、実施例４の半導体装置１００の場合、第１〜第３の電圧配線層１１ａ、１１ｂ、１２の線幅等が設定されたＩＲドロップに応じて決定される。
次に、第１の再配線エリア３における、再配線の接続を設定する。例えば、再配線８ｂ１、８ｂ４の接続を設定する（ステップＳ１４）。
次に、第１の再配線エリア３および第２の再配線エリア１ａ２における接続関係に基づいて、配線プログラムを作成する（ステップＳ１５）。
以上のフローにより、半導体装置１００を形成するための配線プログラムが作成される。
この配線プログラムが設定されたプログラム素子１０により第２の再配線エリア１ａ２の接続関係が設定された半導体装置１００によれば、実施例５と同様に、チップサイズを縮小しつつ、再配線層の配線を容易にすることができる。
１ ＬＳＩ基板
２ａ、２ｂ、２ｃ ボール電極
３ 第１の再配線エリア
１００ 半導体装置

Claims (8)

  1. 複数のパッド電極が上面に設けられ、且つ、前記複数のパッド電極を被覆する絶縁膜が
    上面に設けられたＬＳＩ基板と、
    前記ＬＳＩ基板の前記絶縁膜上に設けられ、前記複数のパッド電極の何れかに接続され
    た複数の第１のコンタクト配線、および、前記第１のコンタクト配線に接続された再配線
    が設けられた第１の再配線エリアと、
    前記第１の再配線エリア上に設けられた複数のボール電極と、を備え、
    前記ＬＳＩ基板は、
    半導体基板と、
    前記半導体基板上に設けられ、前記複数のパッド電極のうちの第１のパッド電極が上面
    の端部に設けられたＬＳＩコアと、
    前記第１のパッド電極に接続された第２のコンタクト配線、前記第２のコンタクト配線
    に接続された配線層、および、前記複数のパッド電極のうちの第２のパッド電極と前記配
    線層とに接続された第３のコンタクト配線が形成され、前記半導体基板上で前記ＬＳＩコ
    アに隣接して設けられた第２の再配線エリアと、を有し、
    前記配線層は、前記ＬＳＩコアの外周に沿うように形成されており、
    前記第１のパッド電極は、前記複数のボール電極のうち上方に位置する第１のボール電
    極に前記複数の第１のコンタクト配線のうちの１つを介して接続されている
    ことを特徴とする半導体装置。
  2. 前記配線層は、複数の層により構成されていることを特徴とする請求項１に記載の半導
    体装置。
  3. 前記配線層は、信号配線、電源配線、および、接地配線の何れかであることを特徴とす
    る請求項１または２に記載の半導体装置。
  4. 前記第２のパッド電極は、前記複数の第１のコンタクト配線のうちの１つと、前記再配
    線と、を介して、前記複数のボール電極のうちの１つと接続されている
    ことを特徴とする請求項１または２に記載の半導体装置。
  5. 前記第２のパッド電極に接続された前記複数のボール電極のうちの１つは、前記第２の
    再配線エリア上に位置している
    ことを特徴とする請求項４に記載の半導体装置。
  6. 前記第２の再配線エリアは、前記配線層、前記第２のコンタクト配線、および、第３の
    コンタクト配線の接続関係が変更可能であり、前記接続関係を設定するプログラム素子を
    含む
    ことを特徴とする請求項１から５のいずれか１つに記載の半導体装置。
  7. 前記ボール電極と前記第１のコンタクト配線との間に設けられ、前記ボール電極と前記
    第１のコンタクト配線とを接続する接続電極をさらに備える
    ことを特徴とする請求項１から６のいずれか１つに記載の半導体装置。
  8. 複数のパッド電極が上面に設けられ、且つ、前記複数のパッド電極を被覆する絶縁膜が
    上面に設けられたＬＳＩ基板と、
    前記ＬＳＩ基板の前記絶縁膜上に設けられ、前記複数のパッド電極の何れかに接続され
    た複数の第１のコンタクト配線、および、前記第１のコンタクト配線に接続された再配線
    が設けられた第１の再配線エリアと、
    前記第１の再配線エリア上に設けられた複数のボール電極と、を備え、
    前記ＬＳＩ基板は、
    半導体基板と、
    前記半導体基板上に設けられ、前記複数のパッド電極のうちの第１のパッド電極が上面
    の端部に設けられたＬＳＩコアと、
    前記第１のパッド電極に接続された第２のコンタクト配線、前記第２のコンタクト配線
    に接続された配線層、および、前記複数のパッド電極のうちの第２のパッド電極と前記配
    線層とに接続された第３のコンタクト配線が形成され、前記半導体基板上で前記ＬＳＩコ
    アに隣接して設けられた第２の再配線エリアと、を有し、
    前記第１のパッド電極は、
    前記複数のボール電極のうち上方に位置する第１のボール電極に前記複数の第１のコン
    タクト配線うちの１つを介して接続されている
    ことを特徴とする半導体装置。
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