JP5575475B2 - アクティブマトリクス型表示装置 - Google Patents

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Description

本発明は、画素毎に画素回路を有するアクティブ型の表示装置に関し、特に画素信号電流により画素の発光強度を制御することで輝度を変動させるものに関する。
自ら発光する有機エレクトロルミネッセンス（ＥＬ）素子を用いた有機ＥＬ表示装置は、液晶表示装置で必要なバックライトが不要で装置の薄型化に最適であるとともに、視野角にも制限がないため、次世代の表示装置として実用化が期待されている。有機ＥＬ表示装置に用いられる有機ＥＬ素子は、各発光素子の輝度がそこに流れる電流値により制御される点で、液晶セルがそこに印加される電圧により制御されるのとは異なる。
有機ＥＬ素子を用いた表示装置におけるアクティブマトリクス方式は、パッシブマトリクスに対して、有機ＥＬ素子の長寿命化および大画面化において有効な方式であり、研究開発が盛んに行われている。アクティブマトリクス方式には各画素に書き込まれる信号の種類によって、電圧書込み方式と、電流書込み方式とに分類される。
アクティブマトリクス方式による有機ＥＬ表示装置においては、各画素の明るさは各画素に設置された有機ＥＬ素子に流れる電流値によって決定され、その電流値は有機ＥＬに直列に接続された駆動トランジスタのゲート・ソース電極間に印加される電圧によって制御される。一般に駆動トランジスタの電気的・物理的特性である閾値電圧及び移動度は、トランジスタの製造プロセス、材料構成、及び構造によって、画素間での安定性及び均一性が異なる場合が多い。そこで画素補償回路を導入し、画素間での均一性を高める研究報告が盛んになされている。
先に述べた電圧書込み方式では、駆動トランジスタの閾値電圧のみが補償され、電流書込み方式では閾値電圧及び移動度の両方が補償され得る。原理的に、閾値電圧及び移動度の両方を補償することが可能な電流書込み方式は、電圧書込み方式に比べて容易に均一性の高い表示特性を実現できる。
従来の電流書き込み方式の画素補償回路としては、特許文献１に開示されたものがある。 図５０にはその従来の電流書込み方式の画素補償回路を、図５１にはその画素報償回路の動作を表すタイミングチャートをそれぞれ示す。この従来技術では、第２電源線１０９を走査線として制御し、発光素子１０５のダイオード特性を利用して、発光素子１０５に流れる電流のオン／オフ制御を行っている。この画素補償回路の動作を説明する。
図５１に示す期間Ａの直前においては、第２電源線１０９の電位を、発光素子１０５が発光しないように少なくとも第１電源線１０８に発光素子１０５の閾値電圧を加えた値以下とし、発光素子１０５に電流が流れないようにする。ここでは簡単のため、第１電源線１０８の電位を０Ｖとし、期間Ａにおける第２電源線１０９の電位も０Ｖとする。その後、第１走査線１０７を高電位状態とし、第１スイッチング素子１０１および第２スイッチング素子１０２をオン状態とする。なお、図５０に示す画素回路を構成するトランジスタはすべてｎチャネル型であるとした。その際に、信号線１０６に接続されている信号線駆動回路１１１は、電流信号Ｉｄａｔａを信号線から引き抜いている。いま第１スイッチング素子１０１がオン状態であるので、信号線駆動回路１１１と画素５００の電流保持部１１０とが接続され、電流信号Ｉｄａｔａは、ドライバー素子１０３と第１スイッチング素子１０１を介して、第２電源線１０９から信号線１０６へと流れる。このとき、発光素子１０５へは順電圧が印加されていないので、電流は流れない。さらに第２スイッチング素子１０２がオン状態であるので、輝度信号保持容量１０４の両端にはドライバー素子１０３のドレイン電極及びソース電極の電圧が印加されている。すなわち、前記ドレイン電極とソース電極との間の電位差Ｖｄｓは以下の式（１）で表される。
Ｖｄｓ＝√（２Ｉｄａｔａ／β）＋Ｖｔｈ ・・・式（１）
ここでβはドライバー素子１０３の移動度に比例する値であり、以下の式（２）で表される。
β＝μＣｏｘ（Ｗ／Ｌ） ・・・式（２）
なお、
μ：ドライバー素子１０３の移動度
Ｃｏｘ：ドライバー素子１０３のゲート酸化膜容量
Ｗ：ドライバー素子１０３のチャネル幅
Ｌ：ドライバー素子１０３のチャネル長
Ｖｔｈ：ドライバー素子１０３の閾値電圧
である。
その後、第１走査線１０７を低電圧状態とし、第１スイッチング素子１０１および第２スイッチング素子１０２をオフとして、期間Ｂにおいてドライバー素子１０３が飽和領域で動作するように、第２電源線１０９を高電圧状態とすると、発光素子１０５に流れる電流Ｉｐｉｘは、ドライバー素子１０３のゲート電極とソース電極との間の電位が輝度信号保持容量１０４によって式（１）の値に保たれていることにより、
Ｉｐｉｘ＝Ｉｄａｔａ ・・・式（３）
となる。したがって、発光素子１０５に流れる電流Ｉｐｉｘは、ドライバー素子１０３の特性値であるβ及びＶｔｈを含まないことになる。そのため、ドライバー素子１０３の移動度及び閾値電圧並びにトランジスタの幾何学的なばらつきを補償することが可能となる。
特開２００３−１９５８１０号公報（第２１項、図５および図７）
移動度の面内均一性が比較的高いとされる特許文献１のようなアモルファスシリコントランジスタを用いたアクティブマトリクス有機ＥＬ表示装置においても、移動度の温度依存性は大きい。そのため、表示エリアの場所によって温度が異なれば、また使用環境の温度が異なれば、発光素子の輝度が変わってしまうという問題が生じる。また、製造ロット毎に存在する、トランジスタ基板の製造時の露光プロセスに使用するマスクずれによって、トランジスタ形状のばらつき等が発生するという問題もある。これらを考慮すると、補償信頼性の高い電流書込み方式による補償回路の開発が重要であるといえる。
また、移動度の面内ばらつきの大きいポリシリコントランジスタを用いたアクティブマトリクス有機ＥＬ表示装置においても、移動度のばらつきを補正するための手段として電流書き込み方式による補償回路を用いることは望ましい。
一方で、アモルファスシリコントランジスタにおいては、閾値電圧シフトと呼ばれる素子の不安定性が存在し、ポリシリコントランジスタにおいては、移動度と同様に閾値電圧のばらつきが存在する。図５０に示す従来技術では、Ｖｔｈ及びβはデータ電流書込み時に同時に検出されるため、ドライバー素子１０３の初期閾値電圧を０Ｖとすると、信号線駆動回路１１１が出力すべき電圧範囲は、式（１）から０Ｖ〜−√（２ｍａｘ（Ｉｄａｔａ）／β）＋ｍａｘ（Ｖｔｈ）となる。このことから分かるように、特にドライバー素子１０３の閾値電圧シフトが大きい場合には、信号線駆動回路１１１の出力段の設計耐圧を大きくしなければならないという問題があった。
本発明は、このような事情に鑑みてなされたものであり、その目的は、画素毎に閾値電圧を補正することにより、信号線駆動回路の出力段の設計耐圧を低減することができるアクティブマトリクス型表示装置を提供することにある。
上記課題を解決するため、本発明は、マトリクス状に配置された複数の画素を備え、
前記画素のそれぞれが、供給される電流に応じて発光する発光素子と、前記発光素子の発光輝度に対応した電流信号である輝度信号を供給する信号線駆動回路と接続された信号線と、前記発光素子に供給する前記輝度信号の電流値を制御するドライバー素子と、前記信号線を介して前記輝度信号が前記ドライバー素子に供給された場合に、前記ドライバー素子のドレイン電極及びソース電極間に発生する電位差を輝度信号電圧として保持する輝度信号保持容量と、前記ドライバー素子の閾値電圧を検出し、その検出した閾値電圧に前記輝度信号保持容量に保持されている輝度信号電圧を加算して得られる電圧を前記ドライバー素子のゲート電極に発現させる閾値電圧検出加算部と、を具備する、アクティブマトリクス型表示装置を提供する。
また、本発明は、マトリクス状に配置された複数の画素を備え、
前記画素のそれぞれが、第１電極及び第２電極を有し、前記第１及び第２電極を介して供給される電流に応じて発光する発光素子と、前記発光素子の第１電極と接続された第１電源線と、第２電源線と、前記発光素子の発光輝度に対応した電流信号である輝度信号を供給する信号線駆動回路と接続された信号線と、ドレイン及びソース電極の一方が前記信号線と接続され、ゲート電極が第１走査線に接続された第１スイッチング素子と、ドレイン及びソース電極の一方が前記第１スイッチング素子のドレイン及びソース電極の他方と接続され、その他方が前記発光素子の第２電極または前記第２電源線と接続されたドライバー素子と、第１電極及び第２電極を有し、当該第２電極が前記ドライバー素子のソース電極と接続された輝度信号保持容量と、ドレイン及びソース電極の一方が前記輝度信号保持容量の第１電極に接続され、その他方が、前記信号線または前記ドライバー素子のドレイン電極と接続された第２スイッチング素子と、前記ドライバー素子のゲート電極と接続された第１端子、前記輝度信号保持容量の第１電極と接続された第２端子、及び第２走査線と接続された第３端子を有し、前記ドライバー素子の閾値電圧を検出し、前記第２端子の電位に対し前記閾値電圧を加算して得られる電圧を、前記第１端子に発現させる閾値電圧検出加算部と、を具備する、アクティブマトリクス型表示装置も提供する。
上記本発明の構成によれば、画素毎に閾値電圧を補正することにより、信号線駆動回路の出力段の設計耐圧を低減することができる。
ここで、前記閾値電圧検出加算部は、第１電極が前記第１端子に接続され、第２電極が前記第２端子と接続された閾値電圧保持容量を有してもよい。
また、前記ドライバー素子がＮチャネル型のトランジスタであり、
前記閾値電圧検出加算部は、アノード端子が前記第１端子に接続され、カソード端子が前記第２端子に接続された第１ダイオード素子と、アノード端子が前記第３端子に接続され、カソード端子が前記第１端子に接続された第２ダイオード素子と、を有し、
前記第１ダイオード素子の閾値電圧の絶対値を前記ドライバー素子の閾値電圧の絶対値で割った値が１以下の正の値となるように前記第１ダイオード素子の閾値電圧が調整されてもよい。
また、前記ドライバー素子がＰチャネル型のトランジスタであり、
前記閾値電圧検出加算部は、カソード端子が前記第１端子に接続され、アノード端子が前記第２端子に接続された第１ダイオード素子と、カソード端子が前記第３端子に接続され、アノード端子が前記第１端子に接続された第２ダイオード素子と、を有し、
前記第１ダイオード素子の閾値電圧の絶対値を前記ドライバー素子の閾値電圧の絶対値で割った値が１以下の正の値となるように前記第１ダイオード素子の閾値電圧が調整されてもよい。
また、前記閾値電圧検出加算部は、前記ドライバー素子のソース電極に接続された第４端子をさらに備え、
前記画素のそれぞれが、ドレイン及びソース電極のいずれか一方が前記第１端子と接続され、その他方が前記第４端子に接続され、ゲート電極が前記第３端子と接続された第３スイッチング素子を備えてもよい。
また、前記閾値電圧検出加算部は、前記ドライバー素子のドレイン電極と接続された第４端子をさらに備え、ドレイン及びソース電極の一方が前記第１端子に接続され、その他方が前記第４端子に接続された第３スイッチング素子をさらに備えてもよい。
また、前記閾値電圧検出加算部は、第５端子と、ドレイン及びソース電極の一方が前記第２端子に接続され、その他方が前記第５端子と接続された第４スイッチング素子とをさらに備えてもよい。
また、本発明は、マトリクス状に配置された複数の画素を備え、
前記画素のそれぞれが、第１電極及び第２電極を有し、前記第１及び第２電極を介して供給される電流に応じて発光する発光素子と、前記発光素子の第１電極と接続された第１電源線と、第２電源線と、前記発光素子の発光輝度に対応した電流信号である輝度信号を供給する信号線駆動回路と接続された信号線と、ドレイン及びソース電極の一方が前記信号線と接続され、ゲート電極が第１走査線に接続された第１スイッチング素子と、ドレイン及びソース電極の一方が前記第１スイッチング素子のドレイン及びソース電極の他方と接続され、その他方が前記第２電源線と接続された参照ドライバー素子と、ソース電極が前記第２電源線と接続され、ゲート電極が前記参照ドライバー素子のゲート電極に接続され、ドレイン電極が前記発光素子の第２電極と接続されたドライバー素子と、第１電極及び第２電極を有し、当該第２電極が前記参照ドライバー素子のソース電極と接続された輝度信号保持容量と、ドレイン及びソース電極の一方が前記輝度信号保持容量の第１電極に接続され、その他方が、前記信号線または前記参照ドライバー素子のドレイン電極と接続された第２スイッチング素子と、前記参照ドライバー素子のゲート電極と接続された第１端子、前記輝度信号保持容量の第１電極と接続された第２端子、及び第２走査線と接続された第３端子を有し、前記参照ドライバー素子の閾値電圧を検出し、前記第２端子の電位に対し前記閾値電圧を加算して得られる電圧を、前記第１端子に発現させる閾値電圧検出加算部と、を具備する、アクティブマトリクス型表示装置も提供する。
上記本発明の構成によれば、画素毎に閾値電圧を補正することにより、信号線駆動回路の出力段の設計耐圧を低減することができる。
ここで、前記閾値電圧検出加算部は、第１電極が前記第１端子に接続され、第２電極が前記第２端子と接続された閾値電圧保持容量を有してもよい。
また、前記参照ドライバー素子がＮチャネル型のトランジスタであり、
前記閾値電圧検出加算部は、アノード端子が前記第１端子に接続され、カソード端子が前記第２端子に接続された第１ダイオード素子と、アノード端子が前記第３端子に接続され、カソード端子が前記第１端子に接続された第２ダイオード素子とを有し、
前記第１ダイオード素子の閾値電圧の絶対値を前記参照ドライバー素子の閾値電圧の絶対値で割った値が１以下の正の値となるように前記第１ダイオード素子の閾値電圧が調整されてもよい。
また、前記参照ドライバー素子がＰチャネル型のトランジスタであり、
前記閾値電圧検出加算部は、カソード端子が前記第１端子に接続され、アノード端子が前記第２端子に接続された第１ダイオード素子と、カソード端子が前記第３端子に接続され、アノード端子が前記第１端子に接続された第２ダイオード素子と、を有し、
前記第１ダイオード素子の閾値電圧の絶対値を前記参照ドライバー素子の閾値電圧の絶対値で割った値が１以下の正の値となるように前記第１ダイオード素子の閾値電圧が調整されてもよい。
また、前記閾値電圧検出加算部は、前記参照ドライバー素子のソース電極に接続された第４端子をさらに備え、
前記画素のそれぞれが、ドレイン及びソース電極のいずれか一方が前記第２端子と接続され、その他方が前記第４端子に接続され、ゲート電極が前記第３端子と接続された第３スイッチング素子を備えてもよい。
また、前記閾値電圧検出加算部は、前記ドライバー素子のドレイン電極と接続された第４端子をさらに備え、ドレイン及びソース電極の一方が前記第１端子に接続され、その他方が前記第４端子に接続された第３スイッチング素子をさらに備えてもよい。
また、前記閾値電圧検出加算部は、第５端子と、ドレイン及びソース電極の一方が前記第２端子に接続され、その他方が前記第５端子と接続された第４スイッチング素子とをさらに備えてもよい。
また、前記スイッチング素子または前記ドライバー素子は電界効果トランジスタで構成されてもよい。
また、前記電界効果トランジスタは薄膜トランジスタで構成されてもよい。
また、前記発光素子は有機ＥＬ素子であってもよい。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明に係るアクティブマトリクス型表示装置によれば、画素毎に設けられドライバー素子の閾値電圧の許容値に依存することなく、信号線駆動回路の出力段の耐圧設計値を設定することが可能となり、信号線駆動回路の低耐圧化を実現することができる。
また、信号線駆動回路の低耐圧化に伴って、信号線駆動回路の小型化及び低価格化をも実現することができる。
図１ａは本発明の実施の形態１に係るアクティブマトリクス型表示装置の構成を示すブロック図である。 図１ｂは本発明の実施の形態１に係る表示装置が備える発光素子回路の構成を示すブロック図である。 図２は本発明の実施の形態１に係る表示装置が備える発光素子回路の詳細な構成を示すブロック図である。 図３は図２に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図４は本発明の実施の形態１に係る表示装置が備える発光素子回路の駆動波形を示す図である。 図５は本発明の実施の形態１に係る表示装置が備える発光素子回路の詳細な構成を示すブロック図である。 図６は図５に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図７は本発明の実施の形態１に係る表示装置が備える発光素子回路の詳細な構成を示すブロック図である。 図８ａは図７に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図８ｂは図７に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図８ｃは図７に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図９は本発明の実施の形態１に係る表示装置が備える発光素子回路の詳細な構成を示すブロック図である。 図１０は図９に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図１１は本発明の実施の形態１に係る表示装置が備える発光素子回路の詳細な構成を示すブロック図である。 図１２ａは図１１に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図１２ｂは図１１に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図１３は本発明の実施の形態１に係る表示装置が備える発光素子回路の詳細な構成を示すブロック図である。 図１４は図１３に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図１５は本発明の実施の形態２に係る表示装置が備える発光素子回路の構成を示すブロック図である。 図１６は本発明の実施の形態２に係る表示装置が備える発光素子回路の詳細な構成を示すブロック図である。 図１７は図１６に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図１８は本発明の実施の形態２に係る表示装置が備える発光素子回路の詳細な構成を示すブロック図である。 図１９は図１８に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図２０は本発明の実施の形態２に係る表示装置が備える発光素子回路の詳細な構成を示すブロック図である。 図２１は図２０に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図２２は本発明の実施の形態２に係る表示装置が備える発光素子回路の詳細な構成を示すブロック図である。 図２３は図２２に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図２４は本発明の実施の形態３に係る表示装置が備える発光素子回路の構成を示すブロック図である。 図２５は本発明の実施の形態３に係る表示装置が備える発光素子回路の詳細な構成を示すブロック図である。 図２６は図２５に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図２７は本発明の実施の形態３に係る表示装置が備える発光素子回路の駆動波形を示す図である。 図２８は本発明の実施の形態３に係る表示装置が備える発光素子回路の詳細な構成を示すブロック図である。 図２９は図２８に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図３０は本発明の実施の形態３に係る表示装置が備える発光素子回路の詳細な構成を示すブロック図である。 図３１は図３０に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図３２は図３０に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図３３は本発明の実施の形態３に係る表示装置が備える発光素子回路の駆動波形を示す図である。 図３４は本発明の実施の形態３に係る表示装置が備える発光素子回路の詳細な構成を示すブロック図である。 図３５は図３４に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図３６は本発明の実施の形態３に係る表示装置が備える発光素子回路の詳細な構成を示すブロック図である。 図３７は図３６に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図３８は本発明の実施の形態３に係る表示装置が備える発光素子回路の詳細な構成を示すブロック図である。 図３９は図３８に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図４０は本発明の実施の形態４に係る表示装置が備える発光素子回路の構成を示すブロック図である。 図４１は本発明の実施の形態４に係る表示装置が備える発光素子回路の詳細な構成を示すブロック図である。 図４２は図４１に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図４３は本発明の実施の形態４に係る表示装置が備える発光素子回路の駆動波形を示す図である。 図４４は本発明の実施の形態４に係る表示装置が備える発光素子回路の詳細な構成を示すブロック図である。 図４５は図４４に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図４６は本発明の実施の形態４に係る表示装置が備える発光素子回路の詳細な構成を示すブロック図である。 図４７は図４６に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図４８は本発明の実施の形態４に係る表示装置が備える発光素子回路の詳細な構成を示すブロック図である。 図４９は図４８に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成を示す回路図である。 図５０は従来の電流書込み方式の画素補償回路の構成を示すブロック図である。 図５１は従来の画素報償回路の動作を表すタイミングチャートである。
以下、本発明の好ましい実施形態を、図面を参照しながら説明する。
（実施の形態１）
［表示装置の構成］
図１ａは、本発明の実施の形態１に係るアクティブマトリクス型表示装置（以下、単に「表示装置」という）の構成を示すブロック図である。図１ａに示すように、表示装置３０は、表示パネル２７と、この表示パネル２７を駆動する制御回路２６、信号線駆動回路２３及び走査線駆動回路２５とを備えている。
表示パネル２７は、アクティブマトリクス駆動型の表示素子である。この表示パネル２７と信号線駆動回路２３とは複数の信号線を介して接続されており、また、表示パネル２７と走査線駆動回路２５とは複数の走査線を介して接続されている。なお、図１ａには示されていないが、これらの走査線と信号線とは交互に交差するように配設されており、それらの交点に対応して、後述する発光素子回路が配設されている。したがって、複数の発光素子回路が、マトリクス状に配設されていることになる。
信号線は信号線駆動回路２３によって、走査線は走査線駆動回路２５によってそれぞれ駆動される。また、信号線駆動回路２３及び走査線駆動回路２５は、映像信号の入力を受けた制御回路２６によって制御される。
［発光素子回路の構成］
次に、上述したようにしてマトリクス状に配設されている発光素子回路の構成について説明する。
図１ｂは、本発明の実施の形態１に係る表示装置が備える発光素子回路の構成を示すブロック図である。図１ｂに示すように、画素５０で示される発光素子回路は、供給される電流に応じて発光する有機ＥＬ素子である発光素子９と、その発光素子９に供給する電流値を制御するドライバー素子６と、そのドライバー素子６の閾値電圧を検出し、その検出した閾値電圧をドライバー素子６のゲート電極に発現させる閾値電圧検出加算部２０とを具備する電流保持部２１を備えている。この電流保持部２１は、第１スイッチング素子１を介して信号線１３と、第５スイッチング素子５を介して発光素子９の電極とそれぞれ接続され、また、第２電源線１５と接続されている。なお、発光素子９の対向電極は、第１電源線１４と接続されている。
第５スイッチング素子５がオフ状態となっている間に、第１スイッチング素子１をオン状態にすると、信号線駆動回路２３によって信号線１３に出力される電流信号が電流保持部２１に供給される。電流保持部２１の機能は、このときに発生したドライバー素子６のドレイン電極とソース電極との間の電位差を輝度信号電圧として保持すること、さらに、前記輝度信号電圧にドライバー素子６の閾値電圧を加算し、その電圧をドライバー素子６のゲート電極に発現させることである。
なお、上記の信号線駆動回路２３及び第１スイッチング素子１によりデータ書き込み手段２４が構成されている。
図２、図５、図７、図９、図１１及び図１３に発光素子回路のさらに詳細な構成を示す。図２に示すように、電流保持部２１は、信号線１３を介して輝度信号が供給された場合にドライバー素子６のドレイン電極とソース電極との間に発生する電位差を輝度信号電圧として保持する輝度信号保持容量８、閾値電圧検出加算部２０と第２電源線１５との間に設けられた第２スイッチング素子２とを具備している。
第１スイッチング素子１がオン状態であり、第５スイッチング素子５をオフ状態である場合に、信号線駆動回路２３が出力する信号電流が、信号線１３を経由してドライバー素子６を流れる。このとき、第２スイッチング素子２はオン状態であるので、ドライバー素子６のドレイン電極とソース電極との間に発生した電圧が輝度信号保持容量８に伝送される。その後に第２スイッチング素子２をオフ状態とすることで、当該電圧が輝度信号保持容量８に保持される。
信号電流Ｉｄａｔａがドライバー素子６を流れている間は、ドライバー素子６のゲート電極は閾値電圧検出加算部２０によって、ドライバー素子６のドレイン電位よりもドライバー素子６の閾値電圧分だけ高くなっている。したがって、輝度信号保持容量８の電極両端に発生し、保持される電圧は、以下の式（４）により表される。なお、βは上記の式（２）を用いて算出される。
√（２Ｉｄａｔａ／β） ・・・式（４）
このことから、信号線駆動回路２３の電流出力段の出力電圧は、ドライバー素子６の閾値電圧の影響を受けていないことがわかる。
なお、図１３には、この図２の例とは発光素子９の極性が反対になる例が示されている。
また、図５に示される例においては、電流保持部２１が、閾値電圧検出加算部２０と第１スイッチング素子１との間に設けられた第２スイッチング素子２を具備している。なお、図９には、この図５の例とは発光素子９の極性が反対になる例が示されている。
さらに、図７に示される例においては、電流保持部２１が、閾値電圧検出加算部２０と信号線１３との間に設けられた第２スイッチング素子２を具備している。なお、図１１には、この図５の例とは発光素子９の極性が反対になる例が示されている。
図３、図６、図８ａ（図８ｂ）、図１０、図１２ａ（図１２ｂ）及び図１４は、図２、図５、図７、図９、図１１及び図１３に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成をそれぞれ示す回路図である。なお、このＦＥＴは、薄膜トランジスタで構成されている。
図３に示される例においては、電流保持部２１に設けられる閾値電圧検出加算部２０が、ドライバー素子６のゲート電極とドレイン電極との接続を制御する第３スイッチング素子３と、輝度信号保持容量８の両電極の接続を制御する第４スイッチング素子４と、ドライバー素子６のゲート電極と輝度信号保持容量８の第１電極との間に設けられた閾値電圧保持容量７とを具備している。
第１スイッチング素子１及び第２スイッチング素子２のオンオフ動作は第１走査線１０によって制御され、第３スイッチング素子３及び第４スイッチング素子４のオンオフ動作は第２走査線１１によって制御される。また、第５スイッチング素子５のオンオフ動作は第３走査線１２によって制御される。これらの第１走査線１０乃至第３走査線１２は走査線駆動回路によって駆動されることになる。
なお、図６、図８ａ、図１０、図１２ａ及び図１４に示される例においても、図３の例と同様にして、閾値電圧検出加算部２０が、第３スイッチング素子３、第４スイッチング素子４、及び閾値電圧保持容量７を具備している。
また、図８ｂ及び図１２ｂに示される構成は、第２スイッチング素子２が第４走査線１０ｂによって制御される点及び第４スイッチング素子４を具備していない点が図８ａ及び図１２ａの場合とそれぞれ異なる例である。
また、図８ｃに示される構成は、第１ダイオード素子２００および第２ダイオード素子２０１が配されている点及び第３スイッチング素子３を具備していない点が図８ｂの場合と異なる例である。図８ｃから理解できるとおり、第１ダイオード素子２００のアノード端子は、ドライバー素子６のゲート電極に接続され、第１ダイオード素子２００のカソード端子は、輝度信号保持容量８の第１電極に接続されている。また、第２ダイオード素子２０１のアノード端子は、第２走査線１１に接続され、第２ダイオード素子２０１のカソード端子は、ドライバー素子６のゲート電極に接続されている。そして、本実施形態では、第１ダイオード素子２００の閾値電圧の絶対値をドライバー素子６の閾値電圧の絶対値で割った値が１以下の正の値となるように第１ダイオード素子２００の閾値電圧が調整されている。
なお、ここでは、図示や詳細な説明は省略するが、後述する参照ドライバー素子を用いる構成（実施の形態４）であっても、上述のような第１ダイオード素子および第２ダイオード素子を組み込むこともできる。この場合、第１ダイオード素子の閾値電圧の絶対値を参照ドライバー素子の閾値電圧の絶対値で割った値が１以下の正の値となるように第１ダイオード素子の閾値電圧を調整すればよい。
以下、図３に示す発光素子回路を代表例として、その動作について、図４に示す駆動波形を参照しながら説明する。なお、この図３に示す構成例では、すべてのＦＥＴがＮチャネル型であるものとする。しかし、これは説明の便宜上であり、すべてのＦＥＴがＰチャネル型であってもよく、Ｎチャネル型とＰチャネル型とが混在していてもよい。
図４に示すとおり、期間Ｃの開始前に、第２走査線１１及び第３走査線１２を高電圧状態とすることにより、第３スイッチング素子３、第４スイッチング素子４、及び第５スイッチング素子５を同時にオン状態とする。このとき、輝度信号保持容量８の両電極は第４スイッチング素子４によって短絡され、電位差は０Ｖとなる。また、ドライバー素子６のゲート電極及びドレイン電極は第３スイッチング素子３によって短絡され、第５スイッチング素子５がオン状態となっていることから、ドライバー素子６のドレイン電極とソース電極との間には十分大きな電圧が印加される。この電圧は、第３スイッチング素子３及び第４スイッチング素子４の作用によって閾値電圧保持容量７に蓄えられる。
次に、第３走査線１２が低電圧状態とする。これにより、第５スイッチング素子５がオフ状態となり、期間Ｃが開始される。この期間Ｃの開始時点では、ドライバー素子６のゲート電極とソース電極との間の電位差は、閾値電圧保持容量７によって十分大きく保たれているので、ドライバー素子６はオン状態となっている。
ドライバー素子６を流れる電流は、第１スイッチング素子１及び第５スイッチング素子５がオフ状態であることから、第４スイッチング素子４を介して閾値電圧保持容量７に流れ込む。その結果、閾値電圧保持容量７に蓄えられていた電位差は徐々に小さくなり、最終的にドライバー素子６の閾値電圧となる。この時点でドライバー素子６はオフ状態となる。ここで、第２走査線を低電圧状態として第３スイッチング素子３及び第４スイッチング素子４をオフ状態とすることにより、ドライバー素子６の閾値電圧の値電圧保持容量７への記録が完了し、期間Ｃが終了する。このとき、輝度信号保持容量８の両電極間に蓄えられた電位差は０Ｖである。
次に、第１走査線１０を高電圧状態とすることにより、期間Ａが開始される。信号線駆動回路２３の出力電流をＩｄａｔａとすると、期間Ａにおいて、Ｉｄａｔａが第１スイッチング素子１を介して電流保持部２１へ供給される。このとき、第２スイッチング素子２がオン状態であるので、ドライバー素子６のドレイン電極とソース電極との間の電位差が輝度信号保持容量８に伝送される。この電位差Ｖｄｓは、以下の式（５）により表される。
Ｖｄｓ＝√（２Ｉｄａｔａ／β） ・・・式（５）
すなわち、ドライバー素子６のゲート電極とソース電極との間の電位差Ｖｇｓは、閾値電圧保持容量７及び輝度信号保持容量８により、
Ｖｇｓ＝√（２Ｉｄａｔａ／β）＋Ｖｔｈ ・・・式（６）
となる。
上記の式（５）から得られるＩｄａｔａの振幅である０〜ｍａｘ（Ｉｄａｔａ）により求められるＶｄｓの振幅が、信号線駆動回路２３が出力しなければならない電圧幅となる。この電圧幅は、上述した式（１）にしたがって得られる従来技術における電圧幅と異なり、ドライバー素子６の閾値電圧に依存しない。
特にアモルファスシリコンＴＦＴを用いて電流書込み方式を実現した場合、閾値電圧シフト現象が顕著なため、従来技術においては値の大きい閾値電圧を想定して信号線駆動回路を設計しなければならない。これに対し、本実施の形態における信号線駆動回路２３の場合、ドライバー素子６の閾値電圧を補償する必要がなく、移動度のみを補償すれば良いため、その設計耐圧値を低下させることが可能となる。
（実施の形態２）
実施の形態２に係る表示装置が備える発光素子回路は、実施の形態１の場合と異なり、第５スイッチング素子５が電流保持部と第２電源線との間に設けられている。以下、この実施の形態２における発光素子回路の構成について説明する。
図１５は、本発明の実施の形態２に係る表示装置が備える発光素子回路の構成を示すブロック図である。図１５に示すように、画素５０で示される発光素子回路が備える電流保持部２１は、第１スイッチング素子１を介して信号線１３と、第５スイッチング素子５を介して第２電源線１５とそれぞれ接続され、また、発光素子９の電極と接続されている。
なお、発光素子回路のその他の構成については、実施の形態１の場合と同様であるので、説明を省略する。
この発光素子回路においては、第５スイッチング素子５がオフ状態となっている間に、第１スイッチング素子１をオン状態にすると、信号線駆動回路２３によって信号線１３に出力される電流信号が電流保持部２１に供給される。電流保持部２１は、このときに発生したドライバー素子６のドレイン電極とソース電極との間の電位差を輝度信号電圧として保持し、その輝度信号電圧にドライバー素子６の閾値電圧を加算した値をドライバー素子６のゲート電極に発現させる。
図１６、図１８、図２０及び図２２に発光素子回路のさらに詳細な構成を示す。図１６に示すように、電流保持部２１は、閾値電圧検出加算部２０と信号線１３との間に設けられた第２スイッチング素子２と、信号線１３を介して輝度信号が供給された場合にドライバー素子６のドレイン電極とソース電極との間に発生する電位差を輝度信号電圧として保持する輝度信号保持容量８とを具備している。
この実施の形態２においても、実施の形態１の場合と同様に、第１スイッチング素子１がオン状態であり、第５スイッチング素子５をオフ状態である場合に、信号線駆動回路２３が出力する信号電流が、信号線１３を経由してドライバー素子６を流れる。このとき、第２スイッチング素子２はオン状態であるので、ドライバー素子６のドレイン電極とソース電極との間に発生した電圧が輝度信号保持容量８に伝送される。その後に第２スイッチング素子２をオフ状態とすることで、当該電圧が輝度信号保持容量８に保持される。
信号電流Ｉｄａｔａがドライバー素子６を流れている間は、ドライバー素子６のゲート電極は閾値電圧検出加算部２０によって、ドライバー素子６のドレイン電位よりもドライバー素子６の閾値電圧分だけ高くなっている。したがって、輝度信号保持容量８の電極両端に発生し、保持される電圧は、上記の式（４）により表される。
したがって、実施の形態２においても、信号線駆動回路２３の電流出力段の出力電圧は、ドライバー素子６の閾値電圧の影響を受けていないことになる。
なお、図２２には、この図１６の例とは発光素子９の極性が反対になる例が示されている。
また、図１８に示される例においては、電流保持部２１が、輝度信号保持容量８と発光素子９との間に設けられた第２スイッチング素子２を具備している。図２０には、この図１８の例とは発光素子９の極性が反対になる例が示されている。
図１７、図１９、図２１及び図２３は、図１６、図１８、図２０及び図２２に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成をそれぞれ示す回路図である。
図１７に示される例においては、電流保持部２１に設けられる閾値電圧検出加算部２０が、ドライバー素子６のゲート電極とドレイン電極との接続を制御する第３スイッチング素子３と、輝度信号保持容量８の両電極の接続を制御する第４スイッチング素子４と、ドライバー素子６のゲート電極と輝度信号保持容量８の第１電極との間に設けられた閾値電圧保持容量７とを具備している。
第１スイッチング素子１及び第２スイッチング素子２のオンオフ動作は第１走査線１０によって制御され、第３スイッチング素子３及び第４スイッチング素子４のオンオフ動作は第２走査線１１によって制御される。また、第５スイッチング素子５のオンオフ動作は第３走査線１２によって制御される。これらの第１走査線１０乃至第３走査線１２は走査線駆動回路によって駆動されることになる。
なお、図１９、図２１及び図２３に示される例においても、図１７の例と同様にして、閾値電圧検出加算部２０が、第３スイッチング素子３、第４スイッチング素子４、及び閾値電圧保持容量７を具備している。
これら図１７、図１９、図２１及び図２３に示す発光素子回路の動作については、実施の形態１の場合と同様である。すなわち、その駆動波形は図４に示すとおりであり、図４の期間Ａにおいて輝度信号保持容量８に保持される電位差Ｖｄｓは、上記の式（５）により表され、また、ドライバー素子６のゲート電極とソース電極との間の電位差Ｖｇｓは、上記式（６）により表される。
実施の形態２においても、実施の形態１の場合と同様に、信号線駆動回路２３が出力しなければならない電圧幅は、ドライバー素子６の閾値電圧に依存しない。したがって、信号線駆動回路２３は、ドライバー素子６の閾値電圧を補償する必要がなく、移動度のみを補償すれば良いため、その設計耐圧値を低下させることが可能となる。
（実施の形態３）
実施の形態３に係る表示装置が備える発光素子回路は、実施の形態１の場合と異なり、第５スイッチング素子を具備していない。以下、この実施の形態３における発光素子回路の構成について説明する。
図２４は、本発明の実施の形態３に係る表示装置が備える発光素子回路の構成を示すブロック図である。図２４に示すように、画素５０で示される発光素子回路が備える電流保持部２１は、第１スイッチング素子１を介して信号線１３と接続され、また、第２電源線１５及び発光素子９の電極と接続されている。
なお、発光素子回路のその他の構成については、実施の形態１の場合と同様であるので、説明を省略する。
この発光素子回路においては、第１スイッチング素子１をオン状態にすると、信号線駆動回路２３によって信号線１３に出力される電流信号が電流保持部２１に供給される。電流保持部２１は、このときに発生したドライバー素子６のドレイン電極とソース電極との間の電位に、ドライバー素子６の閾値電圧を加算した値をドライバー素子６のゲート電極に発現させ、この加算値を静電容量に保持させる。
図２５、図２８、図３０、図３４、図３６及び図３８に発光素子回路のさらに詳細な構成を示す。図２５に示すように、電流保持部２１は、閾値電圧検出加算部２０と第２電源線１５との間に設けられた第２スイッチング素子２と、信号線１３を介して輝度信号が供給された場合にドライバー素子６のドレイン電極とソース電極との間に発生する電位差を輝度信号電圧として保持する輝度信号保持容量８とを具備している。
第１スイッチング素子１をオン状態とし、第１電源線１４または第２電源線１５を発光素子９がオフ状態となる電位とした場合に、信号線駆動回路２３が出力する信号電流が、信号線１３を経由してドライバー素子６を流れる。このとき、第２スイッチング素子２はオン状態であるので、ドライバー素子６のドレイン電極とソース電極との間に発生した電圧が輝度信号保持容量８に伝送される。その後に第２スイッチング素子２をオフ状態とすることで、当該電圧が輝度信号保持容量８に保持される。
信号電流Ｉｄａｔａがドライバー素子６を流れている間は、ドライバー素子６のゲート電極は閾値電圧検出加算部２０によって、ドライバー素子６のドレイン電位よりもドライバー素子６の閾値電圧分だけ高くなっている。したがって、輝度信号保持容量８の電極両端に発生し、保持される電圧は、上記の式（４）により表される。
したがって、実施の形態２においても、信号線駆動回路２３の電流出力段の出力電圧は、ドライバー素子６の閾値電圧の影響を受けていないことになる。
なお、図３８には、この図２５の例とは発光素子９の極性が反対になる例が示されている。
また、図２８に示される例においては、電流保持部２１が、輝度信号保持容量８と第１スイッチング素子１との間に設けられた第２スイッチング素子２を具備している。図３４には、この図２８の例とは発光素子９の極性が反対になる例が示されている。
さらに、図３０に示される例においては、電流保持部２１が、輝度信号保持容量８と信号線１３との間に設けられた第２スイッチング素子２を具備している。図３６には、この図３０の例とは発光素子９の極性が反対になる例が示されている。
図２６、図２９、図３１（図３２）、図３５、図３７及び図３９は、図２５、図２８、図３０、図３４、図３６及び図３８に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成をそれぞれ示す回路図である。
図２６に示される例においては、電流保持部２１に設けられる閾値電圧検出加算部２０が、ドライバー素子６のゲート電極とドレイン電極との接続を制御する第３スイッチング素子３と、輝度信号保持容量８の両電極の接続を制御する第４スイッチング素子４と、ドライバー素子６のゲート電極と輝度信号保持容量８の第１電極との間に設けられた閾値電圧保持容量７とを具備している。
第１スイッチング素子１及び第２スイッチング素子２のオンオフ動作は第１走査線１０によって制御され、第３スイッチング素子３及び第４スイッチング素子４のオンオフ動作は第２走査線１１によって制御される。これらの第１走査線１０及び第２走査線１１は走査線駆動回路によって駆動されることになる。
なお、図２９、図３１、図３５、図３７及び図３９に示される例においても、図２６の例と同様にして、閾値電圧検出加算部２０が、第３スイッチング素子３、第４スイッチング素子４、及び閾値電圧保持容量７を具備している。
また、図３２に示される構成は、第２スイッチング素子２が第４走査線１０ｂによって制御される点及び第４スイッチング素子４を具備していない点が図３１の場合と異なる例である。
以下、図２６に示す発光素子回路を代表例として、その動作について、図２７に示す駆動波形を参照しながら説明する。なお、この図２６に示す構成例では、すべてのＦＥＴがＮチャネル型であるものとする。しかし、これは説明の便宜上であり、すべてのＦＥＴがＰチャネル型であってもよく、Ｎチャネル型とＰチャネル型とが混在していてもよい。
図２７に示すとおり、期間Ｃの開始前に、第２走査線１１を高電圧状態とすることにより、第３スイッチング素子３及び第４スイッチング素子４を同時にオン状態とする。このとき、輝度信号保持容量８の両電極は第４スイッチング素子４によって短絡され、電位差は０Ｖとなる。また、ドライバー素子６のゲート電極及びドレイン電極は第３スイッチング素子３によって短絡され、ドライバー素子６のドレイン電極とソース電極との間には十分大きな電圧が印加される。この電圧は、第３スイッチング素子３及び第４スイッチング素子４の作用によって閾値電圧保持容量７に蓄えられる。
次に、第１電源線と第２電源線の電位差が発光素子９の整流開始電圧以下となるように第２電源線を低電圧状態とすることで、発光素子９がオフ状態となり、期間Ｃが開始される。この期間Ｃの開始時点では、ドライバー素子６のゲート電極とソース電極との間の電位差は、閾値電圧保持容量７によって十分大きく保たれているので、ドライバー素子６はオン状態となっている。
ドライバー素子６を流れる電流は、第１スイッチング素子１がオフ状態であることから、第４スイッチング素子４を介して閾値電圧保持容量７及び発光素子９に流れ込む。その結果、閾値電圧保持容量７に蓄えられていた電位差は徐々に小さくなり、最終的にドライバー素子６の閾値電圧となる。この時点でドライバー素子６はオフ状態となる。ここで、第２走査線を低電圧状態として第３スイッチング素子３及び第４スイッチング素子４をオフ状態とすることにより、ドライバー素子６の閾値電圧の閾値電圧保持容量７への記録が完了し、期間Ｃが終了する。このとき、輝度信号保持容量８の両電極間に蓄えられた電位差は０Ｖである。
次に、第１走査線１０を高電圧状態とすることにより、期間Ａが開始される。信号線駆動回路２３の出力電流をＩｄａｔａとすると、期間Ａにおいて、Ｉｄａｔａが第１スイッチング素子１を介して電流保持部２１へ供給される。このとき、第２スイッチング素子２がオン状態であるので、ドライバー素子６のドレイン電極とソース電極との間の電位差が輝度信号保持容量８に伝送される。この電位差Ｖｄｓは、上記の式（５）により表され、また、ドライバー素子６のゲート電極とソース電極との間の電位差Ｖｇｓは、上記式（６）により表される。
このように、実施の形態３においても、実施の形態１の場合と同様に、信号線駆動回路２３が出力しなければならない電圧幅は、ドライバー素子６の閾値電圧に依存しない。したがって、信号線駆動回路２３は、ドライバー素子６の閾値電圧を補償する必要がなく、移動度のみを補償すれば良いため、その設計耐圧値を低下させることが可能となる。
なお、図３２に示す発光素子回路の場合、第４走査線１０ｂを有しているため、駆動波形は図３３に示したとおりになる。
（実施の形態４）
実施の形態４に係る表示装置が備える発光素子回路は、実施の形態１の場合と異なり、第５スイッチング素子を具備しておらず、また、ドライバー素子と共に、このドライバー素子と同等の特性を有する参照ドライバー素子を具備している。以下、この実施の形態４における発光素子回路の構成について説明する。
図４０は、本発明の実施の形態４に係る表示装置が備える発光素子回路の構成を示すブロック図である。図４０に示すように、画素５０で示される発光素子回路が備える電流保持部２１は、発光素子９に供給する電流値を制御するドライバー素子（図示しない）と、参照ドライバー素子２２と、その参照ドライバー素子２２の閾値電圧を検出し、その検出した閾値電圧をドライバー素子及び参照ドライバー素子２２のゲート電極に発現させる閾値電圧検出加算部２０とを具備している。この電流保持部２１は、第１スイッチング素子１を介して信号線１３と接続され、また、第２電源線１５及び発光素子９の電極と接続されている。
なお、発光素子回路のその他の構成については、実施の形態１の場合と同様であるので、説明を省略する。
この発光素子回路においては、第１スイッチング素子１をオン状態にすると、信号線駆動回路２３によって信号線１３に出力される電流信号が電流保持部２１に供給される。電流保持部２１は、このときに発生した参照ドライバー素子２２のドレイン電極とソース電極との間の電位に、参照ドライバー素子２２の閾値電圧を加算した値をドライバー素子及び参照ドライバー素子２２のゲート電極に発現させ、この加算値を静電容量に保持させる。
図４１、図４４、図４６及び図４８に発光素子回路のさらに詳細な構成を示す。図４１に示すように、電流保持部２１は、閾値電圧検出加算部２０と第２電源線１５との間に設けられた第２スイッチング素子２と、信号線１３を介して輝度信号が供給された場合に参照ドライバー素子２２のドレイン電極とソース電極との間に発生する電位差を輝度信号電圧として保持する輝度信号保持容量８とを具備している。
第１スイッチング素子１をオン状態とした場合に、信号線駆動回路２３が出力する信号電流が、信号線１３を経由して参照ドライバー素子２２を流れる。このとき、第２スイッチング素子２はオン状態であるので、参照ドライバー素子２２のドレイン電極とソース電極との間に発生した電圧が輝度信号保持容量８に伝送される。その後に第２スイッチング素子２をオフ状態とすることで、当該電圧が輝度信号保持容量８に保持される。
信号電流Ｉｄａｔａが参照ドライバー素子２２を流れている間、参照ドライバー素子２２のゲート電極は、閾値電圧検出加算部２０によって参照ドライバー素子２２のドレイン電位よりも参照ドライバー素子２２の閾値電圧分だけ高くなっている。したがって、輝度信号保持容量８の電極両端に発生し、保持される電圧は、上記の式（４）により表される。
したがって、実施の形態２においても、信号線駆動回路２３の電流出力段の出力電圧は、参照ドライバー素子２２の閾値電圧の影響を受けていないことになる。
なお、図４６には、この図４１の例とは発光素子９の極性が反対になる例が示されている。
また、図４４に示される例においては、電流保持部２１が、輝度信号保持容量８と信号線１３との間に設けられた第２スイッチング素子２を具備している。図４８には、この図４４の例とは発光素子９の極性が反対になる例が示されている。
図４２、図４５、図４７及び図４９は、図４１、図４３、図４５及び図４８に示される発光素子回路をＦＥＴにより実現した場合の発光素子回路の構成をそれぞれ示す回路図である。
図４２に示される例においては、電流保持部２１に設けられる閾値電圧検出加算部２０が、参照ドライバー素子２２のゲート電極とドレイン電極との接続を制御する第３スイッチング素子３と、輝度信号保持容量８の両電極の接続を制御する第４スイッチング素子４と、参照ドライバー素子２２のゲート電極と輝度信号保持容量８の第１電極との間に設置される閾値電圧保持容量７とを具備している。
第１スイッチング素子１のオンオフ動作は第１走査線１０によって、第２スイッチング素子２のオンオフ動作は第３走査線１２によってそれぞれ制御される。また、第３スイッチング素子３及び第４スイッチング素子４のオンオフ動作は第２走査線１１によって制御される。これらの第１走査線１０乃至第３走査線１２は走査線駆動回路によって駆動されることになる。
なお、図４５、図４７及び図４９に示される例においても、図４２の例と同様にして、閾値電圧検出加算部２０が、第３スイッチング素子３、第４スイッチング素子４、及び閾値電圧保持容量７を具備している。
以下、図４２に示す発光素子回路を代表例として、その動作について、図４３に示す駆動波形を参照しながら説明する。なお、この図４２に示す構成例では、すべてのＦＥＴがＮチャネル型であるものとする。しかし、これは説明の便宜上であり、すべてのＦＥＴがＰチャネル型であってもよく、Ｎチャネル型とＰチャネル型とが混在していてもよい。
図４３に示すとおり、期間Ｃの開始前に、第２走査線１１及び第３走査線１２を高電圧状態とすることにより、第２スイッチング素子２、第３スイッチング素子３及び第４スイッチング素子４を同時にオン状態とする。このとき、輝度信号保持容量８の両電極は第４スイッチング素子４によって短絡され、電位差は０Ｖとなる。また、参照ドライバー素子２２のゲート電極及びドレイン電極は第３スイッチング素子３によって短絡され、第２スイッチング素子２がオン状態となっていることから、参照ドライバー素子２２のドレイン電極とソース電極との間には十分大きな電圧が印加される。この電圧は、第３スイッチング素子３及び第４スイッチング素子４の作用によって閾値電圧保持容量７に蓄えられる。
次に、第３走査線１２を低電圧状態とすることで、第２スイッチング素子２がオフ状態となり、期間Ｃが開始される。この期間Ｃの開始時点では、参照ドライバー素子２２のゲート電極とソース電極との間の電位差は、閾値電圧保持容量７によって十分大きく保たれているので、参照ドライバー素子２２はオン状態となっている。
参照ドライバー素子２２を流れる電流は、第１スイッチング素子１がオフ状態であることから、第４スイッチング素子４を介して閾値電圧保持容量７に流れ込む。その結果、閾値電圧保持容量７に蓄えられていた電位差は徐々に小さくなり、最終的に参照ドライバー素子２２の閾値電圧となる。この時点で参照ドライバー素子２２はオフ状態となる。ここで、第２走査線を低電圧状態として第３スイッチング素子３及び第４スイッチング素子４をオフ状態とすることにより、参照ドライバー素子２２の閾値電圧の閾値電圧保持容量７への記録が完了し、期間Ｃが終了する。このとき、輝度信号保持容量８の両電極間に蓄えられた電位差は０Ｖである。
次に、第１走査線１０を高電圧状態とすることにより、期間Ａが開始される。信号線駆動回路２３の出力電流をＩｄａｔａとすると、期間Ａにおいて、Ｉｄａｔａが第１スイッチング素子１を介して電流保持部２１へ供給される。このとき、第２スイッチング素子２がオン状態であるので、参照ドライバー素子２２のドレイン電極とソース電極との間の電位差が輝度信号保持容量８に伝送される。この電位差Ｖｄｓは、上記の式（５）により表され、また、参照ドライバー素子２２のゲート電極とソース電極との間の電位差Ｖｇｓは、上記式（６）により表される。
このように、実施の形態４においても、実施の形態１の場合と同様に、信号線駆動回路２３が出力しなければならない電圧幅は、参照ドライバー素子２２の閾値電圧に依存しない。したがって、信号線駆動回路２３は、参照ドライバー素子２２の閾値電圧を補償する必要がなく、移動度のみを補償すれば良いため、その設計耐圧値を低下させることが可能となる。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明のアクティブマトリクス型表示装置は、信号線駆動回路の設計耐圧の低減化を図ることが可能であり、有機ＥＬ表示装置を始めとする種々の表示装置等として有用である。
１ 第１スイッチング素子
２ 第２スイッチング素子
３ 第３スイッチング素子
４ 第４スイッチング素子
５ 第５スイッチング素子
６ ドライバー素子
７ 閾値電圧保持容量
８ 輝度信号保持容量
９ 発光素子
１０ 第１走査線
１０ｂ 第１走査線
１１ 第２走査線
１２ 第３走査線
１３ 信号線
１４ 第１電源線
１５ 第２電源線
２０ 閾値電圧検出加算部
２１ 電流保持部
２２ 参照ドライバー素子
２３ 信号線駆動回路
２４ データ書込み部
３０ アクティブマトリクス型表示装置
５０ 画素回路（発光素子回路）
２００ 第１ダイオード素子
２０１ 第２ダイオード素子

Claims (9)

  1. マトリクス状に配置された複数の画素を備え、
    前記画素のそれぞれが、
    第１電極及び第２電極を有し、前記第１及び第２電極を介して供給される電流に応じて発光する発光素子と、
    前記発光素子の第１電極と接続された第１電源線と、
    第２電源線と、
    前記発光素子の発光輝度に対応した電流信号である輝度信号を供給する信号線駆動回路と接続された信号線と、
    ドレイン及びソース電極の一方が前記信号線と接続され、ゲート電極が第１走査線に接続された第１スイッチングトランジスタと、
    ソース電極が前記第１スイッチングトランジスタのドレイン及びソース電極の他方と接続され、ドレイン電極が前記発光素子の第２電極または前記第２電源線と接続された駆動トランジスタと、
    第１電極及び第２電極を有し、当該第２電極が前記駆動トランジスタのソース電極と接続された輝度信号保持容量と、
    ドレイン及びソース電極の一方が前記輝度信号保持容量の第１電極に接続され、その他方が、前記駆動トランジスタのドレイン電極と接続された第２スイッチングトランジスタと、
    前記駆動トランジスタのゲート電極と接続された第１端子、前記輝度信号保持容量の第１電極と接続された第２端子、及び第２走査線と接続された第３端子を有し、前記駆動トランジスタの閾値電圧を検出し、前記第２端子の電位に対し前記閾値電圧を加算して得られる電圧を、前記第１端子に発現させる閾値電圧検出加算部と
    を具備し、
    前記閾値電圧検出加算部は、
    第１電極が前記第１端子に接続され、第２電極が前記第２端子と接続された閾値電圧保持容量を有し、
    前記駆動トランジスタのソース電極に接続された第４端子をさらに備え、
    前記画素のそれぞれが、
    ドレイン及びソース電極のいずれか一方が前記第１端子と接続され、その他方が前記第４端子に接続され、ゲート電極が前記第３端子と接続された第３スイッチングトランジスタを備える、
    アクティブマトリクス型表示装置。
  2. マトリクス状に配置された複数の画素を備え、
    前記画素のそれぞれが、
    第１電極及び第２電極を有し、前記第１及び第２電極を介して供給される電流に応じて発光する発光素子と、
    前記発光素子の第１電極と接続された第１電源線と、
    第２電源線と、
    前記発光素子の発光輝度に対応した電流信号である輝度信号を供給する信号線駆動回路と接続された信号線と、
    ドレイン及びソース電極の一方が前記信号線と接続され、ゲート電極が第１走査線に接続された第１スイッチングトランジスタと、
    ソース電極が前記第１スイッチングトランジスタのドレイン及びソース電極の他方と接続され、ドレイン電極が前記発光素子の第２電極または前記第２電源線と接続され
    た駆動トランジスタと、
    第１電極及び第２電極を有し、当該第２電極が前記駆動トランジスタのソース電極と接続された輝度信号保持容量と、
    ドレイン及びソース電極の一方が前記輝度信号保持容量の第１電極に接続され、その他方が、前記駆動トランジスタのドレイン電極と接続された第２スイッチングトランジスタと、
    前記駆動トランジスタのゲート電極と接続された第１端子、前記輝度信号保持容量の第１電極と接続された第２端子、及び第２走査線と接続された第３端子を有し、前記駆動トランジスタの閾値電圧を検出し、前記第２端子の電位に対し前記閾値電圧を加算して得られる電圧を、前記第１端子に発現させる閾値電圧検出加算部と
    を具備し、
    前記閾値電圧検出加算部は、
    第１電極が前記第１端子に接続され、第２電極が前記第２端子と接続された閾値電圧保持容量を有し、
    前記駆動トランジスタのドレイン電極と接続された第４端子をさらに備え、
    ドレイン及びソース電極の一方が前記第１端子に接続され、その他方が前記第４端子に接続された第３スイッチングトランジスタをさらに備える、
    アクティブマトリクス型表示装置。
  3. 前記閾値電圧検出加算部は、
    第５端子と、
    ドレイン及びソース電極の一方が前記第２端子に接続され、その他方が前記第５端子と接続された第４スイッチングトランジスタとをさらに備える、
    請求項２に記載のアクティブマトリクス型表示装置。
  4. マトリクス状に配置された複数の画素を備え、
    前記画素のそれぞれが、
    第１電極及び第２電極を有し、前記第１及び第２電極を介して供給される電流に応じて発光する発光素子と、
    前記発光素子の第１電極と接続された第１電源線と、
    第２電源線と、
    前記発光素子の発光輝度に対応した電流信号である輝度信号を供給する信号線駆動回路と接続された信号線と、
    ドレイン及びソース電極の一方が前記信号線と接続され、ゲート電極が第１走査線に接続された第１スイッチングトランジスタと、
    ドレイン及びソース電極の一方が前記第１スイッチングトランジスタのドレイン及びソース電極の他方と接続され、その他方が前記発光素子の第２電極または前記第２電源線と接続された駆動トランジスタと、
    第１電極及び第２電極を有し、当該第２電極が前記駆動トランジスタのソース電極と接続された輝度信号保持容量と、
    ドレイン及びソース電極の一方が前記輝度信号保持容量の第１電極に接続され、その他方が、前記信号線と接続された第２スイッチングトランジスタと、
    前記駆動トランジスタのゲート電極と接続された第１端子、前記輝度信号保持容量の第１電極と接続された第２端子、及び第２走査線と接続された第３端子を有し、前記駆動トランジスタの閾値電圧を検出し、前記第２端子の電位に対し前記閾値電圧を加算して得られる電圧を、前記第１端子に発現させる閾値電圧検出加算部と
    を具備し、
    前記第１スイッチングトランジスタのドレイン及びソース電極の他方が前記駆動トランジスタの前記ドレイン及びソース電極の一方と接続され、
    前記閾値電圧検出加算部は、
    第１電極が前記第１端子に接続され、第２電極が前記第２端子と接続された閾値電圧保持容量を有し、
    前記駆動トランジスタのソース電極に接続された第４端子をさらに備え、
    前記画素のそれぞれが、
    ドレイン及びソース電極のいずれか一方が前記第１端子と接続され、その他方が前記第４端子に接続され、ゲート電極が前記第３端子と接続された第３スイッチングトランジスタを備える、
    アクティブマトリクス型表示装置。
  5. マトリクス状に配置された複数の画素を備え、
    前記画素のそれぞれが、
    第１電極及び第２電極を有し、前記第１及び第２電極を介して供給される電流に応じて発光する発光素子と、
    前記発光素子の第１電極と接続された第１電源線と、
    第２電源線と、
    前記発光素子の発光輝度に対応した電流信号である輝度信号を供給する信号線駆動回路と接続された信号線と、
    ドレイン及びソース電極の一方が前記信号線と接続され、ゲート電極が第１走査線に接続された第１スイッチングトランジスタと、
    ドレイン及びソース電極の一方が前記第１スイッチングトランジスタのドレイン及びソース電極の他方と接続され、その他方が前記発光素子の第２電極または前記第２電源線と接続された駆動トランジスタと、
    第１電極及び第２電極を有し、当該第２電極が前記駆動トランジスタのソース電極と接続された輝度信号保持容量と、
    ドレイン及びソース電極の一方が前記輝度信号保持容量の第１電極に接続され、その他方が、前記信号線と接続された第２スイッチングトランジスタと、
    前記駆動トランジスタのゲート電極と接続された第１端子、前記輝度信号保持容量の第１電極と接続された第２端子、及び第２走査線と接続された第３端子を有し、前記駆動トランジスタの閾値電圧を検出し、前記第２端子の電位に対し前記閾値電圧を加算して得られる電圧を、前記第１端子に発現させる閾値電圧検出加算部と
    を具備し、
    前記閾値電圧検出加算部は、
    第１電極が前記第１端子に接続され、第２電極が前記第２端子と接続された閾値電圧保持容量を有し、
    前記駆動トランジスタのドレイン電極と接続された第４端子をさらに備え、
    ドレイン及びソース電極の一方が前記第１端子に接続され、その他方が前記第４端子に接続された第３スイッチングトランジスタをさらに備える、
    アクティブマトリクス型表示装置。
  6. 前記閾値電圧検出加算部は、
    第５端子と、
    ドレイン及びソース電極の一方が前記第２端子に接続され、その他方が前記第５端子と接続された第４スイッチングトランジスタとをさらに備える、
    請求項５に記載のアクティブマトリクス型表示装置。
  7. 前記スイッチングトランジスタまたは前記駆動トランジスタは電界効果トランジスタで構成されている、請求項１〜６に記載のアクティブマトリクス型表示装置。
  8. 前記電界効果トランジスタは薄膜トランジスタで構成されている、請求項７に記載のアクティブマトリクス型表示装置。
  9. 前記発光素子は有機ＥＬ素子である、請求項１〜８に記載のアクティブマトリクス型表示装置。
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