JP5583320B2 - 半導体ウエハ及びその製造方法 - Google Patents

Description

本発明は、半導体ウエハ及びその製造方法に関するものであり、特に、半導体ウエハをダイシングラインに沿ってダイシングする際に、半導体ウエハの多層配線層に生じるクラックや剥がれ等の伝搬を防止するためのクラックストッパ用の溝部を有する半導体ウエハ及びその製造方法に関するものである。

従来の半導体装置は、半導体基板上に形成されたトランジスタ等を含む素子層と、前記素子層に積層された多層配線層とから概略構成されている。最近では、ダマシン構造を有する多層配線層が採用されている。
このダマシン構造の多層配線層は、比誘電率が３．９未満の複数のＬｏｗ−ｋ層間膜と、Ｌｏｗ−ｋ層間膜同士の間に積層された層間バリア膜と、Ｌｏｗ−ｋ層間膜の凹部に埋め込まれたＣｕからなる配線金属と、Ｌｏｗ−ｋ層間膜の積層方向に沿って配線金属同士を接続するビアとから概略構成されている。Ｌｏｗ−ｋ層間膜は、例えばシリコン酸化膜のＳｉ-Ｏ結合の一部がメチル基等に置き換わった構造を持つＳｉＣＯ膜から構成され、層間バリア膜は例えば炭素を含むＳｉＣＮ膜から構成されている。

ところで、Ｌｏｗ−ｋ層間膜であるＳｉＣＯ膜と、層間バリア膜となるＳｉＣＮ膜とは相互に密着性が悪く、半導体ウエハのダイシング時にＬｏｗ−ｋ層間膜と層間バリア膜とが剥がれて半導体チップの耐湿性が低下するおそれがある。かかる問題への対策として、例えば１層目の配線層の直上まで半導体チップの外周を溝状に掘り込んだクラックストップの設置が挙げられる。

従来は、最上層のパッシベーション膜に開口部を設けることでボンディングパッドを開口させる際に、パッシベーション膜をエッチングするマスクによって、クラックストップとなる溝構造を同時に形成しているが、一度のエッチングにより深い溝を形成するためには数μｍ程度の溝幅が必要となり、これによりチップの有効面積が減少して１枚のウエハ当たりの半導体チップの個数が低下する問題があった。
また、最小のマスク枚数で溝構造を形成する場合、パッシベーション膜上にマスクをかける必要があるが、この場合、ダイシングライン上にパッシベーション膜を構成するポリイミドが残る形状となる。これにより、残存したポリイミドによってダイシングソーの寿命が短くなる問題がある。

他の対策として、ダイシング領域全体を掘り込んだ構造が提案されており、例えば特許文献１にあるようなダイシング領域の全構造をエッチングするものが提案されている。このような構造ではマスクを追加する必要は無いが、ダイシング領域にはしばしばウェハ検査用の端子パターンが設置されており、エッチングを行うことで端子パターンがエッチングされてしまい、ウエハ検査が困難になる欠点がある。
また、特許文献２には、ウェットエッチングによりダイシング領域の配線部を除去することによって、選択的に溝構造を形成する方法が開示されているが、ウェハ検査用の端子パターンがウェットエッチングによって同時に除去されてしまい、使用不能になるという点では同様である。
特開２００５−２６００５９号公報 特開２００６−５１６８２４号公報

本発明は上記事情に鑑みてなされたものであって、追加マスクを必要とせず、検査用の端子を痛めることなく、また、ダイシング時の半導体チップの耐湿性を低下させることのない半導体ウエハ及びその製造方法を提供することを目的とする。

上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体ウエハは、主面を有する半導体基板と、前記半導体基板の前記主面の上側に形成された多層配線層とを少なくとも具備してなり、前記多層配線層が素子領域とダイシング領域とに渡って形成されてなる半導体ウエハにおいて、前記多層配線層が、相互に積層された比誘電率が３．９未満の複数のｌｏｗ−ｋ層間膜と、前記の複数のｌｏｗ−ｋ層間膜を積層方向に貫通する複数の金属配線部とから少なくとも構成され、前記素子領域に位置する前記多層配線層の上には、前記金属配線部に接続されてボンディングパッド及び検査用端子を兼ねる電極層が積層される一方、前記ダイシング領域に位置する前記多層配線層には、前記金属配線部が除去されることによってクラックストップとなる溝部が設けられていることを特徴とする。
また、本発明の半導体ウエハにおいては、前記溝部によって前記素子領域が囲まれており、前記素子領域を囲む前記溝部の外周側に、ダイシングラインが規定されていることが好ましい。
更にまた、本発明の半導体ウエハにおいては、前記多層配線層がダマシン構造を有していることが好ましい。
また、本発明の半導体ウエハにおいては、前記電極層がＡｌからなり、前記金属配線部がＣｕからなることが好ましい。

上記の半導体ウエハによれば、金属配線部が除去されることによってクラックストップとなる溝部が設けられるので、溝部の溝幅が金属配線部の線幅と同程度の幅になり、これにより素子領域の有効面積が減少することなく、ウエハ１枚当たりの半導体チップの個数の低下を防止できる。
また、素子領域側の金属配線部が電極層によって被覆された形になるので、素子領域側の金属配線部を保護できる。
また、この電極層は、ボンディングパッド及び検査用端子を兼ねるものなので、ダイシング後も検査用端子として使用できる。
更に、クラックストップとなる溝部が設けることで、ダイシングによって発生する割れ等が溝部よりも素子領域側に伝搬することが無く、これにより、素子領域側の多層配線層ではｌｏｗ−ｋ層間膜が剥離するおそれがない。このため、半導体チップの耐湿性が低下するおそれがない。

また、上記の半導体ウエハによれば、溝部によって素子領域が囲まれ、この溝部の外周側にダイシングラインが規定されるので、溝部をダイシング時のクラックストップとして有効に機能させることができる。

次に、本発明の半導体ウエハの製造方法は、主面を有する半導体基板と、前記半導体基板の前記主面の上側に形成された多層配線層とを少なくとも具備してなり、前記多層配線層が素子領域とダイシング領域とに渡って形成されてなる半導体ウエハの製造方法であって、前記半導体基板の前記主面の上側に、相互に積層された比誘電率が３．９未満の複数のｌｏｗ−ｋ層間膜と、前記の複数のｌｏｗ−ｋ層間膜を積層方向に貫通する複数の金属配線部とからなる前記多層配線層を形成する多層配線層形成工程と、前記素子領域に位置する多層配線層の上に、前記金属配線部に接続されてボンディングパッド及び検査用端子を兼ねる電極層を形成する電極層形成工程と、前記電極層をマスクにして、前記多層配線層の前記金属配線部のうち前記ダイシング領域に位置する金属配線部をエッチングして除去することにより、クラックストップとなる溝部を設けるエッチング工程と、を具備してなることを特徴とする。
また、本発明の半導体ウエハの製造方法においては、前記エッチング工程において、前記金属配線部をウエットエッチングして除去することが好ましい。
更に、本発明の半導体ウエハの製造方法においては、前記多層配線層形成工程において、前記溝部となる前記金属配線部を、前記素子領域を囲むように形成することが好ましい。
更にまた、本発明の半導体ウエハの製造方法においては、前記多層配線層形成工程において、ダマシン法によって前記多層配線層を形成することが好ましい。
また、本発明の半導体ウエハの製造方法においては、前記電極層をＡｌで形成するとともに前記金属配線部をＣｕで形成し、前記金属配線部をウエットエッチングする際のエッチャントとして硝酸を用いることが好ましい。

上記の半導体ウエハの製造方法によれば、金属配線部を除去することによってクラックストップとなる溝部を設けるので、溝部の溝幅が金属配線部の線幅と同程度の幅になり、これにより素子領域の有効面積が減少することなく、ウエハ１枚当たりの半導体チップの個数の低下を防止できる。
また、溝部の溝幅が金属配線部の線幅と同程度の幅になるため、溝部と、素子領域側の金属配線部とのアライメントマージンを大幅に向上できる。
また、検査用端子を兼ねる電極層をマスクにして、ダイシング領域に位置する金属配線部をエッチングすることにより、クラックストップとなる溝部を設けるので、検査用の端子が使用不能になるおそれがない。
また、クラックストップを形成するためにマスクを別途準備する必要が無く、工程を簡素化できる。
更に、素子領域側の金属配線部が電極層によって被覆された形になるので、エッチング時に素子領域側の金属配線部を保護することができる。
また、溝部となる金属配線部を所望の位置に形成できるので、配線の自由度を高めることができる。

また、上記の半導体ウエハの製造方法によれば、電極層をＡｌで形成するとともに金属配線部をＣｕで形成し、金属配線部をウエットエッチングする際のエッチャントとして硝酸を用いるので、Ａｌからなる電極層を残したままＣｕからなる金属配線部を除去して溝部を形成することができる。

本発明によれば、検査用の端子を痛めることなく、また、ダイシング時の半導体チップの耐湿性を低下させることのない半導体ウエハ及びその製造方法を提供できる。

以下、本発明の半導体ウエハ及び半導体ウエハの製造方法について図面を参照して説明する。なお、以下の説明において参照する図は、本実施形態の半導体ウエハおよびその製造方法を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体ウエハにおける各部の寸法関係とは異なる場合がある。

「半導体ウエハ」
図１に、本実施形態の半導体ウエハを示す。図１（ａ）及び図１（ｂ）に示すように、本実施形態の半導体ウエハ１は、半導体基板２と、半導体基板２の主面２ａ上に形成された素子層３と、素子層３上に積層された多層配線層４とから概略構成されている。素子層３には、素子分離構造、ＭＯＳトランジスタ、キャパシタ等の半導体素子が形成されている。半導体ウエハ１が例えば、ＤＲＡＭを有する半導体チップを備えたものである場合は、素子層３には例えばＭＯＳトランジスタ及びキャパシタからなるメモリセルが多数形成されている。多層配線層４は、この素子層３に含まれる半導体素子の配線となるものである。

また、図１（ａ）〜図１（ｃ）に示すように、半導体ウエハ１には、複数の素子領域Ａと、素子領域Ａ同士を区画するダイシング領域Ｂとが設けられている。素子領域Ａは、半導体ウエハ１から半導体チップが切り分けられたときの半導体チップの主要部をなす領域であり、この素子領域Ａに位置する素子層３に、ＭＯＳトランジスタ等の半導体素子やＭＯＳトランジスタ等を含むメモリセルが集積されている。ダイシング領域Ｂは、この素子領域Ａを囲むように配置されている。そして、ダイシング領域ＢにはダイシングラインＬが規定されており、ダイシングラインＬに沿って半導体ウエハ１をダイシングすることで、素子領域Ａを有する半導体チップが切り出されるようになっている。

図１（ｃ）に示すように、半導体ウエハ１に備えられる多層配線層４は、所謂ダマシン法によって形成されたもので、素子領域Ａ及びダイシング領域Ｂに渡って形成されている。多層配線層４は、比誘電率が３．９未満である複数のＬｏｗ−ｋ層間膜２１、２２、２３、２４と、Ｌｏｗ−ｋ層間膜２１〜２４同士の間に積層された層間バリア膜２５、２６、２７と、ｌｏｗ−ｋ層間膜２１〜２３及び層間バリア膜２５〜２６を積層方向に貫通する複数の金属配線部２８とから構成されている。

金属配線部２８は、例えば、図１（ｃ）に示すように、Ｌｏｗ−ｋ層間膜２１及び２２に埋め込まれた第１配線部２８ａと、Ｌｏｗ−ｋ層間膜２３に埋め込まれた第２配線部２８ｂ及び第３配線部２８ｃとから構成されている。第３配線部２８ｃは、その直下に位置する第１，第２配線部２８ａ、２８ｂに接続されており、これにより金属配線部２８がＬｏｗ−ｋ層間膜の積層方向に沿ってＬｏｗ−ｋ層間膜を貫通するように形成されている。
また、第１〜第３配線部２８ａ〜２８ｃはそれぞれ、配線金属２９ａから構成されている。また、配線金属２９ａと各Ｌｏｗ−ｋ層間膜２１〜２３との間には、金属バリア膜２８ｃが形成されている。
第１〜第３配線層２８ａ〜２８ｃはそれぞれ、Ｌｏｗ−ｋ層間膜２１〜２３に凹部若しくは貫通孔を形成し、これら凹部若しくは貫通孔の内部に金属バリア膜２９ｂ及びシード膜を成膜し、シード膜を電極としてメッキ法により配線金属２９ａを形成する所謂ダマシン法により形成される。

Ｌｏｗ−ｋ層間膜２１〜２４は、比誘電率が３．９未満の低誘電率膜が好ましく、例えばＳｉＣＯ膜がよい。また、層間バリア膜２５〜２７は、配線金属２９ａの拡散を阻止するものが好ましく、例えば比誘電率が５．５以下のＳｉＣＮ膜がよい。更に、金属バリア膜２９ｂは、配線金属２９ａの拡散を阻止するものが好ましく、例えばＴａ膜がよい。更にまた、シード層は配線金属２９ａと同じ材質からなるものが好ましく、配線金属２９ａは導電性に優れたものが好ましい。従って、シード層及び配線金属２９ａは、例えばＣｕがよい。

また、多層配線層４を構成するＬｏｗ−ｋ層間膜のうち最上部にあるＬｏｗ−ｋ層間膜２４の素子領域Ａ側には、金属層３１が積層されている。この金属層３１は、半導体チップのボンディングパッドと検査用端子とを兼ねるものであって、金属配線部２８よりもウエットエッチングされにくい金属からなることが好ましく、例えば硝酸に対するエッチング耐性を有するＡｌがよい。
この金属層３１は、Ｌｏｗ−ｋ層間膜２４に設けられたコンタクトプラグ３２を介して、金属配線部２８を構成する第３配線部２８ｃに接続されている。コンタクトプラグ３２は、第３配線部２８ｃに接続されることによって金属配線部として機能する。

更に、金属層３１の上には、パッシベーション膜３３が積層されている。パッシベーション膜３３には開口部３３ａが設けられており、この開口部３３ａから露出する金属層３１がボンディングパッド及び検査用端子となっている。

次に、図１（ｃ）に示すように、多層配線層４のダイシング領域Ｂには、溝部４１が設けられている。この溝部４１は、クラックストッパとなるものであって、多層配線層４に形成されていた金属配線部２８が除去されることによって形成されたものである。この溝部４１は、素子領域Ａの外周を取り囲むように設けられており、素子領域Ａを囲む溝部４１の外周側には、ダイシングラインＬが規定されている。ダイシングラインＬに沿ってダイシングソーにより半導体ウエハ１をダイシングすると、多層配線層４にクラックや生じたり、Ｌｏｗ−ｋ層間膜２１〜２４と層間バリア膜２５〜２７とが相互に剥離する場合があるが、クラックストップとしての溝部４１が設けられることによって、クラックや剥離の伝搬が阻止され、素子領域Ａに位置する多層配線層４に不具合が生じるおそれがない。
また、溝部４１の溝幅は、金属配線層２８の線幅とほぼ同程度の幅になる。また、溝部４１はスルーホール３２と同時に形成されるため、素子領域Ａ側の金属配線部２８とのアライメントマージンは通常、問題とならない。

「半導体ウエハの製造方法」
次に、半導体ウエハ１の製造方法について説明する。図２〜９には、半導体ウエハ１の製造工程を説明する工程図を示す。図２〜図９に示す半導体ウエハ１の製造方法は、多層配線層形成工程と、電極層形成工程と、クラックストップとなる溝部を設けるエッチング工程と、パッシベーション膜の形成工程とから概略構成されている。以下、各工程について順次説明する。

（多層配線層形成工程）
まず、多層配線層形成工程では、半導体基板２の主面２ａの上側に、相互に積層された比誘電率が３．９未満の複数のｌｏｗ−ｋ層間膜２１〜２４と、複数のｌｏｗ−ｋ層間膜２１〜２４を積層方向に貫通する金属配線部２８とからなる多層配線層４を形成する。多層配線層４の形成は、所謂ダマシン法により行う。
具体的には、図２に示すように、図示略の半導体基板の主面上に素子層を形成してから、ｌｏｗ−ｋ層間膜２１、層間バリア膜２５及びｌｏｗ−ｋ層間膜２２を順次積層し、ｌｏｗ−ｋ層間膜２１、層間バリア膜２５及びｌｏｗ−ｋ層間膜２２を貫通する凹部２１ａを設ける。次に、凹部２１ａの内面に金属バリア膜２９ｂ及びシード層を積層する。次に、シード層に通電してメッキ形成法により配線金属２９ａを形成することで、第１の配線部２８ａを形成する。配線金属２９ａをメッキ法で形成した後は、ＣＭＰ法で配線金属２９ａを平坦化するとよい。

次に、ｌｏｗ−ｋ層間膜２２の上に、層間バリア膜２６及びｌｏｗ−ｋ層間膜２３を順次積層し、層間バリア膜２６及びｌｏｗ−ｋ層間膜２３を貫通する凹部２３ａを設ける。次に、第１の配線部２８ａの場合と同様に、凹部２３ａの内面に金属バリア膜２９ｂ及びシード層を積層する。次に、シード層に通電してメッキ形成法により配線金属２９ａを形成することで、第２の配線部２８ｂ及び第３の配線部２８ｃを形成する。配線金属２９ａをメッキ法で形成した後は、ＣＭＰ法で配線金属２９ａを平坦化するとよい。なお、第２の配線部２８ｂ及び第３の配線部２８ｃは、第１の配線部２８ａに接続するように形成することが好ましい。これにより、第１〜第３配線部２８ａ〜２８ｃが、ｌｏｗ−ｋ層間膜２１〜２３をその積層方向に貫通するように形成される。このようにして、複数のｌｏｗ−ｋ層間膜２１〜２３を積層方向に貫通する金属配線部２８が形成される。

なお、第１〜第３配線部２９ａ〜２９ｃは、素子領域Ａのみならず、ダイシング領域Ｂにも形成する。ダイシング領域Ｂに形成する第１〜第３配線部２９ａ〜２９ｃは、素子領域Ａの外周を囲むように形成するとよい。

次に、図３に示すように、ｌｏｗ−ｋ層間膜２３の上に、層間バリア膜２７及びｌｏｗ−ｋ層間膜２４を順次積層する。このようにして、素子領域Ａ及びダイシング領域Ｂに渡って多層配線層４を形成する。

（電極層形成工程）
次に、電極層形成工程では、素子領域Ａに位置する多層配線層４の上に、金属配線部２８に接続されてボンディングパッド及び検査用端子を兼ねる電極層３１を形成する。
具体的には、まず図４に示すように、多層配線層４の最上部に位置するｌｏｗ−ｋ層間膜２４及び層間バリア膜２７を貫通する貫通孔２４ａを、エッチングにより設ける。貫通孔２４ａは、素子領域Ａに位置する第３配線部２８ｃを露出させるとともに、ダイシング領域Ｂに位置してクラックストップとなる第３配線部２８ｃを露出させるように設ける。

次に、図５に示すように、多層配線層４の全面にＡｌ等からなる電極膜３１Ａを蒸着法またはスパッタリング法等により形成する。このとき、貫通孔２４ａにもＡｌ等の金属が堆積されて、貫通孔２４ａにコンタクトプラグ３２が形成される。このコンタクトプラグ３２は、第３配線部２９ｃに接続される。更に、図５に示すように、電極膜３１Ａの素子領域Ａ側に、マスク層Ｍを形成する。なお、電極膜３１Ａとｌｏｗ−ｋ層間膜２４との間に、接着層としてＴｉＮ膜を形成してもよい。

次に、図６に示すように、電極膜３１Ａの素子領域Ａ側に形成したマスク層Ｍをマスクにして、電極膜３１Ａを異方性エッチングする。このようにして、素子領域Ａの多層配線層４上に電極層３１を形成する。また、電極膜３１Ａを異方性エッチングすることによって、クラックストップとなる第３配線部２８ｃに接続されるコンタクトプラグ３２もエッチングされ、これにより貫通孔２４ａが再び開口されてクラックストップとなる第３配線部２８ｃが露出される。
次に、図７に示すように、マスク層Ｍを除去する。

（エッチング工程）
次に、エッチング工程では、電極層３１をマスクにして、多層配線層４の金属配線部２８のうちダイシング領域Ｂに位置する金属配線部２８をエッチングして除去することにより、クラックストップとなる溝部４１を設ける。
具体的には、図８に示すように、多層配線層４に対して硝酸をエッチャントとするウエットエッチングを行う。硝酸はＣｕを溶解するが、Ａｌに対してはＡｌ表面に不動態を形成させて溶解させない。従って、多層配線層４に対して硝酸をエッチャントとするウエットエッチングを行うことで、Ａｌからなる電極層３１は表面に不動態を形成してそのまま残存する一方、電極層３１に覆われずに貫通孔２４ａから露出するＣｕからなる金属配線部２８は、硝酸によって溶解されて除去される。これにより、ダイシング領域Ｂのクラックストップとなる部分には、貫通孔２４ａに連通する溝部４１が設けられる。この形成された溝部４１がクラックストップとして機能する。

素子領域Ａ側の多層配線層４には、電極層３１が積層されているので、エッチャントの硝酸が多層配線層４の内部に浸透することがなく、これにより素子領域Ａ側の金属配線部２８が保護される。
また、電極層３１とｌｏｗ−ｋ層間膜２４の間には、接着層としてＴｉＮ膜が形成される場合があるが、ＴｉＮ膜の硝酸に対する溶解速度がＡｌと同様に１ｎｍ／秒以下程度なので、電極層３１とｌｏｗ−ｋ層間膜２４との間から硝酸が多層配線層４の内部に浸透することなく、これにより素子領域Ａ側の金属配線部２８がエッチャントから保護される。

（パッシベーション膜の形成工程）
次に、図９に示すように、ポリイミド膜またはシリコン酸窒化膜等からなるパッシベーション膜３３を積層し、パッシベーション膜３３に開口部３３ａを設ける。これにより、開口部３３ａから電極層３１が露出されてボンディングパッド及び検査用端子となる。このようにして、半導体ウエハ１が得られる。

（ダイシング工程）
図１０には、半導体ウエハ１のダイシングラインＬに沿ってダイシングソーＤを移動させて、半導体ウエハ１をダイシングしている状態を示す。ダイシングソーＤによって切断されているダイシング領域Ｂ側の多層配線層４には、クラックＫや、積層膜同士の剥がれＨが生じているが、クラックＫや剥がれＨは、溝部４１によって素子領域Ａ側への伝搬が止められる。また、電極層３１は素子領域Ａに位置しているため、ダイシングによっても除去されないので、ダンシング後の検査も電極層３１を検査端子とすることで実施可能になる。

上記の半導体ウエハ１によれば、金属配線部２８が除去されることによってクラックストップとなる溝部４１が設けられるので、溝部４１の溝幅が金属配線部２８の線幅と同程度の幅になり、これにより素子領域Ａの有効面積が減少することなく、ウエハ１枚当たりの半導体チップの個数の低下を防止できる。
また、素子領域Ａ側の金属配線部２８が電極層３１によって被覆された形になるので、素子領域Ａ側の金属配線部２８を保護できる。また、電極層３１は、ボンディングパッド及び検査用端子を兼ねるものなので、ダイシング後も検査用端子として使用できる。
更に、クラックストップとなる溝部４１を設けることで、ダイシングによって発生する割れ等が溝部４１よりも素子領域Ａ側に伝搬することが無く、これにより、素子領域Ａ側の多層配線層４ではｌｏｗ−ｋ層間膜２１〜２４と層間バリア膜２５〜２７とが相互に剥離するおそれがない。このため、半導体チップの耐湿性が低下するおそれがない。
また、上記の半導体ウエハ１によれば、溝部４１によって素子領域Ａが囲まれ、この溝部４１の外周側にダイシングラインＬが規定されるので、溝部４１をダイシング時のクラックストップとして有効に機能させることができる。

また、上記の半導体ウエハの製造方法によれば、金属配線部２８を除去することによってクラックストップとなる溝部４１を設けるので、溝部４１の溝幅が金属配線部２８の線幅と同程度の幅になり、これにより半導体チップの有効面積が減少することなく、ウエハ１枚当たりの半導体チップの個数の低下を防止できる。
また、溝部４１はスルーホール３２と同時に形成されるため、溝部４１と素子領域Ａ側の金属配線部２８とのアライメントマージンに特別の注意を払う必要はない。
また、検査用端子を兼ねる電極層３１をマスクにして、ダイシング領域Ｂに位置する金属配線部２８をエッチングすることにより、クラックストップとなる溝部４１を設けるので、検査用の端子が使用不能になるおそれがない。
また、クラックストップを形成するために別途マスクを準備する必要が無く、工程を簡素化できる。
更に、素子領域Ａ側の金属配線部２８が電極層３１によって被覆された形になるので、エッチング時に素子領域Ａ側の金属配線部２８を保護することができる。
また、溝部４１となる金属配線部２８を所望の位置に形成できるので、配線の自由度を高めることができる。
更に、電極層３１をＡｌで形成するとともに金属配線部２８をＣｕで形成し、金属配線部２８をウエットエッチングする際のエッチャントとして硝酸を用いるので、Ａｌからなる電極層３１を残したままＣｕからなる金属配線部２８を除去して溝部４１を形成することができる。

なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。上記の実施形態では、多層配線層としてダマシン法によって形成されたものを例示したが、本発明はこれに限定されるものではなく、配線層及びビアをＣＶＤ法、スパッタ法等の通常の薄膜形成手段で形成してなる多層配線層を採用してもよい。

図１は、本発明の実施形態である半導体ウエハを示す図であって、（ａ）は半導体ウエハの斜視図であり、（ｂ）は半導体ウエハの断面図であり、（ｃ）は半導体ウエハの要部を示す断面模式図である。 図２は、本発明の実施形態である半導体ウエハの製造方法を説明するための工程図であって、多層配線層形成工程を示す断面模式図である。 図３は、本発明の実施形態である半導体ウエハの製造方法を説明するための工程図であって、多層配線層形成工程を示す断面模式図である。 図４は、本発明の実施形態である半導体ウエハの製造方法を説明するための工程図であって、電極層形成工程を示す断面模式図である。 図５は、本発明の実施形態である半導体ウエハの製造方法を説明するための工程図であって、電極層形成工程を示す断面模式図である。 図６は、本発明の実施形態である半導体ウエハの製造方法を説明するための工程図であって、電極層形成工程を示す断面模式図である。 図７は、本発明の実施形態である半導体ウエハの製造方法を説明するための工程図であって、電極層形成工程を示す断面模式図である。 図８は、本発明の実施形態である半導体ウエハの製造方法を説明するための工程図であって、エッチング工程を示す断面模式図である。 図９は、本発明の実施形態である半導体ウエハの製造方法を説明するための工程図であって、パッシベーション膜の形成工程を示す断面模式図である。 図１０は、本発明の実施形態である半導体ウエハの製造方法を説明するための工程図であって、ダイシング工程を示す断面模式図である。

符号の説明

１…半導体ウエハ、２…半導体基板、２ａ…主面、４…多層配線層、２１、２２、２３、２４…ｌｏｗ−ｋ層間膜、２８…金属配線部、３１…電極層、４１…溝部、Ａ…素子領域、Ｂ…ダイシング領域、Ｌ…ダイシングライン

Claims (9)

1. 主面を有する半導体基板と、前記半導体基板の前記主面の上側に形成された多層配線層とを少なくとも具備してなり、前記多層配線層が素子領域とダイシング領域とに渡って形成されてなる半導体ウエハにおいて、
   前記多層配線層が、相互に積層された比誘電率が３．９未満の複数のｌｏｗ−ｋ層間膜と、前記の複数のｌｏｗ−ｋ層間膜を積層方向に貫通する複数の金属配線部とから少なくとも構成され、
   前記素子領域に位置する前記多層配線層の上には、前記金属配線部に接続されてボンディングパッド及び検査用端子を兼ねる電極層が積層される一方、前記ダイシング領域に位置する前記多層配線層には、前記金属配線部が除去されることによってクラックストップとなる溝部が設けられていることを特徴とする半導体ウエハ。
2. 前記溝部によって前記素子領域が囲まれており、前記素子領域を囲む前記溝部の外周側に、ダイシングラインが規定されていることを特徴とする請求項１に記載の半導体ウエハ。
3. 前記多層配線層がダマシン構造を有していることを特徴とする請求項１または請求項２に記載の半導体ウエハ。
4. 前記電極層がＡｌからなり、前記金属配線部がＣｕからなることを特徴とする請求項１乃至請求項３の何れか一項に記載の半導体ウエハ。
5. 主面を有する半導体基板と、前記半導体基板の前記主面の上側に形成された多層配線層とを少なくとも具備してなり、前記多層配線層が素子領域とダイシング領域とに渡って形成されてなる半導体ウエハの製造方法であって、
   前記半導体基板の前記主面の上側に、相互に積層された比誘電率が３．９未満の複数のｌｏｗ−ｋ層間膜と、前記の複数のｌｏｗ−ｋ層間膜を積層方向に貫通する複数の金属配線部とからなる前記多層配線層を形成する多層配線層形成工程と、
   前記素子領域に位置する多層配線層の上に、前記金属配線部に接続されてボンディングパッド及び検査用端子を兼ねる電極層を形成する電極層形成工程と、
   前記電極層をマスクにして、前記多層配線層の前記金属配線部のうち前記ダイシング領域に位置する金属配線部をエッチングして除去することにより、クラックストップとなる溝部を設けるエッチング工程と、を具備してなることを特徴とする半導体ウエハの製造方法。
6. 前記エッチング工程において、前記金属配線部をウエットエッチングして除去することを特徴とする請求項５に記載の半導体ウエハの製造方法。
7. 前記多層配線層形成工程において、前記溝部となる前記金属配線部を、前記素子領域を囲むように形成することを特徴とする請求項５または請求項６に記載の半導体ウエハの製造方法。
8. 前記多層配線層形成工程において、ダマシン法によって前記多層配線層を形成することを特徴とする請求項５乃至請求項７の何れか一項に記載の半導体ウエハの製造方法。
9. 前記電極層をＡｌで形成するとともに前記金属配線部をＣｕで形成し、前記金属配線部をウエットエッチングする際のエッチャントとして硝酸を用いることを特徴とする請求項５乃至請求項８の何れか一項に記載の半導体ウエハの製造方法。

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