JP5583324B2 - 埋設された複数の軟質導電性バンプを備えた素子、ならびに、そのような素子と、複数の硬質導電性ポイントを備えた素子と、の電気的接続方法 - Google Patents

埋設された複数の軟質導電性バンプを備えた素子、ならびに、そのような素子と、複数の硬質導電性ポイントを備えた素子と、の電気的接続方法 Download PDF

Info

Publication number
JP5583324B2
JP5583324B2 JP2007534065A JP2007534065A JP5583324B2 JP 5583324 B2 JP5583324 B2 JP 5583324B2 JP 2007534065 A JP2007534065 A JP 2007534065A JP 2007534065 A JP2007534065 A JP 2007534065A JP 5583324 B2 JP5583324 B2 JP 5583324B2
Authority
JP
Japan
Prior art keywords
pads
bump
forming
points
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007534065A
Other languages
English (en)
Other versions
JP2008516424A (ja
Inventor
セシール・ダボワヌ
マニュエル・フェンドゥレ
Original Assignee
コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ filed Critical コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ
Publication of JP2008516424A publication Critical patent/JP2008516424A/ja
Application granted granted Critical
Publication of JP5583324B2 publication Critical patent/JP5583324B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistors
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
    • H05K3/321Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by conductive adhesives
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0364Conductor shape
    • H05K2201/0367Metallic bump or raised conductor not used as solder bump
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0364Conductor shape
    • H05K2201/0373Conductors having a fine structure, e.g. providing a plurality of contact points with a structured tool
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954Other details of electrical connections
    • H05K2201/10977Encapsulated connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/0278Flat pressure, e.g. for connecting terminals with anisotropic conductive adhesive
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007Surface contacts, e.g. bumps
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • H10W72/012Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01231Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using blanket deposition
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • H10W72/012Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01231Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using blanket deposition
    • H10W72/01233Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using blanket deposition in liquid form, e.g. spin coating, spray coating or immersion coating
    • H10W72/01235Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using blanket deposition in liquid form, e.g. spin coating, spray coating or immersion coating by plating, e.g. electroless plating or electroplating
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • H10W72/012Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01251Changing the shapes of bumps
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • H10W72/012Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01251Changing the shapes of bumps
    • H10W72/01255Changing the shapes of bumps by using masks
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/072Connecting or disconnecting of bump connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/073Connecting or disconnecting of die-attach connectors
    • H10W72/07331Connecting techniques
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/221Structures or relative sizes
    • H10W72/222Multilayered bumps, e.g. a coating on top and side surfaces of a bump core
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/241Dispositions, e.g. layouts
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/20Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251Materials
    • H10W72/252Materials comprising solid metals or solid metalloids, e.g. PbSn, Ag or Cu
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/30Die-attach connectors
    • H10W72/351Materials of die-attach connectors
    • H10W72/352Materials of die-attach connectors comprising metals or metalloids, e.g. solders
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/921Structures or relative sizes of bond pads
    • H10W72/923Bond pads having multiple stacked layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/941Dispositions of bond pads
    • H10W72/9415Dispositions of bond pads relative to the surface, e.g. recessed, protruding
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00Encapsulations, e.g. protective coatings
    • H10W74/10Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/15Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126Assembling bases

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Wire Bonding (AREA)
  • Combinations Of Printed Boards (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

本発明は、埋設された複数の軟質導電性バンプを備えた素子に関するものであり、また、そのような素子と、複数の硬質導電性ポイント(あるいは、複数の硬質導電性チップ)を備えた素子と、の電気的接続方法に関するものである。
『フリップチップ』技術を使用したコネクタ技術の分野においては、最近の傾向は、ピッチを低減させることである。言い換えれば、チップと基板との間の相互接続ラインどうしの間の距離を低減させることである。そのような技術においては、基板に対するすべてのコンタクトを、単一の面上に配置された複数のバンプまたは複数の金属製バンプという態様のものとする。チップをひっくり返すことにより、複数のバンプを、このチップ上の適切な導体に対して半田付けすることができる。しかしながら、例えばバンプを半田付けするまたはパッドを熱圧縮するといったような従来的なハイブリッド化方法であっても、また、例えばACF(“Anisotropic Conductive Films”)や導電性ポリマーの使用といったようなより最近の方法であっても、ピッチの低減化という点においては、限界に達している。
軟質導電性バンプ内へとマイクロポイントすなわち硬質導電性『ポイント』を挿入することによって電気的な接続を形成することは、『フラックスを使用しない』という点において、ピッチのそのような低減化に適合した手法であるものと考えられる。なぜなら、小さな機械的圧力しか必要としないからであり、また、チップ内のまたは基板内のすべての歪みを補償し得るからである。
特許文献1には、例えば、複数のポイントを有した第1部分を、一切のフラックスを使用することなくバンプを半田付けすることによってクラウン化されたパッドを有した第2部分に対して挿入することによって接続を形成するという方法が開示されている。この方法においては、第1部分上において真空吸引力を生成し、第1部分の少なくとも1つのポイントを、第2部分のパッドに対して押圧し、このポイントを使用することによって、バンプの形成材料の融点以上へのバンプの加熱に基づく自然酸化物外層を穿孔し、冷却して、溶融した半田付けバンプを凝固させる。半田付けバンプの表面は、実際に、硬質コーティングとしての酸化物フィルムによってコーティングされている。これにより、半田付けバンプの形成材料を融点以上へと加熱した際に、たとえポイントが半田付けバンプに対して強く押圧されたとしても、半田は、面上へと流れることがなく、半田ブリッジが形成されることがない。機械的な保持は、半田によって確保される。しかしながら、小さなピッチにおいては、コーティング膜によって、熱膨張係数の違いに基づく機械的剪断力から保護する必要がある。
挿入によって電気的な接続を形成するためのそのような方法の主な利点は、合金の表面上の自然酸化物層を除去し得る化学的攻撃溶液すなわちフラックスを利用した従来的ハイブリッド化方法(マイクロボールの半田付けおよび熱圧縮)とは異なり、フラックスの必要性がないことである。この方法においては、フラックスの濯ぎステップを、小さなピッチのところにおいて実施することが困難である。残留フラックスは、実際に、チップおよび基板が高温または低温で使用される際に、チップと基板との間の熱的機械的結合を補強するために使用されるコーティング接着剤の伝搬に対する障害物を形成する。これにより、バブルが生成し、積層に関して、否定的な熱的機械的影響をもたらす。
従来技術による方法においては、図1において概略的に示すように、第1素子17のパッド6と、例えば基板といったような第2素子19のパッド7と、の間において、第1素子17の面上に配置された一連をなす複数の硬質導電性ポイント16を、第2素子19の面上に配置された一連をなす複数の軟質導電性バンプ18内へと挿入することによって、接続が形成される。その際、第1素子17の各ポイント16は、第2素子19のバンプ18に対して対応するものとされている。機械的な保持は、コーティング接着剤15によって確保されている。
米国特許第6,179,198号明細書 "Patterned selective growth of carbon nanotubes and largefield emission from vertically well-aligned carbon nanotube field emitter arrays", by Jung-Inn Sohn, Seonghoon-Lee, Yoon-Ho-Song, Sung-Yool-Choi, Kyoung-Ik-Cho, Kee-Soo-Nam(Applied physics Letters, 12/2/2001, 78(7), pages 901-903)
本発明の目的は、小さなピッチの場合には困難であるようなコーティングステップを排除することによって、素子どうしの間において直接的なシールを可能とすることである。
本発明は、面上に一連をなす複数の第1パッドと一連をなす複数の硬質導電性ポイントとを備えた第1素子と、他の面上に一連をなす複数の第2パッドと一連をなす複数の軟質導電性バンプとを備えた第2素子と、の間において電気的な接続を形成するための方法に関するものであって、2つの面が、互いに対向して配置されているとともに、それら2つの面が、ポイントがバンプ内へと侵入するようにして、互いに引き合わせられる場合に、この方法においては、バンプを、埋設されたものとする。
有利には、2つの素子の間における機械的な保持は、2つの素子の間において、バンプの間にわたっての接着によって確保される。例えば、プラズマパッシベーションを使用して雰囲気温度において実行された分子接着によるシールによって、あるいは、接着剤によって、確保される。
よって、電気的接続は、機械的な接触レベル(あるいは、接触高さ位置)とは異なる空間的レベル(あるいは、空間的高さ位置)において形成される。接続を保護するよう機能するコーティング膜は、もはや不要である。
一実施形態においては、バンプは、パッシベーション層内に形成されたキャビティの底部のところにおける電解成長によって、あるいは、エッチングによって、形成される。
他の実施形態においては、ポイントは、金属の成膜によって、または、エッチングによって、または、電解成長によって、または、金属のナノプリントによって、または、複数のナノチューブの互いに位置合わせされた成長によって、形成される。
本発明は、また、面上に一連をなす複数のパッドと一連をなす複数の軟質導電性バンプとを備えてなる素子に関するものであって、この素子は、他の面上に一連をなす複数のパッドと一連をなす複数の硬質導電性ポイントとを備えた他の素子に対して、電気的な接続が形成され得るものとされ、このような素子において、バンプは、埋設されたものである。
バンプは、導電性材料から形成され、例えば、半田付けペーストまたは導電性接着剤といったような導電性材料から形成される。
ポイントは、金属から形成することができ、より一般的には、導電性材料から形成することができる。ポイントは、また、ナノチューブまたはナノワイヤから形成することができる。
バンプを、素子(例えば、基板またはチップ)内に埋設することにより、電気的接続が形成されるレベルを、機械的な保持を行うレベルから離間させることができる。ハイブリッド化におけるこの新規な概念は、挿入という技術を、他の素子上へのある素子の直接的な移送に対して、適合させることができる。これにより、小さなピッチの場合には技術的に困難であるようなコーティングステップを不要とすることができる。これにより、雰囲気温度において『フラックス無しである』という利点を提供することができる。なぜなら、ポイントが、バンプ表面上の自然的酸化物外層を穿孔するからであり、また、そのような穿孔を、小さな機械的圧力によって行い得るからである。
本発明による方法は、フラックスを使用することなく、『フリップチップ』技術を使用することによってパッドに関して電気的な接続を形成する方法である。
本発明による方法においては、第1素子10のパッド8と、例えば基板といったような第2素子11のパッド9と、の間における接続は、図2Aおよび図2Bに示すように、第1素子10の1つの面上に配置されている一連をなす複数の硬質導電性ポイント13を、第2素子の1つの面上に配置されている一連をなす埋設された複数の軟質導電性バンプ14内へと挿入することにより、形成される。
電気的な接続は、硬質導電性ポイントを埋設軟質導電性バンプ内へと挿入することにより、形成される。これにより、ある素子を、例えば基板上のチップといったような他の素子上へと、直接的に移送することができる。機械的な保持は、バンプの境界のところにおける結合によって、確保される。この結合は、例えば、従来的な接着や、プラズマ技術を使用して常温で実施される分子接着によるシール、を包含している。ポイントを挿入する部分が、埋設された部分であることのために、2つの素子を直接的にシールし得るとともに、従来技術におけるコーティングステップを行う必要性を排除することができる。
さらに、機械的な保持が、連結によってではなく、素子どうしの間の表面によって行われていることのために、加熱を行う必要がない。ハイブリッド化を、常温あるいは雰囲気温度で行うことができる。実際、ポイントが十分に尖鋭なものであるとともに、バンプの形成材料が十分に軟質のものである場合には、挿入は、機械的圧力の印加だけによって行うことができる。
そのような挿入は、ポイント13およびバンプ14のそれぞれを構成する各構成材料のヤング率を変更することによって、および/または、ポイント13の形状を変更することによって、行うことができる。実際、2つの構成材料の間のヤング率の比が大きくなるにつれて、挿入が、より容易なものとなる。したがって、導電性材料からなる任意の組合せを選択することができる。例えば、金属からなるポイント、あるいは、任意の材料からなりかつ金属層によってコーティングされてなるポイントと、半田付けペースト(In、SnPb、AuSn、等)からなるバンプと、を選択することができる。同様に、ポイントの形状がより尖鋭なものとなるにつれて、印加すべき圧力が、より小さなものとなる。ポイント13は、十分に硬くかつ十分に薄いものでなければならない(例えば、30°よりも小さなものとされた頂点の角度、10よりも大きいような、ポイントのヤング率とバンプのヤング率との間の比率)。これにより、ポイントは、最小の機械的圧力でもって、バンプ14の酸化物外層を穿孔し得るとともに、バンプ14内へと侵入することができる。
2つの素子の間における接着に関して上述したような、SAB(“Surface Activated Bonding”)表面活性化に基づく分子接着によるシールは、以下の様々な利点を有している。
雰囲気温度における分子接着に基づくシールによって他の素子上へとある素子を直接的に移送ことが、可能である。したがって、ハイブリッド化時には、互いに対向するパッドどうしの間において、オフセットが存在しない。従来技術においては、接着力を強化するために高温での熱処理(1000℃)が必要とされていたことにより、『フリップチップ』技術においては、分子接着によるシールを想定することができなかった。SAB(“
Surface Activated Bonding”)プラズマによる表面活性化のおかげで、ここでは、雰囲気温度でのシールを行うことができる。
『従来的な』分子接着によるシール(言い換えれば、表面活性化処理を行わない場合の分子接着によるシール)においては、各材料の表面の物理化学的な処理の後に、雰囲気温度において2つの材料を接触させ、その後、高温での熱処理を行って、原子結合の生成によって結晶構造を強化していた。
プラズマによる活性化により、励起粒子との衝突によって、原子スケールでの表面の物理化学的なクリーニングを実行することができる。結合は、表面において破壊され、ハンギング結合が、生成される。その際、表面は、十分に反応性のものとなり、これにより、雰囲気温度において得られるシールの品質が、機械的に許容可能なものとなる。よって、熱処理によって構造を強化する必要性が、必須ではなくなる。よって、ハイブリッド化を、雰囲気温度において達成することができる。よって、ハイブリッド時における(チップおよび基板の熱膨張係数の相違に基づく)パッドのオフセットという問題を回避することができる。
また、他の任意のシール方法によっても、移送を行うことができる。例えば、ポリマー接着や、融着シールや、半田付け、等といったようなシール方法によっても、移送を行うことができる。
『埋設バンプの形成』
埋設された軟質バンプは、例えば、パッシベーション層(あるいは、不動態化層)内に形成されたキャビティの底部のところにおける電解成長によって、形成することができる。パッシベーション層は、SiO から形成することができる。また、バンプは、インジウムまたはアルミニウムから形成することができる。
したがって、以下の様々なステップを行うことができる。すなわち、
−複数のパッド22が既に形成されている基板21上においてパッシベーション層20(例えば、SiO )を成膜するというステップ、および、その後に、化学的エッチングを行うというステップ(図3A)と、
−Tiからなる連続的ベース層23を成膜するというステップ(図3B)と、
−樹脂からなるマスク25を成膜するというステップと、
−例えばインジウム24をあるいは他の任意の軟質導電性材料を電解成長させるというステップ(図3C)と、
−連続的ベース層と樹脂とを選択的に化学的エッチングするというステップ(図3D)と、
を行う。
『ポイントの形成』
一連をなす複数のポイントは、様々な手法によって形成することができる。例えば、金属の成膜や、エッチングや、電解成長や、電界成膜(『無電極』)プロセスや、金属のナノプリントや、互いに位置合わせされた複数のカーボンナノチューブの成長、等といったような様々な手法によって形成することができる。
『(1)金属の成膜』
第1の技術においては、樹脂キャビティ上においてスパッタリングを行うことによって、金属の成膜体を形成する。成膜が進行するにつれて、開口が閉塞していき、キャビティの底部上へと成膜される金属の量が減少する。よって、キャビティの底部上において得られる形状は、円錐となる。
この場合、以下の様々なステップを行う。すなわち、
−複数のパッド32が既に形成されている基板31上において『リフトオフ』によって樹脂マスク30を成膜するというステップ(図4A)と、
−金属33を成膜するというステップ(図4Bおよび図4C)と、
−樹脂を除去するというステップ(図4D)と、
を行う。
第2技術においては、表面全体にわたって成膜ステップを行い、樹脂マスクを成膜し、その後、化学的エッチングによって金属をエッチングする。
『(2)電解成長』
また、傾斜側面を有した樹脂キャビティの底部において、金属の電解成長を行うことができる。そのような傾斜は、例えば、二重の樹脂コーティングによって、得ることができる。その場合、照射に対して互いに異なる感度を有した2種類の樹脂を、成膜する。照射後には、それら樹脂は、互いに異なる態様で溶解する。
この場合、以下の様々なステップを行う。すなわち、
−複数のパッド43が既に形成されている基板42上において2つの樹脂40,41を成膜することによって、二重樹脂コーティングを形成するというステップ(図5A)と、
−マスク45を介して紫外線44を照射するというステップ(図5B)と、
−照射を受けた樹脂部分を希薄するというステップ(図5C)と、
−ポイントを形成する材料46の電解成膜を行うというステップ(図5D)と、
−2つの樹脂40,41を除去するというステップ(図5E)と、
を行う。
『(3)金属的なナノプリント』
また、本発明において独創的な手法として、ナノプリント技術を使用することによって、ポリマーを成型することができる。また、合金を融点付近へと加熱することによって、合金を成型することもできる。低い融点を有した合金を選択する必要がある。
この場合、以下の様々なステップを行う。すなわち、
−従来的手法によって合金層52が既に成膜されている基板51上において、モールド50をスタンピング形成するというステップ(図6Aおよび図6B)と、
−モールドを除去するというステップ(図6Cおよび図6D)と、
を行う。
モールドパターンは、様々な手法によって形成することができる。すなわち、例えばシリコン製モールドといったようなモールドであって複数のピラミッド形状穴を備えたモールドは、結晶面に沿った異方性化学的エッチング(KOH)によって、形成することができる。モールドは、また、高温スタンピングによって形成することもできる。材料は、力の印加時に劈開することがないように、熱的にも機械的にも十分な耐性を有したものでなければならない。
『(4)カーボンナノチューブからなるポイントの成長』
電界の作用下においてナノチューブを成長させることができ、これにより、ナノチューブを配向させることができる。この技術は、上記の非特許文献1に記載されている。この非特許文献1においては、化学気相蒸着を使用することによって、フレキシブルなプラスチック基板上において鉛直方向に向き揃えされた複数のカーボンナノチューブからなるネットワークを直接的に成長させることを想定している。
この場合、以下の様々なステップを行う。すなわち、
−複数のパッド64が既に形成されている基板63上において、TiN層60と、Ni層61と、触媒層62と、を成膜するというステップ(図7A)と、
−触媒を液滴の態様とし、450℃においてナノチューブ65を成長させるというステップ(図7B)と、
を行う。
有利には、ナノチューブの製造に際して必要とされる複数の層の成膜時にマスキングプロセスを適用することによって、これらナノチューブの成長を局所的に行うことができる(図7C)。
従来技術による方法を示す図である。 本発明による方法を使用して、一組をなすポイントを埋設バンプ内へと挿入することによって接続を形成する様子を示す図である。 本発明による方法を使用して、一組をなすポイントを埋設バンプ内へと挿入することによって接続を形成する様子を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。 本発明による方法における様々な実施形態を示す図である。
符号の説明
8 第1パッド
9 第2パッド
10 第1素子
11 第2素子
13 硬質導電性ポイント
14 軟質導電性バンプ

Claims (10)

  1. 第1素子(10)上に配置された一連をなす複数の第1パッド(8)と、第2素子(11)上に配置された一連をなす複数の第2埋設パッド(9)と、の間において電気的な接続を形成するための方法であって、
    −前記第1素子(10)上の前記複数の第1パッド(8)の上に、一連をなす複数の硬質導電性ポイント(13)を形成し、
    −前記第2素子(11)上の前記複数の第2埋設パッド(8)のところに、一連をなす複数の軟質導電性埋設バンプ(14)を形成し、
    前記ポイントと前記バンプとを、互いに対向させて配置し、
    −前記第1素子を前記第2素子上に直接的に移送し、その際、前記ポイント(13)を前記バンプ(14)内へと侵入させるとともに、前記2つの素子の間における機械的な保持を、前記2つの素子の間において、前記バンプの間にわたっての直接的な接着によって確保することを特徴とする方法。
  2. 請求項記載の方法において、
    前記接着を、プラズマ活性化を使用して雰囲気温度において実行された分子接着によるシールとすることを特徴とする方法。
  3. 請求項1記載の方法において、
    前記埋設バンプ(24)を、パッシベーション層(20)内に形成されたキャビティの底部のところにおける電解成長によって形成することを特徴とする方法。
  4. 請求項3記載の方法において、
    −複数のパッド(22)が既に形成されている基板(21)上においてパッシベーション層(20)を成膜するというステップ、および、その後に、化学的エッチングを行うというステップと、
    −導電性材料からなる連続的ベース層(23)を成膜するというステップと、
    −マスク(25)を成膜するというステップと、
    −軟質材料(24)を電解成長させて前記埋設バンプを形成するというステップと、
    −選択的な化学的エッチングを行って前記マスクおよび前記連続的ベース層を除去するというステップと、
    を行うことを特徴とする方法。
  5. 請求項1記載の方法において、
    前記ポイントを、金属の成膜によって、または、エッチングによって、または、電解成長によって、または、金属のナノプリントによって、または、複数のナノチューブの互いに位置合わせされた成長によって、形成することを特徴とする方法。
  6. 1素子(10)と、第2素子(11)と、の間において電気的な接続が形成されてなる素子であって、
    前記第1素子(10)上には、一連をなす複数の第1パッド(8)が配置され、これら第1パッド(8)の上に、一連をなす複数の硬質導電性ポイント(13)が配置され、
    前記第2素子(11)上には、一連をなす複数の第2埋設パッド(9)が配置され、これら第2埋設パッド(8)のところに、一連をなす複数の軟質導電性埋設バンプ(14)が配置され、
    前記ポイント(13)が前記バンプ(14)内へと侵入しており、これにより、前記第1素子(10)と前記第2素子(11)との間において、前記第1パッド(8)と前記第2埋設パッド(9)との間の電気的な接続が形成され、
    前記第1素子と前記第2素子との間の機械的な保持が、前記2つの素子の間において、前記バンプの間にわたっての直接的な接着によって確保されていることを特徴とする素子。
  7. 請求項記載の素子において、
    前記複数のポイントの全部が、または、前記複数のポイントの一部が、導電性材料から形成されていることを特徴とする素子。
  8. 請求項記載の素子において、
    前記ポイントが、ナノチューブまたはナノワイヤから形成されていることを特徴とする素子。
  9. 請求項記載の素子において、
    前記バンプが、少なくとも1つの導電性材料から形成されていることを特徴とする素子。
  10. 請求項記載の素子において、
    前記バンプの形成材料が、半田付けペーストまたは導電性接着剤とされていることを特徴とする素子。
JP2007534065A 2004-10-04 2005-09-29 埋設された複数の軟質導電性バンプを備えた素子、ならびに、そのような素子と、複数の硬質導電性ポイントを備えた素子と、の電気的接続方法 Expired - Fee Related JP5583324B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0452249 2004-10-04
FR0452249A FR2876243B1 (fr) 2004-10-04 2004-10-04 Composant a protuberances conductrices ductiles enterrees et procede de connexion electrique entre ce composant et un composant muni de pointes conductrices dures
PCT/FR2005/050795 WO2006054005A1 (fr) 2004-10-04 2005-09-29 Composant a protuberances conductrices ductiles enterrees et procede de connexion electrique entre ce composant et un composant muni de pointes conductrices dures

Publications (2)

Publication Number Publication Date
JP2008516424A JP2008516424A (ja) 2008-05-15
JP5583324B2 true JP5583324B2 (ja) 2014-09-03

Family

ID=34982532

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007534065A Expired - Fee Related JP5583324B2 (ja) 2004-10-04 2005-09-29 埋設された複数の軟質導電性バンプを備えた素子、ならびに、そのような素子と、複数の硬質導電性ポイントを備えた素子と、の電気的接続方法

Country Status (5)

Country Link
US (1) US8586409B2 (ja)
EP (1) EP1797748B1 (ja)
JP (1) JP5583324B2 (ja)
FR (1) FR2876243B1 (ja)
WO (1) WO2006054005A1 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006054468A1 (de) * 2006-11-18 2008-05-29 Braun Gmbh Vorrichtung zur Entfernung von Körperhaar
TWI320680B (en) * 2007-03-07 2010-02-11 Phoenix Prec Technology Corp Circuit board structure and fabrication method thereof
US7749887B2 (en) 2007-12-18 2010-07-06 Micron Technology, Inc. Methods of fluxless micro-piercing of solder balls, and resulting devices
WO2009101664A1 (ja) * 2008-02-15 2009-08-20 Fujitsu Limited 半導体装置の製造方法
FR2928032B1 (fr) * 2008-02-22 2011-06-17 Commissariat Energie Atomique Composant de connexion muni d'inserts avec cales compensatrices.
FR2928033B1 (fr) 2008-02-22 2010-07-30 Commissariat Energie Atomique Composant de connexion muni d'inserts creux.
FR2936359B1 (fr) 2008-09-25 2010-10-22 Commissariat Energie Atomique Connexion par emboitement de deux inserts soudes.
FR2938701A1 (fr) 2008-11-20 2010-05-21 Commissariat Energie Atomique Procede d'amincissement d'un bloc reporte sur un substrat
KR101022912B1 (ko) * 2008-11-28 2011-03-17 삼성전기주식회사 금속범프를 갖는 인쇄회로기판 및 그 제조방법
FR2949172B1 (fr) 2009-08-13 2011-08-26 Commissariat Energie Atomique Assemblage hermetique de deux composants et procede de realisation d'un tel assemblage
FR2949171B1 (fr) * 2009-08-13 2011-08-26 Commissariat Energie Atomique Procede d'assemblage de deux composants electroniques
FR2964786B1 (fr) * 2010-09-09 2013-03-15 Commissariat Energie Atomique Procédé de réalisation d'éléments a puce munis de rainures d'insertion de fils
FR2994331B1 (fr) 2012-07-31 2014-09-12 Commissariat Energie Atomique Procede d'assemblage de deux composants electroniques entre eux, de type flip-chip
FR2996053A1 (fr) 2012-09-27 2014-03-28 Commissariat Energie Atomique Procede d'assemblage de deux composants electroniques, de type flip-chip, assemblage obtenu selon le procede.
FR3055166B1 (fr) * 2016-08-18 2020-12-25 Commissariat Energie Atomique Procede de connection intercomposants a densite optimisee
FR3082663B1 (fr) 2018-06-14 2022-01-07 Aledia Dispositif optoelectronique
FR3082998B1 (fr) 2018-06-25 2021-01-08 Commissariat Energie Atomique Dispositif et procedes pour le report de puces d'un substrat source vers un substrat destination
FR3091411B1 (fr) 2018-12-28 2021-01-29 Commissariat Energie Atomique Procédés de fabrication optimisés d’une structure destinée à être assemblée par hybridation et d’un dispositif comprenant une telle structure
US10989735B2 (en) 2019-08-21 2021-04-27 Facebook Technologies, Llc Atomic force microscopy tips for interconnection

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6414506B2 (en) * 1993-09-03 2002-07-02 Micron Technology, Inc. Interconnect for testing semiconductor dice having raised bond pads
US6179198B1 (en) * 1996-09-18 2001-01-30 Matsushita Electric Industrial Co., Ltd. Method of soldering bumped work by partially penetrating the oxide film covering the solder bumps
US5929521A (en) * 1997-03-26 1999-07-27 Micron Technology, Inc. Projected contact structure for bumped semiconductor device and resulting articles and assemblies
JP2000150701A (ja) * 1998-11-05 2000-05-30 Shinko Electric Ind Co Ltd 半導体装置並びにこれに用いる接続用基板及びその製造方法
JP2000208675A (ja) * 1999-01-11 2000-07-28 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
JP2001257453A (ja) * 2000-03-09 2001-09-21 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びそれらの製造方法
US6362087B1 (en) * 2000-05-05 2002-03-26 Aptos Corporation Method for fabricating a microelectronic fabrication having formed therein a redistribution structure
US6884313B2 (en) * 2001-01-08 2005-04-26 Fujitsu Limited Method and system for joining and an ultra-high density interconnect
JP2002313995A (ja) * 2001-04-19 2002-10-25 Mitsubishi Electric Corp ランドグリッドアレイ型半導体装置およびその実装方法
US6387747B1 (en) * 2001-05-31 2002-05-14 Chartered Semiconductor Manufacturing Ltd. Method to fabricate RF inductors with minimum area
JP3829325B2 (ja) * 2002-02-07 2006-10-04 日本電気株式会社 半導体素子およびその製造方法並びに半導体装置の製造方法
US7078822B2 (en) * 2002-06-25 2006-07-18 Intel Corporation Microelectronic device interconnects
US20040198082A1 (en) * 2003-04-07 2004-10-07 Victor Zaderej Method of making an electrical connector

Also Published As

Publication number Publication date
WO2006054005A1 (fr) 2006-05-26
FR2876243B1 (fr) 2007-01-26
EP1797748A1 (fr) 2007-06-20
EP1797748B1 (fr) 2017-05-17
US8586409B2 (en) 2013-11-19
JP2008516424A (ja) 2008-05-15
US20080190655A1 (en) 2008-08-14
FR2876243A1 (fr) 2006-04-07

Similar Documents

Publication Publication Date Title
JP2008516424A (ja) 埋設された複数の軟質導電性バンプを備えた素子、ならびに、そのような素子と、複数の硬質導電性ポイントを備えた素子と、の電気的接続方法
TWI398508B (zh) 片狀結構及製造片狀結構之方法
JP4907539B2 (ja) 複数の硬質導電性マイクロチップからなるアセンブリを備えた素子、ならびに、そのような素子と、軟質導電性突起を備えた素子と、の電気的接続方法
JP5585634B2 (ja) 電子部品とその製造方法
CN1711210A (zh) 集成结构及其制造方法
JP5378585B2 (ja) 半導体装置
JP2004228135A (ja) 微細孔への金属埋め込み方法
WO2015097878A1 (ja) シート状構造体、これを用いた電子機器、シート状構造体の製造方法、及び電子機器の製造方法
US7239027B2 (en) Bonding structure of device packaging
JP2025068057A (ja) 基板、積層構造、及び積層構造の製造方法
JP5319910B2 (ja) 導電性パターンの埋設形成方法、積層基板の製造方法及び微細流路構造体の製造方法
CN102820269B (zh) 半导体装置及其制造方法
JP5768786B2 (ja) シート状構造体及び電子機器
CN115735270A (zh) 基板键合方法
JPH10112474A (ja) 半導体装置、半導体装置の製造方法、接点の形成方法、および電子装置の製造方法
JP2007516595A (ja) 基板上に異方的導電性フィルムを形成するための方法
CN102361013B (zh) 一种适用于晶圆级倒装芯片的金凸点制作方法
CN118633173A (zh) 目标载体,半导体装置和用于转移半导体器件的方法和保持结构
KR101103275B1 (ko) 반도체 소자 3차원 패키지용 관통 전극의 제조방법
Corsat et al. Imprint technologies on conductive polymers and metals for interconnection and bumping purposes
TW201140780A (en) Packaging substrate structures and fabrication methods thereof
JP2014197627A (ja) 半導体パッケージ基板およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080922

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110726

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110802

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20111102

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20111110

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20111201

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20111208

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20111221

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121016

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130116

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130123

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130212

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130219

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130306

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130313

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130416

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140514

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20140521

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140616

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140716

R150 Certificate of patent or registration of utility model

Ref document number: 5583324

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees