JP5601821B2 - 薄膜トランジスタおよびその製造方法 - Google Patents

Description

本発明は、液晶表示装置および有機エレクトロルミネッセンス（Electro-Luminescence；略称：ＥＬ）表示装置などの電気光学表示装置、ならびに半導体部品などの半導体デバイスに用いられる薄膜トランジスタおよびその製造方法に関する。

液晶表示装置の画素スイッチング素子には、薄膜半導体層を用いた薄膜トランジスタ（Thin Film Transistor；略称：ＴＦＴ）が用いられている。ＴＦＴは、有機ＥＬ表示装置などの他の電気光学表示装置にも用いられている。ＴＦＴは、たとえば以下に述べる手順で製造される。

まず、ゲート電極材料をスパッタによって基板に成膜し、写真製版およびエッチングによってパターニングして、ゲート電極を形成する。その後、プラズマ化学気相成長（Chemical Vapor Deposition；略称：ＣＶＤ）法によって、ゲート絶縁膜となる窒化シリコン（ＳｉＮ）膜、ｉ型半導体となる非晶質シリコン膜、およびＮ型半導体となるＮ型非晶質シリコン膜を成膜する。次に、ソース電極およびドレイン電極となる電極材料をスパッタによって成膜し、写真製版およびエッチングによってパターニングして、ソース電極およびドレイン電極を形成する。その後、ソース電極とドレイン電極との間の領域にあるＮ型非晶質シリコン膜をドライエッチングによって除去する。次に、写真製版によって所望のレジストパターンを形成し、不要部分をエッチングによって除去する。その後、プラズマＣＶＤ法によって、保護膜となるＳｉＮ膜を形成する。以上の手順によって、ｉ型半導体となるチャネル部のシリコン薄膜（以下「チャネル部シリコン薄膜」という場合がある）として非晶質シリコン膜を用いた逆スタガ型ＴＦＴが形成される。

ＴＦＴは、画素スイッチング素子だけでなく、ソースドライバおよびゲートドライバなどの駆動回路にも用いられている。液晶表示装置および有機ＥＬ表示装置などの表示装置の狭額縁化および低コスト化を実現するために、ＴＦＴを用いた駆動回路を画素部と同一のガラス基板上に形成した表示装置が開発されている。

駆動回路内のＴＦＴは、画素スイッチング素子として用いられるＴＦＴに比べて、大きな駆動電圧が長時間印加され続けるので、電気的特性の劣化が大きくなる。そこで、駆動回路内のＴＦＴにおいて、チャネル部シリコン薄膜として、プラズマＣＶＤ法によって微結晶シリコン膜を形成することで、より安定性の優れたＴＦＴを製造する方法が提案されている。

チャネル部シリコン薄膜として微結晶シリコン膜を用いたＴＦＴ（以下「微結晶シリコンＴＦＴ」という場合がある）には、チャネル部シリコン薄膜として非晶質シリコン膜を用いたＴＦＴ（以下「非晶質シリコンＴＦＴ」という場合がある）と比較して、ＴＦＴのゲートに電圧を印加し続けることによって発生する、しきい値電圧（Ｖｔｈ）の経時変化が小さいという利点がある。

その反面、微結晶シリコンＴＦＴには、以下のような問題がある。微結晶シリコンのバンドギャップは、非晶質シリコンのバンドギャップに比べて狭いので、微結晶シリコンＴＦＴでは、ゲートに逆バイアス電圧を印加したときに、微結晶シリコン膜とその上のＮ型非晶質シリコン膜との界面におけるバンド間トンネリングによるホール注入が起こりやすい。したがって、リーク電流が増大してしまうという問題がある。

リーク電流を抑制するための技術が、特許文献１および２に開示されている。特許文献１および２に開示される薄膜トランジスタでは、微結晶シリコン膜とＮ型非晶質シリコン膜との間に、非晶質シリコン膜を狭持することによって、Ｎ型非晶質シリコン膜との界面のバンドギャップの不整合を小さくし、リーク電流を抑制している。特許文献１および２に開示される薄膜トランジスタでは、微結晶シリコン膜に接するゲート絶縁膜として、窒化シリコン膜または酸化シリコン膜が用いられている。

特開２００５−１６７０５１号公報 特開２００５−３２２８４５号公報

微結晶シリコンＴＦＴにおいて、微結晶シリコン膜に接するゲート絶縁膜として窒化シリコン膜を用いた場合、大きなドレイン電圧およびゲート電圧が同時に印加され続けるときに起こる、いわゆるホットキャリア（Hot Carrier；略称：ＨＣ）劣化が大きくなるという問題がある。

たとえばゲート駆動回路において、駆動回路内の一部のＴＦＴには、大きなドレイン電圧およびゲート電圧が同時に印加されるので、ＨＣ劣化として、ＴＦＴの電気的特性の劣化が生じる。ＨＣ劣化が大きくなると、回路動作の寿命が短くなるという問題が生じる。また回路動作のマージンを確保するために、ＴＦＴのサイズが大きくなり、狭額縁化が実現できなくなるという問題が生じる。

前述の微結晶シリコンＴＦＴにおけるＨＣ劣化は、大きなドレイン電圧およびゲート電圧が同時に印加されたときに、ゲート絶縁膜である窒化シリコン膜にホットキャリアが注入することによって生じる。したがって、ホットキャリア注入のブロッキング効果が高い酸化シリコン膜をゲート絶縁膜に適用することによって、ＨＣ劣化を抑制することが可能である。

微結晶シリコンＴＦＴのゲート絶縁膜として酸化シリコン膜を用いる場合、酸化シリコン膜表面には結晶成長するための核が少ないので、酸化シリコン膜上にプラズマＣＶＤ法によって微結晶シリコンを成膜しようとすると、微結晶シリコンが島状に成長してしまう。これに伴って、ボイドと呼ばれる空洞が大量に生じるので、ＴＦＴのオン特性が極端に低下するという問題が生じる。ＴＦＴのオン特性が極端に低下すると、画素スイッチング素子に用いられるＴＦＴの書込み不足に起因する表示不良、および駆動回路内のＴＦＴの書込み不足に起因する動作不良が生じる。

以上に述べた微結晶シリコン膜に接するゲート絶縁膜に窒化シリコン膜を用いたとき、および酸化シリコン膜を用いたときのＴＦＴの電気的特性を表１にまとめて示す。表１に示すように、ゲート絶縁膜として窒化シリコン膜を用いた場合、オン特性は良好であり、またゲート電圧ストレスに対するＶｔｈシフト、すなわち、しきい値電圧（Ｖｔｈ）の経時変化は小さいが、ＨＣ劣化が大きい。またゲート絶縁膜として酸化シリコン膜を用いた場合、ゲート電圧ストレスに対するＶｔｈシフト、およびＨＣ劣化は小さいが、オン特性の極端な低下が生じる。

本発明の目的は、しきい値電圧の経時変化およびホットキャリア劣化が可及的に小さく、かつオン特性の低下が可及的に小さい薄膜トランジスタおよびその製造方法を提供することである。

本発明の薄膜トランジスタは、絶縁性基板上に設けられるゲート電極と、前記ゲート電極上に設けられるゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、前記ゲート絶縁膜と接して設けられる微結晶シリコン膜を含む活性層と、前記活性層上に設けられるソース電極およびドレイン電極とを備え、前記ゲート絶縁膜は、前記微結晶シリコン膜と接して設けられる酸化シリコン膜を含み、前記酸化シリコン膜の前記微結晶シリコン膜と接する部分は、組成式ＳｉＯ_ｘ（ｘは１．２以上２未満の数）で表される組成を有し、前記活性層に含まれる前記微結晶シリコン膜は、成膜中に結晶化して形成されることを特徴とする。

本発明の薄膜トランジスタの製造方法は、絶縁性基板上に、ゲート電極を形成する工程と、前記ゲート電極上に、酸化シリコン膜を含むゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、微結晶シリコン膜を含む活性層を形成する工程と、前記活性層上に、ソース電極およびドレイン電極を形成する工程とを備え、前記ゲート絶縁膜を形成する工程では、前記酸化シリコン膜の少なくとも上部が、組成式ＳｉＯ_ｘ（ｘは１．２以上２未満の数）で表される組成を有するように、前記酸化シリコン膜を形成し、前記活性層を形成する工程では、前記上部が前記組成式ＳｉＯ _ｘ （ｘは１．２以上２未満の数）で表される組成を有し、前記上部の表面に結晶成長核である酸素欠損が存在する状態の前記酸化シリコン膜上に、シランガスと水素ガスとを含む混合ガスを用いたプラズマ化学気相成長法によって、微結晶シリコンの成長を伴ってシリコン膜を堆積することによって、前記酸化シリコン膜に接するように前記微結晶シリコン膜を形成することを特徴とする。

本発明の薄膜トランジスタによれば、ゲート絶縁膜は、酸化シリコン膜で活性層の微結晶シリコン膜と接する。微結晶シリコン膜は、成膜中に結晶化して形成される。酸化シリコン膜の微結晶シリコン膜と接する部分は、組成式ＳｉＯ_ｘ（ｘは１．２以上２未満の数）で表される組成を有するので、酸化シリコン膜の微結晶シリコン膜が形成されるべき表面を、結晶成長核である酸素欠損が充分に存在する状態にすることができる。これによって、酸化シリコン膜上に微結晶シリコン膜を高密度に成長させることができるので、結晶性に優れた微結晶シリコン膜を形成することができ、ボイドによるオン特性の低下を抑えることができる。

この微結晶シリコン膜を含んで活性層が構成されるので、微結晶シリコン膜を含まない場合に比べて、しきい値電圧の経時変化を小さく抑えることができる。またゲート絶縁膜は、酸化シリコン膜を含むので、ゲート絶縁膜へのホットキャリアの注入を防ぎ、ホットキャリア劣化を抑制することができる。したがって、しきい値電圧の経時変化およびホットキャリア劣化が可及的に小さく、かつオン特性の低下が可及的に小さい薄膜トランジスタを実現することができる。

また本発明の薄膜トランジスタの製造方法によれば、ゲート絶縁膜を構成する酸化シリコン膜は、少なくとも上部が、組成式ＳｉＯ_ｘ（ｘは１．２以上２未満の数）で表される組成を有するように形成されるので、酸化シリコン膜の微結晶シリコン膜が形成されるべき表面である上部の表面を、結晶成長核である酸素欠損が充分に存在する状態にすることができる。この上部の表面に結晶成長核である酸素欠損が存在する状態の酸化シリコン膜上に、シランガスと水素ガスとを含む混合ガスを用いたプラズマ化学気相成長法によって、微結晶シリコンの成長を伴ってシリコン膜を堆積することによって、酸化シリコン膜に接するように微結晶シリコン膜を形成するので、酸化シリコン膜上に微結晶シリコン膜を高密度に成長させることができ、結晶性に優れた微結晶シリコン膜を形成することができる。これによって、ボイドによるオン特性の低下を抑えて、酸化シリコン膜を含むゲート絶縁膜、および微結晶シリコン膜を含む活性層を設けることができる。

酸化シリコン膜を含むようにゲート絶縁膜を構成することによって、ゲート絶縁膜へのホットキャリアの注入を防ぐことができるので、ホットキャリア劣化を抑制することができる。微結晶シリコン膜を含むように活性層を構成することによって、微結晶シリコン膜を含まない場合に比べて、しきい値電圧の経時変化を小さく抑えることができる。したがって、しきい値電圧の経時変化およびホットキャリア劣化が可及的に小さく、かつオン特性の低下が可及的に小さい薄膜トランジスタを製造することができる。

本発明の第１の実施の形態におけるＴＦＴ１を備えるＴＦＴアレイ基板２０の構成を示す平面図である。 図１に示すＴＦＴ基板２０の画素部２１の構成を示す平面図である。 図２の切断面線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃから見た断面図である。 ＳｉＯ_x膜５２の形成が終了した段階の状態を示す断面図である。 微結晶シリコン膜６２、ｉ型非晶質シリコン膜６３およびＮ型非晶質シリコン膜６１のパターニングが終了した段階の状態を示す断面図である。 ＴＦＴチャネル部４６の形成が終了した段階の状態を示す断面図である。 画素ドレインコンタクトホール４７、ゲート端子部コンタクトホール４８およびソース端子部コンタクトホール４９の形成が終了した段階の状態を示す断面図である。 透明画素電極４３、ゲート端子パッド４４およびソース端子パッド４５のパターン形成が終了した段階の状態を示す断面図である。 ゲート端子パッド４４に断線不良が生じた状態を示す断面図である。 本発明の第１の実施の形態における微結晶シリコンＴＦＴのオン電流のＳｉＯ_x組成依存性を示すグラフである。 本発明の第１の実施の形態における微結晶シリコンＴＦＴのオフ電流の微結晶シリコン膜厚依存性を示すグラフである。 本発明の第２の実施の形態におけるＴＦＴ基板２０Ａの画素部２１Ａの構成を示す平面図である。 図１２の切断面線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃから見た断面図である。 低酸化シリコン（ＳｉＯ_x）膜５２の形成が終了した段階の状態を示す断面図である。 微結晶シリコン膜７０、ｉ型非晶質シリコン膜６３およびＮ型非晶質シリコン膜６１のパターニングが終了した段階の状態を示す断面図である。 本発明の第２の実施の形態における微結晶シリコンＴＦＴのオン電流のＳｉＯ_x組成依存性を示すグラフである。 本発明の第２の実施の形態における微結晶シリコンＴＦＴのオフ電流の微結晶シリコン膜厚依存性を示すグラフである。

＜第１の実施の形態＞
図１は、本発明の第１の実施の形態におけるＴＦＴ１を備えるＴＦＴアレイ基板２０の構成を示す平面図である。図２は、図１に示すＴＦＴ基板２０の画素部２１の構成を示す平面図である。図３は、図２の切断面線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃから見た断面図である。図３では、図２の切断面線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃから見た断面図を並べて示す。

本実施の形態では、ＴＦＴアレイ基板２０として、表示素子に液晶を用いる液晶表示装置用のアクティブマトリックス型ＴＦＴアレイ基板（以下「ＴＦＴ基板」という場合がある）、より詳細には、ゲートドライバを内蔵したＴＦＴ基板を例に挙げて説明する。ＴＦＴ基板２０は、画素部２１およびゲートドライバ部２２を備えて構成される。図１では図示を省略するが、ＴＦＴ１は、画素部２１およびゲートドライバ部２２に形成される。画素部２１では、複数のＴＦＴ１が、マトリックス状に配置される。画素部２１には、ゲート配線３３およびソース配線４０が形成される。ゲート配線３３およびソース配線４０は、各ＴＦＴ１に電気的に接続される。画素部２１に形成されるＴＦＴ１と、ゲートドライバ部２２に形成されるＴＦＴ１とは、同一の構成であるので、以下では、画素部２１に形成されるＴＦＴ１を代表として説明する。

図３に示すように、ＴＦＴ基板２０は、透明絶縁性基板３１、ゲート電極３２、ゲート配線３３、ゲート端子部３４、補助容量電極３５、ゲート絶縁膜３６、活性層３７、ソース電極３８、ドレイン電極３９、ソース配線４０、ソース端子部４１、層間絶縁膜４２、透明画素電極４３、ゲート端子パッド４４およびソース端子パッド４５を備えて構成される。ゲート電極３２、ゲート絶縁膜３６、活性層３７、ソース電極３８、ドレイン電極３９および層間絶縁膜４２は、ＴＦＴ１を構成する。

透明絶縁性基板３１は、ガラスおよびプラスチックなどの透光性絶縁材料から成る。透明絶縁性基板３１上、具体的には、透明絶縁性基板３１の厚み方向一方側の表面部には、ゲート電極３２、ゲート配線３３、ゲート端子部３４および補助容量電極３５が少なくとも形成されている。ゲート電極３２、ゲート配線３３、ゲート端子部３４および補助容量電極３５は、金属材料から成る金属膜によって形成される。ゲート配線３３は、ゲート電極３２と電気的に接続される。ゲート端子部３４は、ゲート配線３３と電気的に接続される。ゲート端子部３４には、ゲートドライバ部２２から、映像の走査信号が入力される。

ゲート電極３２の近傍には、ゲート絶縁膜３６を介して、ＴＦＴ１の構成要素である活性層３７が設けられる。活性層３７は、チャネル層６０と、Ｎ型半導体層６１とを含む。Ｎ型半導体層６１は、Ｎ型不純物を添加した非晶質シリコンから成るＮ型非晶質シリコン膜によって実現される。以下、Ｎ型半導体層６１を、Ｎ型非晶質シリコン膜６１という場合がある。

チャネル層６０は、不純物が添加されていないノンドープの半導体層である。チャネル層６０は、シリコン半導体層であり、不純物が添加されていないノンドープの微結晶シリコン膜６２と、不純物が添加されていないノンドープの非晶質シリコン膜（以下「ｉ型非晶質シリコン膜」という）６３とを含む。本実施の形態では、チャネル層６０は、微結晶シリコン膜６２とｉ型非晶質シリコン膜６３との２層構造のシリコン半導体層である。ここで、「微結晶シリコン膜」とは、結晶相と非晶質相との混合相を呈するシリコン膜をいう。

微結晶シリコン膜６２は、ゲート絶縁膜３６を介して、ゲート電極３２上に設けられる。換言すれば、微結晶シリコン膜６２は、ゲート電極３２を覆う部分のゲート絶縁膜３６上、具体的には、ゲート電極３２を覆う部分のゲート絶縁膜３６の厚み方向一方側の表面部に設けられる。すなわち、微結晶シリコン膜６２は、ゲート絶縁膜３６に接して設けられる。ｉ型非晶質シリコン膜６３は、微結晶シリコン膜６２上、具体的には微結晶シリコン膜６２の厚み方向一方側の表面部に設けられる。Ｎ型非晶質シリコン膜６１は、ｉ型非晶質シリコン膜６３上、具体的にはｉ型非晶質シリコン膜６３の厚み方向一方側の表面部に設けられる。

ゲート絶縁膜３６は、第１ゲート絶縁膜５０と第２ゲート絶縁膜５３とを含む。第１ゲート絶縁膜５０は、透明絶縁性基板３１上、具体的には透明絶縁性基板３１の厚み方向一方側の表面部に、ゲート電極３２、ゲート配線３３、ゲート端子部３４および補助容量電極３５を覆うように設けられる。第１ゲート絶縁膜５０は、本実施の形態では、窒化シリコン（ＳｉＮ）から成る窒化シリコン膜である。第２ゲート絶縁膜５３は、第１ゲート絶縁膜５０上、具体的には、第１ゲート絶縁膜５０の厚み方向一方側の表面部に設けられる。第２ゲート絶縁膜５３は、酸化シリコンから成る酸化シリコン膜である。

このように本実施の形態では、ゲート絶縁膜３６は、第１ゲート絶縁膜５０である窒化シリコン膜と、第２ゲート絶縁膜５３である酸化シリコン膜との２層構造を有する。ゲート絶縁膜３６は、第１ゲート絶縁膜５０である窒化シリコン膜でゲート電極３２に接し、第２ゲート絶縁膜５３である酸化シリコン膜で活性層３７の微結晶シリコン膜６２に接する。

第２ゲート絶縁膜５３は、二酸化シリコン（ＳｉＯ₂）から成る二酸化シリコン（ＳｉＯ₂）膜５１と、酸化シリコンの酸素原子（Ｏ）とシリコン原子（Ｓｉ）との組成比（Ｏ／Ｓｉ）が２未満、すなわち組成式ＳｉＯ_xのｘが２未満である酸化シリコンから成る低酸化シリコン膜（以下「ＳｉＯ_x膜」という場合がある）５２とを含む。本実施の形態では、ＳｉＯ_x膜５２は、酸素原子（Ｏ）とシリコン原子（Ｓｉ）との組成比（Ｏ／Ｓｉ）が１．２以上２未満、すなわち組成式ＳｉＯ_xのｘが１．２以上２未満である酸化シリコンから成る。ＳｉＯ_x膜５２は、第２ゲート絶縁膜５３の微結晶シリコン膜６２に接する部分である上部、具体的には、第２ゲート絶縁膜５３の厚み方向一方側の表面部を構成する。したがって本実施の形態では、第２ゲート絶縁膜５３である酸化シリコン膜の微結晶シリコン膜６２と接する部分は、組成式ＳｉＯ_x（ｘは１．２以上２未満の数）で表される組成を有する。

ソース電極３８およびドレイン電極３９は、Ｎ型非晶質シリコン膜６１と直接に電気的に接続される。ソース電極３８およびドレイン電極３９は、金属材料から成る金属膜によって形成される。Ｎ型非晶質シリコン膜６１は、チャネル層６０上の一部分が除去されて、ソース電極３８に接する部分であるソース層６１ａと、ドレイン電極３９に接する部分であるドレイン層６１ｂとに分離されている。このように本実施の形態のＴＦＴ１は、チャネル層６０上において直接、ソース層６１ａおよびドレイン層６１ｂがパターンエッチングされた、いわゆるチャネルエッチ型のボトムゲート構造の薄膜トランジスタである。ボトムゲート構造の薄膜トランジスタを、逆スタガ型薄膜トランジスタともいう。

ソース電極３８とドレイン電極３９とが分離され、さらにＮ型非晶質シリコン膜６１の一部分が除去されて形成された領域を、ＴＦＴチャネル部４６という。すなわち、ソース電極３８およびドレイン電極３９間、ならびにＮ型非晶質シリコン膜６１のソース層６１ａおよびドレイン層６１ｂ間は、ＴＦＴチャネル部４６において分離されている。

ソース配線４０は、第２ゲート絶縁膜５３のＳｉＯ_x膜５２上、具体的にはＳｉＯ_x膜５２の厚み方向一方側の表面部に設けられ、ソース電極３８と電気的に接続される。ソース端子部４１は、第２ゲート絶縁膜５３のＳｉＯ_x膜５２上、具体的にはＳｉＯ_x膜５２の厚み方向一方側の表面部に設けられ、ソース配線４０と電気的に接続される。ソース端子部４１には、外部から映像信号が入力される。

層間絶縁膜４２は、たとえばＳｉＮから成り、ＴＦＴチャネル部４６を含む基板全体を覆うように形成される。層間絶縁膜４２内には、層間絶縁膜４２の膜厚方向に貫通して、下層のドレイン電極３９にまで達する画素ドレインコンタクトホール４７が形成されている。また層間絶縁膜４２内には、層間絶縁膜４２の膜厚方向に貫通して、下層のゲート端子部３４にまで達するゲート端子部コンタクトホール４８が形成されている。また層間絶縁膜４２内には、層間絶縁膜４２の膜厚方向に貫通して、下層のソース端子部４１にまで達するソース端子部コンタクトホール４９が形成されている。

透明画素電極４３は、画素ドレインコンタクトホール４７を介してドレイン電極３９と電気的に接続される。ゲート端子パッド４４は、ゲート端子部コンタクトホール４８を介してゲート端子部３４と電気的に接続される。ソース端子パッド４５は、ソース端子部コンタクトホール４９を介してソース端子部４１と電気的に接続される。

以上のように構成されるＴＦＴ基板２０は、液晶表示装置に用いられる。液晶表示装置は、ＴＦＴ基板２０と、カラー表示用のカラーフィルタおよび対向電極などを具備した不図示の対向基板とを、セルギャップと呼ばれる予め定める間隙を空けて貼り合わせ、この間隙に液晶を注入して封止することによって製造される。ＴＦＴ基板２０は、液晶表示装置に限定されず、たとえばディスプレイ用途の光学表示用装置などの他の半導体デバイスに用いられてもよい。

次に、本発明の第１の実施の形態におけるＴＦＴ１の製造方法について説明する。本実施の形態では、ＴＦＴ１の製造方法を用いたＴＦＴ基板２０の製造方法について説明する。図４〜図８は、本発明の第１の実施の形態におけるＴＦＴ基板２０の製造方法を説明するための図である。図４〜図８では、図３と同様に、ＴＦＴ基板２０の画素部２１となる部分を示す。図４〜図８は、図２の切断面線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃから見た断面図に相当する。

図４は、ＳｉＯ_x膜５２の形成が終了した段階の状態を示す断面図である。まず、ガラスおよびプラスチックなどの透光性絶縁材料から成る透明絶縁性基板３１を、洗浄液または純水を用いて洗浄した後、透明絶縁性基板３１上に金属膜（以下「メタル膜」という場合がある）を成膜する。その後、第１回目のフォトリソグラフィプロセスによってメタル膜をパターニングして、ゲート電極３２、ゲート配線３３、ゲート端子部３４および補助容量電極３５を形成する。

次いで、ゲート電極３２、ゲート配線３３、ゲート端子部３４および補助容量電極３５を覆うように、第１ゲート絶縁膜５０として窒化シリコン膜を成膜する。次いで、第１ゲート絶縁膜５０上に二酸化シリコン（ＳｉＯ₂）膜５１を成膜した後、ＳｉＯ₂膜５１上に低酸化シリコン（ＳｉＯ_x）膜５２を形成する。このようにして酸化シリコン膜から成る第２ゲート絶縁膜５３を形成し、第１ゲート絶縁膜５０と第２ゲート絶縁膜５３とを含むゲート絶縁膜３６を形成する。第２ゲート絶縁膜５３の膜厚、すなわちＳｉＯ₂膜５１およびＳｉＯ_x膜５２の合計膜厚は、１００ｎｍ以下に選ばれる。

ＳｉＯ₂膜５１およびＳｉＯ_x膜５２は、以下のようにして形成する。ＳｉＯ₂膜５１は、プラズマＣＶＤ装置で、たとえば、基板温度を２００〜４００℃とし、圧力を１００〜２００Ｐａとし、周波数を１３．５６ＭＨｚとし、パワー密度を０．１Ｗ／ｃｍ²とし、ＳｉＨ₄ガスの流量を９０ｓｃｃｍとし、Ｎ₂Ｏガスの流量を２２０ｓｃｃｍとして堆積することによって形成することができる。ここで、ｓｃｃｍ（Standard cc per minute）とは、気体の流量（ｃｃ／ｍｉｎ）を表す単位であり、１分間あたりに流れる気体の体積を０℃かつ１ａｔｍ（１０１３２５Ｐａ）の状態に換算したときの気体の流量を表す。

ＳｉＯ_x膜５２は、ＳｉＯ₂膜５１の形成後、ＳｉＯ₂膜５１の形成に用いたプラズマＣＶＤ装置で、真空を保持したまま連続で、たとえば、基板温度を２００〜４００℃とし、圧力を１００〜２００Ｐａとし、周波数を１３．５６ＭＨｚとし、パワー密度を０．１〜０．５Ｗ／ｃｍ²とし、ＳｉＨ₄ガスの流量を１３０ｓｃｃｍとし、Ｎ₂Ｏガスの流量を２２０ｓｃｃｍとして堆積することによって形成することができる。

このように、ＳｉＯ₂膜５１とＳｉＯ_x膜５２とは、ＳｉＨ₄ガスとＮ₂Ｏガスとの流量比を変化させることによって作り分けることができる。具体的には、Ｎ₂Ｏガスの流量に対するＳｉＨ₄ガスの流量の比率（ＳｉＨ₄／Ｎ₂Ｏ）を９０／２２０＝０．４０程度、すなわちＳｉＨ₄ガスの流量をＮ₂Ｏガスの流量の０．４０倍程度にして堆積することによって、ＳｉＯ₂膜５１を形成することができる。またＮ₂Ｏガスの流量に対するＳｉＨ₄ガスの流量の比率（ＳｉＨ₄／Ｎ₂Ｏ）を１００／２２０〜１６０／２２０＝０．４５〜０．７３程度、すなわちＳｉＨ₄ガスの流量をＮ₂Ｏガスの流量の０．４５倍〜０．７３倍程度にして堆積することによって、組成式ＳｉＯ_xのｘが１．２以上２未満であるＳｉＯ_x膜５２を形成することができる。

図５は、微結晶シリコン膜６２、ｉ型非晶質シリコン膜６３およびＮ型非晶質シリコン膜６１のパターニングが終了した段階の状態を示す断面図である。ＳｉＯ_x膜５２の形成後は、ＳｉＯ_x膜５２上に、半導体能動膜となる微結晶シリコン膜６２と、ノンドープの非晶質シリコン膜であるｉ型非晶質シリコン膜６３と、Ｎ型不純物を添加した非晶質シリコン膜であるＮ型非晶質シリコン膜６１とを、この順に順次成膜する。微結晶シリコン膜６２は、ＳｉＯ_x膜５２に接するように成膜される。

微結晶シリコン膜６２は、シラン（ＳｉＨ₄）ガスと水素（Ｈ₂）ガスとの混合ガスによって成膜される。具体的に述べると、微結晶シリコン膜６２は、プラズマＣＶＤ装置で、たとえば、基板温度を２００〜４００℃とし、圧力を１００〜１５０Ｐａとし、周波数を１３．５６ＭＨｚとし、パワー密度を０．１Ｗ／ｃｍ²とし、ＳｉＨ₄ガスとＨ₂ガスとの流量比を、Ｈ₂ガスの流量に対するＳｉＨ₄ガスの流量の比率（ＳｉＨ₄／Ｈ₂）で２００〜３００、すなわちＨ₂ガスの流量を１としたときにＳｉＨ₄ガスの流量を２００〜３００として堆積することによって形成することができる。

Ｎ型非晶質シリコン膜６１の形成後は、第２回目のフォトリソグラフィプロセスによって、微結晶シリコン膜６２、ｉ型非晶質シリコン膜６３およびＮ型非晶質シリコン膜６１を、ＴＦＴ１の構成要素となる形状にパターニング形成する。このようにしてゲート絶縁膜３６上に、微結晶シリコン膜６２およびｉ型非晶質シリコン膜６３を含むチャネル層６０と、Ｎ型非晶質シリコン膜６１とを含む活性層３７Ａを形成する。ここで形成された活性層３７Ａは、後述する図６に示す工程で、Ｎ型非晶質シリコン膜６１がソース層６１ａとドレイン層６１ｂとに分離されて、前述の図３に示す活性層３７となる。

図６は、ＴＦＴチャネル部４６の形成が終了した段階の状態を示す断面図である。前述のようにして活性層３７Ａを形成した後、活性層３７Ａを含む基板の厚み方向一方側全体を覆うように、ソース電極３８およびドレイン電極３９となる金属膜、たとえばアルミニウム（Ａｌ）合金膜を成膜する。その後、第３回目のフォトリソグラフィプロセスによって金属膜およびその下層のＮ型非晶質シリコン膜６１をパターニングして、ソース電極３８、ドレイン電極３９、ソース配線４０およびソース端子部４１を形成するとともに、Ｎ型非晶質シリコン膜６１をソース層６１ａとドレイン層６１ｂとに分離する。これによって、ＴＦＴチャネル部４６を形成するとともに、前述の図３に示す活性層３７を形成する。このようにして活性層３７上に、ソース電極３８およびドレイン電極３９を形成する。

図７は、画素ドレインコンタクトホール４７、ゲート端子部コンタクトホール４８およびソース端子部コンタクトホール４９の形成が終了した段階の状態を示す断面図である。前述のようにしてＴＦＴチャネル部４６を形成した後、ＴＦＴチャネル部４６を含む基板の厚み方向一方側全体を覆うように、パッシベーション膜として層間絶縁膜４２を成膜する。層間絶縁膜４２としては、たとえばＳｉＮ膜を成膜する。

その後、第４回目のフォトリソグラフィプロセスによって層間絶縁膜４２をパターニングする。これによって、層間絶縁膜４２を貫通してドレイン電極３９の表面まで達する画素ドレインコンタクトホール４７と、層間絶縁膜４２を貫通してゲート端子部３４の表面まで達するゲート端子部コンタクトホール４８と、層間絶縁膜４２を貫通してソース端子部４１の表面まで達するソース端子部コンタクトホール４９とを少なくとも形成する。画素ドレインコンタクトホール４７、ゲート端子部コンタクトホール４８およびソース端子部コンタクトホール４９は、１回のフォトリソグラフィプロセスで同時に形成することができる。

図８は、透明画素電極４３、ゲート端子パッド４４およびソース端子パッド４５のパターン形成が終了した段階の状態を示す断面図である。前述のようにして形成された画素ドレインコンタクトホール４７、ゲート端子部コンタクトホール４８およびソース端子部コンタクトホール４９の内表面を含む基板の厚み方向一方側全体を覆うように、透明画素電極４３、ゲート端子パッド４４およびソース端子パッド４５となる透明導電性膜を成膜する。透明導電性膜としては、たとえばスズを添加したインジウム酸化物（Indium Tin Oxide；略称：ＩＴＯ）膜を成膜する。

次いで、第５回目のフォトリソグラフィプロセスによって透明導電性膜をパターニングする。これによって、画素ドレインコンタクトホール４７を介して下層のドレイン電極３９と電気的に接続するように透明画素電極４３を形成する。また、ゲート端子部コンタクトホール４８を介して下層のゲート端子部３４に電気的に接続されるゲート端子パッド４４のパターンを形成する。またソース端子部コンタクトホール４９を介して下層のソース端子部４１に電気的に接続されるソース端子パッド４５のパターンを形成する。以上の手順によって、液晶表示装置用途として好適に用いられる前述の図３に示すＴＦＴ基板２０が完成する。

完成したＴＦＴ基板２０には、約２００〜３５０℃の温度で熱処理を加えてもよい。これによって、ＴＦＴ基板２０全体に蓄積された静電荷および応力などを除去または緩和することができる。またゲート電極３２、ソース電極３８およびドレイン電極３９などを構成するメタル膜の電気的比抵抗を下げることができる。したがって、ＴＦＴ特性を向上して安定化させることができる。本実施の形態では、画素部２１におけるＴＦＴ１の製造方法について説明したが、画素部２１へのＴＦＴ１の形成と同時に、ゲートドライバ部２２においてもＴＦＴが形成される。

以上のように本実施の形態によれば、第２ゲート絶縁膜５３である酸化シリコン膜（以下、酸化シリコン膜５３という場合がある）の微結晶シリコン膜６２と接する部分は、組成式ＳｉＯ_x（ｘは１．２以上２未満の数）で表される組成を有する低酸化シリコン（ＳｉＯ_x）膜５２で構成される。つまり、酸化シリコン膜５３は、微結晶シリコン膜６２と接する部分が、組成式ＳｉＯ_x（ｘは１．２以上２未満の数）で表される組成を有するように形成される。これによって、酸化シリコン膜５３の微結晶シリコン膜６２が形成されるべき表面であるＳｉＯ_x膜５２の表面を、結晶成長核である酸素欠損が存在する状態にすることができる。

このＳｉＯ_x膜５２に接するように微結晶シリコン膜６２を形成するので、酸化シリコン膜５３上に微結晶シリコン膜６２を高密度に成長させることができ、結晶性に優れた微結晶シリコン膜６２を形成することができる。これによって、ボイドによるオン特性の低下を抑えて、酸化シリコン膜５３を含むゲート絶縁膜３６、および微結晶シリコン膜６２を含む活性層３７を設けることができる。酸化シリコン膜５３を含むようにゲート絶縁膜３６を構成することによって、ゲート絶縁膜３６へのホットキャリアの注入を防ぐことができるので、ホットキャリア劣化を抑制することができる。また微結晶シリコン膜６２を含むように活性層３７を構成することによって、微結晶シリコン膜６２を含まない場合に比べて、しきい値電圧の経時変化を小さく抑えることができる。したがって、しきい値電圧の経時変化およびホットキャリア劣化が可及的に小さく、かつオン特性の低下が可及的に小さいＴＦＴ１を実現することができる。

以上のように、本実施の形態のＴＦＴ１である微結晶シリコンＴＦＴは、充分なオン特性を確保しながら、大きな駆動電圧に対して劣化が少ない。したがって、本実施の形態のＴＦＴ１を用いることによって、ＴＦＴの書込み不足に起因する表示不良および回路動作不良を発生させることなく、高寿命の液晶表示装置を実現することができる。

表２に、酸化シリコン膜の成膜条件と、その成膜条件下で堆積した酸化シリコン膜の組成および屈折率、ならびに、その酸化シリコン膜上に堆積した微結晶シリコン膜の結晶化率との関係を示す。表２では、プラズマＣＶＤ装置にてＳｉＨ₄ガスの流量（ｓｃｃｍ）およびＮ₂Ｏガスの流量（ｓｃｃｍ）を変化させて酸化シリコン膜を堆積した場合について、酸化シリコン膜における酸素原子（Ｏ）の組成比ｘ、すなわち組成式ＳｉＯ_xのｘの値と、酸化シリコン膜の屈折率ｎと、酸化シリコン膜上に堆積した微結晶シリコン膜の結晶化率（％）とをまとめて示す。表２には、後述する本発明の第２の実施の形態におけるアルゴン（Ａｒ）を添加した微結晶シリコン膜の結晶化率を、Ａｒ添加結晶化率（％）として併せて示す。

表２に示すように、ＳｉＨ₄ガスの流量が増加すると、酸化シリコン膜の屈折率ｎは増大し、酸素原子（Ｏ）の組成比ｘは減少する。これは、ＳｉＨ₄ガスの流量が増大すると、酸化シリコン膜中のシリコン原子（Ｓｉ）の割合が増えて、屈折率が増大するためである。したがって、本実施の形態および後述する本発明の第２の実施の形態の酸化シリコン膜の作製プロセスにおいては、酸化シリコン膜における酸素原子（Ｏ）の組成比ｘの値の代わりに、酸化シリコン膜の屈折率ｎの値を使用して、酸化シリコン膜の制御を行ってもよい。酸化シリコン膜の制御を酸素原子（Ｏ）の組成比ｘおよび屈折率ｎのいずれで行うかは重要ではなく、微結晶シリコン膜の結晶化率を向上させることが重要である。

表２に示すように、微結晶シリコン膜の結晶化率は、酸化シリコン膜における酸素原子（Ｏ）の組成比ｘが２．０より少しでも小さくなると、換言すれば酸化シリコン膜の屈折率ｎが１．４６より少しでも大きくなると、大きく増加する。この理由について説明する。

５７３℃以下で安定なα石英の結晶格子は、一辺が４．９Åの正六角形であることが知られている。すなわちα石英を平面上から見た場合、結晶格子の一つの単位格子の面積は、６２．３８Ųとなる。本実施の形態で形成される酸化シリコン膜も、このようなα石英の結晶を構成していると仮定して考察する。酸素原子（Ｏ）の組成比ｘが１．９９の場合、ＳｉＯ₂が９９個、ＳｉＯが１個ある、すなわち酸化シリコン分子１００個中に１個の酸素欠損があることになる。これは、単位格子１００個毎に１つの酸素欠損があることに等しいので、面積に換算すると、単位格子の１００倍の面積である６２３８Ų＝６２．３８ｎｍ²毎に１つの酸素欠損があることに等しい。この酸素欠損が、結晶成長核として機能する。

他方、微結晶シリコン膜において、得られる微結晶の大きさは、直径が１０〜５０ｎｍ程度である。直径が３０ｎｍの微結晶を平面視した場合の面積は、７０６．９ｎｍ²であり、直径が１０ｎｍの微結晶を平面視した場合の面積は、７８．５ｎｍ²である。これらの値と前述の酸化シリコン膜における結晶成長核となる酸素欠損の形成面積とを比較すると、酸化シリコン膜における酸素原子（Ｏ）の組成比ｘが１．９９の場合でも、充分な密度で結晶成長核ができていることが判る。酸素原子（Ｏ）の組成比ｘが１．９９の場合、酸化シリコン膜の屈折率ｎは１．４６２になる。

したがって、酸化シリコン膜における酸素原子（Ｏ）の組成比ｘが２．０より少しでも小さくなると、または酸化シリコン膜の屈折率ｎが１．４６より少しでも大きくなると、前述のように微結晶シリコン膜の結晶化率が大きく向上する。

以上のことから、本実施の形態では、低酸化シリコン（ＳｉＯ_x）膜５２における酸素原子（Ｏ）の組成比ｘを２未満としている。屈折率ｎで表現すれば、本実施の形態では、低酸化シリコン（ＳｉＯ_x）膜５２の屈折率ｎを、１．４６を超える値とする。実際には、ＳｉＨ₄およびＮ₂Ｏのガス流量制御の精度などから、実用上充分な再現性および均一性が得られる条件を考慮すると、ＳｉＯ_x膜５２における酸素原子（Ｏ）の組成比ｘは、１．９以下、より詳細には１．８９以下であることが好ましく、ＳｉＯ_x膜５２の屈折率ｎは、１．４８以上であることが好ましい。

また低酸化シリコン（ＳｉＯ_x）膜５２における酸素原子（Ｏ）の組成比ｘが１．２未満になると、またはＳｉＯ_x膜５２の屈折率ｎが１．７を超えると、微結晶シリコン膜６２の結晶化率はさらに向上するが、ＳｉＯ_x膜５２中の欠陥準位密度が増大し、ホットキャリア劣化が増大するので、高寿命の液晶表示装置が得られなくなる。したがって、ＳｉＯ_x膜５２における酸素原子（Ｏ）の組成比ｘは、１．２以上であることが好ましく、ＳｉＯ_x膜５２の屈折率ｎは、１．７以下であることが好ましい。

以上のことから、本実施の形態では、ＳｉＯ_x膜５２を、組成式ＳｉＯ_x（ｘは１．２以上２未満の数）で表される組成を有するように構成している。屈折率ｎで表現して、ＳｉＯ_x膜５２を、屈折率ｎが１．４６を超えて１．７以下となるように構成してもよい。

屈折率ｎで表現して、第２ゲート絶縁膜５３である酸化シリコン膜の微結晶シリコン膜６２と接する部分を、屈折率ｎが１．４６を超えて１．７以下（１．４６＜ｎ≦１．７）である低酸化シリコン（ＳｉＯ_x）膜５２で構成した場合でも、組成式ＳｉＯｘ（式中、ｘは１．２以上２未満の数である）で表される組成を有するＳｉＯ_x膜５２で構成した場合と同様の効果を達成することができる。

本実施の形態では、酸化シリコン膜における酸素原子（Ｏ）の組成比ｘに対する屈折率ｎの値は、文献等の値よりも若干大きくなっている。これは、本実施の形態において、酸化シリコン膜中に、Ｎ₂Ｏガスからの窒素原子（Ｎ）が混入しているためである。屈折率ｎの値は、完全なＳｉＯ₂である石英基板などを用いて校正を常に行うことが必要である。本実施の形態では、完全なＳｉＯ₂である石英基板の組成ｘを２．０、屈折率ｎを１．４６として校正した。

実施例として、プラズマＣＶＤ装置を用いて、第２ゲート絶縁膜５３である酸化シリコン膜を構成する二酸化シリコン（ＳｉＯ₂）膜５１および低酸化シリコン（ＳｉＯ_x）膜５２を形成した。ＳｉＯ₂膜５１は、ＳｉＨ₄ガスの流量を９０ｓｃｃｍとし、Ｎ₂Ｏガスの流量を２２０ｓｃｃｍとして形成した。ＳｉＯ_x膜５２は、ＳｉＨ₄ガスの流量を１３０ｓｃｃｍとし、Ｎ₂Ｏガスの流量を２２０ｓｃｃｍとして形成した。ＳｉＯ₂膜５１およびＳｉＯ_x膜５２はいずれも、基板温度を３００℃とし、圧力を１５０Ｐａとし、パワー密度を０．２Ｗ／ｃｍ²として形成した。

形成したＳｉＯ₂膜５１およびＳｉＯ_x膜５２について、組成式ＳｉＯ_xのｘの値、すなわち酸素原子（Ｏ）の組成比ｘを、Ｘ線光電子分光（X-Ray Photoelectron Spectroscopy；略称：ＸＰＳ）を用いて測定した。また屈折率ｎを、発振波長が６３３ｎｍのヘリウムネオン（Ｈｅ−Ｎｅ）レーザを光源に用いた分光エリプソメトリ（spectro-elipsometory）を用いて測定した。ＳｉＯ₂膜５１における酸素原子（Ｏ）の組成比ｘは、２．０であり、屈折率ｎは、１．４６であった。ＳｉＯ_x膜５２における酸素原子（Ｏ）の組成比ｘは、１．５４であり、屈折率ｎは、１．５５であった。

図９は、ゲート端子パッド４４に断線不良が生じた状態を示す断面図である。本実施の形態では、前述のように、第２ゲート絶縁膜５３である酸化シリコン膜の膜厚、すなわちＳｉＯ₂膜５１の膜厚とＳｉＯ_x膜５２の膜厚との合計の膜厚は、１００ｎｍ以下に選ばれる。酸化シリコン膜５３の膜厚が大きい場合、エッチングレートの差によって、図９に示すようにゲート端子部３４において、酸化シリコン膜５３が突き出してしまう。これによって、ゲート端子パッド４４に断線不良が生じやすい。

酸化シリコン膜５３の膜厚、すなわちＳｉＯ₂膜５１およびＳｉＯ_x膜５２の合計膜厚を１００ｎｍ以下としてＳｉＯ₂膜５１およびＳｉＯ_x膜５２を形成したところ、断線不良は確認されなかった。このとき、ＳｉＯ₂膜５１の膜厚を８０ｎｍとし、ＳｉＯ_x膜５２の膜厚を２０ｎｍとした。以上の結果から、本実施の形態では、前述のように第２ゲート絶縁膜５３である酸化シリコン膜の膜厚、すなわちＳｉＯ₂膜５１の膜厚とＳｉＯ_x膜５２の膜厚との合計の膜厚を１００ｎｍ以下としている。これによって、ゲート端子パッド４４の断線不良を防ぐことができる。

以下、低酸化シリコン（ＳｉＯ_x）膜５２の効果について、検証を行なった。二酸化シリコン（ＳｉＯ₂）膜５１を成膜した後に、ＳｉＯ_x膜５２を成膜した場合と、ＳｉＯ_x膜５２を成膜しなかった場合とについて、微結晶シリコン膜６２を成膜した直後に、走査型電子顕微鏡（Scanning Electron Microscope；略称：ＳＥＭ、日立株式会社製、Ｓ−８０６）を用いて表面写真を観察した。

ＳｉＯ₂膜５１は、プラズマＣＶＤ装置で、基板温度を３００℃とし、圧力を１５０Ｐａとし、パワー密度を０．２Ｗ／ｃｍ²とし、ＳｉＨ₄ガスの流量を９０ｓｃｃｍとし、Ｎ₂Ｏガスの流量を２２０ｓｃｃｍとして形成した。ＳｉＯ_x膜５２は、プラズマＣＶＤ装置で、基板温度を３００℃とし、圧力を１５０Ｐａとし、パワー密度を０．２Ｗ／ｃｍ²とし、ＳｉＨ₄ガスの流量を１３０ｓｃｃｍとし、Ｎ₂Ｏガスの流量を２２０ｓｃｃｍとして形成した。微結晶シリコン膜６２は、プラズマＣＶＤ装置で、基板温度を２５０℃とし、圧力を１５０Ｐａとし、ＳｉＨ₄ガスとＨ₂ガスとの流量比（ＳｉＨ₄／Ｈ₂）を３００にして堆積した。

ＳｉＯ_x膜５２を成膜しなかったサンプルの微結晶シリコンは、島状に成長しており、多数のボイドが観測された。これに対し、ＳｉＯ_x膜５２を成膜したサンプルの微結晶シリコンは、高密度でかつ均一に成長しており、ボイドは殆ど観測されなかった。

さらに、これらのサンプルについて、ラマン分光装置（ＪＡＳＣＯ社製、ＭＲＳ−３１００）を用いて、微結晶シリコン膜６２の結晶化率を測定した。ＳｉＯ_x膜５２を成膜しなかったサンプルの結晶化率は４０％であった。これに対し、ＳｉＯ_x膜５２を成膜したサンプルでは、６０％の結晶化率が得られた。

また、ＳｉＯ₂膜５１を成膜した後に、ＳｉＯ_x膜５２を成膜した場合と、ＳｉＯ_x膜５２を成膜しなかった場合とについて、微結晶シリコンＴＦＴをそれぞれ作製し、ゲート電圧−ドレイン電流特性を測定した。測定したＴＦＴのチャネル幅は２５μｍであり、チャネル長は４μｍである。測定結果から、ＳｉＯ_x膜５２を成膜した場合には、ＳｉＯ_x膜５２を成膜しなかった場合に比べて、ドレイン電圧を１０Ｖ印加したときで約３．５倍の値のドレイン電流が得られることが確認された。このことから、ＳｉＯ_x膜５２を成膜した場合には、良好なオン特性が得られることがわかった。

またＳｉＯ_x膜５２の組成を変えて微結晶シリコンＴＦＴをそれぞれ作製し、ゲート電圧−ドレイン電流特性を測定した。測定結果から、ドレイン電圧を１０Ｖ印加し、ゲート電圧を２０Ｖ印加したときのドレイン電流であるオン電流について、ＳｉＯ_x膜５２の組成に対する依存性（以下「ＳｉＯ_x組成依存性」という場合がある）を評価した。図１０は、本発明の第１の実施の形態における微結晶シリコンＴＦＴのオン電流のＳｉＯ_x組成依存性を示すグラフである。図１０において、縦軸は、ＳｉＯ_x膜５２に代えて、組成式ＳｉＯ_xのｘが２．０の酸化シリコン膜を用いて作製した微結晶シリコンＴＦＴのオン電流（Ｉｏｎ（ｘ＝２．０））で規格化したオン電流の値Ｉｏｎ／Ｉｏｎ（ｘ＝２．０）を示し、横軸は、ＳｉＯ_x膜５２の組成を示す。図１０では、ＳｉＯ_x膜５２の組成を、組成式ＳｉＯ_xのｘの値、すなわちシリコン原子（Ｓｉ）に対する酸素原子（Ｏ）の組成比（Ｏ／Ｓｉ）で表す。

図１０から、オン電流は、ＳｉＯ_x膜５２における酸素原子（Ｏ）の組成比ｘが２．０よりも小さくなると増大し、酸素原子の組成比ｘが小さくなるにつれて大きくなることがわかる。これは、ＳｉＯ_x膜５２における酸素原子の組成比ｘが小さくなるにつれて、ＳｉＯ_x膜５２における結晶成長核である酸素欠損が増え、これによって、微結晶シリコン膜６２が高密度に成長するためである。

また微結晶シリコン膜６２の膜厚を１０ｎｍから７０ｎｍまで１０ｎｍずつ変化させた微結晶シリコンＴＦＴをそれぞれ作製し、ゲート電圧−ドレイン電流特性を測定した。ＳｉＯ_x膜５２における酸素原子の組成比ｘは１．５４とした。測定結果から、ドレイン電圧を１０Ｖ印加したときのドレイン電流の最小値であるオフ電流（Ｉｍｉｎ）について、微結晶シリコン膜６２の膜厚に対する依存性（以下「微結晶シリコン膜厚依存性」という場合がある）を評価した。ドレイン電流が最小になるゲート電圧は、ＴＦＴによって異なっている。

図１１は、本発明の第１の実施の形態における微結晶シリコンＴＦＴのオフ電流の微結晶シリコン膜厚依存性を示すグラフである。図１１において、縦軸は、微結晶シリコンの膜厚を５０ｎｍとしたＴＦＴのオフ電流（Ｉｍｉｎ（５０ｎｍ））で規格化したオフ電流の値Ｉｍｉｎ／Ｉｍｉｎ（５０ｎｍ）を示し、横軸は、微結晶シリコン膜６２の膜厚（ｎｍ）を示す。

微結晶シリコン膜６２の膜厚が小さくなっても、オン電流は一定となるが、オフ電流は、図１１に示すように微結晶シリコン膜６２の膜厚によって変化する。微結晶シリコン膜６２の膜厚が７０ｎｍから３０ｎｍまでの間では、膜厚を小さくするに従って、オフ電流の最小値が減少する傾向を示した。しかし、微結晶シリコン膜６２の膜厚を３０ｎｍ以下に小さくしても、オフ電流の最小値はあまり小さくならずに飽和傾向を示した。このことから、微結晶シリコン膜６２の膜厚を３０ｎｍ以下にすることで、オン特性を低下させずにリーク電流を小さくできることがわかる。

したがって、微結晶シリコン膜６２の膜厚は、３０ｎｍ以下であることが好ましい。微結晶シリコン膜６２は、ホール移動度が大きいので、チャネル方向のオフ抵抗が小さく、リーク電流が増加する原因となる。微結晶シリコン膜６２の膜厚を比較的小さく、具体的には３０ｎｍ以下にすることによって、チャネル方向の抵抗を大きくすることができるので、リーク電流を減少させることができる。

また本実施の形態では、ゲート絶縁膜３６は、ゲート電極３２と第２ゲート絶縁膜５３である酸化シリコン膜との間に介在される第１ゲート絶縁膜５０である窒化シリコン膜（以下、窒化シリコン膜５０という場合がある）を含んでおり、窒化シリコン膜５０と酸化シリコン膜５３との積層構造を有する。酸化シリコン膜の比誘電率は１．４６であるのに対し、窒化シリコン膜の比誘電率は２．０であるので、前述のようにゲート絶縁膜３６を窒化シリコン膜５０と酸化シリコン膜５３との積層構造にすることによって、酸化シリコン膜のみでゲート絶縁膜を構成する場合と比べて、ゲート絶縁膜３６の誘電率が増大する。このため、同一膜厚で比較すると、酸化シリコン膜のみでゲート絶縁膜を構成する場合と比べて、積層構造の場合はオン電流を増大させることができる。したがって、ゲート絶縁膜３６の膜厚を増大させずに、ＴＦＴ１の性能を向上させることができる。

また本実施の形態では、活性層３７は、微結晶シリコン膜６２上に設けられるｉ型非晶質シリコン膜６３を含んでおり、チャネル層６０が、微結晶シリコン膜６２とｉ型非晶質シリコン膜６３との積層構造を有する。これによって、バンドギャップの不整合を抑えて、チャネル層６０上にＮ型非晶質シリコン膜６１を形成することができる。したがって、ゲート電極３２に逆バイアス電圧を印加したときに、微結晶シリコン膜６２とＮ型非晶質シリコン膜６１との間で、バンド間トンネリングによるホール注入が起こることを防ぐことができるので、リーク電流を抑制することができる。

＜第２の実施の形態＞
図１２は、本発明の第２の実施の形態におけるＴＦＴ基板２０Ａの画素部２１Ａの構成を示す平面図である。図１３は、図１２の切断面線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃから見た断面図である。本実施の形態のＴＦＴ基板２０Ａにおいて、前述の第１の実施の形態におけるＴＦＴ基板２０の微結晶シリコン膜６２を除くその他の構成は、第１の実施の形態におけるＴＦＴ基板２０と同様であるので、異なる部分についてのみ説明し、同様の構成には同一の参照符を付して共通する説明を省略する。

本実施の形態のＴＦＴ基板２０Ａは、第１の実施の形態におけるＴＦＴ基板２０に備えられるＴＦＴ１と同様の構成のＴＦＴ２を備える。本実施の形態のＴＦＴ２は、活性層７２のチャネル層７１を構成する微結晶シリコン膜として、アルゴン（Ａｒ）を含有する微結晶シリコン膜７０を備えている。本実施の形態のＴＦＴ２は、前述の第１の実施の形態におけるＴＦＴ１に備えられる微結晶シリコン膜６２に代えて、Ａｒを含有する微結晶シリコン膜７０を備えている。微結晶シリコン膜７０は、第２ゲート絶縁膜５３を構成する低酸化シリコン（ＳｉＯ_x）膜５２と接する部分、より詳細には微結晶シリコン膜７０全体に、アルゴンを含有する。

次に、本発明の第２の実施の形態におけるＴＦＴ２の製造方法について説明する。本実施の形態におけるＴＦＴ２の製造方法は、第１の実施の形態におけるＴＦＴ２の製造方法と類似するので、同様の工程については説明を省略する。本実施の形態では、ＴＦＴ２の製造方法を用いたＴＦＴ基板２０Ａの製造方法について説明する。図１４および図１５は、本発明の第２の実施の形態におけるＴＦＴ基板２０Ａの製造方法を説明するための図である。図１４および図１５では、図１３と同様に、ＴＦＴ基板２０Ａの画素部２１Ａとなる部分を示す。図１４および図１５は、図１２の切断面線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃから見た断面図に相当する。

図１４は、低酸化シリコン（ＳｉＯ_x）膜５２の形成が終了した段階の状態を示す断面図である。第１の実施の形態と同様に、まずガラス基板などの透明絶縁性基板３１を、洗浄液または純水を用いて洗浄した後、透明絶縁性基板３１上にメタル膜を成膜する。その後、第１回目のフォトリソグラフィプロセスで前記メタル膜をパターニングして、ゲート電極３２、ゲート配線３３、ゲート端子部３４および補助容量電極３５を形成する。次いで、ゲート電極３２、ゲート配線３３、ゲート端子部３４および補助容量電極３５を覆うように、第１ゲート絶縁膜５０を成膜した後、第１ゲート絶縁膜５０上に、第２ゲート絶縁膜５３となる二酸化シリコン（ＳｉＯ₂）膜５１および低酸化シリコン（ＳｉＯ_x）膜５２を成膜する。ＳｉＯ_x膜５２における酸素原子（Ｏ）の組成比ｘは、たとえば１．５４である。ＳｉＯ₂膜５１とＳｉＯ_x膜５２との合計の膜厚は、１００ｎｍ以下に選ばれる。

図１５は、微結晶シリコン膜７０、ｉ型非晶質シリコン膜６３およびＮ型非晶質シリコン膜６１のパターニングが終了した段階の状態を示す断面図である。次いで、ＳｉＯ_x膜５２上に、半導体能動膜となる、Ａｒを含有する微結晶シリコン膜（以下「Ａｒ含有微結晶シリコン膜」という場合がある）７０と、ノンドープの非晶質シリコン膜であるｉ型非晶質シリコン膜６３と、Ｎ型不純物を添加した非晶質シリコン膜であるＮ型非晶質シリコン膜６１とを、この順に順次成膜する。

微結晶シリコン膜７０は、プラズマＣＶＤ法を用いて、ＳｉＨ₄ガス、Ｈ₂ガスおよびＡｒガスを含む混合ガス、本実施の形態では、ＳｉＨ₄ガスとＨ₂ガスとＡｒガスとの混合ガスによって成膜する。微結晶シリコン膜７０は、プラズマＣＶＤ法にて、ＳｉＨ₄ガスとＨ₂ガスとＡｒガスとの流量比（ＳｉＨ₄／Ｈ₂／Ａｒ）を１：１５０：１５０〜３００、すなわちＳｉＨ₄ガスの流量を１としたときにＨ₂ガスの流量を１５０とし、Ａｒガスの流量を２００〜３００とし、圧力を１００〜１５０Ｐａとし、パワー密度を０．０５〜０．２Ｗ／ｃｍ²とし、成膜温度を２００〜３００℃として堆積することによって、形成することができる。

その後、第１の実施の形態と同様にして、第２回目のフォトリソグラフィプロセスによって、Ａｒ含有微結晶シリコン膜７０とｉ型非晶質シリコン膜６３とＮ型非晶質シリコン膜６１とを、ＴＦＴ２の構成要素となる形状にパターニングして、活性層７２Ａを形成する。ここで形成された活性層７２Ａは、後の工程でＮ型非晶質シリコン膜６１がソース層６１ａとドレイン層６１ｂとに分離されて、前述の図１３に示す活性層７２となる。これ以降の製造工程は、前述の第１の実施の形態と同様であるので、説明を省略する。以上のようにして、前述の図１３に示すＴＦＴ２を備えるＴＦＴ基板２０Ａを製造する。

以上のように本実施の形態によれば、微結晶シリコン膜７０は、ＳｉＨ₄ガス、Ｎ₂ＯガスおよびＡｒガスを含む混合ガスによって成膜される。これによって、微結晶シリコン膜７０の結晶性を高め、結晶化率を向上させることができるので、ＴＦＴ２のオン特性を向上させることができる。

また本実施の形態では、第２ゲート絶縁膜５３である酸化シリコン膜の膜厚、すなわちＳｉＯ₂膜５１とＳｉＯ_x膜５２との合計の膜厚は、１００ｎｍ以下に選ばれる。酸化シリコン膜５３の膜厚が大きい場合、エッチングレートの差によって、前述の図９に示すように、ゲート端子部３４において、酸化シリコン膜５３が突き出してしまう。これによって、ゲート端子パッド４４に断線不良が生じやすい。

酸化シリコン膜５３の膜厚、すなわちＳｉＯ₂膜５１とＳｉＯ_x膜５２との合計の膜厚を１００ｎｍ以下としてＳｉＯ₂膜５１およびＳｉＯ_x膜５２を形成したところ、断線不良は確認されなかった。このとき、ＳｉＯ₂膜５１の膜厚を８０ｎｍとし、ＳｉＯ_x膜５２の膜厚を２０ｎｍとした。以上の結果から、本実施の形態では、前述のように第２ゲート絶縁膜５３である酸化シリコン膜の膜厚、すなわちＳｉＯ₂膜５１の膜厚とＳｉＯ_x膜５２との合計の膜厚を１００ｎｍ以下としている。これによって、ゲート端子パッド４４の断線不良を防ぐことができる。

以下、Ａｒを含有する微結晶シリコン膜７０による効果について、検証を行った。Ａｒを含有する微結晶シリコン膜７０は、原料ガスであるＳｉＨ₄ガスおよびＨ₂ガスにＡｒガスを混合した混合ガスを用いて、プラズマＣＶＤ法にて、ＳｉＨ₄ガス、Ｈ₂ガス、Ａｒガスの流量比（ＳｉＨ₄／Ｈ₂／Ａｒ）を１：１５０：１５０とし、圧力を１５０Ｐａとし、パワー密度を０．０６Ｗ／ｃｍ²とし、成膜温度を３００℃として形成した。このとき、形成されたＴＦＴチャネル部４６の深さ方向の元素分布を、二次イオン質量分析計（Secondary Ion Mass Spectrometer；略称：ＳＩＭＳ、ＣＡＭＥＣＡ社製、ＩＭＳ−６Ｆ）を用いて調べたところ、微結晶シリコン膜７０中にＡｒが検出された。

また、混合ガス中にＡｒを含有させた場合と、含有させなかった場合とについて、微結晶シリコン膜を成膜した直後に、ＳＥＭ（日立株式会社製、Ｓ−８０６）を用いて表面写真を観察した。Ａｒを含有させなかったサンプルおよび含有させたサンプルのいずれにおいても、微結晶シリコンは、高密度でかつ均一に成長しており、ボイドは殆ど観測されなかった。

さらに、これらのサンプルについて、ラマン分光装置（ＪＡＳＣＯ社製、ＭＲＳ−３１００）を用いて結晶化率を測定した。Ａｒを含有させなかったサンプルの結晶化率は、６０％であった。これに対し、Ａｒを含有させたサンプルでは、６７％の結晶化率が得られた。

混合ガス中にＡｒを含有させることによって結晶化率が向上する理由は、以下のように説明できる。ＳｉＨ₄ガスとＨ₂ガスとの混合ガスでシリコン膜を成膜する結晶成長過程では、非晶質シリコン膜（ａ−Ｓｉ膜）と、微結晶シリコン膜とが同時に堆積する。混合ガス中にＨ₂ガスが大量に含まれていると、プラズマ中で分解した大量の水素原子（Ｈ）が非晶質シリコン膜中の弱いシリコン結合（Ｓｉ−Ｓｉ結合）を切り、Ｓｉと化合し、ＳｉＨ₄（気体）となって膜から除去される。すなわち、混合ガス中に大量のＨ₂ガスが存在すると、非晶質シリコン膜よりも微結晶シリコン膜がより多く成長する。この水素原子が非晶質シリコン膜中の弱いシリコン結合を切る効果は、成膜温度が低温であるほど顕著になる。この混合ガスにＡｒガスをさらに混合すると、ＡｒはＨよりも質量が大きいので、非晶質シリコン膜中の弱いシリコン結合を切る作用がＨよりも大きくなり、より結晶性の良好な、すなわち結晶化率の高い微結晶シリコン膜が形成できる。

さらに、Ａｒガスを混合すると、弱いシリコン結合を切る作用が、より高温でも起こるようになる。すなわち、微結晶シリコン膜７０をより高温で堆積することができる。前述の第１の実施の形態の実施例では、微結晶シリコン膜６２を形成するにあたって、成膜温度を２５０℃としたが、本実施の形態の実施例では成膜温度を３００℃とした。Ａｒガスを混合した場合、微結晶シリコン膜の成長速度は、Ａｒガスを混合しない場合に比べて１．５倍に向上した。したがって、Ａｒガスを混合すると、結晶化率が向上するだけではなく、スループットも向上する。

またＳｉＯ_x膜５２の組成を変えて、微結晶シリコン膜７０にＡｒを含有させた微結晶シリコンＴＦＴをそれぞれ作製し、ゲート電圧−ドレイン電流特性を測定した。測定結果から、ドレイン電圧を１０Ｖ印加し、ゲート電圧を２０Ｖ印加したときのドレイン電流であるオン電流について、ＳｉＯ_x膜５２の組成に対する依存性、すなわちＳｉＯ_x組成依存性を評価した。

図１６は、本発明の第２の実施の形態における微結晶シリコンＴＦＴのオン電流のＳｉＯ_x組成依存性を示すグラフである。図１６において、縦軸は、ＳｉＯ_x膜５２に代えて、組成式ＳｉＯ_xのｘが２．０の酸化シリコン膜を用いて作製した微結晶シリコンＴＦＴのオン電流（Ｉｏｎ（ｘ＝２．０））で規格化したオン電流の値Ｉｏｎ／Ｉｏｎ（ｘ＝２．０）を示し、横軸は、ＳｉＯ_x膜５２の組成を示す。図１６では、ＳｉＯ_x膜５２の組成を、組成式ＳｉＯ_xのｘの値、すなわちシリコン原子（Ｓｉ）に対する酸素原子（Ｏ）の組成比（Ｏ／Ｓｉ）で表す。

図１６から、オン電流は、ＳｉＯ_x膜５２における酸素原子（Ｏ）の組成比ｘが２．０よりも小さくなると増大し、酸素原子の組成比ｘが小さくなるにつれて大きくなることがわかる。

また図１６に示す結果と、前述の図１０に示す微結晶シリコン膜６２にＡｒを含有させない場合の結果とを比較した。その結果、微結晶シリコン膜７０にＡｒを含有させると、Ａｒを含有させない場合に比べて、ＳｉＯ_x膜５２における酸素原子（Ｏ）の組成比ｘが１．９８の場合で１．０５倍、組成比ｘが１．５４の場合で１．５１倍、組成比ｘが１．２０の場合で１．６５倍の値となり、オン電流が１．０５倍から１．６５倍向上することが確認された。

またＡｒを含有させた微結晶シリコン膜７０の膜厚を１０ｎｍから７０ｎｍまで１０ｎｍずつ変化させた微結晶シリコンＴＦＴをそれぞれ作製し、ゲート電圧−ドレイン電流特性を測定した。ＳｉＯ_x膜５２における酸素原子の組成比ｘは、１．５４とした。測定結果から、ドレイン電圧を１０Ｖ印加したときのドレイン電流の最小値であるオフ電流（Ｉｍｉｎ）について、微結晶シリコン膜７０の膜厚に対する依存性、すなわち微結晶シリコン膜厚依存性を評価した。ドレイン電流が最小になるゲート電圧は、ＴＦＴによって異なっている。

図１７は、本発明の第２の実施の形態における微結晶シリコンＴＦＴのオフ電流の微結晶シリコン膜厚依存性を示すグラフである。図１７において、縦軸は、微結晶シリコン膜７０の膜厚を５０ｎｍとしたＴＦＴのオフ電流（Ｉｍｉｎ（５０ｎｍ））で規格化した値Ｉｍｉｎ／Ｉｍｉｎ（５０ｎｍ）を示し、横軸は、微結晶シリコン膜７０の膜厚（ｎｍ）を示す。

前述の第１の実施の形態と同様に、Ａｒを含有させた微結晶シリコン膜７０の膜厚が小さくなっても、オン電流は一定となるが、オフ電流は、図１７に示すように微結晶シリコン膜７０の膜厚によって変化する。微結晶シリコン膜７０の膜厚が７０ｎｍから３０ｎｍまでの間では、膜厚を小さくするに従って、オフ電流の最小値が減少する傾向を示した。しかし、微結晶シリコン膜７０の膜厚を３０ｎｍ以下に小さくしても、オフ電流の最小値はあまり小さくならずに飽和傾向を示した。このことから、微結晶シリコン膜７０の膜厚を３０ｎｍ以下にすることで、オン特性を低下させずにリーク電流を小さくできることがわかる。

したがって、微結晶シリコン膜７０の膜厚は、３０ｎｍ以下であることが好ましい。微結晶シリコン膜７０は、ホール移動度が大きいので、チャネル方向のオフ抵抗が小さく、リーク電流が増加する原因となる。微結晶シリコン膜７０の膜厚を比較的小さく、具体的には３０ｎｍ以下にすることによって、チャネル方向の抵抗を大きくすることができるので、リーク電流を減少させることができる。

また図１７に示す結果と、前述の図１１に示す微結晶シリコン膜６２にＡｒを含有させない場合の結果とを比較した。その結果、微結晶シリコン膜７０にＡｒを含有させると、Ａｒを含有させない場合に比べて、オフ電流が若干増加することがわかった。より詳細には、オフ電流は、微結晶シリコン膜７０の膜厚が５０ｎｍの場合で０．９％増加し、膜厚が３０ｎｍの場合で６．３％増加し、膜厚が１０ｎｍの場合で１０．０％増加することがわかった。これは、Ａｒが微結晶シリコン膜７０中に欠陥を作っているためと考えられるが、増加率は最大でも１０％であるので、問題はない。

以上のように、本実施の形態のＴＦＴ２である微結晶シリコンＴＦＴは、前述の第１の実施の形態のＴＦＴ１に比べて、より大きなオン特性を確保しつつ、大きな駆動電圧に対して劣化が少ない。したがって、本実施の形態のＴＦＴ２を用いることによって、ＴＦＴの書込み不足に起因する表示不良および回路動作不良を発生させることなく、高寿命の液晶表示装置を実現することができる。

また本実施の形態では、前述の第１の実施の形態に比べて、微結晶シリコン膜７０を高速で成膜できるので、スループットが向上し、製造コストを低減することができる。

また本実施の形態では、低酸化シリコン（ＳｉＯ_x）膜５２における酸素原子（Ｏ）の組成比ｘが１．２未満になると、または屈折率ｎが１．７を超えると、前述の第１の実施の形態に比べて、微結晶シリコン膜７０の結晶化率はさらに向上する。具体的には、前述の表２に示すように、Ａｒが添加されていない場合、結晶化率は６６％以上となるのに対し、Ａｒが添加されている場合、結晶化率は７４％以上となる。しかし、ＳｉＯ_x膜５２中の欠陥準位密度が増大し、ホットキャリア劣化が増大するので、高寿命の液晶表示装置が得られなくなる。したがって、ＳｉＯ_x膜５２における酸素原子（Ｏ）の組成比ｘは、１．２以上であることが好ましく、ＳｉＯ_x膜５２の屈折率ｎは、１．７以下であることが好ましい。

前述の各実施の形態は、本発明の例示に過ぎず、本発明の範囲内において構成を変更することができる。たとえば、前述の各実施の形態では、ゲート絶縁膜３６を第１ゲート絶縁膜である窒化シリコン（ＳｉＮ）膜５０と、第２ゲート絶縁膜５３である酸化シリコン膜、具体的には二酸化シリコン（ＳｉＯ₂）膜５１および低酸化シリコン（ＳｉＯ_x）膜５２とで構成したが、ゲート絶縁膜３６は、これに限定されない。たとえば、ＳｉＯ₂膜５１を設けずに、ＳｉＯ_xのｘが２未満の低酸化シリコン（ＳｉＯ_x）膜５２単独で第２ゲート絶縁膜５３を構成し、ＳｉＮ膜５０およびＳｉＯ_x膜５２のみでゲート絶縁膜３６を構成してもよい。このように第２ゲート絶縁膜５３は、ＳｉＯ₂膜５１を含まなくてもよいが、ゲート絶縁膜３６へのホットキャリアの注入を防ぐという観点からは、ＳｉＯ₂膜５１を含んで構成されることが好ましい。

また第２ゲート絶縁膜５３は、前述の各実施の形態では、ＳｉＯ₂膜５１とＳｉＯ_x膜５２との積層構造を有するが、これに限定されず、たとえば、単層膜で構成されてもよい。単層膜で第２ゲート絶縁膜５３を構成する場合、少なくとも微結晶シリコン膜６２，７０と接する部分が、組成式ＳｉＯ_x（ｘは１．２以上２未満の数）で表される組成を有するか、または屈折率が１．４６よりも大きく１．７以下であればよい。たとえば、第２ゲート絶縁膜５３は、酸素原子（Ｏ）の組成比ｘが第１ゲート絶縁膜５０側から微結晶シリコン膜６２，７０側に向かって減少して、微結晶シリコン膜６２，７０と接する部分で、１．２以上２未満になるように構成されてもよい。また第２ゲート絶縁膜５３は、屈折率が第１ゲート絶縁膜５０側から微結晶シリコン膜６２，７０側に向かって増加して、微結晶シリコン膜６２，７０と接する部分で、１．４６よりも大きく１．７以下の値になるように構成されてもよい。

また前述の各実施の形態では、チャネルエッチ型のＴＦＴの製造方法を説明したが、エッチストッパー型のＴＦＴであっても、同様にして製造することができる。

１，２ 薄膜トランジスタ（ＴＦＴ）、２０，２０Ａ ＴＦＴ基板、２１，２１Ａ 画素部、２２ ゲートドライバ部、３１ 透明絶縁性基板、３２ ゲート電極、３３ ゲート配線、３４ ゲート端子部、３５ 補助容量電極、３６ ゲート絶縁膜、３７，７２ 活性層、３８ ソース電極、３９ ドレイン電極、４０ ソース配線、４１ ソース端子部、４２ 層間絶縁膜、４３ 透明画素電極、４４ ゲート端子パッド、４５ ソース端子パッド、４６ ＴＦＴチャネル部、４７ 画素ドレインコンタクトホール、４８ ゲート端子部コンタクトホール、４９ ソース端子部コンタクトホール、５０ 第１ゲート絶縁膜（窒化シリコン膜）、５１ 二酸化シリコン膜、５２ 低酸化シリコン膜、５３ 第２ゲート絶縁膜、６０，７１ チャネル層、６１ Ｎ型半導体層（Ｎ型非晶質シリコン膜）、６１ａ ソース層、６１ｂ ドレイン層、６２ 微結晶シリコン膜、６３ ｉ型非晶質シリコン膜、７０ アルゴン（Ａｒ）含有微結晶シリコン膜。

Claims (7)

1. 絶縁性基板上に設けられるゲート電極と、
   前記ゲート電極上に設けられるゲート絶縁膜と、
   前記ゲート絶縁膜上に設けられ、前記ゲート絶縁膜と接して設けられる微結晶シリコン膜を含む活性層と、
   前記活性層上に設けられるソース電極およびドレイン電極とを備え、
   前記ゲート絶縁膜は、前記微結晶シリコン膜と接して設けられる酸化シリコン膜を含み、
   前記酸化シリコン膜の前記微結晶シリコン膜と接する部分は、組成式ＳｉＯ_ｘ（ｘは１．２以上２未満の数）で表される組成を有し、
   前記活性層に含まれる前記微結晶シリコン膜は、成膜中に結晶化して形成されることを特徴とする薄膜トランジスタ。
2. 前記酸化シリコン膜は、前記微結晶シリコン膜と接する部分を含み、前記組成式ＳｉＯ _ｘ （ｘは１．２以上２未満の数）で表される組成を有する低酸化シリコン膜と、前記低酸化シリコン膜の下層に配置され、組成式ＳｉＯ _２ で表される組成を有する二酸化シリコン膜との積層構造を有することを特徴とする請求項１に記載の薄膜トランジスタ。
3. 前記ゲート絶縁膜は、前記ゲート電極と前記酸化シリコン膜との間に介在される窒化シリコン膜をさらに含み、前記窒化シリコン膜と前記酸化シリコン膜との積層構造を有することを特徴とする請求項１または２に記載の薄膜トランジスタ。
4. 前記活性層は、前記微結晶シリコン膜上に設けられる非晶質シリコン膜をさらに含み、前記微結晶シリコン膜と前記非晶質シリコン膜との積層構造を有することを特徴とする請求項１〜３のいずれか１つに記載の薄膜トランジスタ。
5. 絶縁性基板上に、ゲート電極を形成する工程と、
   前記ゲート電極上に、酸化シリコン膜を含むゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上に、微結晶シリコン膜を含む活性層を形成する工程と、
   前記活性層上に、ソース電極およびドレイン電極を形成する工程とを備え、
   前記ゲート絶縁膜を形成する工程では、
   前記酸化シリコン膜の少なくとも上部が、組成式ＳｉＯ_ｘ（ｘは１．２以上２未満の数）で表される組成を有するように、前記酸化シリコン膜を形成し、
   前記活性層を形成する工程では、
   前記上部が前記組成式ＳｉＯ _ｘ （ｘは１．２以上２未満の数）で表される組成を有し、前記上部の表面に結晶成長核である酸素欠損が存在する状態の前記酸化シリコン膜上に、シランガスと水素ガスとを含む混合ガスを用いたプラズマ化学気相成長法によって、微結晶シリコンの成長を伴ってシリコン膜を堆積することによって、前記酸化シリコン膜に接するように前記微結晶シリコン膜を形成することを特徴とする薄膜トランジスタの製造方法。
6. 前記ゲート絶縁膜を形成する工程は、
   前記ゲート電極上に、組成式ＳｉＯ _２ で表される組成を有する二酸化シリコン膜を形成する工程と、
   前記二酸化シリコン膜上に、前記組成式ＳｉＯ _ｘ （ｘは１．２以上２未満の数）で表される組成を有する低酸化シリコン膜を形成することによって、前記低酸化シリコン膜と前記二酸化シリコン膜との積層構造を有する前記酸化シリコン膜を形成する工程とを備えることを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
7. 前記混合ガスは、さらにアルゴンガスを含むことを特徴とする請求項５または６に記載の薄膜トランジスタの製造方法。

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