JP5703590B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関する。

近時、トランジスタにおけるキャリア移動度を向上させるための方法として、トランジスタのチャネル領域に引張応力や圧縮応力を印加することが提案されている。

ＮＭＯＳトランジスタに対しては、ＮＭＯＳトランジスタのチャネル領域に引張応力を印加する引張応力膜が、ＮＭＯＳトランジスタを覆うように形成される。

ＰＭＯＳトランジスタに対しては、ＰＭＯＳトランジスタのチャネル領域に圧縮応力を印加する圧縮応力膜が、ＰＭＯＳトランジスタを覆うように形成される。

引張応力膜や圧縮応力膜の材料としては、シリコン窒化膜が用いられる。

特開平７−１０６３２５号公報 特開平５−１９０５４０号公報

しかしながら、提案されている半導体装置では、必ずしも良質な応力膜を形成し得ない場合があった。

本発明の目的は、信頼性の向上に寄与し得る半導体装置の製造方法を提供することにある。

実施形態の一観点によれば、半導体基板にトランジスタを形成する工程と、前記半導体基板上に、前記トランジスタを覆う第１のシリコン窒化膜を形成する工程と、前記第１のシリコン窒化膜にＮＨ_４Ｆラジカルを供給する工程と、前記ＮＨ_４Ｆラジカルを供給する工程の後、前記第１のシリコン窒化膜に対して熱処理を行う工程と、前記熱処理を行う工程の後、前記第１のシリコン窒化膜上に第２のシリコン窒化膜を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。

開示の半導体装置の製造方法によれば、シリコン窒化膜にエッチャントとなるＮＨ_４Ｆラジカルを供給し、この後、シリコン窒化膜に対して熱処理を行うことにより、シリコン窒化膜をエッチバックする。このため、ゲート電極間に位置するソース／ドレイン拡散層上からゲート電極上に向かってシリコン窒化膜の膜厚が徐々に薄くなるように、シリコン窒化膜が残存する。このため、ゲート電極が互いに隣接している箇所において、シリコン窒化膜の表面の傾斜が比較的緩やかになる。このようにエッチバックされたシリコン窒化膜上にシリコン窒化膜を積層形成するため、シリコン窒化膜の積層膜に鬆が生じるのを防止することができる。従って、信頼性の高い半導体装置を高い歩留まりで提供することができる。

第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 シリコン窒化膜にＮＨ_４Ｆラジカルを供給する際に用いられる装置の一部を示す図である。 シリコン窒化膜の膜ストレスを示すグラフである。 引張応力を有するシリコン窒化膜のエッチング時間とエッチングレートとの関係を示すグラフである。 引張応力を有するシリコン窒化膜のエッチング時間とエッチング量との関係を示すグラフである。 引張応力を有するシリコン窒化膜のエッチング時間とエッチング量の面内ばらつきとの関係を示すグラフである。 第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その１）である。 第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その２）である。 第１実施形態の変形例による半導体装置の製造方法を示す工程断面図（その３）である。 第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 第４実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 第４実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 第４実施形態の変形例による半導体装置の製造方法を示す工程断面図（その１）である。 第４実施形態の変形例による半導体装置の製造方法を示す工程断面図（その２）である。 第４実施形態の変形例による半導体装置の製造方法を示す工程断面図（その３）である。 第４実施形態の変形例による半導体装置の製造方法を示す工程断面図（その４）である。 第５実施形態の変形例による半導体装置の製造方法を示す工程断面図（その１）である。 第５実施形態の変形例による半導体装置の製造方法を示す工程断面図（その２）である。 第５実施形態の変形例による半導体装置の製造方法を示す工程断面図（その３）である。 第５実施形態の変形例による半導体装置の製造方法を示す工程断面図（その４）である。 第６実施形態の変形例による半導体装置の製造方法を示す工程断面図（その１）である。 第６実施形態の変形例による半導体装置の製造方法を示す工程断面図（その２）である。 第６実施形態の変形例による半導体装置の製造方法を示す工程断面図（その３）である。 第６実施形態の変形例による半導体装置の製造方法を示す工程断面図（その４）である。 第６実施形態の変形例による半導体装置の製造方法を示す工程断面図（その５）である。 参考例による半導体装置の製造方法を示す工程断面図（その１）である。 参考例による半導体装置の製造方法を示す工程断面図（その２）である。

参考例による半導体装置の製造方法を図３９及び図４０を用いて説明する。図３９及び図４０は、参考例による半導体装置の製造方法を示す工程断面図である。

まず、ＳＴＩ（Shallow Trench Isolation）法により、素子領域を確定する素子分離領域１１４を半導体基板１１０に形成する（図３９（ａ）参照）。次に、イオン注入法により、半導体基板１１０内にウェル１１６を形成する。次に、ゲート絶縁膜１１８を介してゲート電極１２０を形成する。次に、ゲート電極１２０をマスクとして、イオン注入法により、ゲート電極１２０の両側の半導体基板１１０内にエクステンション領域１２２を形成する。次に、ゲート電極１２０の側壁部分に、シリコン酸化膜１２４とシリコン窒化膜１２６との積層構造のサイドウォール絶縁膜１２８を形成する。次に、ゲート電極１２０及びサイドウォール絶縁膜１２８をマスクとして、イオン注入法により、深い不純物拡散領域１３０を形成する。エクステンション領域１２２と不純物拡散領域１３０とにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層１３２が形成される。次に、ソース／ドレイン拡散層１３２上及びゲート電極１２０の上部にシリサイド膜１３４を形成する。こうして、ゲート電極１２０とソース／ドレイン拡散層１３２とを有するトランジスタ１３６が形成される。

次に、全面に、ＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、シリコン窒化膜１３８を形成する（図３９（ｂ）参照）。シリコン窒化膜１３８は、後の工程で形成されるシリコン窒化膜１４０、１４２、１４４と相俟って、トランジスタ１３６のチャネル領域１３７に応力を印加する応力膜として機能するものである。

次に、全面に、ＣＶＤ法により、シリコン窒化膜１４０を形成する（図３９（ｃ）参照）。

次に、全面に、ＣＶＤ法により、シリコン窒化膜１４２を形成する（図４０（ａ）参照）。

次に、全面に、ＣＶＤ法により、シリコン窒化膜１４４を形成する（図４０（ｂ）参照）。こうして、シリコン窒化膜１３８，１４０，１４２，１４４の積層膜により応力膜１４６が形成される。

こうして、参考例による半導体装置が製造される。

しかしながら、参考例による半導体装置の製造方法においては、ゲート電極１２０が互いに隣接している箇所において、応力膜１４６に鬆１４５が生じてしまう場合があった。

応力膜１４６に鬆１４５が生じると、コンタクトプラグ形成工程において短絡等が発生する要因となり、ひいては半導体装置の信頼性の低下を招くこととなる。

［第１実施形態］
第１実施形態による半導体装置の製造方法を図１乃至図５を用いて説明する。図１乃至図４は、本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、例えばＳＴＩ法により、素子領域を確定する素子分離領域１４を半導体基板１０に形成する（図１（ａ）参照）。半導体基板１０としては、例えばシリコン基板を用いる。素子分離領域１４の材料としては、例えばシリコン酸化膜を用いる。

次に、例えばイオン注入法により、Ｐ型のドーパント不純物を導入することにより、半導体基板１０内にＰ型ウェル１６を形成する。Ｐ型のドーパント不純物としては、例えばＢ（ボロン）を用いる。加速電圧は、例えば１００〜２００ｋｅＶとする。ドーズ量は、例えば１×１０^１３〜５×１０^１３ｃｍ^−２とする。

次に、全面に、例えば熱酸化法により、例えば膜厚２〜５ｎｍのシリコン酸化膜のゲート絶縁膜１８を形成する。

次に、全面に、例えばＣＶＤ法により、例えば膜厚５０〜１５０ｎｍのポリシリコン膜を形成する。

次に、フォトリソグラフィ技術を用い、ポリシリコン膜をゲート電極２０の形状にパターニングする。ゲート電極２０のラインアンドスペース（Ｌ／Ｓ）は、例えば以下の通りとする。ライン（Ｌ）、即ち、ゲート配線２０の幅は、例えば２０〜９０ｎｍとする。スペース（Ｓ）、即ち、互いに隣接するゲート配線２０とゲート配線２０との間隔は、例えば５０〜２００ｎｍとする。こうして、ＮＭＯＳトランジスタ３６（図２（ｃ）参照）のゲート電極２０が形成される（図１（ｂ）参照）。

次に、ゲート電極２０をマスクとして、例えばイオン注入法により、ゲート電極２０の両側の半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えばＡｓ（砒素）を用いる。加速電圧は、例えば５〜１０ｋｅＶとする。ドーズ量は、例えば５×１０^１４〜１０×１０^１４ｃｍ^−２とする。これにより、エクステンションソース／ドレイン構造の浅い領域を形成するエクステンション領域２２が形成される（図１（ｃ）参照）。

次に、全面に、例えばＣＶＤ法により、例えば膜厚５〜１０ｎｍのシリコン窒化膜２４を形成する。

次に、例えばＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法により、シリコン窒化膜２４を異方性エッチングする。

次に、全面に、例えばＣＶＤ法により、例えば膜厚２０〜５０ｎｍのシリコン窒化膜２６を形成する。

次に、例えばＲＩＥ法により、シリコン窒化膜２６を異方性エッチングする。これにより、ゲート電極２０の側壁部分に、シリコン窒化膜２４とシリコン窒化膜２６との積層構造のサイドウォール絶縁膜２８が形成される（図２（ａ）参照）。

次に、ゲート電極２０及びサイドウォール絶縁膜２８をマスクとして、例えばイオン注入法により、ゲート電極２０及びサイドウォール絶縁膜２８の両側の半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えばＰ（リン）を用いる。加速電圧は、例えば１０〜２０ｋｅＶとする。ドーズ量は、例えば３×１０^１３〜７×１０^１３ｃｍ^−２とする。これにより、エクステンションソース／ドレイン構造の深い領域を形成する不純物拡散領域３０が形成される。エクステンション領域２２と不純物拡散領域３０とにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層３２が形成される（図２（ｂ）参照）。

次に、全面に、例えばスパッタリング法により、膜厚１０〜３０ｎｍの金属膜（図示せず）を形成する。かかる金属膜としては、例えばニッケル膜等を形成する。また、金属膜として、Ｐｔ等を添加したニッケル合金膜を形成してもよい。

次に、例えばＲＴＡ（Rapid Thermal Annealing、短時間アニール）法により、ソース／ドレイン拡散層３２の上部及びゲート電極２０の上部をシリサイド化するための熱処理を行う。熱処理温度は、例えば２００〜３００℃とする。熱処理時間は、例えば１０〜６０秒とする。

次に、ウエットエッチングにより、高融点金属膜のうちの未反応の部分を除去する。エッチング液としては、例えば硫酸過水水溶液を用いる。

次に、例えばＲＴＡ法により、熱処理を行う。熱処理温度は、例えば３００〜４００℃とする。熱処理時間は、例えば１０〜１２０秒とする。

こうして、ソース／ドレイン拡散層３２上及びゲート電極２０の上部にシリサイド膜３４が形成される。ソース／ドレイン拡散層３２上のシリサイド膜３４は、ソース／ドレイン電極として機能する。

こうして、ゲート電極２０とソース／ドレイン拡散層３２とを有するＮＭＯＳトランジスタ３６が形成される（図２（ｃ）参照）。

次に、全面に、例えばＣＶＤ法により、１層目のシリコン窒化膜３８を形成する（図３（ａ）参照）。より具体的には、プラズマＣＶＤ法により、シリコン窒化膜３８を形成する。シリコン窒化膜３８は、トランジスタ３６のチャネル領域３７に引張応力を印加する引張応力膜として機能するものである。１層目のシリコン窒化膜３８は、後工程において形成される２層目のシリコン窒化膜４０、３層目のシリコン窒化膜４２及び４層目のシリコン窒化膜４４と相俟って、トランジスタ３６のチャネル領域３７に引張応力を印加する。１層目のシリコン窒化膜３８及び後工程で形成されるシリコン窒化膜４０、４２、４４は、シリコン窒化膜３８，４０，４２，４４の積層膜により形成される引張応力膜の一部、即ち、部分膜である。シリコン窒化膜３８の膜厚は、例えば１０〜９０ｎｍ程度とする。成膜室内には、例えばＳｉＨ_４ガスとＮＨ_３ガスとＮ_２ガスとを導入する。ＳｉＨ_４ガスの流量は、例えば２０〜８０ｓｃｃｍ程度とする。ＮＨ_３ガスの流量は、例えば５００〜１３００ｓｃｃｍ程度とする。ここでは、ＮＨ_３ガスの流量を例えば９００ｓｃｃｍ程度とする。Ｎ_２ガスの流量は、例えば６００〜１３００ｓｃｃｍ程度とする。成膜室内の圧力は、例えば２〜１４Ｔｏｒｒ程度とする。基板温度は、例えば２００〜５００℃程度とする。印加する高周波電力は、例えば５０〜２００Ｗ程度とする。成膜時間は、例えば５０〜１５０秒程度とする。

次に、エッチャントとなるＮＨ_４Ｆ（フッ化アンモニウム）ラジカルを、シャワーヘッド５２を介してシリコン窒化膜３８に供給する（図３（ｂ）参照）。

図５は、シリコン窒化膜にＮＨ_４Ｆラジカルを供給する際に用いられる装置の一部を示す図である。かかる装置としては、半導体製造ライン（図示せず）に設けられているドライクリーニング装置等の反応室（チャンバ）等を用いることができる。

半導体基板１０が配置される反応室内には、半導体ウェハ１０を支持するステージ４６が設けられている。ステージ４６には、半導体ウェハ１０を支持するリフトピン４８が設けられている。ステージ４６は、半導体基板１０を昇降させることが可能である。

ステージ４６の上方には、シャワープレート５０を有するシャワーヘッド５２が設けられている。シャワーヘッド５２には、シャワープレート５０を加熱するヒータ５４が設けられている。シャワーヘッド５２は、気体を加熱して噴出することができる。

シャワーヘッド５２の上流側には、プラズマ室（リモートプラズマ室）５６が設けられている。プラズマ室５６は、半導体ウェハ１０から離間している。プラズマ室５６では、プラズマ室５６内に導入されるガスが高周波によりプラズマ化され、ラジカルが生成される。

プラズマ室５６において印加される高周波電力は、例えば５０Ｗ程度とする。プラズマ室５６内には、例えば、ＮＦ_３（三フッ化窒素）ガスとＮＨ_３（アンモニア）ガスとＨｅガスとが導入される。ＮＦ_３ガスとＮＨ_３ガスはプロセスガスであり、Ｈｅガスは希釈ガスである。ＮＦ_３ガスの流量は、例えば５〜３０ｓｃｃｍ程度とする。ＮＨ_３ガスの流量は、例えば５０〜１００ｓｃｃｍ程度とする。Ｈｅガスの流量は、例えば２００〜４００ｓｃｃｍ程度とする。ここでは、Ｈｅガスの流量を３００ｓｃｃｍ程度とする。ＮＦ_３ガス及びＮＨ_３ガスをプラズマ室５６内に導入すると、ＮＨ_４Ｆ（フッ化アンモニウム）ラジカル等が生成される。生成されたＮＨ_４Ｆラジカル等は、プラズマ室５６の下流側に設けられたシャワーヘッド５２を介して、半導体基板１０上のシリコン窒化膜３８に供給される。シリコン窒化膜３８に供給されたＮＨ_４Ｆラジカル等は、シリコン窒化膜３８のエッチャントとして機能する。シリコン窒化膜３８にＮＨ_４Ｆラジカルを供給する際におけるシャワープレート５４の温度は、例えば１８０℃程度とする。

半導体基板１０が載置される反応室内の圧力は、例えば１〜６Ｔｏｒｒ程度とする。半導体基板１０に印加する高周波電力は、例えば１０〜７０Ｗ程度とする。

半導体基板１０の温度が比較的高温に設定されている状態でシリコン窒化膜３８にエッチャント（ＮＨ_４Ｆラジカル）を供給した場合には、シリコン窒化膜３８に供給されたエッチャントが昇華してしまい、シリコン窒化膜３８を十分にエッチングし得ない。従って、シリコン窒化膜３８にエッチャントを供給する際における半導体基板１０の温度は、エッチャントが昇華しない程度の温度に設定することが好ましい。ここでは、半導体基板１０の温度を例えば２０〜４０℃に設定する。

なお、シリコン窒化膜３８にエッチャントを供給する際における半導体基板１０の温度は、３５℃に限定されるものではない。エッチャントが昇華しない程度の温度に半導体基板１０の温度を設定すればよい。エッチャントが昇華しない程度の温度としては、例えば室温〜１００℃とすることができる。

図３（ｂ）に示すように、互いに隣接するゲート電極２０とゲート電極２０との間隔は比較的狭い。このため、シリコン窒化膜３８のうちのゲート電極２０間に位置する部分には、エッチャントとなるＮＨ_４Ｆラジカルが供給されにくい。

一方、シリコン窒化膜３８のうちのゲート電極２０間に位置する部分を除く部分においては、エッチャントとなるＮＨ_４Ｆラジカルが供給されやすい。

図３（ｂ）では、シリコン窒化膜３８に供給されるエッチャントの供給量の分布を、丸印を用いて概念的に示している。

図３（ｂ）に示すように、シリコン窒化膜３８のうちのゲート電極２０間に位置する部分を除く部分に供給されるエッチャントは比較的多い。

一方、シリコン窒化膜３８のうちのゲート電極２０間に位置する部分に供給されるエッチャントは比較的少ない。

シリコン窒化膜３８にＮＨ_４Ｆラジカルが供給されると、ＮＨ_４ＦラジカルがＳｉＮと反応して、フッ化物が生成されると考えられる。かかるフッ化物は、（ＮＨ_４）_２ＳｉＮＦ_６等であると考えられる。

シリコン窒化膜３８のうちのゲート電極２０間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、当該部分におけるシリコン窒化膜３８のエッチング量は比較的大きくなる。

一方、シリコン窒化膜３８のうちのゲート電極２０間に位置する部分においては、供給されるエッチャントが比較的少ないため、当該部分におけるシリコン窒化膜３８のエッチング量は比較的小さくなる。

シリコン窒化膜３８にエッチャントを供給する時間、即ち、エッチング時間は、例えば２０〜６０秒程度とする。

次に、シリコン窒化膜３８に対して熱処理（アニール）を行う。具体的には、図５（ｂ）に示すように、半導体基板１０を支持するステージ４６を上昇させることにより、半導体基板１０とシャワーヘッド５２とを近接させる。シャワーヘッド５２と半導体基板１０とを近接させる際におけるシャワープレート５４の温度は、例えば１８０℃程度とする。この際、シャワーヘッド５２を介してシリコン窒化膜３８にＨ_２ガスを噴射する。加熱されたシャワーヘッド５２にシリコン窒化膜３８を近接させ、しかも、シャワーヘッド５２により加熱されたＨ_２ガスがシリコン窒化膜３８に供給されるため、シリコン窒化膜３８が速やかに加熱される。シリコン窒化膜３８を例えば１００℃以上に加熱すると、エッチャントとＳｉＮとが反応することにより生成されたフッ化物等が昇華して、ＳｉＦ_４ガスやＮＨ_３ガス等となる。エッチャントとＳｉＮとが反応してフッ化物等となった部分が、この熱処理により昇華除去され、シリコン窒化膜３８がエッチバックされることとなる。このようにして、シリコン窒化膜３８は、ゲート電極２０上において、例えば５〜４０ｎｍ程度エッチングされることとなる。

シリコン窒化膜３８のうちのゲート電極２０間に位置する部分を除く部分は、フッ化物等が比較的多く生成されていたため、シリコン窒化膜３８の表層部が比較的大きく除去される。

一方、シリコン窒化膜３８のうちのゲート電極２０間に位置する部分は、生成されていたフッ化物等が比較的少ないため、シリコン窒化膜３８の表層部の除去量は比較的少ない。

従って、シリコン窒化膜３８のうちのゲート電極２０間に位置する部分を除く部分においては、図３（ｃ）に示すように、残存するシリコン窒化膜３８の膜厚が比較的薄い。

一方、シリコン窒化膜３８のうちのゲート電極２０間に位置する部分においては、図３（ｃ）に示すように、シリコン窒化膜３８が比較的厚く残存する。

ゲート電極２０が互いに隣接している箇所においては、ソース／ドレイン拡散層３２上からゲート電極２０上に向かってシリコン窒化膜３８の膜厚が徐々に薄くなるように、シリコン窒化膜３８が残存する。

このため、ゲート電極２０が互いに隣接している箇所においては、シリコン窒化膜３８の表面の傾斜が比較的緩やかになる。このことは、後工程においてシリコン窒化膜４０、４２、４４を形成する際に、互いに隣接するゲート電極２０間において鬆が生じるのを防止することに寄与する。

こうして、シリコン窒化膜３８がエッチバックされることとなる。エッチバック後のシリコン窒化膜３８のゲート電極２０上における膜厚は、例えば１０〜４０ｎｍ程度となる。

なお、シリコン窒化膜３８のうちのゲート絶縁膜２０上の部分の膜厚が過度に薄くなった場合には、ＮＭＯＳトランジスタ３６のチャネル領域３７に十分な引張応力を加えることができなくなる。このため、シリコン窒化膜３８のうちのゲート絶縁膜２０上の部分の膜厚を、過度に薄くしないことが好ましい。具体的には、エッチバック後のシリコン窒化膜３８のゲート絶縁膜２０上における膜厚は、例えば５〜１５ｎｍ以上とすることが好ましい。

次に、シリコン窒化膜３８に対して紫外線キュア（ＵＶキュア）を行う。紫外線キュアを行う際におけるチャンバ内の雰囲気は、例えばヘリウム雰囲気とする。ヘリウムガスの流量は、例えば７０００〜１２０００ｓｃｃｍ程度とする。チャンバ内の圧力は、例えば２．０〜１４Ｔｏｒｒ程度とする。紫外線ランプのパワーは、例えば２０〜１８０Ｗ程度とする。ここでは、紫外線ランプのパワーを１００Ｗ程度とする。半導体基板１０の温度は、例えば３００〜５００℃程度とする。紫外線キュアの時間は、例えば１〜２０分程度とする。ここでは、紫外線キュアの時間を例えば５分程度とする。紫外線キュア後のシリコン窒化膜３８のゲート電極２０上における膜厚は、例えば１０〜４０ｎｍ程度となる。

次に、図３（ａ）を用いて上述したシリコン窒化膜３８の形成方法と同様にして、２層目のシリコン窒化膜４０を形成する（図４（ａ）参照）。シリコン窒化膜４０の膜厚は、例えば３０〜６０ｎｍとする。上記のようにエッチバックされたシリコン窒化膜３８上にシリコン窒化膜４０を形成するため、シリコン窒化膜４０に鬆が形成されることはない。

次に、上述したシリコン窒化膜３８に対する紫外線キュアと同様にして、シリコン窒化膜４０に対して紫外線キュアを行う。紫外線キュア後のシリコン窒化膜４０のゲート電極２０上における膜厚は、例えば１０〜５０ｎｍ程度となる。

次に、図３（ａ）を用いて上述したシリコン窒化膜３８の形成方法と同様にして、３層目のシリコン窒化膜４２を形成する（図４（ｂ）参照）。シリコン窒化膜４２の膜厚は、例えば３０〜６０ｎｍとする。上記のようにエッチバックされたシリコン窒化膜３８上にシリコン窒化膜４０、４２を積層するため、シリコン窒化膜４２に鬆が形成されることはない。

次に、上述したシリコン窒化膜３８に対する紫外線キュアと同様にして、シリコン窒化膜４２に対して紫外線キュアを行う。紫外線キュア後のシリコン窒化膜４２のゲート電極２０上における膜厚は、例えば１０〜５０ｎｍ程度となる。

次に、図３（ａ）を用いて上述したシリコン窒化膜３８の形成方法と同様にして、４層目のシリコン窒化膜４４を形成する（図４（ｃ）参照）。シリコン窒化膜４４の膜厚は、例えば３０〜６０ｎｍとする。上記のようにエッチバックされたシリコン窒化膜３８上にシリコン窒化膜４０、４２、４４を積層するため、シリコン窒化膜４４に鬆が形成されることはない。

次に、上述したシリコン窒化膜３８に対する紫外線キュアと同様にして、シリコン窒化膜４４に対して紫外線キュアを行う。紫外線キュア後のシリコン窒化膜４４のゲート電極２０上における膜厚は、例えば１０〜５０ｎｍ程度となる。シリコン窒化膜３８，４０，４２，４４のゲート電極２０上における総膜厚は、例えば５０〜１００ｎｍ程度となる。

こうして、シリコン窒化膜３８，４０，４２，４４の積層膜により形成された引張応力膜４５が、ＮＭＯＳトランジスタ３６を覆うように形成される。

こうして、本実施形態による半導体装置が製造される。

（評価結果）
次に、本実施形態による半導体装置の製造方法の評価結果について図６乃至図９を用いて説明する。

図６は、シリコン窒化膜の膜ストレスを示すグラフである。図６において、実施例１は、本実施形態の場合、即ち、シリコン窒化膜３８にＮＨ_４Ｆラジカルを供給し、この後、シリコン窒化膜３８に対して熱処理を行うことにより、シリコン窒化膜３８をエッチバックする場合を示している。図６において、比較例１は、シリコン窒化膜に対してＡｒ（アルゴン）の高密度プラズマ（ＨＤＰ、High Density Plasma）を照射することにより、シリコン窒化膜をエッチバックする場合を示している。図６において、「成膜直後」は、シリコン窒化膜を成膜した直後におけるシリコン窒化膜の膜ストレスを示している。成膜直後のシリコン窒化膜の膜厚は、４０ｎｍとした。図６において、「エッチバック後」は、エッチバック後におけるシリコン窒化膜の膜ストレスを示している。エッチバック後のシリコン窒化膜のゲート電極上における膜厚は、３０ｎｍとした。

図６から分かるように、比較例１の場合には、シリコン窒化膜の膜ストレスが２５％程度も低下してしまう。

これに対し、実施例１の場合には、シリコン窒化膜の膜ストレスの低下はわずか４％程度である。

このことから、本実施形態によれば、シリコン窒化膜の膜ストレスの著しい低下を招くことなく、シリコン窒化膜をエッチバックし得ることができることが分かる。本実施形態によれば、トランジスタのチャネル領域に所望のストレスを印加し得るため、移動度の高い、電気的特性の良好なトランジスタを得ることができる。

図７は、エッチング時間とエッチングレートとの関係を示すグラフである。図７における横軸は、エッチング時間、即ち、シリコン窒化膜にＮＨ_４Ｆラジカルを供給する時間を示している。図７における縦軸は、シリコン窒化膜のエッチングレートを示している。

図７から分かるように、エッチング時間が長くなるに伴って、シリコン窒化膜のエッチングレートが遅くなる。

図８は、エッチング時間とエッチング量との関係を示すグラフである。図８における横軸は、エッチング時間、即ち、シリコン窒化膜にＮＨ_４Ｆラジカルを供給する時間を示している。図８における縦軸は、シリコン窒化膜のエッチング量を示している。

図８から分かるように、シリコン窒化膜のエッチング量はエッチング時間に依存するが、エッチング時間が長くなるに伴ってエッチングレートが低下する傾向にある。

図９は、エッチング時間とエッチング量の面内ばらつきとの関係を示すグラフである。図９における横軸は、エッチング時間、即ち、シリコン窒化膜にＮＨ_４Ｆラジカルを供給する時間を示している。図９における縦軸は、エッチング量の面内ばらつき、より具体的には、エッチング量の最大値と最小値との差を示している。

図９に示すように、エッチング時間が長くなるに伴って、エッチング量の面内ばらつきは大きくなる傾向にある。

エッチング量の面内ばらつきは、１０ｎｍ以下となるようにすることが好ましい。従って、エッチング時間は、９０秒以下とすることが好ましい。

このように本実施形態によれば、シリコン窒化膜３８にエッチャントとなるＮＨ_４Ｆラジカルを供給し、この後、シリコン窒化膜３８に対して熱処理を行うことにより、シリコン窒化膜３８をエッチバックする。シリコン窒化膜３８のうちのゲート電極２０間に位置する部分においては、供給されるエッチャントが比較的少ないため、シリコン窒化膜３８のエッチング量は比較的小さくなる。一方、シリコン窒化膜３８のうちのゲート電極２０間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、シリコン窒化膜３８は比較的大きくエッチングされる。このため、本実施形態によれば、ゲート電極２０間に位置するソース／ドレイン拡散層３２上からゲート電極２０上に向かってシリコン窒化膜３８の膜厚が徐々に薄くなるように、シリコン窒化膜３８が残存する。このため、本実施形態によれば、ゲート電極２０が互いに隣接している箇所において、シリコン窒化膜３８の表面の傾斜が比較的緩やかになる。このようにエッチバックされたシリコン窒化膜３８上にシリコン窒化膜４０、４２、４４を形成するため、本実施形態によれば、シリコン窒化膜３８、４０、４２、４４の積層膜４５に鬆が生じるのを防止することができる。従って、本実施形態によれば、信頼性の高い半導体装置を高い歩留まりで提供することができる。

（変形例）
次に、本実施形態の変形例による半導体装置の製造方法を図１０乃至図１２を用いて説明する。図１０乃至図１２は、本実施形態による半導体装置の製造方法を示す工程断面図である。

本実施形態による半導体装置の製造方法は、シリコン窒化膜３８のエッチバックを２回に分けて行うことに主な特徴がある。

まず、素子分離領域１４を形成する工程からシリコン窒化膜３８を形成する工程までは、図１（ａ）乃至図３（ａ）に示す第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図１０（ａ）参照）。

次に、図３（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、エッチャントとなるＮＨ_４Ｆラジカルをシリコン窒化膜３８に供給する（図１０（ｂ）参照）。本実施形態では、２回に分けてシリコン窒化膜３８をエッチバックするため、１回分のエッチング時間は、第１実施形態の場合の半分程度とすればよい。ここでは、１回目のエッチングにおけるエッチング時間を、例えば１０〜３０秒とする。エッチング時間以外のエッチング条件については、図３（ｂ）を用いて上述したシリコン窒化膜３８のエッチング条件と同様とする。

次に、図３（ｃ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜３８に対して熱処理を行う（図１０（ｃ）参照）。シリコン窒化膜３８のうちのゲート電極２０間に位置する部分においては、供給されるエッチャントが比較的少ないため、シリコン窒化膜３８のエッチング量は比較的小さくなる。一方、シリコン窒化膜３８のうちのゲート電極２０間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、シリコン窒化膜３８は比較的大きくエッチングされる。このため、ゲート電極２０間に位置するソース／ドレイン拡散層３２上からゲート電極２０上に向かってシリコン窒化膜３８の膜厚が徐々に薄くなるように、シリコン窒化膜３８が残存する。このため、ゲート電極２０が互いに隣接している箇所において、シリコン窒化膜３８の表面の傾斜が比較的緩やかになる。

こうして、シリコン窒化膜３８に対しての１回目のエッチバックが行われる。こうしてエッチバックを行うと、シリコン窒化膜３８は、ゲート電極２０上の部分において、例えば５〜３５ｎｍ程度エッチバックされる。１回目のエッチバック後のシリコン窒化膜３８のゲート電極２０上における膜厚は、例えば１０〜４０ｎｍ程度とする。

次に、図３（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、エッチャントとなるＮＨ_４Ｆラジカルをシリコン窒化膜３８に供給する（図１１（ａ）参照）。上述したように、本実施形態では、２回に分けてシリコン窒化膜３８をエッチバックするため、１回分のエッチング時間は、第１実施形態の場合の半分程度とすればよい。ここでは、２回目のエッチングにおけるエッチング時間を、例えば１０〜３０秒とする。エッチング時間以外のエッチング条件については、図３（ｂ）を用いて上述したシリコン窒化膜３８のエッチング条件と同様とする。

次に、図３（ｃ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜３８に対して熱処理を行う（図１１（ｂ）参照）。シリコン窒化膜３８のうちのゲート電極２０間に位置する部分においては、供給されるエッチャントが比較的少ないため、シリコン窒化膜３８のエッチング量は比較的小さくなる。一方、シリコン窒化膜３８のうちのゲート電極２０間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、シリコン窒化膜３８は比較的大きくエッチングされる。このため、ゲート電極２０間に位置するソース／ドレイン拡散層３２上からゲート電極２０上に向かってシリコン窒化膜３８の膜厚が徐々に薄くなるように、シリコン窒化膜３８が残存する。このため、ゲート電極２０が互いに隣接している箇所において、シリコン窒化膜３８の表面の傾斜が比較的緩やかになる。このことは、後工程においてシリコン窒化膜４０、４２、４４を形成する際に、互いに隣接するゲート電極２０間において鬆が生じるのを防止することに寄与する。

こうして、シリコン窒化膜３８に対しての２回目のエッチバックが行われる。こうしてエッチバックを行うと、シリコン窒化膜３８は、ゲート電極２０上の部分において、例えば５〜３５ｎｍ程度エッチバックされる。２回目のエッチバック後のシリコン窒化膜３８のゲート電極２０上における膜厚は、例えば１０〜４０ｎｍ程度とする。

次に、図３（ｃ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜３８に対して紫外線キュアを行う。紫外線キュア後のシリコン窒化膜３８のゲート電極２０上における膜厚は、例えば１０〜４０ｎｍ程度とする。

こうして、シリコン窒化膜３８に対するエッチバックが２回に分けて行われる。

この後の半導体装置の製造方法は、図４（ａ）乃至図４（ｃ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図１１（ｃ）乃至図１２（ｂ）参照）。

このように、シリコン窒化膜３８に対するエッチバックを２回に分けて行ってもよい。

［第２実施形態］
第２実施形態による半導体装置の製造方法を図１３乃至図１５を用いて説明する。図１３乃至図１５は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図１２に示す第１実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による半導体装置の製造方法は、１層目のシリコン窒化膜３８のみならず、２層目のシリコン窒化膜４０に対してもＮＨ_４Ｆラジカルを用いてエッチバックを行うことに主な特徴がある。

まず、半導体基板１０に素子分離領域１４を形成する工程からシリコン窒化膜４０を形成する工程までは、図１（ａ）乃至４（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図１３（ａ）乃至図１４（ａ）参照）。

次に、図３（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、エッチャントとなるＮＨ_４Ｆラジカルをシリコン窒化膜４０に供給する（図１４（ｂ）参照）。

次に、図３（ｃ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜４０に対して熱処理を行うことにより、シリコン窒化膜４０をエッチバックする（図１４（ｃ）参照）。シリコン窒化膜４０のうちのゲート電極２０間に位置する部分においては、供給されるエッチャントが比較的少ないため、シリコン窒化膜４０のエッチング量は比較的小さくなる。一方、シリコン窒化膜４０のうちのゲート電極２０間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、シリコン窒化膜４０は比較的大きくエッチングされる。このため、ゲート電極２０間に位置するソース／ドレイン拡散層３２上からゲート電極２０上に向かってシリコン窒化膜４０の膜厚が徐々に薄くなるように、シリコン窒化膜４０が残存する。このため、ゲート電極２０が互いに隣接している箇所において、シリコン窒化膜４０の表面の傾斜が比較的緩やかになる。このことは、後工程においてシリコン窒化膜４２、４４を形成する際に、互いに隣接するゲート電極２０間において鬆が生じるのを防止することに寄与する。また、シリコン窒化膜４０をこのようにエッチバックするため、シリコン窒化膜４０自体に鬆が生じることもない。

こうしてエッチバックを行うと、シリコン窒化膜４０は、ゲート電極２０上の部分において、例えば１０〜４０ｎｍ程度エッチバックされる。熱処理後におけるシリコン窒化膜４０のゲート電極２０上における膜厚は、例えば１０〜４０ｎｍ程度となる。

なお、シリコン窒化膜４０のうちのゲート絶縁膜２０上の部分の膜厚が過度に薄くなった場合には、ＮＭＯＳトランジスタ３６のチャネル領域３７に十分な引張応力を加えることができなくなる。このため、シリコン窒化膜４０のうちのゲート絶縁膜２０上の部分の膜厚を、過度に薄くしないことが好ましい。具体的には、エッチバック後のシリコン窒化膜４０のゲート絶縁膜２０上における膜厚は、例えば５〜１５ｎｍ以上とすることが好ましい。

次に、図３（ｃ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜４０に対して紫外線キュアを行う。紫外線キュア後のシリコン窒化膜４０のゲート電極２０上における膜厚は、例えば１０〜４０ｎｍ程度となる。

この後の半導体装置の製造方法は、図４（ｂ）及び図４（ｃ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する（図１５（ａ）及び図１５（ｂ）参照）。

このように、１層目のシリコン窒化膜３８のみならず、２層目のシリコン窒化膜４０に対してもＮＨ_４Ｆラジカルを用いてエッチバックを行うようにしてもよい。

［第３実施形態］
第３実施形態による半導体装置の製造方法を図１６乃至図１９を用いて説明する。図１６乃至図１９は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図１５に示す第１又は第２実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による半導体装置の製造方法は、１層目のシリコン窒化膜３８及び２層目のシリコン窒化膜４０のみならず、３層目のシリコン窒化膜４２に対してもＮＨ_４Ｆラジカルを用いてエッチバックを行うことに主な特徴がある。

まず、半導体基板１０に素子分離領域１４を形成する工程からシリコン窒化膜４０を形成する工程までは、図１（ａ）乃至４（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図１６（ａ）乃至図１７（ａ）参照）。

次に、ＮＨ_４Ｆラジカルをシリコン窒化膜４０に供給する工程からシリコン窒化膜４０に対して紫外線キュアを行う工程までは、図１４（ｂ）及び図１４（ｃ）を用いて上述した第２実施形態による半導体装置の製造方法と同様である。このため、ＮＨ_４Ｆラジカルをシリコン窒化膜４０に供給する工程からシリコン窒化膜４０に対して紫外線キュアを行う工程までは、説明を省略する（図１７（ｂ）及び図１７（ｃ）参照）。

次に、図４（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜４２を形成する（図１８（ａ）参照）。

次に、図３（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、エッチャントとなるＮＨ_４Ｆラジカルをシリコン窒化膜４２に供給する（図１８（ｂ）参照）。

次に、図３（ｃ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜４２に対して熱処理を行うことにより、シリコン窒化膜４２をエッチバックする（図１８（ｃ）参照）。シリコン窒化膜４２のうちのゲート電極２０間に位置する部分においては、供給されるエッチャントが比較的少ないため、シリコン窒化膜４２のエッチング量は比較的小さくなる。一方、シリコン窒化膜４２のうちのゲート電極２０間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、シリコン窒化膜４２は比較的大きくエッチングされる。このため、ゲート電極２０間に位置するソース／ドレイン拡散層３２上からゲート電極２０上に向かってシリコン窒化膜４２の膜厚が徐々に薄くなるように、シリコン窒化膜４２が残存する。このため、ゲート電極２０が互いに隣接している箇所において、シリコン窒化膜４２の表面の傾斜が比較的緩やかになる。このことは、後工程においてシリコン窒化膜４４を形成する際に、互いに隣接するゲート電極２０間において鬆が生じるのを防止することに寄与する。また、シリコン窒化膜４２をこのようにエッチバックするため、シリコン窒化膜４２自体に鬆が生じることもない。

こうしてエッチバックを行うと、シリコン窒化膜４２は、ゲート電極２０上の部分において、例えば１０〜４０ｎｍ程度エッチバックされる。エッチバック後におけるシリコン窒化膜４２のゲート電極２０上における膜厚は、例えば１０〜４０ｎｍ程度となる。

なお、シリコン窒化膜４２のうちのゲート絶縁膜２０上の部分の膜厚が過度に薄くなった場合には、ＮＭＯＳトランジスタ３６のチャネル領域３７に十分な引張応力を加えることができなくなる。このため、シリコン窒化膜４２のうちのゲート絶縁膜２０上の部分の膜厚を、過度に薄くしないことが好ましい。具体的には、エッチバック後のシリコン窒化膜４２のゲート絶縁膜２０上における膜厚は、例えば５〜１５ｎｍ以上とすることが好ましい。

次に、図３（ｃ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜４２に対して紫外線キュアを行う。紫外線キュア後のシリコン窒化膜４２のゲート電極２０上における膜厚は、例えば１０〜４０ｎｍ程度となる。

この後の半導体装置の製造方法は、図４（ｃ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する（図１９参照）。

このように、１層目のシリコン窒化膜３８及び２層目のシリコン窒化膜４０のみならず、３層目のシリコン窒化膜４２に対してもＮＨ_４Ｆラジカルを用いてエッチバックを行うようにしてもよい。

［第４実施形態］
第４実施形態による半導体装置の製造方法を図２０乃至図２５を用いて説明する。図２０乃至図２５は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図１９に示す第１乃至第３実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による半導体装置の製造方法は、トランジスタ７０がＰＭＯＳトランジスタであり、応力膜７２、７４、７６、７８が圧縮応力膜であることに主な特徴がある。

まず、図１（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、素子領域を確定する素子分離領域１４を半導体基板１０に形成する（図２０（ａ）参照）。

次に、例えばイオン注入法により、Ｎ型のドーパント不純物を導入することにより、半導体基板１０内にＮ型ウェル５８を形成する。Ｎ型のドーパント不純物としては、例えばＰを用いる。加速電圧は、例えば１００〜５００ｋｅＶとする。ドーズ量は、例えば１×１０^１３〜５×１０^１３ｃｍ^−２とする。

次に、図１（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、ゲート絶縁膜１８を形成する（図２０（ｂ）参照）。

次に、図１（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、ゲート電極２０を形成する。

次に、ゲート電極２０をマスクとして、例えばイオン注入法により、ゲート電極２０の両側の半導体基板１０内にＰ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速電圧は、例えば１〜５ｋｅＶとする。ドーズ量は、例えば１×１０^１５〜５×１０^１５ｃｍ^−２とする。これにより、エクステンションソース／ドレイン構造の浅い領域を形成するエクステンション領域６０が形成される（図２０（ｃ）参照）。

次に、図２（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、サイドウォール絶縁膜２８を形成する（図２１（ａ）参照）。

次に、ゲート電極２０及びサイドウォール絶縁膜２８をマスクとして、例えばイオン注入法により、ゲート電極２０及びサイドウォール絶縁膜２８の両側の半導体基板１０内にＰ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速電圧は、例えば３〜７ｋｅＶとする。ドーズ量は、例えば３×１０^１５〜９×１０^１５ｃｍ^−２とする。これにより、エクステンションソース／ドレイン構造の深い領域を形成する不純物拡散領域６２が形成される。エクステンション領域６０と不純物拡散領域６２とにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層６４が形成される（図２１（ｂ）参照）。

なお、ここでは、後述するシリコンゲルマニウム層６８を形成する前にソース／ドレイン拡散層６４を形成する場合を例に説明したが、後述するシリコンゲルマニウム層６８を形成した後に、ソース／ドレイン拡散層６４を形成してもよい。

次に、例えばＲＩＥ法により、半導体基板１０をエッチングする。エッチング条件は、例えば以下の通りとする。印加する高周波電力は、例えば１００〜６００Ｗ程度とする。チャンバ内に導入するガスは、Ｏ_２ガス、Ｈｅガス、Ａｒガス、ＣＨＦ_３ガス、ＳＦ_６ガス、ＨＢｒガス、ＳｉＣｌ_４ガス等を適宜用いる。チャンバ内の圧力は、例えば１〜２０ｍＴｏｒｒ程度とする。エッチング時間は、例えば１０〜６０秒程度とする。基板温度は、例えば１０〜１５０℃程度とする。これにより、ゲート電極２０及びサイドウォール絶縁膜２８の両側のソース／ドレイン拡散層６４内に、凹部６６が形成される（図２１（ｃ）参照）。

次に、例えばウエットエッチングにより、半導体基板１０をエッチングする（図２２（ａ）参照）。エッチング液としては、例えば水酸化テトラメチルアンモニウム（ＴＭＡＨ）水溶液、水酸化ヒドロキシエチルトリメチルアンモニウム（コリン、ＣＨＯＬＩＮＥ）水溶液等の有機アルカリエッチャントを用いることができる。また、エッチング液として、水酸化アンモニウム等を用いてもよい。エッチング時間は、例えば１０〜９０秒程度とする。エッチング量は、例えば５〜２５ｎｍ程度とする。このウエットエッチングにより、サイドウォール絶縁膜２８の下方領域に達する切り込み部を含む凹部６６が形成される。この際、ゲート電極２０の上部もエッチングされるため、ゲート電極２０上部にも凹部６６が形成される。

なお、ゲート電極２０の上部に凹部６６が形成されないようにしてもよい。

次に、例えばバッチ式縦型炉を用い、凹部６６内にシリコンゲルマニウム層６８をエピタキシャル成長する。シリコンゲルマニウム層６８の成長条件は、例えば以下の通りとする。原料ガスとしては、例えばＨ_２ガス、ＳｉＨ_４ガス、ＧｅＨ_４ガス、ＨＣｌガス等を用いる。炉内の温度は、例えば４００〜６００℃程度とする。処理時間は、例えば５〜１０時間程度とする。

次に、図２（ｃ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、シリサイド膜３４を形成する。シリコンゲルマニウム層６８上のシリサイド膜３４は、ソース／ドレイン電極として機能する。

こうして、ゲート電極２０とソース／ドレイン拡散層６４とを有するＰＭＯＳトランジスタ７０が形成される（図２２（ｃ）参照）。

次に、全面に、例えばＣＶＤにより、１層目のシリコン窒化膜７２を形成する（図２３（ａ）参照）。より具体的には、プラズマＣＶＤ法により、シリコン窒化膜７２を形成する。シリコン窒化膜７２は、トランジスタ７０のチャネル領域７１に圧縮応力を印加する圧縮応力膜として機能するものである。１層目のシリコン窒化膜７２は、後工程において形成される２層目のシリコン窒化膜７４、３層目のシリコン窒化膜７６及び４層目のシリコン窒化膜７８と相俟って、トランジスタ７０のチャネル領域７１に圧縮応力を印加する。１層目のシリコン窒化膜７２及び後工程で形成されるシリコン窒化膜７４、７６、７８は、シリコン窒化膜の積層膜により形成される圧縮応力膜の一部、即ち、部分膜である。シリコン窒化膜７２の膜厚は、例えば１０〜９０ｎｍ程度とする。成膜室内には、例えばＳｉＨ_４ガスとＮＨ_３ガスとを導入する。ＳｉＨ_４ガスの流量は、例えば２０〜８０ｓｃｃｍ程度とする。ＮＨ_３ガスの流量は、例えば８０〜１２０ｓｃｃｍ程度とする。成膜室内の圧力は、例えば１．０〜４．０Ｔｏｒｒ程度とする。ここでは、成膜室内の圧力を例えば２．０Ｔｏｒｒ程度とする。基板温度は、例えば３００〜５００℃程度とする。印加する低周波電力は、例えば１０〜６０Ｗ程度とする。印加する高周波電力は、例えば４０〜１４０Ｗ程度とする。成膜時間は、例えば５０〜１５０秒程度とする。

次に、シリコン窒化膜７２に対して酸素（Ｏ_２）プラズマ処理を行う（図２３（ｂ）参照）。酸素プラズマ処理は、シリコン窒化膜７２のエッチングレートを向上するためのものである。圧縮応力膜７２は、引張応力膜３８と比較して硬質であり、エッチングレートが遅い。このため、圧縮応力膜７２に対しては、酸素プラズマ処理を行うことが好ましい。酸素プラズマ処理の条件は以下の通りとする。チャンバ内に導入するガスは、例えば酸素ガスとアルゴン（Ａｒ）ガスとする。酸素ガスの流量は、例えば１０〜５０ｓｃｃｍ程度とする。Ａｒガスの流量は、例えば５０〜１５０ｓｃｃｍ程度とする。印加する高周波電力は、例えば１０００〜３０００Ｗ程度とする。ここでは、印加する高周波電力を２０００Ｗ程度とする。酸素プラズマ処理の時間は、例えば５〜２０秒程度とする。酸素プラズマによる圧縮応力膜７２のエッチング量は、例えば１〜８ｎｍ程度である。

次に、図３（ｂ）を用いて上述した半導体装置の製造方法と同様にして、エッチャントとなるＮＨ_４Ｆラジカルをシリコン窒化膜７２に供給する（図２３（ｃ）参照）。シリコン窒化膜７２にエッチャントを供給する時間、即ち、エッチング時間は、例えば６０〜９０秒程度とする。

次に、図３（ｃ）を用いて上述した半導体装置の製造方法と同様にして、シリコン窒化膜７２に対して熱処理を行うことにより、シリコン窒化膜７２をエッチバックする（図２４（ａ）参照）。シリコン窒化膜７２のうちのゲート電極２０間に位置する部分においては、供給されるエッチャントが比較的少ないため、シリコン窒化膜７２のエッチング量は比較的小さくなる。一方、シリコン窒化膜７２のうちのゲート電極２０間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、シリコン窒化膜７２は比較的大きくエッチングされる。このため、ゲート電極２０間に位置するソース／ドレイン拡散層３２上からゲート電極２０上に向かってシリコン窒化膜７２の膜厚が徐々に薄くなるように、シリコン窒化膜７２が残存する。このため、ゲート電極２０が互いに隣接している箇所において、シリコン窒化膜７２の表面の傾斜が比較的緩やかになる。このことは、後工程においてシリコン窒化膜７４，７６，７８を形成する際に、互いに隣接するゲート電極２０間において鬆が生じるのを防止することに寄与する。また、シリコン窒化膜７２をこのようにエッチバックするため、シリコン窒化膜７２自体に鬆が生じることもない。

こうしてエッチバックを行うと、シリコン窒化膜７２は、ゲート電極２０上の部分において、例えば１０〜４０ｎｍ程度エッチバックされる。エッチバック後におけるシリコン窒化膜７２のゲート電極２０上における膜厚は、例えば１０〜４０ｎｍ程度とする。

なお、シリコン窒化膜７２のうちのゲート絶縁膜２０上の部分の膜厚が過度に薄くなった場合には、ＰＭＯＳトランジスタ７０のチャネル領域７１に十分な圧縮応力を加えることができなくなる。このため、シリコン窒化膜７２のうちのゲート絶縁膜２０上の部分の膜厚を、過度に薄くしないことが好ましい。具体的には、エッチバック後のシリコン窒化膜７２のゲート絶縁膜２０上における膜厚は、例えば５〜１５ｎｍ以上とすることが好ましい。

次に、図２３（ａ）を用いて上述したシリコン窒化膜７２の形成方法と同様にして、２層目のシリコン窒化膜７４を形成する（図２４（ｂ）参照）。シリコン窒化膜７４の膜厚は、例えば１０〜５０ｎｍとする。上記のようにエッチバックされたシリコン窒化膜７２上にシリコン窒化膜７４を形成するため、シリコン窒化膜７４に鬆が形成されることはない。

次に、図２３（ａ）を用いて上述したシリコン窒化膜７２の形成方法と同様にして、３層目のシリコン窒化膜７６を形成する（図２４（ｃ）参照）。シリコン窒化膜７６の膜厚は、例えば１０〜５０ｎｍとする。上記のようにエッチバックされたシリコン窒化膜７２上にシリコン窒化膜７４、７６を積層するため、シリコン窒化膜７６に鬆が形成されることはない。

次に、図２３（ａ）を用いて上述したシリコン窒化膜７２の形成方法と同様にして、４層目のシリコン窒化膜７８を形成する（図２５参照）。シリコン窒化膜７８の膜厚は、例えば１０〜５０ｎｍとする。上記のようにエッチバックされたシリコン窒化膜７２上にシリコン窒化膜７４、７６、７８を積層するため、シリコン窒化膜７８に鬆が形成されることはない。

こうして、シリコン窒化膜７２，７４，７６，７８の積層膜により形成された圧縮応力膜７９が、ＰＮＭＯＳトランジスタ７０を覆うように形成される。

こうして、本実施形態による半導体装置が製造される。

このように、トランジスタ７０がＰＭＯＳトランジスタであり、応力膜７２，７４，７６，７８が圧縮応力膜であってもよい。しかも、本実施形態によれば、シリコン窒化膜７２に対して酸素プラズマ処理を行うため、比較的速いエッチングレートでシリコン窒化膜７２をエッチバックすることができる。

（変形例）
次に、本実施形態の変形例による半導体装置の製造方法を図２６乃至図２９を用いて説明する。図２６乃至図２９は、本実施形態による半導体装置の製造方法を示す工程断面図である。

本実施形態による半導体装置の製造方法は、シリコン窒化膜７２のエッチバックを２回に分けて行うことに主な特徴がある。

まず、素子分離領域１４を形成する工程からシリコン窒化膜７２に対して酸素プラズマ処理を行う工程までは、図２０（ａ）乃至図２３（ｂ）に示す第４実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図２６（ａ）及び図２６（ｂ）参照）。

次に、図２３（ｃ）を用いて上述した第４実施形態による半導体装置の製造方法と同様にして、エッチャントとなるＮＨ_４Ｆラジカルをシリコン窒化膜７２に供給する（図２６（ｃ）参照）。本実施形態では、２回に分けてシリコン窒化膜７２をエッチバックするため、１回分のエッチング時間は、第４実施形態の場合の半分程度とすればよい。ここでは、１回目のエッチングにおけるエッチング時間を、例えば３０〜５０秒とする。エッチング時間以外のエッチング条件については、図２３（ｃ）を用いて上述したシリコン窒化膜７２のエッチング条件と同様とする。

次に、図２４（ａ）を用いて上述した第４実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜７２に対して熱処理を行う（図２７（ａ）参照）。シリコン窒化膜７２のうちのゲート電極２０間に位置する部分においては、供給されるエッチャントが比較的少ないため、シリコン窒化膜７２のエッチング量は比較的小さくなる。一方、シリコン窒化膜７２のうちのゲート電極２０間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、シリコン窒化膜７２は比較的大きくエッチングされる。このため、ゲート電極２０間に位置するソース／ドレイン拡散層３２上からゲート電極２０上に向かってシリコン窒化膜７２の膜厚が徐々に薄くなるように、シリコン窒化膜７２が残存する。このため、ゲート電極２０が互いに隣接している箇所において、シリコン窒化膜７２の表面の傾斜が比較的緩やかになる。

こうして、シリコン窒化膜７２に対しての１回目のエッチバックが行われる。こうしてエッチバックを行うと、シリコン窒化膜７２は、ゲート電極２０上の部分において、例えば５〜３５ｎｍ程度エッチバックされる。１回目のエッチバック後のシリコン窒化膜７２のゲート電極２０上における膜厚は、例えば１０〜４０ｎｍ程度とする。

次に、図２３（ｂ）を用いて上述した第４実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜７２に対して酸素プラズマ処理を行う（図２７（ｂ）参照）。酸素プラズマによるシリコン窒化膜７２のエッチング量は、例えば１〜８ｎｍ程度である。

次に、図２３（ｃ）を用いて上述した第４実施形態による半導体装置の製造方法と同様にして、エッチャントとなるＮＨ_４Ｆラジカルをシリコン窒化膜７２に供給する（図２７（ｃ）参照）。上述したように、本実施形態では、２回に分けてシリコン窒化膜３８をエッチバックするため、１回分のエッチング時間は、第４実施形態の場合の半分程度とすればよい。ここでは、２回目のエッチングにおけるエッチング時間を、例えば３０〜５０秒とする。エッチング時間以外のエッチング条件については、図２３（ｃ）を用いて上述したシリコン窒化膜７２のエッチング条件と同様とする。

次に、図２４（ａ）を用いて上述した第４実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜７２に対して熱処理を行う（図２８（ａ）参照）。シリコン窒化膜７２のうちのゲート電極２０間に位置する部分においては、供給されるエッチャントが比較的少ないため、シリコン窒化膜７２のエッチング量は比較的小さくなる。一方、シリコン窒化膜７２のうちのゲート電極２０間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、シリコン窒化膜７２は比較的大きくエッチングされる。このため、ゲート電極２０間に位置するソース／ドレイン拡散層３２上からゲート電極２０上に向かってシリコン窒化膜７２の膜厚が徐々に薄くなるように、シリコン窒化膜７２が残存する。このため、ゲート電極２０が互いに隣接している箇所において、シリコン窒化膜７２の表面の傾斜が比較的緩やかになる。このことは、後工程においてシリコン窒化膜７４，７６，７８を形成する際に、互いに隣接するゲート電極２０間において鬆が生じるのを防止することに寄与する。また、シリコン窒化膜７２をこのようにエッチバックするため、シリコン窒化膜７２自体に鬆が生じることもない。

こうして、シリコン窒化膜７２に対しての２回目のエッチバックが行われる。こうしてエッチバックを行うと、シリコン窒化膜７２は、ゲート電極２０上の部分において、例えば５〜３５ｎｍ程度エッチバックされる。２回目のエッチバック後のシリコン窒化膜７２のゲート電極２０上における膜厚は、例えば１０〜４０ｎｍ程度とする。

こうして、シリコン窒化膜７２に対するエッチバックが２回に分けて行われる。

この後の半導体装置の製造方法は、図２４（ｂ）乃至図２５を用いて上述した第４実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図２８（ｂ）乃至図２９参照）。

このように、シリコン窒化膜７２に対するエッチバックを２回に分けて行ってもよい。

［第５実施形態］
第５実施形態による半導体装置の製造方法を図３０乃至図３３を用いて説明する。図３０乃至図３３は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図２９に示す第１乃至第４実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による半導体装置の製造方法は、１層目のシリコン窒化膜７２のみならず、２層目のシリコン窒化膜７４に対してもＮＨ_４Ｆラジカルを用いてエッチバックを行うことに主な特徴がある。

まず、半導体基板１０に素子分離領域１４を形成する工程からシリコン窒化膜７４を形成する工程までは、図２０（ａ）乃至２４（ｂ）を用いて上述した第４実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図３０（ａ）乃至図３１（ｂ）参照）。

次に、図２３（ｂ）を用いて上述した第４実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜７４に対して酸素プラズマ処理を行う（図３１（ｃ）参照）。酸素プラズマによるシリコン窒化膜７４のエッチング量は、例えば１〜８ｎｍ程度である。

次に、図２３（ｃ）を用いて上述した第４実施形態による半導体装置の製造方法と同様にして、エッチャントとなるＮＨ_４Ｆラジカルをシリコン窒化膜７４に供給する（図３２（ａ）参照）。

次に、図２４（ａ）を用いて上述した第４実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜７４に対して熱処理を行う（図３２（ｂ）参照）。シリコン窒化膜７４のうちのゲート電極２０間に位置する部分においては、供給されるエッチャントが比較的少ないため、シリコン窒化膜７４のエッチング量は比較的小さくなる。一方、シリコン窒化膜７４のうちのゲート電極２０間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、シリコン窒化膜７４は比較的大きくエッチングされる。このため、ゲート電極２０間に位置するソース／ドレイン拡散層３２上からゲート電極２０上に向かってシリコン窒化膜７４の膜厚が徐々に薄くなるように、シリコン窒化膜７４が残存する。このため、ゲート電極２０が互いに隣接している箇所において、シリコン窒化膜７４の表面の傾斜が比較的緩やかになる。このことは、後工程においてシリコン窒化膜７６，７８を形成する際に、互いに隣接するゲート電極２０間において鬆が生じるのを防止することに寄与する。また、シリコン窒化膜７４をこのようにエッチバックするため、シリコン窒化膜７４自体に鬆が生じることもない。

こうして、シリコン窒化膜７４に対してのエッチバックが行われる。こうしてエッチバックを行うと、シリコン窒化膜７４は、ゲート電極２０上の部分において、例えば５〜３５ｎｍ程度エッチバックされる。エッチバック後のシリコン窒化膜７４のゲート電極２０上における膜厚は、例えば１０〜４０ｎｍ程度とする。

なお、シリコン窒化膜７４のうちのゲート絶縁膜２０上の部分の膜厚が過度に薄くなった場合には、ＰＭＯＳトランジスタ７０のチャネル領域７１に十分な圧縮応力を加えることができなくなる。このため、シリコン窒化膜７４のうちのゲート絶縁膜２０上の部分の膜厚を、過度に薄くしないことが好ましい。具体的には、エッチバック後のシリコン窒化膜７４のゲート絶縁膜２０上における膜厚は、例えば５〜１５ｎｍ以上とすることが好ましい。

この後の半導体装置の製造方法は、図２４（ｃ）及び図２５を用いて上述した第４実施形態による半導体装置の製造方法と同様であるため、説明を省略する（図３２（ｃ）及び図３３参照）。

このように、１層目のシリコン窒化膜７２のみならず、２層目のシリコン窒化膜７４に対してもＮＨ_４Ｆラジカルを用いてエッチバックを行うようにしてもよい。

［第６実施形態］
第６実施形態による半導体装置の製造方法を図３４乃至図３８を用いて説明する。図３４乃至図３８は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図３３に示す第１乃至第５実施形態による半導体装置の製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態による半導体装置の製造方法は、１層目のシリコン窒化膜７２及び２層目のシリコン窒化膜７４のみならず、３層目のシリコン窒化膜７６に対してもＮＨ_４Ｆラジカルを用いてエッチバックを行うことに主な特徴がある。

まず、半導体基板１０に素子分離領域１４を形成する工程からシリコン窒化膜７４を形成する工程までは、図２０（ａ）乃至２４（ｂ）を用いて上述した第４実施形態による半導体装置の製造方法と同様であるので、説明を省略する（図３４（ａ）乃至図３５（ｂ）参照）。

次に、シリコン窒化膜７４に対して酸素プラズマ処理を行う工程からシリコン窒化膜７６を形成する工程までは、図３１（ｃ）乃至図３２（ｃ）を用いて上述した第５実施形態による半導体装置の製造方法と同様である。従って、シリコン窒化膜７４に対して酸素プラズマ処理を行う工程からシリコン窒化膜７６を形成する工程までについては、説明を省略する（図３５（ｃ）乃至図３６（ｃ）参照）。

次に、図２３（ｂ）を用いて上述した第４実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜７６に対して酸素プラズマ処理を行う（図３７（ａ）参照）。酸素プラズマ処理によるシリコン窒化膜７６のエッチング量は、例えば１〜８ｎｍ程度である。

次に、図２３（ｃ）を用いて上述した第４実施形態による半導体装置の製造方法と同様にして、エッチャントとなるＮＨ_４Ｆラジカルをシリコン窒化膜７６に供給する（図３７（ｂ）参照）。

次に、図２４（ａ）を用いて上述した第４実施形態による半導体装置の製造方法と同様にして、シリコン窒化膜７６に対して熱処理を行うことにより、シリコン窒化膜７６をエッチバックする（図３７（ｃ）参照）。シリコン窒化膜７６のうちのゲート電極２０間に位置する部分においては、供給されるエッチャントが比較的少ないため、シリコン窒化膜７６のエッチング量は比較的小さくなる。一方、シリコン窒化膜７６のうちのゲート電極２０間に位置する部分を除く部分においては、エッチャントが比較的多く供給されるため、シリコン窒化膜７６は比較的大きくエッチングされる。このため、ゲート電極２０間に位置するソース／ドレイン拡散層３２上からゲート電極２０上に向かってシリコン窒化膜７６の膜厚が徐々に薄くなるように、シリコン窒化膜７６が残存する。このため、ゲート電極２０が互いに隣接している箇所において、シリコン窒化膜７６の表面の傾斜が比較的緩やかになる。このことは、後工程においてシリコン窒化膜７８を形成する際に、互いに隣接するゲート電極２０間において鬆が生じるのを防止することに寄与する。また、シリコン窒化膜７６をこのようにエッチバックするため、シリコン窒化膜７６自体に鬆が生じることもない。

こうして、シリコン窒化膜７６に対してのエッチバックが行われる。こうしてエッチバックを行うと、シリコン窒化膜７６は、ゲート電極２０上の部分において、例えば５〜３５ｎｍ程度エッチバックされる。エッチバック後のシリコン窒化膜７６のゲート電極２０上における膜厚は、例えば１０〜４０ｎｍ程度となる。

なお、シリコン窒化膜７６のうちのゲート絶縁膜２０上の部分の膜厚が過度に薄くなった場合には、ＰＭＯＳトランジスタ７０のチャネル領域７１に十分な圧縮応力を加えることができなくなる。このため、シリコン窒化膜７６のうちのゲート絶縁膜２０上の部分の膜厚を、過度に薄くしないことが好ましい。具体的には、エッチバック後のシリコン窒化膜７６のゲート絶縁膜２０上における膜厚は、例えば５〜１５ｎｍ以上とすることが好ましい。

この後の半導体装置の製造方法は、図２５を用いて上述した第４実施形態による半導体装置の製造方法と同様であるため、説明を省略する（図３８参照）。

このように、１層目のシリコン窒化膜７２及び２層目のシリコン窒化膜７４のみならず、３層目のシリコン窒化膜７６に対してもＮＨ_４Ｆラジカルを用いてエッチバックを行うようにしてもよい。

［変形実施形態］
上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、シリコン窒化膜の層数を４層としているが、４層に限定されるものではない。シリコン窒化膜の層数を３層以下としてもよいし、更なる信頼性の向上を実現すべく、シリコン窒化膜の層数を５層以上としてもよい。

また、第２又は第３実施形態においてシリコン窒化膜３８を２回に分けてエッチバックするようにしてもよい。また、第２又は第３実施形態においてシリコン窒化膜４０を２回に分けてエッチバックするようにしてもよい。また、第３実施形態においてシリコン窒化膜４２を２回に分けてエッチバックするようにしてもよい。

また、第５又は第６実施形態においてシリコン窒化膜７２を２回に分けてエッチバックするようにしてもよい。また、第５又は第６実施形態においてシリコン窒化膜７４を２回に分けてエッチバックするようにしてもよい。また、第６実施形態においてシリコン窒化膜７６を２回に分けてエッチバックするようにしてもよい。

また、第４乃至第６実施形態では、シリコン窒化膜７２，７４、７６に対して酸素プラズマ処理を行う場合を例に説明したが、酸素プラズマ処理に限定されるものではない。他のプラズマを用いたプラズマ処理によっても、シリコン窒化膜７２、７４、７６のエッチングレートを向上させることは可能である。例えば、ＣＦ_４プラズマやＮ_２Ｏプラズマによりプラズマ処理を行ってもよい。

また、第４実施形態の変形例では、シリコン窒化膜７２に対するエッチバックの後、シリコン窒化膜７２にＮＨ_４Ｆラジカルを供給する前に、酸素プラズマ処理を行う場合を例に説明したが（図２７（ｂ）参照）、かかる酸素プラズマ処理を行わなくてもよい。シリコン窒化膜７２に対する１回目のエッチバックの前に酸素プラズマ処理が既に行われているため（図２６（ｂ）参照）、シリコン窒化膜７２に対して２回目の酸素プラズマ処理を敢えて行わなくても、シリコン窒化膜７２に対する２回目のエッチバックを比較的速いエッチングレートで行い得る。

上記実施形態に関し、更に以下の付記を開示する。

（付記１）
半導体基板にトランジスタを形成する工程と、
前記半導体基板上に、前記トランジスタを覆う第１のシリコン窒化膜を形成する工程と、
前記第１のシリコン窒化膜にＮＨ_４Ｆラジカルを供給する工程と、
前記ＮＨ_４Ｆラジカルを供給する工程の後、前記第１のシリコン窒化膜に対して熱処理を行う工程と、
前記熱処理を行う工程の後、前記第１のシリコン窒化膜上に第２のシリコン窒化膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。

（付記２）
付記１記載の半導体装置の製造方法において、
前記第１のシリコン窒化膜を形成する工程の後、前記第１のシリコン窒化膜にＮＨ_４Ｆラジカルを供給する工程の前に、前記第１のシリコン窒化膜に対してプラズマ処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。

（付記３）
付記２記載の半導体装置の製造方法において、
前記プラズマ処理を行う工程では、酸素プラズマ処理を行う
ことを特徴とする半導体装置の製造方法。

（付記４）
付記１記載の半導体装置の製造方法において、
前記第１のシリコン窒化膜に対して熱処理を行う工程の後、前記第２のシリコン窒化膜を形成する工程の前に、前記第１のシリコン窒化膜に対して紫外線キュアを行う工程を更に有する
ことを特徴とする半導体装置の製造方法。

（付記５）
付記１乃至４のいずれかに記載の半導体装置の製造方法において、
前記第１のシリコン窒化膜を熱処理する工程の後、前記第２のシリコン窒化膜を形成する工程の前に、前記第１のシリコン窒化膜にＮＨ_４Ｆラジカルを更に供給する工程と、前記第１のシリコン窒化膜に対して更に熱処理を行う工程とを更に有する
ことを特徴とする半導体装置の製造方法。

（付記６）
付記１乃至４のいずれかに記載の半導体装置の製造方法において、
前記第２のシリコン窒化膜を形成する工程の後、前記第２のシリコン窒化膜にＮＨ_４Ｆラジカルを供給する工程と、前記第２のシリコン窒化膜に対して熱処理を行う工程とを更に有する
ことを特徴とする半導体装置の製造方法。

（付記７）
付記１乃至６のいずれかに記載の半導体装置の製造方法において、
前記第１のシリコン窒化膜にＮＨ_４Ｆラジカルを供給する工程では、前記半導体基板から離間した箇所に配されたプラズマ室においてＮＨ_４Ｆラジカルを生成する
ことを特徴とする半導体装置の製造方法。

（付記８）
付記７記載の半導体装置の製造方法において、
前記第１のシリコン窒化膜にＮＨ_４Ｆラジカルを供給する工程では、ＮＦ_３ガスとＮＨ_３ガスとを前記プラズマ室に導入する
ことを特徴とする半導体装置の製造方法。

（付記９）
付記１乃至８のいずれかに記載の半導体装置の製造方法において、
前記第１のシリコン窒化膜に対して熱処理を行う工程では、前記第１のシリコン窒化膜を１００℃以上に加熱する
ことを特徴とする半導体装置の製造方法。

（付記１０）
付記１乃至９のいずれかに記載の半導体装置の製造方法において、
前記第１のシリコン窒化膜にＮＨ_４Ｆラジカルを供給する工程では、シャワーヘッドを介して前記第１のシリコン窒化膜にＮＨ_４Ｆラジカルを供給し、
前記第１のシリコン窒化膜に対して熱処理を行う工程では、加熱された前記シャワーヘッドと前記第１のシリコン窒化膜とを近接させることにより、前記第１のシリコン窒化膜に対して熱処理を行う
ことを特徴とする半導体装置の製造方法。

（付記１１）
付記１乃至１０のいずれかに記載の半導体装置の製造方法において、
前記第１のシリコン窒化膜にＮＨ_４Ｆラジカルを供給する工程における前記半導体基板の温度は、室温〜１００℃である
ことを特徴とする半導体装置の製造方法。

１０…半導体基板
１４…素子分離領域
１６…Ｐ型ウェル
１８…ゲート絶縁膜
２０…ゲート電極
２２…エクステンション領域
２４…シリコン窒化膜
２６…シリコン窒化膜
２８…サイドウォール絶縁膜
３０…不純物拡散領域
３２…ソース／ドレイン拡散層
３４…シリサイド膜
３６…ＮＭＯＳトランジスタ
３７…チャネル領域
３８…シリコン窒化膜、引張応力膜
４０…シリコン窒化膜、引張応力膜
４２…シリコン窒化膜、引張応力膜
４４…シリコン窒化膜、引張応力膜
４５…積層膜、引張応力膜
４６…ステージ
４８…リフトピン
５０…シャワープレート
５２…シャワーヘッド
５４…ヒータ
５６…プラズマ室
５８…Ｎ型ウェル
６０…エクステンション領域
６２…不純物拡散領域
６４…ソース／ドレイン拡散層
６６…凹部
６８…シリコンゲルマニウム層
７０…ＰＭＯＳトランジスタ
７１…チャネル領域
７２…シリコン窒化膜、圧縮応力膜
７４…シリコン窒化膜、圧縮応力膜
７６…シリコン窒化膜、圧縮応力膜
７８…シリコン窒化膜、圧縮応力膜
７９…積層膜、圧縮応力膜
１１０…半導体基板
１１４…素子分離領域
１１６…ウェル
１１８…ゲート絶縁膜
１２０…ゲート電極
１２２…エクステンション領域
１２４…シリコン酸化膜
１２６…シリコン窒化膜
１２８…サイドウォール絶縁膜
１３０…不純物拡散領域
１３２…ソース／ドレイン拡散層
１３４…シリサイド膜
１３６…トランジスタ
１３８…シリコン窒化膜
１４０…シリコン窒化膜
１４２…シリコン窒化膜
１４４…シリコン窒化膜
１４５…鬆
１４６…応力膜

Claims (10)

1. 半導体基板にトランジスタを形成する工程と、
   前記半導体基板上に、前記トランジスタを覆う第１のシリコン窒化膜を形成する工程と、
   前記第１のシリコン窒化膜を形成する工程の後、プラズマ処理を行う工程と、
   前記プラズマ処理を行う工程の後、前記第１のシリコン窒化膜にＮＨ_４Ｆラジカルを供給する工程と、
   前記ＮＨ_４Ｆラジカルを供給する工程の後、熱処理を行う工程と、
   前記熱処理を行う工程の後、前記第１のシリコン窒化膜上に第２のシリコン窒化膜を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記プラズマ処理を行う工程では、酸素プラズマ処理を行う
   ことを特徴とする半導体装置の製造方法。
3. 半導体基板上にゲート電極を有するトランジスタを形成する工程と、
   前記トランジスタ上に第１のシリコン窒化膜を形成する工程と、
   前記第１のシリコン窒化膜を形成する工程の後、シャワーヘッドを介して第１のＮＨ_４Ｆラジカルを供給する工程と、
   前記第１のＮＨ_４Ｆラジカルを供給する工程の後、加熱された前記シャワーヘッドと前記第１のシリコン窒化膜とを近接させることにより、第１の熱処理を行なう工程と、
   前記第１の熱処理の後、前記シャワーヘッドを介して第２のＮＨ_４Ｆラジカルを供給する工程と、
   前記第２のＮＨ_４Ｆラジカルを供給する工程の後、加熱された前記シャワーヘッドと前記第１のシリコン窒化膜とを近接させることにより、第２の熱処理を行なう工程と、
   前記第２の熱処理の後、前記第１のシリコン窒化膜上に第２のシリコン窒化膜を形成する工程と
   を有する半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、
   前記第１及び第２の熱処理後、前記ゲート電極上に前記第１のシリコン窒化膜が残存している
   ことを特徴とする半導体装置の製造方法。
5. 請求項３又は４に記載の半導体装置の製造方法において、
   前記第１のＮＨ_４Ｆラジカルを供給する工程と、前記第２のＮＨ_４Ｆラジカルを供給する工程との処理時間が等しい
   ことを特徴とする半導体装置の製造方法。
6. 請求項１又は２記載の半導体装置の製造方法において、
   前記ＮＨ_４Ｆラジカルを供給する工程では、前記半導体基板から離間した箇所に配されたプラズマ室においてＮＨ_４Ｆラジカルを生成する
   ことを特徴とする半導体装置の製造方法。
7. 請求項６記載の半導体装置の製造方法において、
   前記ＮＨ_４Ｆラジカルを供給する工程では、ＮＦ_３ガスとＮＨ_３ガスとを前記プラズマ室に導入する
   ことを特徴とする半導体装置の製造方法。
8. 請求項１、２、６及び７のいずれか１項に記載の半導体装置の製造方法において、
   前記熱処理を行う工程では、前記第１のシリコン窒化膜を１００℃以上に加熱する
   ことを特徴とする半導体装置の製造方法。
9. 請求項３乃至５のいずれか１項に記載の半導体装置の製造方法において、
   前記第１の熱処理および前記第２の熱処理を行う工程では、前記第１のシリコン窒化膜を１００℃以上に加熱する
   ことを特徴とする半導体装置の製造方法。
10. 請求項１、２、６、７及び８のいずれか１項に記載の半導体装置の製造方法において、
    前記ＮＨ_４Ｆラジカルを供給する工程では、シャワーヘッドを介してＮＨ_４Ｆラジカルを供給し、
    前記熱処理を行う工程では、加熱された前記シャワーヘッドと前記第１のシリコン窒化膜とを近接させることにより、前記熱処理を行う
    ことを特徴とする半導体装置の製造方法。

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