JP5774739B2 - ステータスレジスタの同時読み取り - Google Patents

ステータスレジスタの同時読み取り Download PDF

Info

Publication number
JP5774739B2
JP5774739B2 JP2014031055A JP2014031055A JP5774739B2 JP 5774739 B2 JP5774739 B2 JP 5774739B2 JP 2014031055 A JP2014031055 A JP 2014031055A JP 2014031055 A JP2014031055 A JP 2014031055A JP 5774739 B2 JP5774739 B2 JP 5774739B2
Authority
JP
Japan
Prior art keywords
status information
bits
memory devices
memory
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014031055A
Other languages
English (en)
Other versions
JP2014139798A (ja
Inventor
バリー・ジョー・ウォルフォード
ジェームズ・エドワード・サリバン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of JP2014139798A publication Critical patent/JP2014139798A/ja
Application granted granted Critical
Publication of JP5774739B2 publication Critical patent/JP5774739B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40626—Temperature related aspects of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • Multi Processors (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Communication Control (AREA)

Description

本発明は、一般に、メモリデバイス(memory devices)の分野に関し、具体的には、２つ以上のメモリデバイスからのステータス情報(status information)の同時読み取り(concurrent read)に関する。
ポータブル電子デバイス(portable electronic devices)は、現代の生活にとって、ユビキタス携帯品(ubiquitous accoutrements)となった。ポータブル電子デバイスにおける２つの絶え間のない傾向(relentless trends)は、増大される機能性(increased functionality)と、減少するサイズ(decreased size)である。増大される機能性は、より高いコンピューティングパワー(computing power)と、より多くのメモリと、を要求する。ポータブル電子デバイスの減少するサイズは、より小さいバッテリはより少ない電力(power)を保存し、届けることができるので、電力消費(power consumption)にプレミアムを付ける(places a premium on)。このように、パフォーマンス(performance)を増やし電力消費を減らす進歩(advances)は、一般的に、好都合(advantageous)であり、そして特に、ポータブル電子デバイスにとっては好都合である。
ほとんどのポータブル電子デバイスは、プロセッサあるいは他のコントローラのためのインストラクション(instructions)およびデータを保存するために、動的ランダムアクセスメモリ(Dynamic Random Access Memory)（ＤＲＡＭ）のいくつかの形態を含んでいる。ＤＲＡＭは、利用可能な最もコスト効率のよいソリッドステートメモリ技術(the most cost-effective solid-state memory technology available)である。シンクロナスＤＲＡＭ(Synchronous DRAM)（ＳＤＲＡＭ）は、クロック端(clock edges)に、すべての制御信号およびデータ転送サイクル(data transfer cycles)を位置合わせすること(aligning)によって、従来のＤＲＡＭよりも、簡略化されたインタフェース設計(simplified interface design)と、改良されたパフォーマンス(improved performance)と、の両方を提供する。ダブルデータレート(double data rate)（ＤＤＲ）ＳＤＲＡＭは、いまだにより高いパフォーマンスを提供しながら、クロックの立ち上がり端および立下り端(rising and falling edges of the clock)の両方に関するデータ転送を可能にする。
すべてのＤＲＡＭオペレーション(DRAM operation)の基本的な態様は、各ビットのポジション(each bit position)においてデータを保存している容量性の電荷(capacitive charge)がデータの状態(data state)を保存する(preserve)ために周期的に更新され(renewed)なくてはならない、ということである。ＤＲＡＭアレイは、行(row)によってリフレッシュされ(refreshed)ており、いくつかのＳＤＲＡＭデバイスは、同時に、マルチＤＲＡＭバンク(multiple DRAM banks)において同じ行をリフレッシュすることができる。ＤＲＡＭアレイにおける各行は、指定されたリフレッシュ期間(a specified refresh period)内で、リフレッシュされなくてはならない。ＤＲＡＭの行は、リフレッシュ期間毎に１度、連続的に(sequentially)リフレッシュされることができ、バーストリフレッシュ(burst refresh)として知られている。しかしながら、このことは、行のすべてを通して循環する(cycle)のに必要な時間の間、ＤＲＡＭアレイへのアクセスを妨げ、そして、著しいパフォーマンスの劣化(significant performance degradation)を負わせる。あるいは、各行を対象としたリフレッシュサイクルは、読み取りおよび書き込みのデータ転送を割り込ませて(interspersed)、リフレッシュ期間にわたって均一に分散される(spread)ことができる。これは、分散リフレッシュ(distributed refresh)として知られている。それがパフォーマンスのペナルティ(performance penalty)をさほど課していないので、分散リフレッシュは、より一般にインプリメントされる(implemented)。
２００４年４月２７日に出願され、本発明の譲受人に譲渡された、シリアル番号１１／１１５，９１５の、同時係属中の米国特許出願「指定自動リフレッシュ同期化(Directed Autorefresh Synchronization)」は、その全体において、参照によってここに組み込まれている。本願は、自動リフレッシュのオプションを開示しており、ここでは、リフレッシュ行カウンタ(refresh row counter)は、ＳＤＲＡＭデバイスにおいて保持されている(maintained)。自動リフレッシュのモードにおいては、プロセッサのようなメモリコントローラ(memory controller)は、周期的なリフレッシュコマンド(periodic refresh commands)のみを供給しなければならず、ＳＤＲＡＭデバイスは、リフレッシュ行アドレスを順序づけることを管理する(takes care of sequencing)。従来のリフレッシュモードにおいて（プロセッサがリフレッシュ行アドレスを提供しなくてはならないとき）であろうが、あるいは、自動リフレッシュモードにおいてであろうが、リフレッシュコマンドのタイミングは、メモリコントローラによって決定される。
全体の必要とされるリフレッシュ期間(total required refresh period)、そして、したがって、分散されたリフレッシュオペレーション(distributed refresh operation)におけるリフレッシュサイクルの間隔(spacing)は、ＤＲＡＭアレイダイ(DRAM array die)の温度に依存する。経験に基づく一般的な法則として、リフレッシュレート(refresh rate)は、ＤＲＡＭアレイダイ温度において１０度の増加ごとに、２倍にされなくてはならない。ＳＤＲＡＭデバイスについて指定されるリフレッシュ期間は、典型的に、ＤＲＡＭによってそれの最も高い予期されるオペレーション温度(its highest anticipated operation temperature)において、必要とされるものである。したがって、ＤＲＡＭアレイダイがより低い温度であろうとも、リフレッシュ期間は、より長く、また、分散されたリフレッシュサイクルは、さらに間隔をあけられるかもしれない、このようにして、ＤＲＡＭ読み取りおよび書き込みアクセスに関するそれらの影響を減らしている。このことは、不必要なリフレッシュ動作(unnecessary refresh activity)を除去することによって、電力消費を減らし、且つプロセッサのパフォーマンスを改善するであろう。
２００５年５月１３日に出願され、本発明の譲受人に譲渡された、シリアル番号１１／１２８，８２９の、同時係属中の米国特許出願「揮発性メモリについてのレジスタ読み取り(Register Read for Volatile Memory)」は、その全体において、参照によってここに組み込まれている。本特許出願は、温度センサの出力を読み取るために、温度センサを有しているＳＤＲＡＭデバイスを開示しており、また、タイミングおよびオペレーションにおいて、データ読み取りオペレーションに似ているステータスレジスタ読み取り(Status Register Read)（ＳＲＲ）オペレーションを定義している。ＳＲＲコマンド(SRR command)は、２’ｂ１０に駆動されるバンク選択ライン(bank select lines)を備えたモードレジスタセット(Mode Register Set)（ＭＲＳ）コマンドとして、ここにおいて定義され、ＲＥＡＤコマンド(READ command)が続く。ＭＲＳコマンドの間(during the MRS command)のアドレスビットは、読み取られるべきステータス情報を選択する。例えば、一実施形態において、ＳＤＲＡＭダイ温度の情報は、ＭＲＳコマンドの間、０×０に、すべてのアドレスビットを駆動することによって読み取られることができる。他のステータス情報（例、モードレジスタのコンテンツあるいは拡張されたモードレジスタのコンテンツ、ＩＤ情報、および同等のもの）は、他のアドレスにマッピングされることができる。
ＳＲＲコマンドは、ＤＲＡＭダイの温度に関連づけられた情報にアクセスすることができる。この情報は、ダイの実際の温度、温度センサの較正されていない出力値(uncalibrated output value)、現在の温度について要求された最小リフレッシュレート(the minimum refresh rate required for the current temperature)、現在の温度に基づいたリフレッシュレート乗算器(a refresh rate multiplier based on the current temperature)、あるいは、要求されたリフレッシュレートをコントローラが確かめることができる他の温度関連情報(other temperature-related information from which the controller may ascertain the required refresh rate)、を備えることができる。ここに使用されているように、すべてのそのような情報は、温度情報(temperature information)と呼ばれており、また、ＤＲＡＭアレイにおいて保存されるいずれのデータからも異なっている。
ＳＲＲオペレーションを使用して、プロセッサのような、メモリコントローラは、周期的に温度センサの出力を読み取り、実際の最低限必要なリフレッシュレート(the actual minimum required refresh rate)を計算することができる。過渡的な温度状態の間に(during transient thermal conditions)、例えば、初期のパワーアップ時に、あるいはバッテリパワーセービング「スリープ(sleep)」モードから「ウェイクする(waking)」とき、コントローラは、しばしば、例えば４−６マイクロ秒ごとに、リフレッシュレートを動的に最適化するために、相対的に温度センサを読み取ることができる。ＤＲＡＭダイ温度が
安定するとき、メモリアクセスオペレーションとリフレッシュオペレーションに対して、より大きいバス帯域幅を当てる(devote)ために、コントローラは、ステータスレジスタ読み取りオペレーション(status register read operations)の周波数を減らすことができる。ＳＲＲオペレーションのタイミングは、ＤＲＡＭアレイにおけるデータに対するＲＥＡＤオペレーションのタイミングと同様であるので、ＳＲＲオペレーションは、通常メモリアクセスに統一されることができる。
各メモリサブシステムランクにおいて各ＤＲＡＭデバイス（すなわち、同じチップ選択信号に結関係する(tied)各ＤＲＡＭデバイス）から別々に、温度のような、ステータス情報を連続して読み取ることは、そうでなければメモリアレイを読み取り、書き込み、リフレッシュするためにペンディングのメモリアクセスを実行するために使用されることができるであろう利用可能なメモリ帯域を、消費している。ＳＲＲオペレーションの数を減らすことは、メモリシステムのパフォーマンスを改善するであろう、また、より少ないメモリアクセスを要求することによって、電力消費を減らすであろう。
１つまたは複数の実施形態にしたがって、メモリアレイに保存されていないデータを備えているステータス情報は、Ｎビット中のＭビットの別個のサブセット上でそのステータス情報を駆動し、残りのＮ−Ｍビット(remaining N-M bits)をトライステートする(tri-state)ように各メモリデバイスを構成することによって、Ｎビットデータバス(N-bit data bus)を共有する複数のパラレルメモリデバイス(a plurality of parallel memory devices)から効率的に読み取られる。各メモリデバイスは、０、１、または複数の、サブセットＭに関連づけられたデータストローブを駆動するように、また残りのデータストローブをトライステートするように、さらに構成されている。メモリコントローラは、パラレルに、２つまたはそれ以上のメモリデバイスから、ステータス情報を同時に読み取ることができ、各メモリデバイスは、Ｎビットバスの個別のＭビットのサブセットを駆動している。各メモリデバイスは、ステータス情報をシリアル化させ、また、バースト形態(burst form)において、バスのサブセットＭ上でそれを駆動することができる。
１つの実施形態は、Ｎビットデータバスを共有している複数のパラレルメモリデバイスからステータス情報を読み取る方法に関する。各メモリデバイスは、Ｎビット中のＭビットの別個のサブセット上でステータス情報を駆動し、また残りのＮ−Ｍビットをトライステートするように構成されている。ステータス情報は、そのあとで、複数のメモリデバイスから、同時に読み取られる。
別の実施形態は、Ｎビットのデータインタフェースを有しているメモリデバイスに関する。メモリデバイスは、複数のアドレス可能なデータストレージロケーション(a plurality of addressable data storage locations)を含んでおり、その読み取りアクセス(read access)は、データインタフェースのすべてのＮビットに関するデータを駆動する。メモリデバイスは、１つまたは複数のステータス情報ストレージロケーションをさらに含んでおり、その読み取りアクセスは、データインタフェースのＮビット中のＭビットの構成可能サブセット上でステータス情報を駆動する。
また、別の実施形態は、メモリコントローラに関する。コントローラは、Ｎ−ビット(an N-bit)、双方向データバス(bidirectional data bus)、そして、制御信号出力を含んでいる。コントローラは、また、Ｎビット中のＭビットの別個のサブセット上でステータス情報をそれぞれ駆動するように、また、ステータス情報読み取りコマンドの間に残りのＮ−Ｍビットをトライステートするように、複数のメモリデバイスを構成することが操作可能な、また、同じステータス情報読み取りオペレーションにおいて複数のメモリデバイスからステータス情報を読み取ることがさらに操作可能な、制御回路を含んでいる。
また、別の実施形態は、ＳＤＲＡＭモジュールからステータス情報を読み取る方法に関する。バンク選択信号の固有の符号化(a unique encoding of bank select signals)を用いたモードレジスタセット(mode register set)（ＭＲＳ）オペレーションは、ＳＤＲＡＭモジュール上で実行され、シンクロナスＲＥＡＤオペレーション(synchronous READ operation)が続く。ステータス情報は、そのあと、同時に(synchronously)読み取られる。
図１は、１つまたは複数のメモリデバイスと１つのコントローラの機能ブロック図である。 図２は、ＳＲＲオペレーションのタイミング図(a timing diagram)である。 図３は、２ランク、ｘ１６メモリのサブシステムの機能ブロック図である。 図４は、図３のメモリシステムにおけるＳＲＲオペレーションのタイミング図である。 図５は、図３のメモリシステムにおける同時ＳＲＲオペレーションのタイミング図である。 図６は、２ランク、ｘ３２メモリのサブシステムの機能ブロック図である。 図７は、ＤＤＲ ＳＤＲＡＭを使用している、図６のメモリシステムにおける同時ＳＲＲオペレーションのタイミング図である。
詳細な説明
図１は、１つまたは複数のＳＤＲＡＭメモリデバイス１００と、コントローラ１０２と、を図示している。コントローラは、プロセッサ、デジタル信号プロセサ、マイクロコントローラ、ステートマシン、あるいは同様なもの、を備えてもよく、また、ＳＤＲＡＭアクセスを制御する制御回路１０３を含んでいる。コントローラ１０２は、当技術分野においてよく知られているように、制御信号クロック(Clock)（ＣＬＫ）、クロックイネーブル(Clock Enable)（ＣＫＥ）、チップ選択(Chip Select)（ＣＳ）、行アドレスストローブ(Row Address Strobe)（ＲＡＳ）、列アドレスストローブ(Column Address Strobe)（ＣＡＳ）、書き込みイネーブル(Write Enable)（ＷＥ）、およびデータクォリファイア(Data Qualifiers)（ＤＱＭ）、によってＳＤＲＡＭデバイス１００に対してオペレーションを指示する。特に、ＳＤＲＡＭデバイス１００は、チップ選択信号によって命じられて、ランクでグループ化されることができる。コントローラ１０２は、ＳＤＲＡＭデバイス１００に対して、複数のアドレスライン(a plurality of address lines)およびバンク選択ラインを提供し、また、双方向データバスは、コントローラ１０２と各ＳＤＲＡＭデバイス１００を接続する。各ＳＤＲＡＭデバイス１００は、ＤＲＡＭアレイ１０４を含んでおり、それは複数のバンク１０６に分割されることができる。ＤＲＡＭアレイ１０４は、インストラクションとデータを保存し、コントローラ１０２の指示の下で、制御回路１０８から読み取られ、制御回路１０８に書き込まれ、また、制御回路１０８によってリフレッシュされる。
各ＳＤＲＡＭデバイス１００は、さらに、モードレジスタ１１０と拡張されたモードレジスタ１１２を含むことができる。ＳＤＲＡＭデバイス１００は、さらに、例えば、ベンダーＩＤ(vendor ID)およびバージョン番号(version number)のような、識別情報１１４を含むことができる。識別情報１１４は、レジスタにおいて保存されてもよく、あるいは、ダイ(die)に直結されていてもよい(hardwired)。
ＳＤＲＡＭデバイス１００は、ＤＲＡＭアレイダイの温度を検知することが操作可能であり、ＤＲＡＭアレイ１０４の近隣に配置された(disposed)サーミスタ(thermister)１１８のような１つまたは複数の温度センサ、を含んでいる温度センシング回路(temperature sensing circuit)１１６をさらに含んでいる。モードレジスタ１１０のコンテンツと拡張されたモードレジスタ１１２のコンテンツ、ＳＤＲＡＭデバイス識別１１４、および温度センサ１１６の出力は、すべて、ＳＤＲＡＭデバイス１００から読み取られることができるデータの例であるが、ＤＲＡＭアレイ１０４において保存されないデータの例である。ここにおいて使用されるように、そのような情報は、「ステータス情報(status information)」と呼ばれる。
図２は、一実施形態に従って、ステータス情報を読み取る、ＳＲＲオペレーションのタイミング図を図示している。初めに、ＭＲＳコマンドは、２’ｂ１０に設定されたバンク選択ビット(bank select bits)と０ｘ０のアドレス（他のステータスレジスタのロケーションの読み取りは、アドレスバス上の異なる値によって指定されている）で、ＳＤＲＡＭ制御信号上で発行される。最小のＭＲＳ時間ｔＭＲＳに続いて、従来のＲＥＡＤコマンドが、発行される。ＳＤＲＡＭデバイスは、ＤＲＡＭアレイからのデータの代わりに、プログラムされたＣＡＳレイテンシｔＣＬに続いて、データバス上にステータス情報を出力するが、そうでない場合には、従来のＳＤＲＡＭ読み取りオペレーションの順序づけ(sequencing)およびタイミング(timing)に続いて、データバス上にステータス情報を出力する。新しいコマンドは、ステータス情報のデータ転送(data transfer)に続いて、ＳＤＲＡＭデバイスに対して発行されることができる。
１つまたは複数の実施形態にしたがって、ステータス情報の読み取りが、十分なＮビットＳＤＲＡＭデータバスよりも少ないものを必要するとき、ステータス情報は、Ｎビット中のＭビットのサブセット上で利点的に駆動されることができ、残りのＮ−Ｍビットは、ＳＲＲオペレーションの間にトライステートされている。ＳＲＲオペレーションに使用するためのデータバスのビットに関する情報−ここでは、ＳＲＲ構成情報と呼ばれる−は、例えばシステム初期化の間に、ＳＲＲ構成レジスタ１２０（図１参照）に対して、コントローラ１０２によって書き込まれる。ＳＲＲ構成情報は、ステータス情報の１つのタイプである。ＳＲＲ構成レジスタ１２０は、図２において図示されるように、ステータス情報のアドレススペースにおいてアドレス可能なロケーション(an addressable location)を備えることができ、あるいは、モードレジスタ１１０あるいは拡張されたモードレジスタ１１２において、使用されていないビットを代替的に備えることができる。別の方法として、ＳＤＲＡＭデバイス１００の１つまたは複数のピンは、ＳＲＲオペレーションの間に使用する各ＳＤＲＡＭデバイス１００についてのデータバスサブセットを構成するために、システム設計の間に、グラウンドあるいはパワーと結び付けられることができる。
図３は、コントローラ１０２と２つのＳＤＲＡＭデバイス１００aおよび１００ｂと、を備えている２ランクのｘ１６ＳＤＲＡＭデバイスシステムトポロジ(2-rank, x16 SDRAM device system topology)の機能ブロック図を図示している。メモリランク０を形成しているＳＤＲＡＭデバイス１００ａは、チップ選択ライン０に接続されており、メモリランク１を形成しているＳＤＲＡＭデバイス１００ｂは、チップ選択ライン１に接続されている。１６ビットのデータバス（ＤＱ［１５：０］）は、個別のバイトレーン(separate byte lanes)ＤＱ［７：０］およびＤＱ［１５：８］として、図３において図示されており、本発明の１つまたは複数の実施形態の解説の簡略のために、それぞれ、バイトデータストローブＤＱＳ［０］およびＤＱＳ［１］によって制御されており、それは、次の議論から明らかとなるであろう。他の制御信号、アドレスバス、および同等のものは、従来の方法で、コントローラ１０２と、ＳＤＲＡＭデバイス１００aおよび１００ｂと、の間で接続されており、また、簡略化のため、図３から省略されている。
図４は、ＤＲＡＭ装置１００ａおよび１００ｂからステータス情報を読み取るために、図３のシステムにおいて発行されたＳＲＲを表わしているタイミング図を図示している。コントローラ１０２は、２’ｂ１０のバンク選択と０×０のアドレスで、両方のランク（ＣＳ［０］及びＣＳ［１］、両方ともアサートされる(both asserted)）に対して、サイクル１においてＭＲＳコマンドを発行する。ＲＥＡＤコマンドは、サイクル３において、ランク０に対して（ＣＳ［０］だけアサートされる）ｔＭＲＳサイクル後に、発行されており、また、ＳＤＲＡＭデバイス１００aは、サイクル６において、ＣＡＳレイテンシｔＣＬの後、データバスＤＱ[１５：０]上でステータス情報（例えば、温度情報）を戻す。このサイクルにおいて、コントローラ１０２は、ランク１に対して（ＣＳ［１］だけアサートされる）、ＲＥＡＤコマンドを発行しており、ＳＤＲＡＭデバイス１００ｂは、サイクル８において、ＣＡＳレイテンシｔＣＬ後、データバスＤＱ［１５：０］上でステータス情報を戻す。コントローラ１０２は、サイクル９で始めて別のコマンドを発行することができる。
本発明の１つまたは複数の実施形態にしたがって、各ＤＲＡＭデバイス１００は、データバスのサブセットに対してのみ、温度情報のようなステータス情報を駆動するように構成されており、また、ＳＲＲオペレーションの間に、そのサブセットに関連づけられるデータストローブをただ駆動する。ＤＲＡＭデバイス１００は、残りのデータバスおよびその関連付けられたデータストロ−ブをトライステートする。この構成は、第２のＤＲＡＭデバイス１００が、異なるサブセットに関連づけられたデータストローブを使用して、データバスの異なるサブセット上でステータス情報を駆動することを可能にする。このような方法で、２つ以上のＤＲＡＭデバイス１００は、ＳＲＲオペレーションの間にデータバス上でステータス情報を同時に駆動することができ、コントローラ１０２が一度に２つ以上のＤＲＡＭデバイス１００からステータス情報を同時に読み取ることを可能にする。この技術は、ＳＲＲオペレーション専用のバス帯域幅を減らし、ＤＲＡＭアレイに対する、ペンディング中の読み取り、書き込み、およびリフレッシュ、のオペレーション(pending read, write, and refresh operations)のために利用可能な帯域幅を、自由にする(freeing)。
１つまたは複数の実施形態において、ステータス情報がＳＲＲオペレーションの間にデータバスの構成されたサブセット上で十分に駆動されることができなかったイベント(event)において、ＳＤＲＡＭデバイス１００は、自動的にステータス情報をシリアル化し、また、それを、連続バスサイクルにおいて、データバスのサブセットに対して構成されたものの上で駆動する。この特徴は、ステータス情報の幅が１つまたは複数のＳＤＲＡＭデバイス１００のために構成されたデータバスサブセットを超えるときに、ＳＤＲＡＭデバイス１００のバースト機能(burst capability)を利用する。一実施形態において、シリアル化されたステータス情報は、モードレジスタ１１０および／または拡張されたモードレジスタ１１２において構成されたバーストパラメータにしたがって、構成されたデータバスサブセット上で連続的に(successively)駆動され、ＤＲＡＭアレイ１０４において保存されたデータに対して指示したＲＥＡＤオペレーションをバーストすることに適している(pertaining to burst)。
図５は、図３のメモリシステムにおける同時ＳＲＲオペレーション(concurrent SRR operation)のタイミング図を図示しており、ここで、ランク０のＳＤＲＡＭデバイス１００aは、その下位バイトレーンＤＱ[７：０]を使用するように構成されており、また、ランク１のＳＤＲＡＭデバイス１００ｂは、ＳＲＲオペレーションの間にその上位バイトレーンＤＱ[１５：８]を使用するように構成されている。コントローラ１０２は、２’ｂ１０のバンク選択と、０ｘ０のアドレス（バンク選択およびアドレスバスは、図５において図示されていない）とで、両方のランク（ＣＳ［０］及びＣＳ［１］、両方ともアサートされる）に対して、サイクル１においてＭＲＳコマンドを発行する。ＲＥＡＤコマンドは、ｔＭＲＳサイクル後、サイクル３において、両方のランク（ＣＳ［０］及びＣＳ［１］、両方ともアサートされる）に対して、同時に発行される。ＣＡＳレイテンシｔＣＬの後で、サイクル６において、ランク０のＳＤＲＡＭデバイス１００ａは、データバスビットＤＱ［７：０］上で、ステータス情報（例えば温度情報）の第１のバイトを戻し、ＤＱＳ［０］を駆動し、また、サイクル７において、ステータス情報の第２のバイトで（転送される予定であるステータス情報のサイズと、ＳＤＲＡＭデバイス１００ａバースト構成パラメータと、に依存して、必要なときに、その後のシリアルバースト転送(subsequent serial burst transfers)で）、ＤＱ［７：０］を駆動する。同時に（ｔＡＣにおける可能性のある変動と、各個別のＳＤＲＡＭコンポーネントの特性である、ＣＬＫからのＤＱｓのアクセスタイミングで）、ランク１のＳＤＲＡＭデバイス１００ｂは、サイクル６において、データバスビットＤＱ[１５：８]上でステータス情報の第１のバイトを戻し、ＤＱＳ[１]を駆動し、また、サイクル７においては、ステータス情報の第２のバイトでＤＱ[１５：８]を駆動する。コントローラ１０２は、サイクル７に始まって、別のコマンドを発行することができる。
図５のタイミング図と図４のタイミング図を比較することは、２ランクメモリサブシステムにおけるＣＡＳレイテンシｔＣＬ＝２サイクルに関しては、図４において図示される従来のＳＲＲオペレーションは、両方のランクからすべてのステータス情報を受信することに関して、初期のＭＲＳコマンドから、総計８つのサイクルを必要とするということを示している。対照的に、図５において図示された同時ＳＲＲオペレーションは、両方のランクからすべてのステータス情報を受信することに関して、初期のＭＲＳコマンドから総計６つのサイクルのみを必要とする。この実施形態にしたがった同時ＳＲＲオペレーションは、従来のＳＲＲオペレーションと比べて、ＳＲＲオーバーヘッド―あるいは費やされたバス帯域幅−における２５％の減少を、結果としてもたらす。ＣＡＳレイテンシｔＣＬ＝３サイクルを考慮して、同様な分析は、従来のＳＲＲオペレーションと比較して、同時ＳＲＲオペレーションのオーバーヘッドにおける２２％の減少をもたらす(yields)。
本発明のこれらの実施形態は、より幅広いバス帯域に対して、スケーラブル(scalable)である。図６は、コントローラ１０２と、４つのＳＤＲＡＭデバイス１００a、１００ｂ、１００ｃおよび１００ｄと、を備えている２ランクの×３２ＳＤＲＡＭデバイスシステムトポロジ(a 2-rank, x32 SDRAM device system topology)の機能ブロック図を図示する。メモリランク０を形成しているＳＤＲＡＭデバイス１００ａおよび１００ｂは、両方ともＣＳ[０]に接続されており、また、メモリランク１を形成しているＳＤＲＡＭデバイス１００ｃおよび１００ｄは、両方ともＣＳ[１]に接続されている。与えられたランクにおけるすべてのＳＤＲＡＭデバイス１００（すなわち、１００ａ／１００ｂ、あるいは、１００ｃ／１００ｄ）は、ＳＲＲオペレーションの間にデータバスの同じサブセット上でステータス情報を出力するように構成されている。反対に、異なるランクにおけるパラレルＳＤＲＡＭ１００（すなわち、１００ａ／１００ｃ、あるいは、１００ｂ／１００ｄ）は、ＳＲＲオペレーションの間にデータバスの異なるサブセット上でステータス情報を出力するように構成されている。
３２ビットのデータバス（ＤＱ［３１：０］）および４つのデータストローブ（ＤＱＳ［３：０］）は、図６において個別のバイトレーンとして図示されており、どのＳＤＲＡＭデバイス１００ａ、１００ｂ、１００ｃ、１００ｄが、ＳＲＲオペレーションの間に、バイトレーン上でそのステータス情報を駆動するかを示している表示を備えている。他の制御信号、アドレスバス、および同等のものは、従来の方法において、コントローラ１０２と、ＳＤＲＡＭデバイス１００ａ、１００ｂ、１００ｃ、１００ｄとの間で接続されており、明瞭のために、図６から省略されている。
図７は、図６のメモリシステムにおける同時ＳＲＲオペレーションのタイミング図を図示しており、ここで、ランク０のＳＤＲＡＭデバイスである１００ａおよび１００ｂは、各ＳＤＲＡＭコンポーネントの下位バイトレーンＤＱ［７：０］およびＤＱＳ［０］を使用するように構成されており、また、ランク１のＳＤＲＡＭデバイスである１００ｃおよび１００ｄは、ＳＲＲオペレーションの間に、各ＳＤＲＡＭコンポーネントのそれらの上位バイトレーンＤＱ[１５：８]およびＤＱＳ[１]を使用するように構成されている。各ＳＤＲＡＭ１００ａ、１００ｂ、１００ｃ、１００ｄは、ＳＲＲオペレーションの間に、そのデータバスの構成されていない部分をトライステートする。ＳＲＲコマンドシグナリングについてのタイミングは、図５において図示されたものと同じである。
この実施形態において、各ＳＤＲＡＭデバイス１００ａ、１００ｂ、１００ｃ、１００ｄは、ダブルデータレート(Double Data Rate)（ＤＤＲ）ＳＤＲＡＭであり、バースト形態において、４バイトのステータス情報を転送する。図６および７において図示されるように、コントローラ１０２は、完全な３２ビットバスＤＱ[３１：０]を使用して、バイトレーン[７：０]上でＳＤＲＡＭデバイス１００a（ランク０）から、バイトレーン[１５：８]上のＳＤＲＡＭデバイス１００ｃ（ランク１）から、バイトレーン[２３：１６]上のＳＤＲＡＭデバイス１００ｂ（ランク０）から、そしてバイトレーン[３１：２４]上のＳＤＲＡＭデバイス１００ｄ（ランク１）から、ステータス情報を受信する。この方法で、２バイトのステータス情報は、各サイクルにおいて、各ＳＤＲＡＭデバイス、１００ａ、１００ｂ、１００ｃ、１００ｄから受信される。図７が図示するように、同時ＳＲＲオペレーションを使用して、４バイトのステータス情報は、７つのサイクルにおいて、各ＤＲＡＭデバイス１００ａ、１００ｂ、１００ｃ、から読み取られる。各ＤＲＡＭデバイス１００ａ、１００ｂ、１００ｃ、１００ｄからステータス情報を読み取る従来のＳＲＲオペレーションを使用することは、代わりに、１５サイクルを必要とする。したがって、この例において、同時ＳＲＲオペレーションは、ＳＲＲオーバーヘッドにおける５０パーセントの減少に関して、表わしている。
本発明は、また、例えば同時ＳＲＲコマンドのペア(pairs of concurrent SRR commands)を発行することによって、２ランクシステムよりも大きいように、スケーラブル(scalable)である。代替的に、各ＳＤＲＡＭデバイス１００は、それのデータバスのより小さいサブセット（例えば、ニブル(nibble)）を使用するように構成されることができ、また、必要とされるときに(as required)、ステータス情報出力をシリアル化する。この実施形態においては、同じデータバスのバイトレーンを使用するように構成された２つのＳＤＲＡＭデバイス１００のうちの１つは、すべてのデータバスストローブをトライステートするように構成された他のＳＤＲＡＭデバイス１００を用いて、関連づけられたデータバスストローブを制御するように構成されることができる。そのような設計の決定は、当業者の能力内において適切であり(well)、また、他の構成およびアプリケーション(applications)は、本開示の教義(teachings)が与えられる場合、当業者にとって容易にあきらかであろう。
一般に、Ｎビットデータバスを共有しているいずれのパラレルメモリデバイスについて、本発明の１つまたはそれよりも多い実施形態にしたがって、各メモリデバイスは、Ｎビット中のＭビットの別個のサブセット上でステータス情報を駆動し、残りのＮ−Ｍビットをトライステートするように構成されることができる。さらに、各デバイスは、０、１、あるいは複数の、Ｎビットデータバス中のＭビットのサブセットに関連づけられたデータバスストローブを駆動するように構成されることができる。図３および図６で図示された実施形態において、Ｎ＝１６でＭ＝８である。ＮおよびＭの他の値は、本発明の範囲内にある。
ＳＤＲＡＭメモリデバイス１００に関してここに説明されてきたが、本発明は、ＳＤＲＡＭに限定されてはおらず、また、いずれのメモリデバイスからステータス情報を読み取るために有利に(advantageously)適用されることができる。同様に、ステータス情報は、リフレッシュレートを制御するために使用される、ＤＲＡＭアレイ１０４に関する温度情報としてここに説明されてきたが、本発明は、温度情報あるいはリフレッシュレート制御に限定されてはいない。ここにおいて使用されるように、ステータス情報は、メモリアレイにおいて保存されたデータのほかにメモリデバイスから読み取られるいずれのデータを参照しており、また、例えば、デバイスＩＤ１１４、モードレジスタ１１０のコンテンツあるいは拡張されたモードレジスタ１１２のコンテンツ、ＳＲＲ構成レジスタ１２０のコンテンツ、あるいは、メモリアレイにおいて保存されなかったいずれの他のデータ、を含むことができる。ステータスレジスタ読み取り(Status Register Read)（ＳＲＲ）コマンドあるいはオペレーションは、必ずしも実際のレジスタを読み取らなくてもよいということは、留意される。
本発明は、それらの特定の特徴、態様、および実施形態に関連して、ここに説明されてきたが、多くの変形、修正、および他の実施形態は、本発明の幅広い範囲内で可能であり、したがって、すべての変形、修正、および実施形態は、本発明の範囲内に存在するとしてみなされるべきであることは、あきらかであろう。本実施形態は、したがって、すべての態様において、説明するためのものであって、また、限定されるものでないとして解釈されるべきであり、また、添付された特許請求の範囲の意味および均等の範囲(the meaning and equivalency range)内に入る変更はすべて、そこに包含されるように意図されている。
以下に、本願出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］ Ｎビットデータバスを共有する複数のパラレルメモリデバイスからステータス情報を読み取る方法であって、前記方法は、 Ｎビットの異なるサブセットのＭ上で、前記ステータス情報を駆動するように、そして、前記残りのＮ−Ｍビットをトライステートするように、メモリデバイスのそれぞれを構成することと、 同じ、ステータス情報読み取りオペレーションにおいて、前記複数のメモリデバイスからステータス情報を読み取ることと、 を備える、方法。
［Ｃ２］ 前記同じ、ステータス情報読み取りオペレーションにおいて、前記の複数のメモリデバイスからステータス情報を読み取ることは、ＲＥＡＤコマンドが続く、固有のバンク選択ビット符号化を用いるモードレジスタセット（ＭＲＳ）コマンドを、前記の複数のメモリデバイスに対して同時に発行することを備える、［Ｃ１］に記載の方法。
［Ｃ３］ 前記固有のバンク選択ビット符号化は、２’ｂ１０である、［Ｃ２］に記載の方法。
［Ｃ４］ 前記ＭＲＳコマンドの間の前記アドレスバスの値は、前記のメモリデバイスから読み取られるべき前記ステータス情報を選択する、［Ｃ２］に記載の方法。
［Ｃ５］ 前記Ｎビットの前記サブセットのＭに対応する、０、１、あるいは、それより多くのデータストローブ（ＤＱＳ）信号を駆動すること、その上で、各メモリデバイスは、ステータス情報を駆動し、残りのＤＱＳ信号をトライステートするように構成される、のために前記各メモリデバイスを構成することをさらに備える、［Ｃ１］に記載の方法。
［Ｃ６］ 前記同じ、ステータス情報読み取りオペレーションにおいて、前記複数のメモリデバイスからステータス情報を読み取ることは、２つより多くのデータ転送サイクルにおいて、前記複数のメモリデバイスからステータス情報を連続的に読み取ることを備え、 少なくとも１つのメモリデバイスは、各データ転送サイクルのために、そのステータス情報をシリアル化し、前記Ｎビットのその構成されたサブセットのＭ上で部分ステータス情報を連続的に駆動し、前記残りのＮ−Ｍビットをトライステートする、［Ｃ１］に記載の方法。
［Ｃ７］ 前記同じ、ステータス情報読み取りオペレーションにおいて、前記の複数のメモリデバイスからステータス情報を読み取ることは、前記同じ、ステータス情報読み取りオペレーションにおいて、各メモリデバイス上のメモリアレイに関連づけられた温度情報を読み取ることを備えている、［Ｃ１］に記載の方法。
［Ｃ８］ 前記同じ、ステータス情報読み取りオペレーションにおいて、前記複数のメモリデバイスからステータス情報を読み取ることは、前記同じ、ステータス情報読み取りオペレーションにおいて、各メモリデバイス上のレジスタを読み取ることを備える、［Ｃ１］に記載の方法。
［Ｃ９］ 前記Ｎビットの異なるサブセットＭ上で前記ステータス情報を駆動するように各メモリデバイスを構成することは、レジスタにおける構成ビットを設定することを備える、［Ｃ１］に記載の方法。
［Ｃ１０］ 前記Ｎビットの異なるサブセットＭ上で前記ステータス情報を駆動するように各メモリデバイスを構成することは、あらかじめ決定された論理レベルに各メモリデバイス上の構成ピンを結びつけることを備える、［Ｃ１］に記載の方法。
［Ｃ１１］ Ｎビットデータインタフェースを有するメモリデバイスであって、前記メモリデバイスは、 読み取りアクセスが前記データインタフェースのすべてのＮビット上でデータを駆動する、複数のアドレス可能データストレージロケーションと、 読み取りアクセスが前記データインタフェースの前記Ｎビットの構成可能なサブセットＭ上でステータス情報を駆動する、１つまたは複数のステータス情報のストレージロケーションと、 を備える、メモリデバイス。
［Ｃ１２］ ステータス情報ストレージロケーションの読み取りアクセスの間に、前記メモリデバイスは、前記データインタフェースの前記残りのＮ−Ｍビットをトライステートする、［Ｃ１１］に記載のメモリデバイス。
［Ｃ１３］ ステータス情報のストレージロケーションの読み取りアクセスの間に、その上で前記メモリデバイスがステータス情報を駆動する、前記Ｎビットの前記サブセットＭに対応する０、１、または１つまたはそれより多くのＤＱＳ信号を駆動する、［Ｃ１１］に記載のメモリデバイス。
［Ｃ１４］ ステータス情報のストレージロケーションの読み取りアクセスの間に、前記メモリデバイスは、前記データインタフェースの前記残りのＮ−Ｍビットに対応するＤＱＳ信号をトライステートする、［Ｃ１３］に記載のメモリデバイス。
［Ｃ１５］ 前記１つまたはそれより多くのステータス情報のストレージロケーションは、１つまたは複数のレジスタを備える、［Ｃ１１］に記載のメモリデバイス。
［Ｃ１６］ 前記１つまたはそれより多くのステータス情報のストレージロケーションは、前記メモリデバイスにおけるメモリアレイに関連づけられた温度センサの前記出力を備える、［Ｃ１１］に記載のメモリデバイス。
［Ｃ１７］ 前記データインタフェースの前記Ｎビットの前記サブセットＭを特定する構成ビットを保存するレジスタをさらに備える、［Ｃ１１］に記載のメモリデバイス。
［Ｃ１８］ 前記データインタフェースの前記Ｎビットの前記サブセットＭを特定する構成ピンをさらに備える、［Ｃ１１］に記載のメモリデバイス。
［Ｃ１９］ ステータス情報をシリアル化することと、バースト形態において前記Ｎビットデータバスの構成されたサブセットＭ上で、部分ステータス情報を連続的に駆動することと、のために操作可能なコントローラをさらに備える、［Ｃ１１］に記載のメモリデバイス。
［Ｃ２０］ Ｎビットデータバスに対してパラレルに接続された２つまたはそれより多くのメモリデバイス、なお、各メモリデバイスは、前記Ｎビットの異なるサブセットＭ上でステータス情報を駆動し、ステータス読み取りオペレーションの間に前記残りのＮ−Ｍビットをトライステートするために操作可能である、と； 前記メモリデバイスに接続され、ステータス読み取りオペレーションを介して、２つまたはそれより多くのメモリデバイスから、ステータス情報を同時に読み取ることのために操作可能なコントローラと； を備えるメモリサブシステム。
［Ｃ２１］ 前記ステータス読み取りオペレーションは、ＲＥＡＤコマンドが続く、固有のバンク選択ビット符号化を用いたモードレジスタセット（ＭＲＳ）コマンドを備える、［Ｃ２０］に記載のメモリサブシステム。
［Ｃ２２］ 前記固有のバンク選択ビット符号化は、２’ｂ１０である、［Ｃ２０］に記載のメモリサブシステム。
［Ｃ２３］ 前記ＭＲＳコマンドの間の前記アドレスバス値は、前記メモリデバイスから読み取られるべき前記ステータス情報を選択する、［Ｃ２０］に記載のメモリサブシステム。
［Ｃ２４］ 前記メモリデバイスのうち１つまたは複数は、ステータス情報をシリアル化することと、ステータス読み取りオペレーションの間に、バースト形態において、前記Ｎビットデータバスの構成されたサブセットＭ上で部分ステータス情報を連続的に駆動することと、のために操作可能である、［Ｃ１９］に記載のメモリサブシステム。
［Ｃ２５］ 各メモリデバイスは、前記Ｎビットデータバスの前記構成されたサブセットＭに関連づけられた０、１、あるいは１またはそれより多くの複数のＤＱＳ信号を駆動することと、 前記ステータス読み取りオペレーションの間に前記残りのＤＱＳ信号をトライステートすることと、のためにさらに操作可能である、［Ｃ２０］に記載のメモリサブシステム。
［Ｃ２６］ Ｎビットの双方向データバスと、 制御信号出力と、 前記Ｎビットの異なるサブセットのＭ上でステータス情報を駆動することと、ステータス情報読み取りコマンドの間に前記残りのＮ−Ｍビットをトライステートすることと、のために複数のメモリデバイスのそれぞれを構成するように操作可能であり、前記同じ、ステータス情報読み取りオペレーションにおいて前記複数のメモリデバイスからステータス情報を読み取るようにさらに操作可能である、制御回路と、 を備える、メモリコントローラ。
［Ｃ２７］ バンク選択出力信号をさらに備え、 前記制御回路は、ステータス情報を読み取るために、前記複数のメモリデバイスに対して、ＲＥＡＤコマンドが続く、固有のバンク選択ビット符号化を用いるモードレジスタセット（ＭＲＳ）コマンドを同時に発行するように操作可能である、［Ｃ２６］に記載のメモリコントローラ。
［Ｃ２８］ バンク選択出力信号をさらに備え、前記固有のバンク選択ビット符号化は、２’ｂ１０である、［Ｃ２７］に記載のメモリコントローラ。
［Ｃ２９］ アドレス出力信号をさらに備えており、 前記ＭＲＳコマンドの間の前記アドレスバス値は、前記メモリデバイスから読み取られるべき前記ステータス情報を選択する、［Ｃ２７］に記載のメモリコントローラ。
［Ｃ３０］ ｌｏｇ ２ Ｎ双方向データストローブ（ＤＱＳ）信号、をさらに備えており、 前記制御回路は、その上で前記メモリデバイスがステータス情報を駆動するように構成される、前記Ｎビットの前記サブセットＭに対応する、０、１、あるいは１またはそれより多くのＤＱＳ信号を駆動し、前記残りのＤＱＳ信号をトライステートために各メモリデバイスを構成するようにさらに操作可能である、［Ｃ２６］に記載のメモリコントローラ。
［Ｃ３１］ 前記制御回路は、２つまたはそれより多くのデータ転送サイクルにおいて、前記複数のメモリデバイスからステータス情報を連続的に読み取ることによって、前記複数のメモリデバイスからステータス情報を読み取るように操作可能、ここで、少なくとも１つのメモリデバイスは、各データ転送サイクルのために、そのステータス情報をシリアル化し、前記Ｎビットのその構成されたサブセットＭ上で部分ステータス情報を連続的に駆動し、前記残りのＮ−Ｍビットをトライステートする、［Ｃ２６］に記載のメモリコントローラ。
［Ｃ３２］ 前記制御回路は、前記同じ、ステータス情報読み取りオペレーションにおいて、各メモリデバイス上で、メモリアレイに関連づけられた温度情報を読み取ることように操作可能である、［Ｃ２６］に記載のメモリコントローラ。
［Ｃ３３］ 前記制御回路は、前記同じ、ステータス情報読み取りオペレーションにおいて各メモリデバイス上でレジスタを読み取るよう操作可能である、［Ｃ２６］に記載のメモリコントローラ。
［Ｃ３４］ 前記制御回路は、前記メモリデバイス上で、レジスタにおいて構成ビットを設定することによって、前記Ｎビットの異なるサブセットＭ上で前記ステータス情報を駆動するために各メモリデバイスを構成する、［Ｃ２６］に記載のメモリコントローラ。
［Ｃ３５］ 前記ＳＤＲＡＭモジュール上でシンクロナスＲＥＡＤオペレーションを実行することにより続いて、前記メモリデバイス（１００）上でバンク選択信号の固有の符号化で、モードレジスタセット（ＭＲＳ）オペレーションを実行することと、 前記ステータス情報を同時に読み取ることと、
をさらに備えている［Ｃ１］に記載の方法。
［Ｃ３６］ バンク選択信号の前記固有の符号化は、２’ｂ１０である、［Ｃ３５］に記載の方法。
［Ｃ３７］ 読み取られるべき前記ステータス情報は、前記ＭＲＳオペレーションの間に、アドレスバス上の値によって選択される、［Ｃ３５］に記載の方法。
［Ｃ３８］ 前記ステータス情報を同時に読み取ることは、前記シンクロナスＲＥＡＤオペレーションについて定義された信号タイミングにしたがって、前記ステータス情報を読み取ることを備える、［Ｃ３５］に記載の方法。
［Ｃ３９］ 前記シンクロナスＲＥＡＤオペレーションについて定義された信号タイミングにしたがって、前記ステータス情報を読み取ることは、バーストにおいて前記ステータス情報を連続的に読み取ることを備える、［Ｃ３８］に記載の方法。

Claims (39)

  1. ステータス情報読み取りオペレーションの間に、
    ＮビットデータバスのＮビット中のＭビットの別個のサブセットを用いて、複数の並列メモリデバイスの各々の対応するステータス情報を駆動するように、そして、
    前記Ｎビットデータバスの残りのＮ−Ｍビットのサブセットをトライステートするように、
    前記Ｎビットデータバスを共有する前記複数の並列メモリデバイスのそれぞれを構成することと、
    前記ステータス情報読み取りオペレーションの間に、前記複数の並列メモリデバイスから前記対応するステータス情報を読み取ることと、
    を備える、
    方法。
  2. 前記ステータス情報読み取りオペレーションの間に、前記複数の並列メモリデバイスから前記対応するステータス情報を読み取ることは、対応するＲＥＡＤコマンドが続く、対応する固有のバンク選択ビット符号化を用いた対応するモードレジスタセット（ＭＲＳ）コマンドを、前記複数の並列メモリデバイスの各々に対して、同時に発行することを備える、請求項１に記載の方法。
  3. 前記対応する固有のバンク選択ビット符号化は、２’ｂ１０である、請求項２に記載の方法。
  4. 前記複数の並列メモリデバイスから読み取られる予定である前記対応するステータス情報は、対応するアドレスバス値で選択される、請求項２に記載の方法。
  5. 前記Ｎビットデータバスの前記Ｎビット中のＭビットの前記別個のサブセットに対応する、０、１、あるいは、複数のデータストローブ（ＤＱＳ）信号を駆動するように、
    そして、前記Ｎビットデータバスの残りのＮ−Ｍビットのサブセットに対応する残りのＤＱＳ信号をトライステートするように、前記複数の並列メモリデバイスの各々を構成すること、
    をさらに備える、請求項１に記載の方法。
  6. 前記ステータス情報読み取りオペレーションの間に、前記複数の並列メモリデバイスから前記対応するステータス情報を読み取ることは、２つ以上のデータ転送サイクルの間に、前記複数の並列メモリデバイスの各々から前記対応するステータス情報を連続的に読み取ることを備えており、また、前記複数の並列メモリデバイスの少なくとも１つのメモリデバイスは、シリアル化され、連続的に、前記Ｎビット中のＭビットの別個のサブセットを用いて、部分の対応するステータス情報を駆動し、そして、前記ＮビットデータバスのＮ−Ｍビットの残りのサブセットをトライステートする、請求項１に記載の方法。
  7. 前記ステータス情報読み取りオペレーションの間に、前記複数の並列メモリデバイスから前記対応するステータス情報を読み取ることは、前記ステータス情報読み取りオペレーションの間に、前記複数の並列メモリデバイスの各メモリデバイス上で、対応するメモリアレイに関連づけられた温度情報を読み取ることを備える、請求項１に記載の方法。
  8. 前記ステータス情報読み取りオペレーションの間に、前記複数の並列メモリデバイスから前記ステータス情報を読み取ることは、前記複数の並列メモリデバイスの各々上で対応するレジスタを読み取ることを備える、請求項１に記載の方法。
  9. 前記Ｎビットデータバスの前記Ｎビット中のＭビットの前記別個のサブセットを用いて前記対応するステータス情報を駆動するように前記複数の並列メモリデバイスの各々を構成することは、レジスタにおける構成ビットを設定することを備える、請求項１に記載の方法。
  10. 前記Ｎビットデータバスの前記Ｎビットの中のＭビットの前記別個のサブセットを用いて前記対応するステータス情報を駆動するように前記複数の並列メモリデバイスの各々を構成することは、各メモリデバイスにおいて、あらかじめ決定された論理レベルに、対応する構成ピンを結びつけることを備える、請求項１に記載の方法。
  11. 前記Ｎビットデータバスが、前記Ｍビットのオーバーラップしない複数のサブセットを具備し、前記Ｍビットのオーバーラップしない前記複数のサブセットの各々が、前記複数の並列メモリデバイスの１つに対応する、請求項１に記載の方法。
  12. 複数のアドレス可能データストレージロケーション、前記複数のアドレス可能データストレージロケーションの内の１つの読み取りアクセスは、ＮビットデータインタフェースのすべてのＮビットを用いてデータを駆動するよう構成される、と、
    １つまたは複数のステータス情報のロケーション、特定のステータス情報のロケーションの読み取りアクセスは、前記Ｎビットデータインタフェースの前記Ｎビット中のＭビットの別個のサブセットを用いてステータス情報を駆動する、と、
    を具備するメモリデバイスであって、
    ここにおいて、前記特定のステータス情報ロケーションの前記読み取りアクセスの間に、前記メモリデバイスは、前記ＮビットデータインタフェースのＮ−Ｍビットの残りのサブセットをトライステートするように構成される、メモリデバイス。
  13. 複数のアドレス可能データストレージロケーション、前記複数のアドレス可能データストレージロケーションの内の１つの読み取りアクセスは、ＮビットデータインタフェースのすべてのＮビットを用いてデータを駆動するよう構成される、と、
    １つまたは複数のステータス情報のロケーション、前記１つまたは複数のステータス情報のロケーションの特定のステータス情報ロケーションの読み取りアクセスは、前記Ｎビット中のＭビットの別個のサブセットを用いて対応するステータス情報を駆動するように構成される、と、
    を具備するメモリデバイスであって、
    ここにおいて、前記特定のステータス情報ロケーションの前記読み取りアクセスの間に、前記メモリデバイスは、前記Ｎビットデータインタフェース中のＭビットの前記別個のサブセットに対応する１つまたは複数のデータストローブ（ＤＱＳ）信号を駆動し、および、前記Ｎビットデータインタフェースの残りのＮ−Ｍビットのサブセットをトライステートするように構成される、
    メモリデバイス。
  14. 前記特定のステータス情報ロケーションの前記読み取りアクセスの間に、前記メモリデバイスは、前記ＮビットデータインタフェースのＮ−Ｍビットの残りのサブセットに対応するＤＱＳ信号をトライステートするように構成される、請求項１３に記載のメモリデバイス。
  15. 前記１つまたは複数のステータス情報のロケーションは、１つまたは複数のレジスタを備える、請求項１３に記載のメモリデバイス。
  16. メモリデバイスであって、
    複数のアドレス可能データストレージロケーション、前記複数のアドレス可能データストレージロケーションの内の１つの読み取りアクセスは、ＮビットデータインタフェースのすべてのＮビットを用いてデータを駆動するよう構成される、と、
    １つまたは複数のステータス情報ロケーション、前記１つまたは複数のステータス情報ロケーションの特定のステータス情報ロケーションの読み取りアクセスは、前記Ｎビット中のＭビットの別個のサブセットを用いて対応するステータス情報を駆動するよう構成され、前記特定のステータス情報ロケーションの前記読み取りアクセスの間に、前記メモリデバイスは、前記ＮビットデータインタフェースのＮ−Ｍビットの残りのサブセットをトライステートするように構成される、と、
    メモリアレイ、ここにおいて、前記１つまたは複数のステータス情報ロケーションは、前記メモリアレイに関連づけられた温度センサの出力を記憶するよう構成される、と、
    を備える、メモリデバイス。
  17. 前記ＮビットデータインタフェースのＭビットの前記別個のサブセットを特定する構成ビットを保存しているレジスタ、をさらに備える請求項１６に記載のメモリデバイス。
  18. 前記Ｍビットの別個のサブセットを特定する構成ピンをさらに備える、請求項１６に記載のメモリデバイス。
  19. 複数のアドレス可能データストレージロケーション、前記複数のアドレス可能データストレージロケーションの内の１つの読み取りアクセスは、ＮビットデータインタフェースのすべてのＮビットを用いてデータを駆動するよう構成される、と、
    １つまたは複数のステータス情報ロケーション、前記１つまたは複数のステータス情報ロケーションの特定のステータス情報ロケーションの読み取りアクセスは、前記Ｎビット中のＭビットの別個のサブセットを用いて対応するステータス情報を駆動し、前記ＮビットデータインタフェースのＮ−Ｍビットの残りのサブセットをトライステートするように構成される、と、
    前記複数のアドレス可能データストレージロケーションの各々の前記対応するステータス情報をシリアル化することと、前記Ｍビットの別個のサブセットを用いて、バースト形態で、前記複数のアドレス可能データストレージロケーションの各々の対応する部分ステータス情報を連続的に駆動することと、のために構成されるコントローラと、
    を備えるメモリデバイス。
  20. Ｎビットデータバスに対してパラレルに接続された２つ以上のメモリデバイス、なお、前記２つ以上のメモリデバイスの各々は、ステータス読み取りオペレーションの間に、前記ＮビットデータバスのＮビット中のＭビットの別個のサブセットを用いて、前記２つ以上のメモリデバイスの各々の対応するステータス情報を駆動することと、前記ＮビットデータバスのＮ−Ｍビットの残りのサブセットをトライステートすることと、のために構成される、と；
    前記２つ以上のメモリデバイスに接続されており、前記ステータス読み取りオペレーションの間、前記２つ以上のメモリデバイスから前記対応するステータス情報を同時に読み取るよう構成される、コントローラと；
    を備えるメモリサブシステム。
  21. 前記ステータス読み取りオペレーションは、ＲＥＡＤコマンドが続く、固有のバンク選択ビット符号化を用いたモードレジスタセット（ＭＲＳ）コマンドを備える、請求項２０に記載のメモリサブシステム。
  22. 前記固有のバンク選択ビット符号化は、２’ｂ１０である、請求項２１に記載のメモリサブシステム。
  23. アドレスバス値は、前記２つ以上のメモリデバイスから読み取られるべき前記対応するステータス情報を選択するよう構成される、請求項２０に記載のメモリサブシステム。
  24. 前記２つ以上のメモリデバイスのうちの少なくとも１つは、前記対応するステータス情報をシリアル化することと、前記ステータス読み取りオペレーションの間に、バースト形態で前記Ｍビットの別個のサブセットを用いて前記対応するステータス情報の部分ステータス情報を連続的に駆動することと、のために構成される、請求項２０に記載のメモリサブシステム。
  25. 前記２つ以上のメモリデバイスは、前記Ｍビットの別個のサブセットに関連づけられた０、１、あるいは複数の対応するデータストローブ（ＤＱＳ）信号を駆動することと、前記ステータス読み取りオペレーションの間に残りのＤＱＳ信号をトライステートすることと、のためにさらに構成される、請求項２０に記載のメモリサブシステム。
  26. Ｎビット双方向データバス、制御信号出力、および、制御回路を備え、
    前記制御回路は、ステータス情報読み取りオペレーションの間に、複数のメモリデバイスの各々を、
    前記Ｎビット双方向データバスのＮビット中のＭビットの別個のサブセットを用いて前記複数のメモリデバイスの各々の対応するステータス情報を駆動することと、
    前記Ｎビット双方向データバスのＮ−Ｍビットの残りのサブセットをトライステートすることと、
    前記複数のメモリデバイスから前記対応するステータス情報を読み取ることと、のために構成する、メモリコントローラ。
  27. バンク選択出力信号、をさらに備えており、なお、前記制御回路は、前記対応するステータス情報を読み取るために、前記複数のメモリデバイスに対して、対応するＲＥＡＤコマンドが続く、対応する固有のバンク選択ビット符号化を用いた対応するモードレジスタセット（ＭＲＳ）コマンドを同時に発行するよう構成される、請求項２６に記載のメモリコントローラ。
  28. 前記対応する固有のバンク選択ビット符号化は、２’ｂ１０である、請求項２７に記載のメモリコントローラ。
  29. アドレス出力信号、をさらに備えており、なお、前記対応するＭＲＳコマンドの間のアドレスバス値は、前記複数のメモリデバイスから読み取られる予定である、前記対応するステータス情報を選択する、請求項２７に記載のメモリコントローラ。
  30. ｌｏｇ２Ｎ双方向データストローブ（ＤＱＳ）信号、をさらに備えており、
    なお、前記制御回路は、前記複数のメモリデバイスを、
    前記Ｎビット双方向データバスの前記Ｎビット中のＭビットの前記別個のサブセットに対応する、０、１、あるいは複数のｌｏｇ２Ｎ双方向ＤＱＳ信号を駆動することと、
    前記残りのサブセットに対応する残りのｌｏｇ２Ｎ双方向ＤＱＳ信号をトライステートすることと、
    のために構成するようにさらに操作される、請求項２６に記載のメモリコントローラ。
  31. 前記制御回路は、２つ以上のデータ転送サイクルにおいて、前記複数のメモリデバイスの各々から前記対応するステータス情報を連続的に読み取ることによって、前記複数のメモリデバイスから前記対応するステータス情報を読み取るよう構成され、また、前記複数のメモリデバイスの少なくとも１つのメモリデバイスは、前記対応するステータス情報をシリアル化し、Ｍビットの前記別個のサブセットを用いて、前記対応するステータス情報の部分ステータス情報を連続的に駆動するよう構成される、請求項２６に記載のメモリコントローラ。
  32. 前記制御回路は、前記ステータス情報読み取りオペレーションの間に、前記複数のメモリデバイスの各メモリデバイス上で、対応するメモリアレイに関連づけられた温度情報を読み取るよう構成される、請求項２６に記載のメモリコントローラ。
  33. 前記制御回路は、前記ステータス情報読み取りオペレーションの間に、前記複数のメモリデバイスの各メモリデバイス上で対応するレジスタを読み取るよう構成される、請求項２６に記載のメモリコントローラ。
  34. 前記制御回路は、前記複数のメモリデバイスの各々の上で、対応するレジスタにおいて構成ビットを設定するよう構成される、請求項２６に記載のメモリコントローラ。
  35. 前記複数の並列メモリデバイス上のシンクロナスＲＥＡＤオペレーションを実行することが後に続く、前記複数の並列メモリデバイス上でバンク選択信号の固有の符号化で、モードレジスタセット（ＭＲＳ）オペレーションを実行することと、
    前記対応するステータス情報を同時に読み取ることと、
    をさらに備える、請求項１に記載の方法。
  36. バンク選択信号の前記固有の符号化は、２’ｂ１０である、請求項３５に記載の方法。
  37. 読み取られる予定である前記対応するステータス情報は、前記ＭＲＳオペレーションの間に、アドレスバス上の値によって選択される、請求項３５に記載の方法。
  38. 前記対応するステータス情報を同時に読み取ることは、前記シンクロナスＲＥＡＤオペレーションについて定義された信号タイミングにしたがって、前記対応するステータス情報を読み取ることを備える、請求項３５に記載の方法。
  39. 前記シンクロナスＲＥＡＤオペレーションについて定義された前記信号タイミングにしたがって、前記対応するステータス情報を読み取ることは、バーストにおいて前記対応するステータス情報を連続的に読み取ることを備える、請求項３８に記載の方法。
JP2014031055A 2006-10-11 2014-02-20 ステータスレジスタの同時読み取り Active JP5774739B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/548,430 2006-10-11
US11/548,430 US7593279B2 (en) 2006-10-11 2006-10-11 Concurrent status register read

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2009532528A Division JP2010507148A (ja) 2006-10-11 2007-10-09 同時ステータスレジスタ読み取り

Publications (2)

Publication Number Publication Date
JP2014139798A JP2014139798A (ja) 2014-07-31
JP5774739B2 true JP5774739B2 (ja) 2015-09-09

Family

ID=39283566

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2009532528A Withdrawn JP2010507148A (ja) 2006-10-11 2007-10-09 同時ステータスレジスタ読み取り
JP2013119287A Active JP5475170B2 (ja) 2006-10-11 2013-06-05 ステータスレジスタの同時読み取り
JP2014031055A Active JP5774739B2 (ja) 2006-10-11 2014-02-20 ステータスレジスタの同時読み取り

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2009532528A Withdrawn JP2010507148A (ja) 2006-10-11 2007-10-09 同時ステータスレジスタ読み取り
JP2013119287A Active JP5475170B2 (ja) 2006-10-11 2013-06-05 ステータスレジスタの同時読み取り

Country Status (9)

Country Link
US (1) US7593279B2 (ja)
EP (1) EP2076905B1 (ja)
JP (3) JP2010507148A (ja)
KR (1) KR101125947B1 (ja)
CN (1) CN101523502B (ja)
AT (1) ATE491207T1 (ja)
DE (1) DE602007011092D1 (ja)
TW (1) TW200834598A (ja)
WO (1) WO2008045856A2 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9262326B2 (en) * 2006-08-14 2016-02-16 Qualcomm Incorporated Method and apparatus to enable the cooperative signaling of a shared bus interrupt in a multi-rank memory subsystem
US7796462B2 (en) 2007-02-22 2010-09-14 Mosaid Technologies Incorporated Data flow control in multiple independent port
US7809901B2 (en) * 2007-08-30 2010-10-05 Micron Technology, Inc. Combined parallel/serial status register read
KR100955684B1 (ko) * 2008-10-02 2010-05-06 주식회사 하이닉스반도체 플래그신호 생성회로 및 반도체 메모리 장치
US8180500B2 (en) * 2009-07-29 2012-05-15 Nanya Technology Corp. Temperature sensing system and related temperature sensing method
WO2011134051A1 (en) * 2010-04-26 2011-11-03 Mosaid Technologies Incorporated Serially connected memory having subdivided data interface
US9778877B1 (en) 2011-11-02 2017-10-03 Rambus Inc. High capacity, high performance memory system
CN104636271B (zh) * 2011-12-22 2018-03-30 英特尔公司 访问命令/地址寄存器装置中存储的数据
JP2014149669A (ja) * 2013-01-31 2014-08-21 Toshiba Corp 半導体記憶装置
JP2015069602A (ja) * 2013-09-30 2015-04-13 株式会社東芝 メモリ・システム
US20150213850A1 (en) * 2014-01-24 2015-07-30 Qualcomm Incorporated Serial data transmission for dynamic random access memory (dram) interfaces
US10223311B2 (en) 2015-03-30 2019-03-05 Samsung Electronics Co., Ltd. Semiconductor memory device for sharing inter-memory command and information, memory system including the same and method of operating the memory system
JP6753746B2 (ja) * 2016-09-15 2020-09-09 キオクシア株式会社 半導体記憶装置
US10572344B2 (en) 2017-04-27 2020-02-25 Texas Instruments Incorporated Accessing error statistics from DRAM memories having integrated error correction
JP6453492B1 (ja) * 2018-01-09 2019-01-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR102576766B1 (ko) * 2018-07-13 2023-09-11 에스케이하이닉스 주식회사 반도체장치
US10878881B1 (en) * 2019-11-26 2020-12-29 Nanya Technology Corporation Memory apparatus and refresh method thereof
EP4024396B1 (en) * 2020-09-04 2023-12-20 Changxin Memory Technologies, Inc. Read/write method for storage device, and storage device

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4363108A (en) * 1979-06-25 1982-12-07 Honeywell Information Systems Inc. Low cost programmable video computer terminal
US5216672A (en) 1992-04-24 1993-06-01 Digital Equipment Corporation Parallel diagnostic mode for testing computer memory
US5640521A (en) * 1992-06-17 1997-06-17 Texas Instruments Incorporated Addressable shadow port and protocol with remote I/O, contol and interrupt ports
JP3579461B2 (ja) * 1993-10-15 2004-10-20 株式会社ルネサステクノロジ データ処理システム及びデータ処理装置
EP1014271B1 (en) * 1997-02-07 2006-09-13 Mitsubishi Denki Kabushiki Kaisha Bus controller and bus control system
US20010011318A1 (en) 1997-02-27 2001-08-02 Vishram P. Dalvi Status indicators for flash memory
US6049856A (en) * 1997-05-27 2000-04-11 Unisys Corporation System for simultaneously accessing two portions of a shared memory
US6154816A (en) * 1997-10-24 2000-11-28 Compaq Computer Corp. Low occupancy protocol for managing concurrent transactions with dependencies
US6279084B1 (en) * 1997-10-24 2001-08-21 Compaq Computer Corporation Shadow commands to optimize sequencing of requests in a switch-based multi-processor system
US7024518B2 (en) 1998-02-13 2006-04-04 Intel Corporation Dual-port buffer-to-memory interface
JP3580702B2 (ja) * 1998-06-03 2004-10-27 シャープ株式会社 不揮発性半導体記憶装置
US5963482A (en) 1998-07-14 1999-10-05 Winbond Electronics Corp. Memory integrated circuit with shared read/write line
KR100330164B1 (ko) * 1999-04-27 2002-03-28 윤종용 무효 블록들을 가지는 복수의 플래시 메모리들을 동시에 프로그램하는 방법
JP2001043671A (ja) * 1999-07-28 2001-02-16 Oki Micro Design Co Ltd 半導体装置
US20050160218A1 (en) * 2004-01-20 2005-07-21 Sun-Teck See Highly integrated mass storage device with an intelligent flash controller
US6728798B1 (en) * 2000-07-28 2004-04-27 Micron Technology, Inc. Synchronous flash memory with status burst output
US6530006B1 (en) * 2000-09-18 2003-03-04 Intel Corporation System and method for providing reliable transmission in a buffered memory system
US7444575B2 (en) * 2000-09-21 2008-10-28 Inapac Technology, Inc. Architecture and method for testing of an integrated circuit device
US6665755B2 (en) * 2000-12-22 2003-12-16 Nortel Networks Limited External memory engine selectable pipeline architecture
US6594748B1 (en) * 2001-11-09 2003-07-15 Lsi Logic Corporation Methods and structure for pipelined read return control in a shared RAM controller
US6851032B2 (en) 2002-08-16 2005-02-01 Micron Technology, Inc. Latency reduction using negative clock edge and read flags
US7230876B2 (en) * 2005-02-14 2007-06-12 Qualcomm Incorporated Register read for volatile memory
US7640392B2 (en) 2005-06-23 2009-12-29 Qualcomm Incorporated Non-DRAM indicator and method of accessing data not stored in DRAM array
KR20100108697A (ko) * 2009-03-30 2010-10-08 삼성전자주식회사 데이터 출력 패드들의 스왑 기능을 갖는 반도체 메모리 장치

Also Published As

Publication number Publication date
WO2008045856B1 (en) 2008-10-02
JP5475170B2 (ja) 2014-04-16
JP2014139798A (ja) 2014-07-31
WO2008045856A2 (en) 2008-04-17
JP2013232276A (ja) 2013-11-14
DE602007011092D1 (de) 2011-01-20
EP2076905B1 (en) 2010-12-08
ATE491207T1 (de) 2010-12-15
CN101523502B (zh) 2012-11-28
US20080089138A1 (en) 2008-04-17
CN101523502A (zh) 2009-09-02
WO2008045856A3 (en) 2008-07-24
TW200834598A (en) 2008-08-16
JP2010507148A (ja) 2010-03-04
KR20090085056A (ko) 2009-08-06
US7593279B2 (en) 2009-09-22
KR101125947B1 (ko) 2012-04-12
EP2076905A2 (en) 2009-07-08

Similar Documents

Publication Publication Date Title
JP5774739B2 (ja) ステータスレジスタの同時読み取り
CN109154918B (zh) 自刷新状态机mop阵列
CN101156211B (zh) 易失性存储器的寄存器读取
TWI758247B (zh) 用於長叢發長度之內部連續列存取技術
JP5103663B2 (ja) メモリ制御装置
US8730759B2 (en) Devices and system providing reduced quantity of interconnections
US20140325105A1 (en) Memory system components for split channel architecture
US7640392B2 (en) Non-DRAM indicator and method of accessing data not stored in DRAM array
KR20250161045A (ko) 메모리 훈련 강화
US7103707B2 (en) Access control unit and method for use with synchronous dynamic random access memory device
US12596659B2 (en) Methods, devices and systems for high speed transactions with nonvolatile memory on a double data rate memory bus
TW202540869A (zh) 用以控制記憶體裝置之系統單晶片及其資料訓練方法及記憶體系統
Jacobs et al. SDRAM Memory System Chapter 12
HK1121262A (en) Non-dram indicator and method of accessing data not stored in dram array
JP2002132711A (ja) メモリコントローラ
HK1112104A (en) Register read for volatile memory

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141212

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150113

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20150413

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150430

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150602

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150701

R150 Certificate of patent or registration of utility model

Ref document number: 5774739

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250