JP5775065B2 - 明白に異なる閾値電圧を有するトランジスタを持つｓｏｉから製造する集積回路 - Google Patents

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Description

本発明は、集積回路に関し、特に、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）型基板の上に製造される集積回路に関する。ＳＯＩ技術においては、シリコンの薄い層（数１０ｎｍ程度）が、比較的厚い絶縁物の層（一般的に、数１００ナノメートル程度）によって、薄いシリコン基板から隔てられている。
ＳＯＩ技術を使用して製造される集積回路は、いくつかの利点を有する。このような回路は、一般的に、同等の動作性能に対して、電力消費量は小さい。このような回路はまた、誘起される浮遊容量が低く、従って、スイッチ開閉速度を改善することができる。さらに、バルク技術におけるＣＭＯＳトランジスタで遭遇するラッチアップ現象を回避することもできる。従って、このような回路は、ＳＯＣまたはＭＥＭＳ型の応用において、特に適していることが分かる。また、ＳＯＩ回路は、イオン化放射の効果に対し、敏感でないという点において注目に値する。従って、このような放射が、動作上の問題を引き起こす可能性があるような利用面において（特に、宇宙応用に対して）、より信頼性が高いことは明らかになる。ＳＯＩ集積回路は、特に、ＳＲＡＭ型ランダムアクセスメモリまたは論理ゲートを備えることができる。
図１に示すように、ＳＲＡＭメモリセルは、２つのインバータＩｎｖ１およびＩｎｖ２と、２つのアクセストランジスタＴＡＴおよびＴＡＦとから構成されている。２つのインバータＩｎｖ１およびＩｎｖ２は、双安定フリップフロップを構成するように接続され、２つのアクセストランジスタＴＡＴおよびＴＡＦは、ビット線ＢＬＴおよびＢＬＦに接続される。アクセストランジスタＴＡＴおよびＴＡＦは、ワード線ＷＬによって制御される。メモリセルが満足するべき要求条件は、次の通りである。
− セルが、読み出し動作、書き込み動作、または保持動作の間、動作することを保証する十分な安定性、
− セルにアクセスする速度を増加するための、極力大きな導電電流、
− 集積密度を増加するための、極力小さいセルサイズ、および
− 静的モードにおける電力消費を低減するための、極力小さい保持電流。
２つの型のメモリセルが開発されている。第１の型のメモリは、４Ｔとして知られており、２つのドライバトランジスタを使用して、双安定フリップフロップ回路のインバータを形成する。特許文献１の図４は、このアーキテクチャに従って製造したＳＲＡＭメモリセルの１つの例を示している。しかしながら、このメモリセルアーキテクチャによれば、非常に高い密度を得ることが、理論的には可能であるが、内部フローティングノードが存在することによって、読み出しにおける安定性の要求条件と、保持における安定性の要求条件との間の割り振りに関して、トレードオフが必要になる。読み出しおよび保持における安定性を増加させるために、いくつかの研究では、メモリセルのトランジスタを個別に制御する動的な回路が提案されている。その後、４Ｔアーキテクチャによって製造したメモリのセルの密度は、比較的限定されものであることが分かり、従って、工業的なスケールで見た利用に対しては、このアーキテクチャは限定した価値があるだけである。
第２の型のメモリは、６Ｔメモリとして知られており、４つのトランジスタを使用してインバータを形成する。特許文献１の図２は、このアーキテクチャに従って製造されたＳＲＡＭメモリセルの１つの実施例を示す。ある特定のメモリ回路は、ストレッジノードに対して迅速なアクセスを支援するメモリセルと、保持のときに電力消費が限定されるように支援するメモリセルとの双方を集積しなければならない。
上記のようなメモリ回路は、製造が困難である。それは、２つの型のメモリのトポロジーおよび設計が根本的に異なり、それらのメモリの各々は、高いレベルの高速アクセス、または保持のときの限定された電力消費のどちらかを有するからである。
４５ｎｍ以下におけるエッチング技術に対しては、読み出し、および書き込みの両方における雑音という点に関して、余裕をもって、セル密度を増加させることは極端に困難である。製造時に、トランジスタの電気的パラメータを変化させることの重要性は、エッチングが微細になるほど、ますますより決定的になる。これは、異なる雑音源（容量性結合、誘導性結合、電力供給の雑音等）に対する集積回路の敏感性を増加させることになる。
論理ゲートの切り替え速度を増加させつつ、その静的な電力消費を低減することに関して、多くの研究がまた行われてきた。開発されつつあるある集積回路は、低い消費電力の論理ゲート、および高い切り替え速度の論理ゲートの双方を集積化している。これらの２つの型の論理ゲートを、１つかつ同じ集積回路の中に生成するために、高速アクセス論理ゲートの、ある特定のトランジスタの閾値電圧を低くして、他の低消費電力の論理ゲートトランジスタの閾値電圧を高くさせる。バルク技術では、同じ型のトランジスタの閾値電圧レベルの調節は、それらのチャネルのドーピングのレベルを変化させることにより行う。しかしながら、ＦＤＳＯＩ（Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）技術においては、チャネルドーピングは殆どゼロである。従って、トランジスタのチャネルのドーピングレベルは、主たる変化を示すことができず、従って、この手段では、閾値電圧の変化を与えることができない。明白に異なる閾値電圧のところで、同じ型のトランジスタを製造する１つの手法として、ある研究によって提案され手法は、これらのトランジスに対して、ある特定のゲート材料を集積することである。しかしながら、このような集積回路を製造することは、実際には、技術的に困難であり、また経済的にも法外なものになることが明らかである。
従って、異なる閾値レベルを持つトランジスタを有する集積回路であって、簡単に製造することができる集積回路が必要とされている。
本発明は、これらの欠点の内の１つ以上を解消することを目的としている。従って、本発明は、集積回路に関するものであり、この集積回路は、絶縁材料の埋め込み層によって半導体基板層から隔てられた活性半導体層を備え、ｐＭＯＳおよびｎＭＯＳトランジスタを備えている。この回路は、
− 同じ型（ｐＭＯＳまたはｎＭＯＳ）の第１のトランジスタおよび第２のトランジスタと、
− それぞれ第１のトランジスタおよび第２のトランジスタの真下で、絶縁材料の埋め込み層とシリコン基板層との間に位置する第１の接地面および第２の接地面とを備えている。
更に、
− 第１のトランジスタは、その接地面のドーピングの型が、そのソースのドーピングの型と反対であり、第１の閾値電圧を有し、
− 第２のトランジスタは、その接地面のドーピングの型が、そのソースのドーピングの型と同一であり、第２の閾値電圧を有し、
− 第１の閾値電圧は、第１のトランジスタのソースと接地面との間に印加された電位差の関数であり、
− 第２の閾値電圧は、第２のトランジスタのソースと接地面との間に印加された電位差の関数であり、
− 第１の閾値電圧および第２の閾値電圧は、第１のトランジスタまたは第２のトランジスタの接地面とソースとの間の電位差が、値ゼロと回路の電源電圧に等しい値との間を変化する場合には、それぞれ、第１の電圧範囲および第２の電圧範囲の中で変化することができ、
− 絶縁材料の層の厚さは、第１の範囲の最大値が、第１の範囲の最小値より少なくとも１０％だけ大きく、また、第２の範囲の最小値が、第２の範囲の最大値より少なくとも１０％だけ小さいようになっており、前記第１の範囲の前記最大値が、前記第２の範囲の前記最大値よりも大きい。
別の変形例では、第１の範囲の最大値は、第１の範囲の最小値より、少なくとも４０ｍＶだけ大きい。また第２の範囲の最小値は、第２の範囲の最大値より、少なくとも４０ｍＶだけ小さい。
さらに別の変形例では、第１のトランジスタおよび第２のトランジスタにおける絶縁材料の埋め込み層の厚さは、第１のトランジスタおよび第２のトランジスタのソースと接地面との間に、基準電位として同じ電位差を印加した場合に、第１の閾値電圧が第２の閾値電圧よりも大きくなるようにしてある。
更に別の変形例においては、第１のトランジスタおよび第２のトランジスタは、シリコンの仕事関数の中央値であるミッドギャップゲートの仕事関数よりも仕事関数が小さいＮ型の金属又は前記ミッドギャップゲートの仕事関数よりも仕事関数が大きいＰ型の金属から製造した、それぞれのゲートを有する。
１つの変形例においては、第１のトランジスタおよび第２のトランジスタは、それらの接地面のドーピングを除いて、同一の構造を有する。
更に別の変形例においては、第１のトランジスタおよび第２のトランジスタは、それぞれ、明白に異なる関数値を有する金属から製造されたゲートを有する。
別の変形例においては、この回路はメモリを備え、このメモリは、
− 少なくとも１つのワード線と、
− 少なくとも２つのビット線と、
− 第３のトランジスタおよび第４のトランジスタを含み、また第５のトランジスタおよび第６のトランジスタを含む４Ｔ型メモリセルを含んでいる。第５のトランジスタは、第３のトランジスタと同様の構造を有し、同じ閾値電圧を示し、第６のトランジスタは、第４のトランジスタと同様の構造を有し、同じ閾値電圧を示す。第３のトランジスタと第４のトランジスタとは、反対の型であり、第３のトランジスタおよび第５のトランジスタは、接続されて、２つのストレッジノードを有する双安定フリップフロップ回路を形成し、第４のトランジスタおよび第６のトランジスタは、ワード線によって制御され、双安定フリップフロップ回路のノードを、選択的にそれぞれのビット線に接続している。
更に別の変形例においては、第３のトランジスタおよび第５のトランジスタのソースと、それらのそれぞれの接地面との間の電位差は、ゼロであり、また第４のトランジスタおよび第６のトランジスタのソースと、それらのそれぞれの接地面との間の電位差は、電圧Ｖｄｄと等しい。
１つの変形例においては、この回路はメモリを備え、このメモリは、
− 少なくとも１つのワード線と、
− 少なくとも２つのビット線と、
− 第３のトランジスタおよび第４のトランジスタを含み、また第５のトランジスタおよび第６のトランジスタを含む４Ｔ型メモリセルを含んでいる。第３から第６のトランジスタは、絶縁材料の埋め込み層とシリコン基板層との間にある、それぞれの接地面の上方に位置している。第５のトランジスタと第３のトランジスタとは同じ型であり、第６のトランジスタと第４のトランジスタとは同じ型であり、第３のトランジスタと第４のトランジスタとは反対の型である。第３のトランジスタおよび第５のトランジスタは、接続されて、２つのストレッジノードを持つ双安定フリップフロップ回路を形成し、第３のトランジスタおよび第４のトランジスタの接地面は、第３のトランジスタのゲートに接続され、第５のトランジスタおよび第６のトランジスタの接地面は、第５のトランジスタのゲートに接続される。第４のトランジスタおよび第６のトランジスタは、ワード線によって制御され、双安定フリップフロップ回路のノードを、それぞれのビット線に接続している。
更に別の変形例においては、この回路はメモリを備え、メモリは、第１の６Ｔ型メモリセルおよび第２の６Ｔ型メモリセルを含んでいる。第１の６Ｔ型メモリセルおよび第２の６Ｔ型メモリセルのそれぞれは、１つのワード線、２つのビット線、および２つのロードトランジスタおよび２つのドライバトランジスタを有する。２つのロードトランジスタおよび２つのドライバトランジスタは、接続されて、２つのストレッジノードを有する双安定フリップフロップ回路を形成している。各メモリセルは、更に、２つのアクセストランジスタを有し、２つのアクセストランジスタは、ワード線によって制御され、双安定フリップフロップ回路のノードを、選択的にそれぞれのビット線に接続している。第１のトランジスタは、第１のメモリセルのアクセストランジスタを形成し、第２のトランジスタは、第２のメモリセルのアクセストランジスタを形成している。
更に別の変形例においては、第１のメモリセルのドライバトランジスタは、接地面のドーピングの型は、それらのアクセストランジスタの接地面のドーピングの型と同じであり、絶縁材料の層の厚さは、それらのアクセストランジスタの絶縁材料の層の厚さと同じであり、また、接地面のバイアスは、それらのアクセストランジスタの接地面のバイアスと同じである。
１つの変形例においては、接地面は、メモリセルの内の１つのメモリセルにおいて、ドライバトランジスタとアクセストランジスタとに対して共通である。
更に別の変形例においては、この回路は、第１の論理ゲートおよび第２の論理ゲートを備え、各論理ゲートは、それぞれの入力端子によって制御される、少なくとも２つのトランジスタを備えている。前記第１のトランジスタは、第１の論理ゲートの前記トランジスタの内の１つを形成し、また、前記第２のトランジスタは、第２の論理ゲートの前記トランジスタの内の１つを形成している。
１つの変形例においては、第１のトランジスタおよび第２のトランジスタは、ｎＭＯＳ型トランジスタである。
更に別の変形例においては、第１のトランジスタの接地面とソースとの間の電位差は、ゼロであり、また、第２のトランジスタの接地面とソースとの間の電位差は、電圧Ｖｄｄに等しい。
別の変形例においては、絶縁材料の埋め込み層は、５０ｎｍより薄い厚さを有し、また、前記トランジスタのゲート幅は、５０ｎｍよりも短い。
更に別の変形例においては、絶縁材料の埋め込み層は、前記トランジスタの内の１つのトランジスタのゲート長よりも小さな値の厚さを有する。
１つの変形例においては、回路は、半導体活性層の中に製造された第７のトランジスタを有する。この第７のトランジスタには、絶縁材料の埋め込み層とその真下に位置するシリコン基板層との間に、いずれの接地面も存在しない。
更に別の変形例においては、この回路は、ｎＭＯＳ型の第８のトランジスタおよびｐＭＯＳ型の第９のトランジスタを有し、
− 第８の接地面および第９の接地面は、それぞれ第８のトランジスタおよび第９のトランジスタの真下で、絶縁材料の埋め込み層とシリコン基板層との間に設置され、第８の接地面はＰ型ドーピングを有し、第９の接地面はＮ型ドーピングを有し、
− Ｎ型ドーピングを持つ凹部が、第８の接地面をシリコン基板層から隔てており、
− Ｐ型ドーピングを持つ凹部が、第９の接地面をシリコン基板層から隔てており、
− 絶縁トレンチが、活性シリコン層から前記凹部に亘って延在し、第８の接地面と第９の接地面とを隔てている。
さらに別の変形例においては、Ｎ型ドーピングを持つ凹部は、電圧Ｖｄｄで励起され、またＰ型ドーピングを持つ凹部は、接地されている。
１つの変形に例においては、この回路は、論理モジュールを有し、論理モジュールは、第２のトランジスタを含み、論理モジュールは、第１のトランジスタを介して電源電圧に接続されている。第１のトランジスタのソースと接地面との間には電位差ゼロが印加され、値ゼロの電位差が、第２のトランジスタのソースと接地面との間に印加される。
更に別の変形例においては、第１のトランジスタおよび第２のトランジスタは、隣接しており、第１のトランジスタおよび第２のトランジスタの接地面は、第１の凹部によって半導体基板層から隔てられている。第１の凹部は、ストリップを形成し、第１の型のドーピングを有する。第１の凹部は、第１のレベルの電圧で給電されている。この集積回路は、第１のトランジスタおよび第２のトランジスタとは反対の型の第１０のトランジスタおよび第１１のトランジスタを更に備えている。第１０のトランジスタおよび第１１のトランジスタは、隣接しており、反対の型のドーピングを持つ接地面を有する。第１０のトランジスタおよび第１１のトランジスタの接地面は、第１の井戸に隣接してストリップを形成する第２の凹部によって、半導体基板層から隔てられている。第２の凹部は、第１の型のドーピングに反対の、第２の型のドーピングを有する。第２の凹部は、第２の電圧レベルで給電される。第１のトランジスタおよび第１０のトランジスタは、それぞれのゲートを有し、それぞれのゲートの仕事関数値は、明白に異なっている。第２のトランジスタおよび第１１のトランジスタは、それぞれのゲートを有し、それぞれのゲートの仕事関数値は、明白に異なっている。
更に別の変形例では、第１のトランジスタおよび第１０のトランジスタは、隣接しており、同じ論理ゲートに属する。また第２のトランジスタおよび第１１のトランジスタは、隣接しており、同じ論理ゲートに属する。そして、第１のトランジスタの接地面のドーピングの型は、第１０のトランジスタの接地面のドーピングの型と反対である。また、第１のトランジスタおよび第２のトランジスタは、それぞれのゲートを有し、それらのゲートに対する仕事関数値は、明白に異なっている。
本発明の他の特徴および利点を、以下で明確に記述する。次に、添付図面を参照して、決して網羅的でない説明を行う。
米国特許第６４４２０６０号
Ｍ． Ｂｏｅｕｆ，"０．２４８μｍ2 ａｎｄ ０．３３４μｍ2 Ｃｏｎｖｅｎｔｉｏｎａｌ Ｂｕｌｋ ６Ｔ−ＳＲＡＭ ｂｉｔ −ｃｅｌｌｓ ｆｏｒ ４５ｎｍ ｎｏｄｅ Ｌｏｗ Ｃｏｓｔ−Ｇｅｎｅｒａｌ Ｐｕｒｐｏｓｅ Ａｐｐｌｉｃａｔｉｏｎ"，Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ，Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ２００５
メモリセルを示す図である。 埋め込み絶縁層を具備するＳＯＩ基板の上に製造されたトランジスタの断面図である。 異なるパラメータの関数として、ｎＭＯＳトランジスタの閾値電圧を示す図である。 異なるパラメータの関数として、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの閾値電圧のレベルを与えている表である。 ｎＭＯＳトランジスタの導電電流を、異なるパラメータの関数として示す図である。 ｎＭＯＳトランジスタの漏れ電流を、異なるパラメータの関数として示す図である。 本発明に従った４Ｔ型メモリセルの１つの実施例の回路図である。 それぞれドライバトランジスタおよびアクセストランジスタのドレイン電流を、ゲート電圧の関数として示す（ＩＯＦＦからＩＯＮまで）グラフである。 読み出しモードおよび保持モードにおけるメモリセルの安定性の余裕を、絶縁層の厚さの関数として示すグラフである。 読み出しモードおよび保持モードにおけるメモリセルの安定性の余裕を、接地面のドーピングの関数として示すグラフである。 セルの読み出し電流および消費される漏れ電流を、絶縁層の厚さの関数として示すグラフである。 ２つの型のメモリセルの電気的動作性能を示す表である。 図１２の表の中で比較した、２つの型のメモリセルに対するトポロジーを示す図である。 図１２の表の中で比較した、２つの型のメモリセルに対するトポロジーを示す図である。 メモリセルの行列（マトリクス）のトポロジーを示す図である。 基板層のバイアス電圧の範囲を示すグラフである。 ４Ｔ型メモリセルの１つの変形の回路図である。 本発明による、回路の中に集積化した６Ｔ型メモリセルの第１の実施例の回路図である。 トポロジーの実施例に従った図１８のメモリセルの斜視図である。 図１８に示すメモリセルの行列のトポロジーを示す図である。 本発明による、回路の中に集積化した６Ｔ型メモリセルの別の実施例の回路図である。 トポロジーの実施例を示す図２１のメモリセルの斜視図である。 図２１に示すメモリセルの行列のトポロジーを示す図である。 本発明による回路の基板の中に集積化した論理ゲートの実施例の回路図である。 図２４の論理ゲートのトポロジーを示す図である。 本発明による、回路の基板の中に集積化した論理ゲートの別の実施例の回路図である。 図２６の論理ゲートのトポロジーを示す図である。 図２に示す論理ゲート、および図２６に示す論理ゲートを備える集積回路を示す図である。 接地面に動的バイアスを与えた４Ｔ型メモリの回路図である。 それぞれの仕事関数を持つゲートで動作している、異なる閾値電圧のトランジスタを備えた集積回路の例を示す図である。 それぞれの仕事関数を持つゲートで動作している、異なる閾値電圧のトランジスタを備えた集積回路の例を示す図である。 それぞれの仕事関数を持つゲートで動作している、異なる閾値電圧のトランジスタを備えた集積回路の例を示す図である。 明白に異なる閾値電圧を持つトランジスタを含む集積回路の例を示す図である。 明白に異なる閾値電圧を持つトランジスタを含む集積回路の例を示す図である。 １つの変形例の標準閾値電圧における、隣接した２つのトランジスタの断面図である。 ゲートの仕事関数が、ｎＭＯＳトランジスタの閾値電圧に対して与える影響を示すグラフである。
トランジスタを具備する集積回路において、本発明を実施するものとする。第１のトランジスタは、第１の閾値電圧を有することができ、第２のトランジスタは、第２の閾値電圧を有することができる。これらのトランジスタの閾値電圧を、それぞれ異なる範囲の中で調節するために、第１のトランジスタの接地面は、そのソースのドーピングに反対のドーピングを有する。一方、第２のトランジスタの接地面は、そのソースのドーピングと同一のドーピングを有する。本発明では、トランジスタの下方にある絶縁層の厚さを十分に薄くすることにより、基準電位として同じ電位差を印加した場合に、第１の閾値電圧が第２の閾値電圧より大きくなるようにしている。
以下本明細書では、閾値電圧、およびソースと接地面との間の電位差は、絶対値で示すこととする。
図２は、ＳＯＩ技術により製造され、接地面を具備するトランジスタ１の例を示す。トランジスタ１は、シリコン基板層１０１を有する。トランジスタ１は、接地面１０２によって基板層１０１から隔てられた絶縁材料の埋め込み層１０３を有する。絶縁層１０３の上には、活性シリコン層があり、活性シリコン層の中に、ソースＳ、チャネル１０４およびドレインＤが生成される。接地面１０２は、ドレインおよびソースによって生成される電界がチャネル１０４の下方に貫通するのを制限することにより、トランジスタの静電気的制御を改善することができる。側面の静電的結合が低減されることにより、短チャネル効果が低減し、またドレインによる空乏化効果、すなわち、ＤＩＢＬ（ｄｒａｉｎ−ｉｎｄｕｃｅｄ ｂａｒｒｉｅｒ ｌｏｗｅｒｉｎｇ）が制限される。チャネル１０４は、ゲート酸化物１０５の層で覆われている。ゲート酸化物１０５の上には、金属ゲート１０８およびポリシリコン層１１１を備えるゲートスタックが形成される。スタックは、スペーサ１１０によって側面に境界が設けられる。絶縁トレンチ１０６および１０７は、トランジスタ１の周囲に設置され、活性シリコン層の表面から、接地面１０２の下にある基板層１０１の中の部分の下方にまで延在している。
図３および図４は、以下の特性を有するトランジスタのパラメータを使用して実行した試験の結果を示す。
ＶDD＝１Ｖ
Ｌ（実効ゲート長）＝物理的ゲート長の内の３３ｎｍ
ＴSi（チャネルの厚さ）＝８ｎｍ
ＮGP（接地面のドーピング）＝１０18ｃｍ-3
ＮS（基板層のドーピング）＝３＊１０15ｃｍ-3
基板層１０１は、接地面１０２がずっと低いドーピングレベルである場合には、接地面１０２と同じ型のドーピングを有することもある。基板層１０１は、Ｐ型ドーピングを有することもある。
ソース電位を基準にして０Ｖとしてある。
チャネル１０４は、薄くドーピングされている（基板のドーピングＮSと同等）。
図３は、ｎＭＯＳトランジスタに対する閾値電圧の変化を、異なるパラメータの関数として示したものである。参考として、図３はまた、いずれの接地面もないｎＭＯＳトランジスタの閾値電圧を示している（Ｗ／Ｏ ＧＰで示される曲線）。被試験トランジスタの閾値電圧に影響している２つのパラメータは、絶縁層の厚さ（Ｔｂｏｘ）、およびソースに対する接地面のバイアス（Ｖｂｇ−ｓは、接地面とソースとの間の電圧を示す）である。左側のグラフでは、接地面のドーピングは、そのトランジスタのドレインおよびソースのドーピングと反対である（ソースおよびドレインがＮドーピングを有するｎＭＯＳトランジスタに対しては、接地面はＰ＋ドーピングである）。右側のグラフでは、ドーピングは同一である（ソースおよびドレインがＮドーピングを有するｎＭＯＳトランジスタに対しては、接地面はＮ＋ドーピングである）。絶縁層の所与の厚さに対しては、反対のドーピングを持つトランジスタの閾値電圧は、第１の範囲にわたってバイアス電圧の関数として変化するが、同一のドーピングを持つトランジスタの閾値電圧は、第２の範囲にわたってバイアス電圧の関数として変化するという点に注目することができる。絶縁層の２０ｎｍの厚さに対しては、第１の範囲は４３０ｍＶから６００ｍＶにわたり、また、第２の範囲は２００ｍＶから４６０ｍＶにわたる。第１の範囲の上限値は、第２の範囲の上限値よりも大きい。同一のドーピングおよび反対のドーピングにおけるトランジスタの接地面とソースとの間に、１つかつ同じ基準電圧を印加した場合には、反対のドーピングを持つトランジスタの閾値電圧は、同一のドーピングを持つトランジスタの閾値電圧よりも大きい。
絶縁層の厚さを減少させると、第１および第２の範囲の振幅は増加するということも理解しうると思う。絶縁層が薄くなるに従って、第１の範囲の最高値の上昇が大きくなり、また、第２の範囲の最低値の低下が大きくなる。
絶縁層の所与の厚さ、および接地面の所与の型のドーピングに対しては、トランジスタの閾値電圧は、それぞれ、第１および第２の範囲の中で変化する。接地面とソースとの間の電位差の下落は、トランジスタの閾値電圧の上昇を引き起こす。
絶縁層が薄く、反対のドーピング（ｎＭＯＳトランジスタに対しては、接地面のドーピングはＰ＋）で、また接地面とソースとの間の電圧差を減少させた場合には、トランジスタの閾値電圧は、いずれの接地面も持たない基準トランジスタと比較して相当に大きく増加する。このように上昇した閾値電圧は、以下ではＶｔｈで示すことにする。絶縁層が薄く、同一のドーピング（ｎＭＯＳトランジスタに対しては、接地面のドーピングはＮ＋）で、また接地面とソースとの間の電圧差をＶｄｄとした場合には、トランジスタの閾値電圧は、接地面を持たない基準トランジスタと比較して相当に大きく減少する。
他の場合（同一のドーピングでＶｂｇ−ｓ＝０の場合、また反対のドーピングでＶｂｇ−ｓ＝Ｖｄｄの場合）には、絶縁層の厚さが非常に薄い場合でも、接地面を持たない基準トランジスタと比較して、閾値電圧の変化はより小さな程度になる。基準トランジスタの閾値電圧は、基準電圧としての役割を果たすこととなる。また、以下では「標準閾値電圧」Ｖｔという用語で呼ぶことにする。図３に示す実施例では、ｎＭＯＳトランジスタの標準電圧Ｖｔは、絶縁層の厚さに従って、４６０ｍＶから４８０ｍＶの範囲にわたって変化する。
閾値電圧Ｖｔｈのトランジスタの接地面とソースとの間の電位差における増加は、このトランジスタの閾値電圧を標準閾値電圧Ｖｔに近づける。閾値電圧Ｖｔｈを持つトランジスタの接地面のドーピングの型を変えることにより、標準閾値電圧Ｖｔを持つトランジスタにすることができる。
図３は、ｎＭＯＳトランジスタの動作を示しているが、ｐＭＯＳトランジスタに対しても、同様の結果が得られる。絶縁層の１つかつ同じ厚さに対しては、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの電圧Ｖｔｈ、Ｖｔｌ、およびＶｔｓは、僅かに異なる可能性もあるであろう。
例えば、もし閾値電圧が、標準閾値電圧Ｖｔｓから少なくとも５％だけ異なっているならば、その閾値電圧は、ＶｔｈまたはＶｔｌ型であると考えることが可能である。これは少なくとも１０％、または更には２０％異なっていることが望ましい。閾値電圧はまた、もし閾値電圧が、標準閾値電圧Ｖｔｓから３０ｍＶだけでも異なっているとすれば、それをＶｔｈまたはＶｔｌ型であると考えることもできるであろう。これは、少なくとも４０ｍＶ、または更に少なくとも６０ｍＶ異なっていることが望ましい。
図４は、バイアスおよび接地面のドーピングの関数として、薄い絶縁層に対して得られた閾値電圧における変化をまとめたものである。これらは、それぞれｎＭＯＳトランジスタおよびｐＭＯＳトランジスタに対して示してある。Ｖｔｈは、上昇した閾値電圧に対応し、Ｖｔｌは低下した閾値電圧に対応する。またＶｔは標準閾値電圧に対応する。Ｇｐ−ｎはドーピングがｎ型である接地面を指定し、Ｇｐ−ｐはドーピングがｐ型である接地面を指定している。
低下した閾値電圧Ｖｔｌを持つｎＭＯＳトランジスタを得るためには、ｎ型ドーピングを有する接地面とソースとの間に電位差Ｖｄｄを印加する。上昇した閾値電圧Ｖｔｈを持つｎＭＯＳトランジスタを得るためには、ｐ型ドーピングを有する接地面にソースのバイアスを印加する。上昇した閾値電圧Ｖｔｈを持つｐＭＯＳトランジスタを得るためには、ｎ型ドーピングを持つ接地面にソースのバイアスを印加する。低下した閾値電圧Ｖｔｌを持つｐＭＯＳトランジスタを得るためには、ｐ型ドーピングを有する接地面とソースとの間に電位差Ｖｄｄを印加する。
図５は、ｎＭＯＳトランジスタの導電電流の改善を、異なるパラメータの関数として示すものである。３つのパラメータが被試験トランジスタの導電電流に影響する。これらは、絶縁層の厚さ、接地面のバイアス、および接地面のドーピングである。接地面を持たない基準トランジスタの導電電流も示してある。接地面のドーピングを、ドレインおよびソースのドーピングと反対にすれば、導電電流は減少するが、ドレインおよびソースのドーピングと同一のドーピングにすれば、導電電流は増加する。接地面とソースとの間の電位差が大きくなれば、導電電流は大きくなる。試験を行うパラメータの変化は、厚さの２０ｎｍの絶縁層に対して、最大２００μＡ/μｍに至る導電電流の増加をもたらす。試験を行うパラメータの変化はまた、これにより、厚さの２０ｎｍの絶縁層に対して１３０μＡ/μｍに届く導電電流の減少が可能になる。同様の結果がｐＭＯＳトランジスタに対しても得られる。
図６は、ｎＭＯＳトランジスタに対する漏れ電流の改善を、異なるパラメータの関数として示すものである。３つのパラメータが、被試験トランジスタの漏れ電流に影響する。これらは、絶縁層の厚さ、接地面のバイアス、および接地面のドーピングである。接地面を持たない基準トランジスタの漏れ電流もまた示してある。接地面のドーピングを、ソースのドーピングと反対にして、またそれとともに、接地面とソースとの間の電位差を減少させた場合（閾値電圧Ｖｔｈのトランジスタ）には、漏れ電流は、基準トランジスタと比較して減少する。接地面のドーピングをソースのドーピングと同一にして、また接地面とソースとの間の電位差をＶｄｄにした場合（閾値Ｖｔｌのトランジスタ）には、漏れ電流は、基準トランジスタと比較して増加する。従って、５０ｎｍよりも薄い絶縁層に対しては、試験を行うパラメータの変化は、閾値Ｖｔｈを持つトランジスタと閾値Ｖｔｌを持つトランジスタとの間の漏れ電流に対して、２桁から６桁に亘る変化を行う。
図３、図５および図６における破線は、薄い絶縁層と厚い絶縁層との間の境界と考えられる線を表す。これらのシミュレーションの中で使用したトランジスタの寸法に対しては、この境界は近似的に５０ｎｍである。従って、閾値電圧または導電電流の変化は、絶縁層の厚さが５０ｎｍよりも薄い場合に、接地面を持たない基準トランジスタと比較して、意味を持つようになるということを理解することができる。
Ｌをトランジスタのゲート長とすれば、絶縁層の厚さＴｂｏｘを、ルールＴｂｏｘ＜Ｌに従って選定することが有利である。以上のように、トランジスタの寸法の関数として、い絶縁層を決定するために利用可能な経験則が得られる。
１０18ｃｍ-3のドーピングを有する接地面を使用して試験を行ってきたが、２＊１０17ｃｍ-3から５＊１０18ｃｍ-3までの範囲にわたるドーピングも使用することができると思われる。
図３、図５および図６のグラフは、ｎＭＯＳトランジスタに対して作成したものであるが、ｐＭＯＳトランジスタに対しても、同様の結論が得られる。ｐＭＯＳトランジスタの逆論理のために、薄い絶縁層の場合には、接地面をソースのドーピングと反対のドーピングにすることにより、閾値電圧の絶対値を増加させることができる。これは、ソースと接地面との間の電位差を減少させた場合も同様である。これにより、ｐＭＯＳトランジスタの漏れ電流および導電電流は減少する。薄い絶縁層を使用すれば、ソースと接地面との間で同一の型のドーピングとすることにより、またソースと接地面との間の電位差を上昇させることにより、ｐＭＯＳトランジスタの閾値電圧の絶対値を減少させることができる。これにより、ｐＭＯＳトランジスタの漏れ電流および導電電流は上昇する。
トランジスタのパラメータを調節することにより得られる、これらの性質を利用することは、本発明に従った集積回路においては、特に有利であることが分かる。
図７は、本発明による４Ｔ型メモリセル２の回路図を示す。２つのｎＭＯＳ型ドライバトランジスタＭＤLおよびＭＤRは、本質的には公知の様式で、接続されて双安定フリップフロップ回路を形成する。ドライバトランジスタＭＤLおよびＭＤRは、活性シリコン層の中に製造される。活性シリコン層は、接地面の上に位置する絶縁層の上に設けられる。ドライバトランジスタの接地面は接地される。メモリセル２は、２つのｐＭＯＳ型アクセストランジスタＭＡLおよびＭＡRを有する。アクセストランジスタＭＡLおよびＭＡRは、シリコンの活性層の中にある。シリコンの活性層は、接地面の上に生成された絶縁層の上に設けられる。アクセストランジスタの接地面は接地される。アクセストランジスタＭＡLおよびＭＡRのそれぞれのソースは、それぞれビット線ＢＬLおよびＢＬRに接続される。アクセストランジスタＭＡLおよびＭＡRのゲートは、ワード線ＷＬに接続される。ドライバトランジスタＭＤLおよびＭＤRのソースは接地される。ドライバトランジスタＭＤLおよびＭＤRのドレインは、アクセストランジスタＭＡLおよびＭＡRのそれぞれのドレインに接続される。
ドライバトランジスタＭＤLおよびＭＤRの機能は、ストレッジノードを、保持の時に接地電位に近い論理レベル０に維持することである。アクセストランジスタＭＡLおよびＭＡRの機能は、ストレッジノードを、保持の時に電位Ｖｄｄに近い論理レベル１に維持し、読み出しおよび書き込みサイクルの間、ストレッジノードの電位に対するアクセスを可能にすることである。
トランジスタＭＤLおよびＭＤRおよびＭＡLおよびＭＡRの下方に生成された接地面は接地される。電位差Ｖｄｄが、アクセストランジスタＭＡLおよびＭＡRのソースと接地面との間に印加される。これに関しては後に説明する。ドライバトランジスタＭＤLおよびＭＤRのソースと接地面との間には、電位差ゼロが印加される。アクセストランジスタＭＡLおよびＭＡR（ｐＭＯＳ）の接地面の（Ｐ＋）ドーピングは、それらのソースのドーピングと同一である。（ｎＭＯＳ）ドライバトランジスタＭＤLおよびＭＤRの接地面の（Ｐ＋）ドーピングは、それらのソースのドーピングに対して反対である。メモリセルは、ｐＭＯＳ型アクセストランジスタおよびｎＭＯＳ型ドライバトランジスタを使用して製造するのが有利である。これは、ウェハは通常は、デフォルトのＰ型ドーピングで提供され、従って、Ｐ＋ドーピングで接地面を形成することがより容易になるからである。これは、これらのトランジスタの閾値電圧を調節するために適切だからである。その上にトランジスタＭＤLおよびＭＤRおよびＭＡLおよびＭＡRを生成する絶縁層は、本発明においては薄いものである。すなわち、その厚さによって、トランジスタＭＤLおよびＭＤRおよびＭＡLおよびＭＡRの閾値電圧を、ドーピングおよびそれらの接地面に印加するバイアス値によって変化させることが可能になる。このようにして、ドライバトランジスタＭＤLおよびＭＤRの閾値電圧Ｖｔｈを、上昇させることができる。また、アクセストランジスタＭＡLおよびＭＡRの閾値電圧Ｖｔｌを、低下させることができる。
アクセストランジスタＭＡLおよびＭＡRは、共通の接地面を使用することができる。これは、この面は同じ型のドーピングおよび同じバイアスを有することができるからである。同様に、ドライバトランジスタＭＤLおよびＭＤRは、共通の接地面を使用することができる。これは、この接地面は同じ型のドーピングおよび同じバイアスを有することができるからである。接地面は、アクセストランジスタおよびドライバトランジスタに対しても共通であるのがよい。これは、接地面が、これらの全てのトランジスタに対して、同じバイアスおよび同じ型のドーピングを有するからである。
データ保持モードにおいては、ビット線ＢＬLおよびＢＬR、およびワード線ＷＬは、電源電圧Ｖｄｄにバイアスされる。従って、アクセストランジスタＭＡLおよびＭＡRは、オフ状態である。ここに示す実施例では、ドライバトランジスタＭＤLもまたオフ状態であり、これはトランジスタＭＤRとは異なっている。
ノードＬの電位をＶｄｄに近い値に維持するための条件、従って、論理レベルを１に維持するための条件は、アクセストランジスタＭＡLを通して流れる漏れ電流（Ｉmal-off）が、ドライバトランジスタＭＤLを流れる漏れ電流（Ｉmdl-off）と、トランジスタＭＤRのゲートによって引かれる漏れ電流（Ｉmdr-g）との合計よりも、少なくとも２桁ないし３桁大きくなければならいということである。すなわち、
ＩMAL-OFF＞＞ＩMDL-OFF＋ＩMDR-G
である。
前記のメモリセル２によって、この条件を満足することが可能になる。すなわち、アクセストランジスタＭＡLおよびＭＡRは、低下した閾値電圧Ｖｔｌを有し（図４参照）、これにより、これらトランジスタの漏れ電流は増加するが、一方で、ドライバトランジスタＭＤLおよびＭＤRは、上昇した閾値電圧Ｖｔｈを有し（図４参照）、これにより、これらトランジスタの漏れ電流（図５参照）を減少させることが可能になる。従って、保持モードにおいて、ノードの電位をレベルＶｄｄに維持する条件を守ることが容易になる。図８（ゲート電圧の関数として表したドレイン電流）は、特に、適切なゲート長Ｌｇを、ドライバトランジスタＭＤLおよびＭＤR、およびアクセストランジスタＭＡLおよびＭＡRに対して使用する（それぞれ、５５ｎｍおよび４５ｎｍ）ことにより、漏れ電流に関する条件は、容易に満足することができるということを示している。これは、アクセストランジスタの導電電流とドライバトランジスタの導電電流との間には、２．５桁の差が得られるからである。
従って、メモリセル２のストレッジノードの中には、追加的なデータリフレッシュ回路を設ける必要はない。異なるトランジスタの閾値電圧の制御は、単に全てのセルの上で、これらのセルの構造によって、および接地面を適切にバイアスすることによって行うことができる。このように、メモリセル２を集積化する回路の複雑さを低減することができ、集積密度を増加させることができる。また、これらセルのトランジスタの閾値電圧を動的に調節する回路の使用を、回避することも可能になる。これらセルのトランジスタの閾値電圧を動的に調節する回路では、セルにおける基板接触を設ける必要がある。以上のように、メモリセル２を集積化する回路の複雑さを低減することができ、集積密度を増加させることができる。
読み出しモードにおいては、ビット線ＢＬLおよびＢＬRは事前にＶｄｄで充電され、そして次に、ワード線はＶｓｓ（または、それ以上の電位）にバイアスされ、トランジスタＭＡLおよびＭＡRが導通状態となり、従って、メモリセル２のストレッジノードへのアクセスが可能になる。
読み出しモードにおけるメモリセル２の安定性は、論理レベル０のストレッジノードに接続されているドライバトランジスタ、およびアクセストランジスタの導電電流の間の関係に依存する。図７の実施例では、ノードＲの電位をＶｓｓに近い値（論理レベル０）に維持するために課せられる条件は、アクセストランジスタＭＡRを通して流れる導電電流（Ｉmar-on）は、トランジスタＭＤRの導電電流（Ｉmdr-on）よりも小さく（少なくとも１／２から１／３）なければならないということである。すなわち、
ＩMAR-ON＜ＩMDR-ON
である。
読み出しモードにおいて、論理レベル０でノードが安定である条件は、ドライバトランジスタのゲート幅（Ｗｄ）を、アクセストランジスタのゲート幅よりもより大きくするように寸法を決めることにより得られる。
４Ｔ型メモリセルの保持における安定性を最適化するために、通常は、ｐＭＯＳトランジスタのコンダクタンスを増加させること、およびｎＭＯＳトランジスタのコンダクタンスを減少させることが行われる。この最適化は、読み出しモードにおける安定性の最適化に対して反対方向に作用し、これにより、安定性の割り振りに関するトレードオフが必要になる。ｐＭＯＳトランジスタは、ｎＭＯＳトランジスタと比較して、本質的に導電性が低いので、また、本発明に従ったトランジスタのパラメータでは、トランジスタの導電電流の変化幅は漏れ電流の変化幅と比較して小さいので、メモリセル２の読み出しモードにおける安定性は、それらのトランジスタの適切なパラメータ設定によって最適化することができる。読み出しモードにおける安定性はまた、メモリセル２への読み出しアクセスの間、ワード線に対してＶｓｓよりもより大きな電圧を印加することにより最適化することができる。そして、ｐＭＯＳ型アクセストランジスタの導電性を減少させて、読み出しモードにおける安定性の条件への適合を容易にすることができる。
メモリセル２の保持における安定性と読み出しにおける安定性との間のトレードオフは、絶縁層の厚さの関数として、および接地面のドーピングの関数として最適化することができる。これらは、図９および図１０のグラフに見ることができる。これらのグラフは、点線で境界を示した部分の中に最適化のゾーンを示している。絶縁層の厚さＴｂｏｘに対しては図９、および接地面のドーピングに対しては図１０に示す。これらに対しては以下のトランジスタパラメータを使用している。
ＶDD＝１Ｖ
Ｌ（ゲート幅）＝４５ｎｍ
ＴSi（チャネルの厚さ）＝８ｎｍ
ＮGP（接地面のドーピング）＝１０18ｃｍ-3
ＮS（基板層のドーピング）＝３＊１０15ｃｍ-3
ソース電位を基準として０Ｖとしている。
曲線ＳＮＭは、読み出しモードにおける安定性に対応し、曲線ＲＮＭは、保持における安定性に対応している。
書き込みモードにおいては、ビット線ＢＬLとＢＬRとの間に電位差を印加する。従って、ワード線はＶｓｓにバイアスされ、アクセストランジスタＭＡLおよびＭＡRを導通状態にする。ビット線ＢＬLとＢＬRとの間に印加した電位差に依存して、セルは、スイッチの開閉を行う。すなわち、ビット線ＢＬLが論理状態０にあり、またビット線ＢＬRが状態１にある場合には、ノードＬは０になり、またノードＲは１になる。
行った試験は、ＦＤＳＯＩ技術に対応しているが、ｌｏｃａｌｉｚｅｄＦＤＳＯＩおよび「Ｓｉｌｉｃｏｎ Ｏｎ Ｎｏｔｈｉｎｇ」技術として公知の技術を使用しても、同様の結果を得ることができる。
図１１のグラフは、保持モードにおいてセルが消費する電流（Ｉleak）およびセル電流（Ｉcell）の変化を、絶縁層の厚さＴｂｏｘの関数として、シミュレーションによって得た結果を示す。破線は、漏れ電流の最大限界を示し、この最大限界は、これを使用してトランジスタのパラメータ設定を決定することができる。３０ｎｍの絶縁層の厚さが適切であることが分かる。当然のことながら、絶縁層のこの厚さは、トランジスタの寸法に適合させることができる。従って、絶縁層の厚さＴｂｏｘを近似的に、Ｔｂｏｘ＜Ｌに適合させることが可能であると考えることができる。
図１３に示すメモリセルのトポロジーは、パラメータ設定に関するこれらのデータから描いたものである。図１４は、同じセルの第２の実施例の図である。この実施例では、このトポロジーは、読み出しモードおよび保持モードにおけるメモリセルの安定性が、少なくとも電圧Ｖｄｄの２０％（Ｖｄｄ＝１Ｖで２００ｍＶ）に達することを保証することを目的としている。このセルは、低い電流消費の応用（セル当たり約１０ｐＡ）に対して設計されている。シミュレーションによって、少なくとも１１５ｎｍのドライバトランジスタの幅（Ｗｄ）は、読み出しモードおよび保持モードにおける安定性が、電圧ＶDDの２０％の閾値を達成できることを保証するのに十分であると判定することが可能になった。ここでは、４５ｎｍにおけるＳＲＡＭメモリに対する寸法決めのルールを使用している。これは、例えば、非特許文献１の中で規定しているルールである。従って、以下のパラメータを使用している。すなわち、Ｗｄ＝１１５ｎｍ、Ｌｄ＝５５ｎｍ（ドライバトランジスタのゲート長）、Ｗａ＝５５ｎｍ（アクセストランジスタのゲート幅）、およびＬａ＝４５ｎｍ（アクセストランジスタのゲート長）である。
図１２の表は、得られた電気的結果を示す。読み出しモードおよび保持モードにおける安定性の間に、非常によいトレードオフが得られたことが注目される。書き込み余裕（Ｗｍ）（書き込み動作の間にビット線間に必要な電位差として定義される）は、非常に低い値であること、従って、十分なセル書き込み容量を保証するものであることが分かる。セルが占有する表面部分Ｓもまた、非常に限定された部分である。
トランジスタの接地面は、シリコン基板層によって、互いに接続することができる。図１５は、４×４メモリセル２の行列３のトポロジーを示す。基板層は、基板コネクタ３１によって接地される。しかしながら、基板層の接地は、基板層の裏面から行うと考えることも可能である。
外部の電圧源を通してセルの基板層をバイアスして、トランジスタの閾値電圧を変化させることも可能である。図１６は、守らなければならない電圧範囲を示す。この電圧範囲は、破線によって境界を示してある。例えば、Ｐ型基板が０Ｖにバイアスされている場合には、Ｎ型井戸は、０ＶからＶｄｄまでの間のバイアス電圧でなければならないと思われる。従って、本発明によって、ＰＮ接合が順方向にバイアスされることを回避することができる。この順方向バイアスは、メモリセル２からの漏れ電流を引き起こす主たるＤＣ電流を生成する可能性がある。
図１７は、逆論理によって作られた４Ｔ型メモリセル２の１つの変形の回路図である。この実施例においては、メモリセル２は、ストレッジノードを格納するｐＭＯＳ型ロードトランジスタＭＬLおよびＭＬR、およびｎＭＯＳ型アクセストランジスタＭＡLおよびＭＡRを有する。アクセストランジスタＭＡLおよびＭＡRは、接地面の上にある薄い絶縁層の上に形成される。接地面とソースとの間には電位差Ｖｄｄが与えられ、接地面はＮ＋ドーピング（ソースのドーピングと同一のドーピング）を有する。チャージトランジスタＭＬLおよびＭＬRは、接地面の上にある薄い絶縁層の上に形成される。接地面とソースとの間の電位差はゼロであり、接地面はＮ＋ドーピング（ソースのドーピングと反対のドーピング）を有する。従って、アクセストランジスタＭＡLおよびＭＡRは、低下した閾値電圧Ｖｔｌを有し、一方、ロードトランジスタＭＬLおよびＭＬRは、上昇した閾値電圧Ｖｔｈを有する（図４参照）。読み出しモードおよび保持モードにおける安定性の条件は、従ってこの様式では、逆論理にあるこのメモリセル２によってより容易に満足される。
図２９は、４Ｔ型メモリセル１０の回路図を示す。図においては、接地面は動的なバイアスを示す。ｎＭＯＳ型の２つのドライバトランジスタＭＤLおよびＭＤRは、接続されて、２つのストレッジノードＲおよびＬを持つ双安定フリップフロップ回路を形成する。ドライバトランジスタＭＤLおよびＭＤRは、Ｐ＋ドーピングを持つ接地面の上に生成された絶縁層の上に位置している。メモリセル１０は、２つのｐＭＯＳ型アクセストランジスタＭＡLおよびＭＡRを有する。アクセストランジスタＭＡLおよびＭＡRは、Ｐ＋ドーピングを持つ接地面の上に生成された絶縁層の上に位置している。トランジスタＭＤLおよびＭＡLの接地面は、トランジスタＭＤLのゲート電位に接続されている。トランジスタＭＤRおよびＭＡRの接地面は、トランジスタＭＤRのゲート電位に接続されている。図示の実施例では、ストレッジノードＬは、値１を格納し、一方ストレッジノードＲは、値０を格納する。従って、トランジスタＭＤLおよびＭＡLの接地面には、接地電位が印加される。従って、トランジスタＭＤLの閾値電圧はＶｔｈとなり、一方トランジスタＭＡLの閾値電圧はＶｔｌとなる（図４参照）。従って、トランジスタＭＤRおよびＭＡRの接地面に印加される電位はＶｄｄとなる。従って、トランジスタＭＤLの閾値電圧はＶｔとなり、トランジスタＭＡLの閾値電圧もまたＶｔとなる（図４参照）。以上により、本発明は、第１に、ＭＤLおよびＭＡLに対するそれぞれの漏れ電流を適切な値にすることにより、１にあるノードＬの保持における安定性を保証し、また第２に、トランジスタＭＡLの閾値電圧より高い閾値電圧を有するトランジスタＭＡRに対して、より少ない電力消費を保証するものである。この高い閾値電圧は、セル１０の動作に害を与えることはない。これは、ノードＲを０に保持することは、漏れ電流に対して同一の条件を課することがないからである。
上記のようなメモリセルを含むＦＤＳＯＩ型集積回路を製造するための方法の実施例における主要なステップは、以下に示すステップとすることができる。すなわち、ＳＯＩ型ウェハから開始して、１４０ｎｍより厚い絶縁物の層は、熱酸化および湿式エッチングによって精製することができる。その後、絶縁性トレンチを形成する。さらに、適切なドーピング値を持つロード面を、ｎＭＯＳおよびｐＭＯＳトランジスタの下に、注入によって生成する。高い誘電率の誘電体（ＨｆＺｒＯ2等）を厚さ約２．５ｎｍに堆積する。金属ゲート（例えば、ＡＬＤＴｉＮで生成し、厚さは２０ｎｍ）および８０ｎｍのポリシリコン層を堆積して、ゲートスタックを形成する。１９３ｎｍリソグラフィー操作をエッチング攻撃と組み合わせて使用し、所望のゲート寸法を得る。１０ｎｍのオフセットスペーサを生成し、その後、１０ｎｍの選択的エピタキシャル成長を延在領域の中で実行し、アクセス抵抗を低減する。持ち上げエクステンションにインプランテーションを行う。その後、Ｄ形状のスペーサを作り、ソースおよびドレイン（１０８０℃において「ＲＴＰスパイクアニール」型処理により活性化する）をインプランテーションによって生成する。その後、シリコン化処理ステップ（ＮｉＰｔＳｉ）を実行する。動作性能を改善するために、窒化物の層を付加することができる。
本発明はまた、６Ｔ型メモリセルに適用することができる。６Ｔ型メモリセルは、４Ｔ型メモリセルと比較して、理論的に、より高速であり、より低い集積密度を有する。６Ｔ型メモリセルはまた、理論的に保持モードにおいてより安定であり、低い書き込み余裕を示す。
図１８は、本発明による集積回路の６Ｔ型メモリセル４の回路図である。図１８のメモリセル４は、電力消費を最適化するように設計されている。本質的には公知の様式で、メモリセル４は、２つのｎＭＯＳ型アクセストランジスタＭＡLおよびＭＡR、２つのｎＭＯＳ型ドライバトランジスタＭＤLおよびＭＤR、および２つのｐＭＯＳ型ロードトランジスタＭＬLおよびＭＬRを有する。ドライバトランジスタＭＤLおよびＭＤRと、ロードトランジスタＭＬLおよびＭLＲとは、本質的には公知の様式で接続され、ストレッジノードＬおよびＲを有する双安定フリップフロップ回路を形成する。ストレッジノードＬおよびＲは、それぞれロードトランジスタＭＬLおよびＭＬRを介して、選択的に電圧Ｖｄｄに接続される。ストレッジノードＬおよびＲは、それぞれドライバトランジスタＭＤLおよびＭＤRを介して、選択的に接地される。ストレッジノードＬおよびＲは、それぞれアクセストランジスタＭＡLおよびＭＡRを介して、選択的にビット線ＢＬLおよびＢＬRに接続される。アクセストランジスタＭＡLおよびＭＡRのゲートは、ワード線ＷＬに接続される。ロードトランジスタＭＬLのゲートおよびドライバトランジスタＭＤLのゲートは、ストレッジノードＲに接続される。ロードトランジスタＭＬRのゲートおよびドライバトランジスタＭＤRのゲートは、ストレッジノードＬに接続される。ｎＭＯＳ型アクセストランジスタＭＡLおよびＭＡRを使用することにより、理論的に、メモリセル４のストレッジノードに対するアクセスが可能になる。これは、図７に従ったメモリセルを使用した場合よりも高速である。
図１９の断面の中に示すトポロジーのように、ｎＭＯＳトランジスタＭＡLおよびＭＤLは、絶縁層ＢＯＸの上に製造され、接地面ＧＰP+の上方を覆っている。ｎＭＯＳトランジスタＭＡRおよびＭＤRは、薄い絶縁層ＢＯＸの上に製造され、別の接地面ＧＰP+の上方を覆っている。接地面ＧＰP+のドーピングは、ｎＭＯＳトランジスタのソースのドーピングと反対である。接地面ＧＰP+は接地電位に接続されている。従って、これらの接地面とそれらのｎＭＯＳトランジスタのソースとの間の電位差はゼロである。以上により、ｎＭＯＳトランジスタに対しては、上昇した閾値電圧Ｖｔｈが得られる（図４の表参照）。
ｐＭＯＳ型ロードトランジスタＭＬLおよびＭＬRは、絶縁層ＢＯＸの上に製造され、接地面ＧＰN+の上方を覆っている。接地面ＧＰN+のドーピングは、ｐＭＯＳトランジスタＭＬLおよびＭＬRのソースのドーピングと反対である。トランジスタＭＬLおよびＭＬRのソースと接地面ＧＰN+との間には、電位差ゼロが印加される。以上により、ｐＭＯＳトランジスタに対しては、上昇した閾値電圧Ｖｔｈが得られる（図４の表と比較されたい）。
図２０は、４×４メモリセル４の行列５のトポロジーを示す。基準５２は、Ｐ＋型接地面である。接地面５２は、接触点５１によってバイアスされる。基準５４は、Ｎ＋型接地面である。接地面５４は、接触点５３によってバイアスされる。図中の説明でＭ１によって識別されるゾーンは、メタリゼーションゾーンに対応している。Ｇｒによって識別されるゾーンは、ゲートに対応している。Ｚｄによって識別されるゾーンは、拡散ゾーンに対応している。Ｓｎによって識別されるゾーンは、Ｎ型基板井戸のインプランテーションに対応している。より大きな集積密度を得るために、Ｎ型基板層およびＰ型基板層の電気的接続は、行列の外周の上で、メモリセル６の外部で行う。メモリセル４の製造を簡単化するために、ロードトランジスタＭＬLおよびＭＬRは同じ接地面ＧＰN+の上方を覆っている。
図２１は、本発明による集積回路の６Ｔ型メモリセル６の回路図である。図２２のメモリセル６は、ストレッジノードＬおよびＲへのアクセス時間を最適化するように設計されている。本質的には公知の様式で、メモリセル６は、２つのｎＭＯＳ型アクセストランジスタＭＡLおよびＭＡR、２つのｎＭＯＳ型ドライバトランジスタＭＤLおよびＭＤR、および２つのｐＭＯＳ型ロードトランジスタＭＬLおよびＭＬRを含んでいる。ドライバトランジスタＭＤLおよびＭＤR、およびロードトランジスタＭＬLおよびＭＬRは、接続されて双安定フリップフロップ回路を形成し、ストレッジノードＬおよびＲを与えている。ストレッジノードＬおよびＲは、それぞれロードトランジスタＭＬLおよびＭＬRを介して、電圧Ｖｄｄに選択的に接続されている。ストレッジノードＬおよびＲは、それぞれドライバトランジスタＭＤLおよびＭＤRを介して、選択的に接地されている。ストレッジノードＬおよびＲは、それぞれアクセストランジスタＭＡLおよびＭＡRを介して、選択的にビット線ＢＬLおよびＢＬRに接続されている。アクセストランジスタＭＡLおよびＭＡRのゲートは、ワード線ＷＬに接続されている。ロードトランジスタＭＬLのゲートおよびドライバトランジスタＭＤLのゲートは、ストレッジノードＲに接続されている。ロードトランジスタＭＬRのゲートおよびドライバトランジスタＭＤRのゲートは、ストレッジノードＬに接続されている。ｎＭＯＳ型アクセストランジスタＭＡLおよびＭＡRを使用することにより、理論的に、メモリセル６のストレッジノードに対する、より高速なアクセスが得られる。これは、図７に従ったメモリセルを使用した場合よりも高速である。
図２２の断面の中に示したトポロジーのように、ｎＭＯＳトランジスタＭＡLおよびＭＤLは、絶縁層ＢＯＸの上に形成され、接地面ＧＰN+の上方を覆っている。ｎＭＯＳトランジスタＭＡRおよびＭＤRは、薄い絶縁層ＢＯＸの上に形成され、別の接地面ＧＰN+の上方を覆っている。接地面ＧＰN+のドーピングは、ｎＭＯＳトランジスタのソースのドーピングと同一である。接地面ＧＰN+は電位Ｖｄｄに接続されている。従って、ｎＭＯＳトランジスタのこれらの接地面とソースとの間の電位差はＶｄｄである。以上より、ｎＭＯＳトランジスタに対しては、低下した閾値電圧Ｖｔｌが得られる（図４の表と比較されたい）。
ｐＭＯＳ型ロードトランジスタＭＬLおよびＭＬRは、絶縁層ＢＯＸの上に形成され、接地面ＧＰP+の上方を覆っている。接地面ＧＰP+のドーピングは、ｐＭＯＳトランジスタＭＬLおよびＭＬRのソースのドーピングと同一である。トランジスタＭＬLおよびＭＬRの接地面ＧＰP+とソースとの間には、Ｖｄｄの電位差が印加される。従って、ｐＭＯＳトランジスタに対しては、低下した閾値電圧Ｖｔｌが得られる（図４の表と比較されたい）。
図２３は、４×４メモリセル６の行列７のトポロジーを示す。基準７２は、Ｐ＋型接地面を指定している。接地面７２は、接触点７１によってバイアスされる。基準７４は、Ｎ＋型接地面を指定している。接地面７４は、接触点７３によってバイアスされている。図の中の説明でＭ１によって識別されるゾーンは、メタリゼーションゾーンに対応している。Ｇｒによって識別されるゾーンは、ゲートに対応している。Ｚｄによって識別されるゾーンは、拡散ゾーンに対応している。Ｓｎによって識別されるゾーンは、Ｎ型基板井戸のインプランテーションに対応している。
次の表は、メモリセル４およびメモリセル６に対して行ったシミュレーションの結果を示している。
Figure 0005775065
予想されるように、セル４の漏れ電流は、セル６の漏れ電流よりも遙かに低いことが理解される。従って、上昇した閾値電圧を持つトランジスタを具備するメモリセル４は、保持の時の電力消費は限られたものになる。しかしながら、絶縁層ＢＯＸの厚さを増加することにより、メモリセル６の漏れ電流も低減することができると思われる。さらに、このメモリセル４は、読み出しおよび書き込みにおいて、メモリセル６の安定性より高い安定性を有している。予想されるように、メモリセル６の読み出しに対する電流は、メモリセル４の読み出しに対する電流より大きいということもまた、理解することができる。以上により、セル６のストレッジノードに対するアクセスの速度はより速くなる。
上記のように、本発明によって、同じ技術を使用して、１つかつ同じ集積回路の上に、明白に異なる特性を有する２つの型のメモリセルを設けることが可能になる。この技術は、本質的に、これらのメモリセルのトランジスタの接地面に対して、異なるドーピングおよび異なるバイアス値を付与するものである。図１８および図２１のメモリセルの実施例は、ｐＭＯＳ型ロードトランジスタＭＬLおよびＭＬR、およびｎＭＯＳ型アクセストランジスタＭＡLおよびＭＡR、および２つのｎＭＯＳ型ドライバトランジスタＭＤLおよびＭＤRを使用しているが、逆論理を使用して、６Ｔ型メモリセルもまた製造することができる。
低消費電力のメモリセル４および高速アクセスのメモリセル６は、例えば、１つのメモリ回路の中に集積される。メモリセル４は、低消費電力応用に対して使用することができる。またメモリセル６は、より広い計算帯域幅が必要な応用に対して使用することができる。
本発明は、明白に異なる電気的特性が要求される論理ゲートを備える集積回路に対して有利に適用することができる。
図２４は、電力消費を低減させるように設計した論理ゲート８ａの回路図である。ｐＭＯＳトランジスタＰ１ａおよびＰ２ａ、およびｎＭＯＳトランジスタＮ１ａおよびＮ２ａは、本質的には公知の様式で接続され、出力端子Ｙを有するＮＡＮＤ２ゲートを形成している。制御端子ＡおよびＢは、それぞれトランジスタＰ１ａ、Ｎ２ａ、およびＰ２ａ、Ｎ１ａのゲートを制御する。ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタは、絶縁物の薄い層の上方を覆って、本明細書の上記で詳細に記述したように、それらの閾値電圧を変化させることができるようにしている。ｐＭＯＳトランジスタは、Ｎ型ドーピングを持つ基板ｓｕｂＮの上に製造され、この基板は、デフォルトのＰ型基板の中に井戸の形にインプランテーションが行われる。ｐＭＯＳトランジスタは、接地面ＧＰn+の上方を覆うように製造され、接地面ＧＰn+のドーピングは、Ｎ型ドーピングである。ｐＭＯＳトランジスタの接地面ＧＰn+とソースとの間の電位差はゼロである。これにより、ｐＭＯＳトランジスタは、高い閾値電圧を有する（図４参照）。ｎＭＯＳトランジスタは、基板ｓｕｂＰの上に製造され、基板ｓｕｂＰのドーピングはＰ型ドーピングである。ｎＭＯＳトランジスタは、接地面ＧＰp+の上方に製造され、接地面ＧＰp+のドーピングはＰ型ドーピングである。ｎＭＯＳトランジスタの接地面ＧＰp+とソースとの間の電位差は、実質的にはゼロである。これにより、ｎＭＯＳトランジスタは、上昇した閾値電圧を有する（図４と比較されたい）。
図２５は、論理ゲート８ａに対する実施例を示す。Ｐｓによって識別されるゾーンは、電気的基板接触に対応している。この実施例では、電気的基板接触は、論理ゲートのセルの中で行われ、直接にＶｄｄに接続または接地されている。電気的基板接触はまた、セルの外部で行うことができ、集積回路の論理ゲートの中の密度を上げることができる。ゾーンＭｅｔは、メタリゼーションゾーン対応している。ゾーンＺｄｉｆは、拡散ゾーンに対応している。ゾーンＧは、トランジスタのゲートに対応している。ゾーンＣｔは、接触に対応している。接地面ＧＰｐ＋の上方を覆っている部分は、ｎＭＯＳトランジスタ対応し、また接地面ＧＰｎ＋の上方を覆っている部分は、ｐＭＯＳトランジスタに対応している。
図２６は、高い導電電流を示すように設計された論理ゲート８ｂの回路図である。ｐＭＯＳトランジスタＰ１ｂとＰ２ｂ、およびｎＭＯＳトランジスタＮ１ｂとＮ２ｂは、本質的には公知の様式で接続されて、出力端子Ｙを有するＮＡＮＤ２ゲートを形成している。制御端子ＡおよびＢは、それぞれ、トランジスタＰ１ｂ、Ｎ２ｂ、およびＰ２ｂ、Ｎ１ｂのゲートを制御する。ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタは、薄い絶縁層の上方を覆っており、本明細書の下記で詳細に記述するように、それらの閾値電圧を変化させることができる。ｐＭＯＳトランジスタは基板ｓｕｂＰの上に製造され、基板ｓｕｂＰのドーピングはＰ型ドーピングである。ｐＭＯＳトランジスタは、接地面ＧＰｐ＋の上方に設けられ、接地面ＧＰｐ＋のドーピングはＰ型ドーピングである。ｐＭＯＳトランジスタの接地面ＧＰｐ＋とソースとの間の電位差はＶｄｄである（基板から接地までの接続）。ｐＭＯＳトランジスタは、低減した閾値電圧を有する（図４参照）。ｎＭＯＳトランジスタは基板ｓｕｂＮの上に製造され、基板ｓｕｂＮのドーピングはＮ型ドーピングである。この基板は、Ｐ型基板の中にインプランテーションで生成される。ｎＭＯＳトランジスタは、接地面ＧＰｎ＋の上方に設置され、接地面ＧＰｎ＋のドーピングは、Ｎ型ドーピングである。ｎＭＯＳトランジスタの接地面ＧＰｎ＋とソースとの間の電位差は、Ｖｄｄである（基板からＶｄｄまでの接続）。従って、ｎＭＯＳトランジスタは、低下した閾値電圧を有する（図４と比較されたい）。
図２７は、論理ゲート８ｂに対するトポロジーの実施例を示す。ゾーンＭｅｔは、メタリゼーションゾーンに対応している。ゾーンＺｄｉｆは、拡散ゾーンに対応している。ゾーンＧは、トランジスタのゲートに対応している。ゾーンＣｔは、接触に対応している。接地面ＧＰｎ＋の上方を覆っている部分は、ｎＭＯＳトランジスタに対応し、また接地面ＧＰｐ＋の上方を覆っている部分は、ｐＭＯＳトランジスに対応している。
図２８は、集積回路９の上の、これら２つの異なる型の、異なる論理ゲートの配置を示す図である。論理ゲートまたはセルＣｅｌは、共通の接地面の中に配置した同じ型のトランジスタを有するストリップを形成するように製造することができる。論理セルの行は、電気的接触ゾーンＰｓによって隔てられている。従って、ｎＭＯＳトランジスタによって上方を覆われ、Ｐドーピングした接地面ストリップと、ｐＭＯＳトランジスタによって上方を覆われ、Ｐドーピングした接地面ストリップと、ｎＭＯＳトランジスタによって上方を覆われ、Ｎドーピングした接地面ストリップと、ｐＭＯＳトランジスタによって上方を覆われ、Ｎドーピングした接地面ストリップとが存在する。Ｐドーピングした接地面はＶｄｄに接続され、一方、Ｎドーピングした接地面は接地される。上記のように、電力供給接続システムは簡単化される。
従って、回路９は、異なる電気的特性を有する論理ゲートを提供することができ、決して製造工程を複雑にすることはない。特に、回路９のトランジスタのゲートを製造するために、異なる型の金属を使用する必要はない。
本明細書に記載されている全ての集積回路に対して、ｎＭＯＳトランジスタおよびｐＭＯＳトランジスタの双方に対して、ミッドギャップゲート（その仕事関数は、シリコンの仕事関数の中央に位置している）として公知のゲートを製造することが可能である。ミッドギャップゲートの仕事関数は、一般的に約４．６５ｅＶである。
また、Ｐ型仕事関数（例えば４．８５ｅＶ）を有するゲートを使用して、これらの集積回路のトランジスタの閾値電圧を変化させることもまた可能である。更に、Ｎ型仕事関数（例えば４．４５ｅＶ）を有するゲートを使用して、トランジスタの閾値電圧を変化させることもまた可能である。ゲートに対するこのような仕事関数値によって、特に、増加した閾値電圧（本明細書では、以下でＳＶｔｈと呼ぶ）、および低下した閾値電圧（本明細書では、以下でＳＶｔｌと呼ぶ）を得ることが可能になると思われる。
また、接地面を持たないトランジスタを、集積回路の中に含めることも可能である。
次の表は、仕事関数を変化させることに基づいた、トランジスタの種々の異なる変形をまとめたものである。
Figure 0005775065
ｎＭＯＳトランジスタに対しては、
− Ｐ型仕事関数を有するゲートを使用することにより、同じミッドギャップ型ゲートのトランジスタと比較して、バイアスに従った電圧閾値範囲の最小値および最大値が増加する。
− Ｎ型仕事関数を有するゲートを使用することにより、同じミッドギャップ型ゲートトランジスタと比較して、接地面のバイアスの関数として表した電圧閾値範囲の最小値および最大値が減少する。図３６のグラフは、ミッドギャップ型、Ｐ型、およびＮ型のｎＭＯＳトランジスタに対し、接地面のバイアスの関数として、閾値電圧のそれぞれの範囲を示したものである。
ｐＭＯＳトランジスタに対しては、
− Ｎ型仕事関数を有するゲートを使用することにより、同じミッドギャップ型ゲートのトランジスタと比較して、バイアスの関数として表した電圧閾値範囲の最小値および最大値が増加する。
− Ｐ型仕事関数を有するゲートを使用することにより、同じミッドギャップ型ゲートのトランジスタと比較して、接地面のバイアスの関数として表した電圧閾値範囲の最小値および最大値が減少する。
上記のようなトランジスタを組み合わせて、非常に高い密度で論理ゲートを集積化した回路を形成することができるので有利である。論理ゲートを形成することは、隣接したｎＭＯＳトランジスタと、ｐＭＯＳトランジスタとの協調した動作に関わっている。明白に異なる閾値電圧のトランジスタを具備する隣接した論理ゲートを設置したい場合には、そのｎＭＯＳトランジスタと、そのｐＭＯＳトランジスタとを、交互の行に配置する。図４に詳細に示すルールとミッドギャップ型ゲートとを使用して、閾値電圧Ｖｔｈを持つｎＭＯＳ／ｐＭＯＳペアを、閾値電圧Ｖｔｌを持つｎＭＯＳ／ｐＭＯＳペアに隣接して設置するためには、ｎ井戸およびｐ井戸をチェッカボードパタンに生成し、各接地面に対して適切なバイアスを印加することが必要である。このパタンには、絶縁トレンチを形成する必要があり、この絶縁トレンチは、論理ゲートの集積密度を相当に大きく低下させる。
図３０は、異なる閾値電圧を持つトランジスタを備える集積回路の実施例を示す。この構造では、ｎＭＯＳトランジスタが１つの行に配置され、ｐＭＯＳトランジスタが隣接した行に配置される。図３０におけるトランジスタの符号は、上記の表の符号に対応している。ｎＭＯＳトランジスタは、図３２の断面図に示す参照番号２０３（Ｖｔｌ）、２０７（Ｖｔ）、２１９（Ｖｔｈ）、および２２３（ＳＶｔｈ）に対応している。ｐＭＯＳトランジスタは、図３１の断面図に示す参照番号２０５（Ｖｔｌ）、２１３（Ｖｔ）、２２１（Ｖｔｈ）、および２２４（ＳＶｔｈ）に対応している。このような構造によって、ｎＭＯＳの行の下に、ストリップの形で同じｐ井戸（Ｐ−ｗ）を生成すること、および共通のバイアスをそれに印加する（例えば、接地する）ことが可能になる。このような構造はまた、これを使用して、ｐＭＯＳトランジスタの行の下にストリップの形で同じｎ井戸（Ｎ−ｗ）を生成し、共通のバイアスを、それに印加する（例えば、Ｖｄｄを）ことができる。トランジスタの集積密度は、絶縁トレンチの使用を制限することにより、最適化することができる。Ｇｐ−ｐは、Ｐ型ドーピングを持つ接地面を定めている。Ｇｐ−ｎは、Ｎ型ドーピングを持つ接地面を定めている。Ｇａ−ｎは、Ｎ型仕事関数を持つゲートを定めている。Ｇａ−ｐは、Ｐ型仕事関数を持つゲートを定めている。
図３３は、異なる型のトランジスタを含む集積回路を示す。この回路は、論理モジュール３００を含み、論理モジュール３００は、電圧Ｖｄｄと接地電圧との間に接続されている。論理モジュール３００は、その動作の間に最適な切り替え速度が得られるように、低減した閾値電圧を持つトランジスタ３０１および３０２を含んでいる。トランジスタ３０１および３０２は接続されて、インバータを形成している。トランジスタ３０１はｐＭＯＳ型トランジスタであり、トランジスタ３０２はｎＭＯＳ型トランジスタである。論理モジュールは、上昇した閾値電圧を持つ、少なくとも１つのトランジスタ３０３を介して接地線に接続されている。トランジスタ３０３のゲートの上の制御信号ＥＮによって、トランジスタ３０３を選択的にオンまたはオフにすることができる。トランジスタ３０３は、上昇した閾値電圧を有し、論理モジュールが動作状態にないときに、漏れ電流を非常に鋭く制限するために使用されている。これにより、トランジスタ３０３がオフのときに電力消費を最小にしている。低くした閾値電圧を持つトランジスタ３０１および３０２は、論理モジュール３００が動作状態のときに、またトランジスタ３０３がオンのときに、アクセス時間が短縮されるという利益を提供する。
上昇した閾値電圧を持つトランジスタはまた、それを介して、論理モジュール３００を電圧Ｖｄｄに接続し、漏れ電流を低減させることができる。論理モジュール３００はまた、上昇した閾値電圧を持つそれぞれのトランジスタを介して、電圧Ｖｄｄに接続、および接地することができる。
図３４は、トランジスタ３０１および３０３の集積トポロジーの実施例を示す。Ａｌによって識別される線は、それぞれＶｄｄおよび接地電圧に接続された電力供給線に対応している。図示のように、トランジスタ３０２および３０３は、Ｐ型ドーピングを持つ井戸の上に製造され、またＮ型ドーピングを持つ接地面を有する。トランジスタ３０２および３０３の接地面は、接地電圧にバイアスされている。トランジスタ３０１は、Ｎ型ドーピングを持つ井戸の上に製造され、またＰ型ドーピングを持つ接地面を有する。トランジスタ３０１の接地面は、Ｖｄｄにバイアスされる。トランジスタ３０１および３０３は、Ｐ型仕事関数を持つゲートを有する。トランジスタ３０２は、Ｎ型仕事関数を持つゲートを有する。
図３５は、標準閾値電圧Ｖｔを有する隣接した２つのトランジスタの断面図である。トランジスタ４０１はｎＭＯＳトランジスタであり、トランジスタ４０２はｐＭＯＳトランジスタである。ｎＭＯＳトランジスタ４０１は、Ｐ型ドーピングを持つ接地面を有し、接地面は電圧Ｖｄｄによってバイアスされる。ｐＭＯＳトランジスタ４０２は、Ｎ型ドーピングを持つ接地面を有し、接地面は接地電圧によってバイアスされる。
これらのトランジスタを、同じ仕事関数値を持つゲートを使用して製造したとすれば、それらの接地面の電圧と、それらの接地面のドーピングとだけを変化させて動作させる場合には、これらのトランジスタは隣接しているため、トランジスタのそれぞれの接地面に印加されるバイアス電圧によって、絶縁層の下にＰＮ接合の順方向バイアスが生成され、それが電源を接地と短絡することになる可能性がある。
この問題を回避するために、トランジスタ４０１および４０２は、それぞれ、Ｎ型ドーピング井戸およびＰ型ドーピング井戸の上に製造されている。トランジスタ４０１および４０２はまた、活性層の上からＮ−Ｗ井戸とＰ−Ｗ井戸との間の接合まで延在する絶縁トレンチ４０３によって隔てられる。
以下、数少ない型の論理ゲートを示してきたが、本発明は、他の任意の型の論理ゲートにも適用しうることは言うまでもない。
以下本発明を、ディジタル応用に対して述べてきたが、本発明は、線形モードで使用するトランジスタを備えるアナログ回路に適用することも可能である。
本明細書において上記で詳細に述べたトランジスタの実施例では、接地面とソースとの間の電位差は、ｎＭＯＳトランジスタに対しては、値ゼロと値Ｖｄｄとの間の値、またｐＭＯＳトランジスタに対しては、値ゼロと値−Ｖｄｄとの間の値に含まれる。しかしながら、ｎＭＯＳトランジスタに対しては、Ｖｄｄよりも高い電位差の値、またはｐＭＯＳトランジスタに対しては、−Ｖｄｄよりも低い値を印加することを考えることもできる。このようにすると、閾値電圧の値が更に低減される。また、ｎＭＯＳトランジスタに対しては、０より低い電位差の値、またはｐＭＯＳトランジスタに対しては、０より高い電位差の値を印加することを考えることも可能である。これにより閾値電圧の値は更に増加する。
１ ： トランジスタ
２ ： ４Ｔ型メモリセル
３ ： 行列
４ ； ６Ｔ型メモリセル
５ ： 行列
６ ： ６Ｔ型メモリセル
７ ： 行列
８ａ ： 論理ゲート
８ｂ ： 論理ゲート
９ ： 集積回路
３１ ： 基板コネクタ
５１ ： 接触点
５２ ： 基準（接地面）
５３ ： 接触点
５４ ： 基準（接地面）
７１ ： 接触点
７２ ： 基準（接地面）
７３ ： 接触点
７４ ： 基準（接地面）
１０１ ： シリコン基板層
１０２ ： 接地面
１０３ ： 絶縁層（絶縁材料の埋め込み層）
１０４ ： チャネル
１０５ ： ゲート酸化物
１０６ ： 絶縁トレンチ
１０７ ： 絶縁トレンチ
１０８ ： 金属ゲート
１１０ ： スペーサ
１１１ ： ポリシリコン層
２０３ ： ｎＭＯＳ Ｖｔｌ
２０５ ： ｐＭＯＳ Ｖｔｌ
２０７ ： ｎＭＯＳ Ｖｔ
２１３ ： ｐＭＯＳ Ｖｔ
２１９ ： ｎＭＯＳ Ｖｔｈ
２２１ ： ｐＭＯＳ Ｖｔｈ
２２３ ： ｎＭＯＳ ＳＶｔｈ
２２４ ： ｐＭＯＳ ＳＶｔｈ
３００ ： 論理モジュール
３０１ ： ｐＭＯＳトランジスタ
３０２ ： ｎＭＯＳトランジスタ
３０３ ： 高閾値電圧トランジスタ
４０１ ： ｎＭＯＳトランジスタ
４０２ ： ｐＭＯＳトランジスタ
４０３ ： 絶縁トレンチ

Claims (23)

  1. 絶縁材料の埋め込み層（１０３）によって半導体基板層（１０１）から隔てられた活性半導体層と、ｐＭＯＳおよびｎＭＯＳトランジスタとを備える集積回路（２）であって、
    − 同じｐＭＯＳ型またはｎＭＯＳ型の第１および第２のトランジスタと、
    − それぞれ前記第１および第２のトランジスタの真下で、絶縁材料の前記埋め込み層（１０３）と前記シリコン基板層（１０１）との間に位置する第１および第２の接地面とを備え、更に、
    − 前記第１のトランジスタは、その接地面のドーピングの型が、そのソースのドーピングの型と反対である第１の閾値電圧（Ｖｔｈ）を有し、
    − 前記第２のトランジスタは、その接地面のドーピングの型が、そのソースのドーピングの型と同一である第２の閾値電圧（Ｖｔｌ）を有し、
    − 前記第１の閾値電圧は、前記第１のトランジスタの前記ソースと前記接地面との間に印加された電位差の関数であり、
    − 前記第２の閾値電圧は、前記第２のトランジスタの前記ソースと前記接地面との間に印加された電位差の関数であり、
    − 前記第１および第２の閾値電圧は、前記第１または第２のトランジスタの前記接地面と前記ソースとの間の前記電位差が、値ゼロと前記回路の電源電圧と等しい値との間を変化する場合には、それぞれ、電圧の第１および第２の範囲の中で変化することが可能であり、
    − 前記絶縁材料の層（１０３）の厚さは、前記第１の範囲の最大値が、前記第１の範囲の最小値よりも少なくとも１０％だけ大きく、また、前記第２の範囲の最小値が、前記第２の範囲の最大値より少なくとも１０％だけ小さいようになっており、前記第１の範囲の前記最大値が、前記第２の範囲の前記最大値よりも大きいことを特徴とする集積回路（２）。
  2. 前記第１の範囲の前記最大値は、前記第１の範囲の前記最小値より、少なくとも４０ｍＶだけ大きく、前記第２の範囲の前記最小値は、前記第２の範囲の前記最大値より、少なくとも４０ｍＶだけ小さいことを特徴とする、請求項１に記載の集積回路。
  3. 前記第１および第２のトランジスタの中の絶縁材料の前記埋め込み層の厚さは、前記第１および第２のトランジスタの前記ソースと前記接地面との間に、基準電位として同じ電位差を印加した場合に、前記第１の閾値電圧が前記第２の閾値電圧よりも大きくなるようにしてあることを特徴とする、請求項１または２に記載の集積回路。
  4. 前記第１および第２のトランジスタは、シリコンの仕事関数の中央値であるミッドギャップゲートの仕事関数よりも仕事関数が小さいＮ型の金属又は前記ミッドギャップゲートの仕事関数よりも仕事関数が大きいＰ型の金属から製造した、それぞれのゲートを有することを特徴とする、請求項１〜３のいずれか１項に記載の集積回路。
  5. 前記第１および第２のトランジスタは、それらの接地面のドーピングを除いて、同一の構造を有することを特徴とする、請求項４に記載の集積回路。
  6. 前記第１および第２のトランジスタは、それぞれ、明白に異なる仕事関数値を有する金属から製造され、かつそれぞれのゲートを有することを特徴とする、請求項１〜３のいずれか１項に記載の集積回路。
  7. − 少なくとも１つのワード線（ＷＬ）と、
    − 少なくとも２つのビット線（ＢＬＲ、ＢＬＬ）と、
    − 第３（ＭＤＬ）および第４（ＭＡＬ）のトランジスタを含み、また第５（ＭＤＲ）および第６（ＭＡＲ）のトランジスタを含む４Ｔ型メモリセル（２）であって、前記第５のトランジスタは、前記第３のトランジスタの構造と同様の構造を有し、同じ閾値電圧を示し、前記第６のトランジスタは、前記第４のトランジスタの構造と同様の構造を有し、同じ閾値電圧を示し、前記第３（ＭＤＬ）および第４（ＭＡＬ）のトランジスタは、反対の型であり、前記第３（ＭＤＬ）および第５（ＭＤＲ）のトランジスタは、接続されて、２つのストレッジノードを有する双安定フリップフロップ回路を形成し、前記第４（ＭＡＬ）および第６（ＭＡＲ）のトランジスタは、前記ワード線によって制御され、前記双安定フリップフロップ回路の前記ノードを、選択的にそれぞれのビット線に接続する、４Ｔ型メモリセル（２）とを含むメモリを備えていることを特徴とする、請求項１〜６のいずれか１項に記載の集積回路。
  8. 前記第３および第５のトランジスタのソースと、それらのそれぞれの接地面との間の電位差は、ゼロであり、前記第４および第６のトランジスタのソースと、それらのそれぞれの接地面との間の電位差は、電圧Ｖｄｄと等しいことを特徴とする、請求項７に記載の集積回路。
  9. − 少なくとも１つのワード線（ＷＬ）と、
    − 少なくとも２つのビット線（ＢＬＲ、ＢＬＬ）と、
    − 第３（ＭＤＬ）および第４（ＭＡＬ）のトランジスタを含み、また第５（ＭＤＲ）および第６（ＭＡＲ）のトランジスタを含む４Ｔ型メモリセル（２）であって、前記第３から第６のトランジスタは、絶縁材料の前記埋め込み層（１０３）と前記シリコン基板層（１０１）との間にある、それぞれの接地面の上方に位置されるように配置し、前記第５のトランジスタは、前記第３のトランジスタと同じ型であり、前記第６のトランジスタは、前記第４のトランジスタと同じ型であり、前記第３（ＭＤＬ）および第４（ＭＡＬ）のトランジスタは互いに反対の型であり、前記第３（ＭＤＬ）および第５（ＭＤＲ）のトランジスタは、接続されて、２つのストレッジノードを持つ双安定フリップフロップ回路を形成し、前記第３および第４のトランジスタの前記接地面は、前記第３のトランジスタのゲートに接続され、前記第５および第６のトランジスタの前記接地面は、前記第５のトランジスタのゲートに接続され、前記第４（ＭＡＬ）および第６（ＭＡＲ）のトランジスタは、前記ワード線によって制御され、前記双安定フリップフロップ回路の前記ノードを、それぞれのビット線にそれぞれ接続する４Ｔ型メモリセル（２）とを含むメモリを備えていることを特徴とする、請求項１〜６のいずれか１項に記載の集積回路。
  10. 第１（４）および第２（６）の６Ｔ型メモリセルを含むメモリを備え、各６Ｔ型メモリセルは、１つのワード線と、２つのビット線に接続されて、２つのストレッジノードを有する双安定フリップフロップ回路を形成する、２つのロードトランジスタ（ＭＬＬ、ＭＬＲ）および２つのドライバトランジスタＭＤＬ、ＭＤＲ）とを有し、各メモリセルは、前記ワード線によって制御され、前記双安定フリップフロップ回路の前記ノードを、前記それぞれのビット線に選択的に接続する、２つのアクセストランジスタ（ＭＡＬ、ＭＡＲ）を更に有し、前記第１のトランジスタは、前記第１のメモリセル（４）のアクセストランジスタを形成し、前記第２のトランジスタは、前記第２のメモリセル（６）のアクセストランジスタを形成していることを特徴とする、請求項１〜６のいずれか１項に記載の集積回路。
  11. 前記第１のメモリセルの前記ドライバトランジスタ（ＭＤＬ、ＭＤＲ）は、接地面のドーピングの型は、それらのアクセストランジスタの前記接地面のドーピングの型と同一であり、前記絶縁材料の層（１０３）の厚さは、それらのアクセストランジスタの絶縁材料の層の厚さと同一であり、接地面のバイアスは、それらのアクセストランジスタの前記接地面のバイアスと同一であることを特徴とする、請求項１０に記載の集積回路。
  12. 接地面は、前記メモリセルの内の１つのメモリセルにおいて、ドライバトランジスタとアクセストランジスタとに対して共通であることを特徴とする、請求項１１に記載の集積回路。
  13. 第１（８ａ）および第２（８ｂ）の論理ゲートを備え、各論理ゲートは、それぞれの入力端子（Ａ、Ｂ）によって制御される、少なくとも２つのトランジスタを備え、前記第１のトランジスタ（Ｎ１ａ）は、前記第１の論理ゲート（８ａ）の前記トランジスタの内の１つを形成し、また、前記第２のトランジスタ（Ｎ１ｂ）は、前記第２の論理ゲート（８ｂ）の前記トランジスタの内の１つを形成していることを特徴とする、請求項１〜１２のいずれか１項ないし１２のいずれか１項に記載の集積回路。
  14. 前記第１および第２のトランジスタは、ｎＭＯＳ型トランジスタであることを特徴とする、請求項１３に記載の集積回路。
  15. 前記第１のトランジスタの接地面と前記ソースとの間の電位差はゼロであり、前記第２のトランジスタの接地面と前記ソースとの間の電位差は電圧Ｖｄｄに等しいことを特徴とする、請求項１４に記載の集積回路。
  16. 前記絶縁材料の埋め込み層（１０３）は、５０ｎｍより薄い厚さを有し、また、前記トランジスタのゲート幅は、５０ｎｍよりも短いことを特徴とする、請求項１〜１５のいずれか１項に記載の集積回路。
  17. 前記絶縁材料の埋め込み層（１０３）は、前記トランジスタの内の１つのトランジスタのゲート長よりも小さな値の厚さを有することを特徴とする、請求項１〜１６のいずれか１項に記載の集積回路。
  18. 前記半導体活性層の中に製造された第７のトランジスタを備え、この第７のトランジスタには、前記絶縁材料の埋め込み層とその真下に位置する前記シリコン基板層との間に、いずれの接地面も存在しないことを特徴とする、請求項１〜１７のいずれか１項に記載の集積回路。
  19. ｎＭＯＳ型の第８のトランジスタ（４０１）とｐＭＯＳ型の第９のトランジスタ（４０２）とを備え、
    − 第８および第９の接地面は、それぞれ、前記第８および第９のトランジスタの真下で、前記絶縁材料の埋め込み層（１０３）と前記シリコン基板層（１０１）との間に設置され、前記第８の接地面はＰ型ドーピングを有し、前記第９の接地面はＮ型ドーピングを有し、
    − Ｎ型ドーピングを持つ井戸（Ｎ−Ｗ）は、前記第８の接地面を前記シリコン基板層から隔てており、
    − Ｐ型ドーピングを持つ井戸（Ｐ−Ｗ）は、前記第９の接地面を前記シリコン基板層から隔てており、
    − 絶縁トレンチ（４０３）は、前記活性シリコン層から前記井戸に至って延在し、前記第８および第９の接地面を隔てていることを特徴とする、請求項１〜１８のいずれか１項に記載の集積回路。
  20. Ｎ型ドーピングを持つ前記井戸は、電圧Ｖｄｄで励起され、Ｐ型ドーピングを持つ前記井戸は接地されていることを特徴とする、請求項１９に記載の集積回路。
  21. 前記第２のトランジスタ（３０２）を含む論理モジュール（３００）を備え、前記論理モジュールは、前記第１のトランジスタ（３０３）を介して電源電圧に接続され、前記第１のトランジスタのソースと前記接地面との間には、電位差ゼロが印加され、前記第２のトランジスタのソースと前記接地面との間には、値ゼロの電位差が印加されていることを特徴とする、請求項１〜２０のいずれか１項に記載の集積回路。
  22. 請求項１〜２１のいずれか１項に記載の集積回路であって、前記第１および第２のトランジスタ（２０５、２１３）は隣接しており、前記第１および第２のトランジスタの接地面は、ストリップを形成し、第１の型のドーピングを有する第１の井戸（Ｎ−ｗ）によって、前記半導体基板層（１０１）から隔てられており、前記第１の井戸は、第１のレベルの電圧で給電され、前記集積回路は、前記第１および第２のトランジスタとは反対の型の、第１０および第１１のトランジスタ（２０３、２０７）を更に備え、前記第１０および第１１のトランジスタは隣接しており、反対の型のドーピングを持つ接地面を有し、前記第１０および第１１のトランジスタの接地面は、前記第１の井戸に隣接してストリップを形成する第２の井戸（Ｐ−ｗ）により、前記半導体基板層から隔てられており、前記第２の井戸は、前記第１の型のドーピングに反対の、第２の型のドーピングを有し、前記第２の井戸は、第２の電圧レベルで給電され、前記第１および第１０のトランジスタは、仕事関数値が明白に異なるそれぞれのゲートを有し、前記第２および第１１のトランジスタは、仕事関数値が明白に異なるそれぞれのゲートを有することを特徴とする集積回路。
  23. 前記第１（２０５）および第１０（２０３）のトランジスタは、隣接しており、同じ論理ゲートに属し、また前記第２（２１３）および第１１（２０７）のトランジスタは、隣接しており、同じ論理ゲートに属し、また前記第１のトランジスタの前記接地面のドーピングの型は、前記第１０のトランジスタの前記接地面のドーピングの型と反対であり、また前記第１および第２のトランジスタは、前記仕事関数値が明白に異なる、それぞれのゲートを有することを特徴とする、請求項２２に記載の集積回路。
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