JP5807724B2 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Description

この発明は、半導体装置および半導体装置の製造方法に関する。
高耐圧ディスクリートパワーデバイスは、電力変換装置において中心的な役割を果たしている。従来、電力変換装置に用いられる高耐圧ディスクリートパワーデバイスに適した素子として、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）や、金属−酸化物−半導体構造を有する絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などが公知である。
高電圧用の電力変換装置では、導電度変調が生じることによってオン電圧を低くすることができるＩＧＢＴが多用されている。そのため、ＩＧＢＴの導通損失およびスイッチング損失を低減することは、電力変換装置の損失を低減するための重要な課題の１つとなっている。従来のＩＧＢＴについて、プレーナゲート構造のｎチャネルＩＧＢＴを例に説明する。図２６は、従来のＩＧＢＴの構成を示す断面図である。図２６は、従来のＩＧＢＴを作製（製造）するために用いたｐ+型ウエハがチップ化された後の状態を示している（図２７，２８においても同様）。
図２６に示す従来のＩＧＢＴにおいて、ｐ+コレクタ領域１０１となるｐ+型チップのおもて面には、ｎバッファ層１０３およびｎ-ドリフト領域１０２が順に積層されている。ｎ-ドリフト領域１０２の、ｐ+コレクタ領域１０１側に対して反対側の表面層には、ｐベース領域１０４が選択的に設けられている。ｐベース領域１０４の内部には、ｎ+エミッタ領域１０５が選択的に設けられている。ｎ+エミッタ領域１０５は、ｐベース領域１０４の、ｎ-ドリフト領域１０２に接していない部分の表面に露出されている。
ｐベース領域１０４の、ｎ+エミッタ領域１０５とｎ-ドリフト領域１０２とに挟まれた部分の表面を介してゲート絶縁膜１０７上にゲート電極１０８が設けられている。エミッタ電極１０９は、ｎ+エミッタ領域１０５およびｐベース領域１０４に接する。エミッタ電極１０９は、図示省略する層間絶縁膜によってゲート電極１０８と絶縁されている。コレクタ電極（不図示）は、ｐ+コレクタ領域１０１となるｐ+型チップの裏面に接する。
近年、ウエハを薄くして素子特性を向上させる技術が発達しており、ウエハを薄くする技術はＩＧＢＴにも適用されている。ウエハを薄くする技術を適用して、図２６に示す従来のＩＧＢＴを作製する方法として、ｐ+コレクタ領域１０１となるｐ+型ウエハを用いずに、フローティングゾーン（ＦＺ：Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法で作られた、ｎ-ドリフト領域１０２となるｎ-型ウエハ（以下、ｎ-型ＦＺウエハとする）を用いる方法が公知である。
具体的には、ウエハを薄くする技術を用いた従来のＩＧＢＴの製造方法として、次の方法が主流となりつつある。ウエハを薄くする技術を用いた従来のＩＧＢＴの製造方法について、図２６を参照して説明する。まず、ｎ-ドリフト領域１０２となるｎ-型ＦＺウエハのおもて面側に、ｐベース領域１０４、ｎ+エミッタ領域１０５、ゲート絶縁膜１０７およびゲート電極１０８からなるＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を形成する。次に、ｎ-型ＦＺウエハの裏面を研削してｎ-型ＦＺウエハの厚さを薄くする。
次に、ｎ-型ＦＺウエハの研削された裏面の表面層にｎバッファ層１０３およびｐ+コレクタ領域（図２６のｐ+コレクタ領域に相当する領域：不図示）を形成する。その後、ｎ-型ＦＺウエハをダイシングしチップ化することにより、図２６に示すような構成を備えた従来のＩＧＢＴが完成する。このようにｎ-ドリフト領域１０２となるｎ-型ＦＺウエハを用いてＩＧＢＴを作製することで、ｐ+コレクタ領域の厚さは２μｍ以下となる。この場合、ｐ+コレクタ領域は、ＩＧＢＴの機械強度を維持する支持体として機能しない。
また、従来のＩＧＢＴとして、逆方向耐圧を確保するための終端構造を備えた逆阻止型ＩＧＢＴ（ＲＢ−ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｂｌｏｃｋｉｎｇ ＩＧＢＴ）が公知である。ＲＢ−ＩＧＢＴは、コレクタ領域とドリフト領域とからなるｐｎ接合にかかる逆バイアス電圧に対して高い逆耐圧特性を有する。従来のＲＢ−ＩＧＢＴの断面構造について説明する。図２７は、従来のＲＢ−ＩＧＢＴの構成を示す断面図である。
図２７に示す従来のＲＢ−ＩＧＢＴは、活性領域において、ｎ-ドリフト領域１０２となるｎ-型チップのおもて面に、図２６に示す従来のＩＧＢＴと同様にｐベース領域１０４、ｎ+エミッタ領域１０５、ゲート絶縁膜１０７、ゲート電極１０８およびエミッタ電極１０９を備える。活性領域とは、オン時に電流が流れる領域である。符号１０６，１１０，１１３は、ｐ+ベースコンタクト領域、ｎホールバリア領域および層間絶縁膜である。
活性領域の外側には、活性領域を囲むように終端構造部が設けられている。終端構造部は、活性領域の周辺部のｐｎ接合に集中する電界を緩和し、高い耐圧を維持する機能を有する。終端構造部において、ｎ-型チップのおもて面の表面層には、フローティングのｐ領域（フィールドリミッティングリング：ＦＬＲ）１１４が選択的に設けられている。フローティングのフィールドプレート（ＦＰ）１１６は、ＦＬＲ１１４の内部に設けられたｐ+高濃度領域を介してＦＬＲ１１４に接する。
ｎ-型チップの裏面全面に、ｐコレクタ領域１１１が設けられている。コレクタ電極１１２は、ｐコレクタ領域１１１に接する。ｎ-型チップの外周部には、終端構造部を囲み、かつｎ-型チップのおもて面からｐコレクタ領域１１１に達するｐ分離領域１２１が設けられている。ｐ分離領域１２１は、逆方向耐圧を確保する機能を有する。ＦＰ１１７は、ｐ分離領域１２１の内部に設けられたｐ+高濃度領域を介してｐ分離領域１２１に接する。ＦＰ１１６，１１７は、それぞれ層間絶縁膜１１３によって絶縁されている。
このような従来のＩＧＢＴにおいて、ｎ-ドリフト領域１０２の厚さ、すなわちｎ-型チップの厚さを薄くすることは導通損失およびスイッチング損失の低減に有効である。また、近年、ｎ-ドリフト領域１０２となるｎ-型チップの裏面側に設けたｎバッファ層１０３のｎ型不純物濃度を最適化することで、ｎ-ドリフト領域１０２の厚さを所望の素子耐圧に必要な最小限の厚さとしたフィールドストップ型ＩＧＢＴ（以下、ＦＳ−ＩＧＢＴとする）が主流となっている。
ｎ-ドリフト領域内にｎ-ドリフト領域よりも不純物濃度が高いｎバッファ層を形成する方法として、プロトン（Ｈ+）注入および熱アニール処理によりｎバッファ層を形成する方法が提案されている（例えば、下記特許文献１，２参照。）。プロトン注入および低温アニールによりシリコン（Ｓｉ）ウエハの所定の領域がｎ型にドーピングされることは公知であり、例えば３５０℃の温度で３０分間の熱アニール処理を行った場合のプロトンのドーズ量と導入されたドナー濃度との関係について開示されている（例えば、下記非特許文献１参照。）。
下記特許文献１，２に示す従来のＩＧＢＴの断面構造と、このＩＧＢＴにおける各領域の不純物濃度とについて説明する。図２８は、従来のＩＧＢＴの別の構成を示す断面図である。図２９は、図２８のＩＧＢＴの不純物濃度分布を示す特性図である。図２８に示す従来のＩＧＢＴが図２６に示す従来のＩＧＢＴと異なる点は、ｐ+コレクタ領域となる低抵抗なｐ+型ウエハに代えてｎ-ドリフト領域１０２となるｎ-型ウエハを用い、このｎ-型ウエハの裏面の表面層にｎバッファ層１０３およびｐ-コレクタ領域１３１を設けた点である。すなわち、図２８に示す従来のＩＧＢＴは、ウエハを薄くする技術を適用して作製された図２６に示す従来のＩＧＢＴに相当する。
下記特許文献１，２において、ｎバッファ層１０３は、ｎ-型ウエハの研削された裏面に、５００ｋｅＶ以上の加速エネルギーで１回または複数回のプロトン注入を行った後、３００℃〜４００℃程度の温度で３０分間〜６０分間の熱アニール処理を行うことで形成される。このようにプロトン注入および熱アニールを行うことにより、図２９に示すように、ｎ-ドリフト領域１０２内の所定の領域のｎ型不純物濃度が高くなりｎバッファ層１０３が形成される。ｎバッファ層１０３を形成するために必要なプロトンのドーズ量や熱アニール条件は、例えば下記非特許文献１に開示されている。
ウエハを薄くする際のウエハの厚さの限界値（以下、限界厚さとする）は、製造装置や製造方法にも依存するが、シリコンでは製造性の面で８０μｍ程度である。その理由は、ウエハの厚さを８０μｍ以下に薄くした場合、機械強度が低下し、歩留まりが著しく低下するからである。一方、素子耐圧はｎ-ドリフト領域１０２の厚さに依存するため、低耐圧であるほど、所望の耐圧を実現するために設計上必要とされるｎ-ドリフト領域１０２の設計上の厚さの理想値（耐圧１００Ｖに対して約１０μｍであり、以下、理想厚さとする）は薄くなる。しかしながら、ウエハの厚さは製造性の面で限界厚さ以下にすることができないため、耐圧クラス６００Ｖ以下のＩＧＢＴのｎ-ドリフト領域１０２の厚さは、一般的に理想厚さである６０μｍ以上の厚さとなる。このため、耐圧クラス６００Ｖ以下のＩＧＢＴには、ウエハのさらなる薄板化による性能向上の余地が大きく残されている。
耐圧クラス６００Ｖ以下のＩＧＢＴは、例えば、次のような様々な用途で用いられる。耐圧クラス４００ＶのＩＧＢＴは、プラズマディスプレイパネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）やストロボ（Ｓｔｒｏｂｅ）等のパルス電源に広く使用されている。また、パワー電力変換装置への入力電圧が２２０Ｖ（ＡＣ：交流）である場合、整流後のＤＣ（直流）リンク電圧が３００Ｖとなるため、パワー電力変換装置のインバータ部のメインのスイッチング素子に耐圧クラス６００ＶのＩＧＢＴが用いられる。
さらに、耐圧クラス４００ＶのＩＧＢＴは、インバータ部を構成するスイッチング素子やメイン素子として用いられる。具体的には、パワー電力変換装置のインバータ部の出力電圧レベル制御を従来の２レベル制御から３レベル制御に変更することで、パワー電力変換装置の電力変換効率が向上することが公知である（例えば、下記非特許文献２（第１０図）参照。）。パワー電力変換装置のインバータ部の出力電圧レベル制御を３レベル制御とする場合、インバータ部の出力電圧を３レベルに変換する３レベル変換部の中間のスイッチング素子として耐圧クラス４００ＶのＩＧＢＴが用いられる。また、３レベル変換部の中間のスイッチング素子として、従来のＩＧＢＴとダイオードとを直列に接続した場合と同様の機能を備える耐圧クラス４００ＶのＲＢ−ＩＧＢＴを用いることも提案されている（例えば、下記非特許文献３（第１図）参照。）。
また、電気自動車（ＥＶ：Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌｅ）では、パワー電力変換装置を通して駆動用バッテリーから動力源であるモータに電力が供給されるため、パワー電力変換装置の電力変換効率向上が重要視されている。例えば駆動用バッテリーからモータへの供給電力が８０ｋＷ以下である場合、パワー電力変換装置のＤＣリンク電圧が１００Ｖ〜２５０Ｖ程度であることが適切であるため、パワー電力変換装置のインバータ部のメインのスイッチング素子として耐圧クラス４００ＶのＩＧＢＴが用いられる。
このように様々な用途で用いられる耐圧クラス４００ＶのＩＧＢＴにおいて、ｎ-ドリフト領域１０２の理想厚さは４０μｍ程度であり、製造性の面で実現可能なウエハの限界厚さよりも薄い。したがって、耐圧クラス４００ＶのＩＧＢＴを作製するにあたって、ｎ-ドリフト領域１０２の厚さを理想厚さである４０μｍ程度にまで薄くすることは、ウエハの機械強度の低下につながる。
薄型ウエハの機械強度を確保する方法として、ウエハの外周部を所定の幅で厚く残し（以下、リブ部とする）、ウエハ裏面の中央部のみを薄くする方法が提案されている（例えば、下記非特許文献４および下記特許文献３参照。）。下記非特許文献４の技術について説明する。図３０，３１は、従来の半導体装置の製造途中のウエハ断面を示す断面図である。まず、図３０に示すように、ウエハ２００のおもて面側にＭＯＳゲート構造やＦＬＲ、ＦＰなどのおもて面素子構造２０１を形成した後、このおもて面を保護レジスト膜２１１で覆う。
次に、ウエハ２００の保護レジスト膜２１１で覆われたおもて面にバックグラインド（ＢＧ：Ｂａｃｋ Ｇｒｉｎｄ）テープ２１２を貼り付ける。次に、図３１に示すように、ウエハ２００の外周部にリブ部２００−１が残るように、ウエハ２００裏面の中央部２００−２のみを研磨する。ウエハ２００外周部にリブ部２００−１を残すことで、ウエハ２００の裏面全体を一様に研磨する場合に比べてウエハ２００の外周部への応力集中が解消され、ウエハ２００の機械強度が向上する。これにより、ウエハ２００の反りが低減され、チッピングや割れなどが低減される。
また、下記特許文献３の技術について説明する。図３２は、従来の半導体装置の製造途中のウエハ断面を示す断面図である。図３２に示すように、まず、おもて面側素子構造部が作製されたウエハ２００のおもて面および裏面に耐エッチング保護膜である酸化膜２２１を形成する。次に、ウエハ２００の裏面に、ウエハ２００外周端部から内周側に所定の幅で酸化膜２２１を覆うレジストマスク２２２を形成する。次に、レジストマスク２２２をマスクとして、ウエハ２００の裏面に形成された酸化膜２２１をウエハ２００の外周端部から所定の幅を残して除去する。そして、ウエハ２００の裏面を所定の深さまでエッチングした後、ウエハ２００のおもて面と裏面の外周端部に残る酸化膜２２１を除去する。
また、薄型ウエハの機械強度を確保する別の方法として、次の方法が提案されている。半導体ウエハの内部を該半導体ウエハの互いに対向する第一、第二の主面に抜けるように第一、第二電極間で主たる電流を流す半導体素子を加工するときに必要な機械強度は、当該素子を作り込む半導体ウエハの厚みにより確保する。素子を作り込む前に、半導体ウエハの一主面に凹部を設けることで厚みの薄い領域部分を形成し、ここに半導体素子を作り込む（例えば、下記特許文献４参照。）。
また、機械強度が確保された装置として、半導体基板が、一方の主面側の中央部に、少なくとも耐圧に必要な厚さをもち、炭化珪素または窒化ガリウムからなる半導体層を備え、他方の主面側に、前記中央部に対向する位置に凹部と、該凹部の底部を取り囲み、凹部の側面をなす支持部とを有する装置が形成されている（例えば、下記特許文献５参照。）。下記特許文献５では、凹部はドライエッチング等により形成される。
米国特許第６４８２６８１号明細書 特許第４１２８７７７号公報 特開２００７−３３５６５９号公報 特開２００２−０１６２６６号公報 特開２００７−２４３０８０号公報
ディー・シルバー（Ｄ．Ｓｉｌｂｅｒ）、外３名、インプルーブド ダイナミック プロパティーズ オブ ＧＴＯ−サイリスター アンド ダイオード バイ プロトン インプランテイション（Ｉｍｐｒｏｖｅｄ Ｄｙｎａｍｉｃ Ｐｒｏｐｅｒｔｉｅｓ ｏｆ ＧＴＯ−Ｔｈｙｒｉｓｔｏｒｓ ａｎｄ Ｄｉｏｄｅｓ ｂｙ Ｐｒｏｔｏｎ Ｉｍｐｌａｎｔａｔｉｏｎ）、アイ・トリプル・イー インターナショナル エレクトロン デバイス ミーティング， テクニカル ダイジェスト：ＩＥＤＭ’８５（ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ， Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ：ＩＥＤＭ’８５）、（米国）、１９８５年、第３１巻、ｐ．１６２−１６５ エー・ナバエ（Ａ．Ｎａｂａｅ）、外２名、ア ニュー ニュートラル−ポイント−クランプトゥ ＰＷＭ インバータ（Ａ Ｎｅｗ Ｎｅｕｔｒａｌ−Ｐｏｉｎｔ−Ｃｌａｍｐｅｄ ＰＷＭ Ｉｎｖｅｒｔｅｒ）、アイ・トリプル・イー トランザクションズ オン インダストリー アプリケイションズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｉｎｄｕｓｔｒｙ Ａｐｐｌｉｃａｔｉｏｎｓ）、１９８１年、第１Ａ巻〜第１７巻、第５号、ｐ．５１８−５２３ エム・ヤツ（Ｍ．Ｙａｔｓｕ）、外６名、ア スタディ オブ ハイ エフィシェンシー ＵＰＳ ユージング アドヴァンスド スリー−レベル トポロジー（Ａ Ｓｔｕｄｙ ｏｆ Ｈｉｇｈ Ｅｆｆｉｃｉｅｎｃｙ ＵＰＳ Ｕｓｉｎｇ Ａｄｖａｎｃｅｄ Ｔｈｒｅｅ−ｌｅｖｅｌ Ｔｏｐｏｌｏｇｙ）、プレリミナリー カンファレンス プログラム ＰＣＩＭ ヨーロッパ ２０１０（Ｐｒｅｌｉｍｉｎａｒｙ Ｃｏｎｆｅｒｅｎｃｅ Ｐｒｏｇｒａｍ ＰＣＩＭ Ｅｕｒｏｐｅ ２０１０）、（ニュルンベルク）、２０１０年５月、ｐ．５５０−５５５ 株式会社ディスコ、"ＴＡＩＫＯプロセス"、［ｏｎｌｉｎｅ］、平成１３年〜平成２４年、インターネット、［平成２４年８月３日検索］、＜ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ｄｉｓｃｏ．ｃｏ．ｊｐ／ｊｐ／ｓｏｌｕｔｉｏｎ／ｌｉｂｒａｒｙ／ｔａｉｋｏ．ｈｔｍｌ＞
しかしながら、上述した図３０〜３２に示す従来技術では、ウエハ２００の外周部のリブ部２００−１だけでウエハ２００を補強している。このため、ｎ-ドリフト領域１０２の厚さを理想厚さとするためにウエハ２００の中央部２００−２を薄くするほど、また、ウエハ２００を大口径化するほど、ウエハ２００の機械強度が著しく低下し、ウエハ２００が割れやすくなるという問題が生じる。したがって、ウエハ２００の厚さを、製造性の面での問題が生じない限界厚さである８０μｍよりも薄くすることができず、理想的な設計条件で耐圧クラス６００Ｖ以下の低耐圧ＩＧＢＴを作製することができない。
また、上述した図３０〜３２に示す従来技術では、ウエハ２００をダイシングしてチップ化する前にウエハ２００に対して行う電気特性試験において、ウエハ２００を載置する支持台にウエハ２００裏面のコレクタ電極などが接触してしまう。このため、従来のＩＧＢＴでは、ウエハ２００の裏面に生じる付着物（パーティクル）や擦れなどにより、ｐコレクタ領域１１１やｎバッファ層１０３が損傷し、耐圧が低下したり漏れ電流が増大したりする虞がある。また、従来のＲＢ−ＩＧＢＴでは、ウエハ２００の裏面に生じる付着物や擦れなどにより、ｐコレクタ領域１１１が損傷し、逆耐圧特性が劣化したり逆耐圧特性が得られなかったりする虞がある。
この発明は、上述した従来技術による問題点を解消するため、機械強度が高い半導体装置および半導体装置の製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、設計上得られる最適な電気的特性を有する半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型チップは、第１の第１導電型半導体領域と、第２の第１導電型半導体領域と、前記第１の第１導電型半導体領域と前記第２の第１導電型半導体領域との間に設けられた、前記第２の第１導電型半導体領域よりも抵抗率が低い第３の第１導電型半導体領域と、からなる。前記第１の第１導電型半導体領域を貫通して前記第３の第１導電型半導体領域に達する溝が設けられている。前記溝により前記第１導電型チップの外周部よりも厚さが薄くなった内周部に、活性領域が設けられている。前記第１導電型チップの外周部に、耐圧を保持する終端構造部が設けられている。前記第３の第１導電型半導体領域および前記第１の第１導電型半導体領域に接する第２導電型半導体領域が設けられている。前記第２導電型半導体領域に接する出力電極が設けられている。前記出力電極と前記第３の第１導電型半導体領域との前記第１導電型チップの厚さ方向の距離は、前記活性領域よりも前記終端構造部で広くなっている。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型チップは、第１の第１導電型半導体領域と、第２の第１導電型半導体領域と、前記第１の第１導電型半導体領域と前記第２の第１導電型半導体領域との間に設けられた、前記第２の第１導電型半導体領域よりも抵抗率が低い第３の第１導電型半導体領域と、からなる。前記第１導電型チップの前記第１の第１導電型半導体領域側の面から前記第１の第１導電型半導体領域の厚さよりも浅い深さで溝が設けられている。前記溝により前記第１導電型チップの外周部よりも厚さが薄くなった内周部に、活性領域が設けられている。前記第１導電型チップの外周部に、耐圧を保持する終端構造部が設けられている。前記第１の第１導電型半導体領域に接する第２導電型半導体領域が設けられている。前記第２導電型半導体領域に接する出力電極が設けられている。前記第２導電型半導体領域と前記第３の第１導電型半導体領域との前記第１導電型チップの厚さ方向の距離は、前記活性領域よりも前記終端構造部で広くなっている。
また、この発明にかかる半導体装置は、上述した発明において、前記第３の第１導電型半導体領域の厚さは、１．５μｍ以上１０．０μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３の第１導電型半導体領域の平均不純物濃度は、３．０×１０15ｃｍ-3〜２．０×１０16ｃｍ-3であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第１導電型半導体領域は、前記第３の第１導電型半導体領域上に堆積されたエピタキシャル成長層であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３の第１導電型半導体領域は、前記第１導電型チップに導入されたプロトンがドナー化されてなる領域であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２の第１導電型半導体領域の抵抗率は、前記第１の第１導電型半導体領域の抵抗率と等しいことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型チップの外周部の厚さは８０μｍよりも大きいことを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型チップの外周部に設けられた耐圧を保持する終端構造部と、前記第１導電型チップの外周部よりも厚さが薄い内周部に設けられた活性領域と、を備えた半導体装置の製造方法であって、次の特徴を有する。まず、第１導電型ウエハの所定の深さに、前記第１導電型ウエハよりも抵抗率が低い第１導電型半導体領域を形成する第１工程を行う。次に、前記第１導電型ウエハの裏面から前記第１導電型半導体領域に達する溝を形成し、前記第１導電型チップとなる領域の内周部の厚さを外周部の厚さよりも薄くする第２工程を行う。次に、前記第１導電型ウエハの裏面および前記溝の内壁に沿って第２導電型半導体領域を形成する第３工程を行う。次に、前記第１導電型ウエハの厚さ方向における前記第１導電型半導体領域との距離が前記活性領域よりも前記終端構造部で広くなるように、前記第２導電型半導体領域上に出力電極を形成する第４工程を行う。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型チップの外周部に設けられた耐圧を保持する終端構造部と、前記第１導電型チップの外周部よりも厚さが薄い内周部に設けられた活性領域と、を備えた半導体装置の製造方法であって、次の特徴を有する。まず、第１導電型ウエハの所定の深さに、前記第１導電型ウエハよりも抵抗率が低い第１導電型半導体領域を形成する第１工程を行う。次に、前記第１導電型ウエハの裏面から前記第１導電型半導体領域までの前記第１導電型ウエハの深さ方向の厚さよりも浅い深さで前記第１導電型ウエハの裏面に溝を形成し、前記第１導電型チップとなる領域の内周部の厚さを外周部の厚さよりも薄くする第２工程を行う。次に、前記第１導電型半導体領域との前記第１導電型ウエハの厚さ方向の距離が前記活性領域よりも前記終端構造部で広くなるように、前記第１導電型ウエハの裏面および前記溝の内壁に沿って第２導電型半導体領域を形成する第３工程を行う。次に、前記第２導電型半導体領域上に出力電極を形成する第４工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程では、第１導電型支持ウエハのおもて面に、前記第１導電型支持ウエハよりも抵抗率が低い前記第１導電型半導体領域を形成する第１形成工程と、前記第１導電型半導体領域上に、前記第１導電型半導体領域よりも抵抗率が高い第１導電型エピタキシャル成長層を堆積させる第２形成工程と、により前記第１導電型ウエハを形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１工程は、まず、前記第１導電型ウエハの裏面からプロトンを注入する第１注入工程を行う。次に、第１注入工程後の所定のタイミングで、前記第１導電型ウエハに注入されたプロトンを熱アニールにより活性化させ、前記第１導電型ウエハの所定の深さに前記第１導電型半導体領域を形成する第１熱アニール工程を行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１注入工程前に、前記第１導電型ウエハの裏面を研削して前記第１導電型ウエハの厚さを薄くする薄板化工程をさらに含む。そして、前記第１注入工程では、加速エネルギーを１．６ＭｅＶ〜２．５ＭｅＶの範囲とし、前記第１導電型半導体領域の総ドーズ量が５．０×１０13ｃｍ-2〜５．０×１０14ｃｍ-2の範囲となるようにプロトンを注入することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１注入工程後に、前記第１導電型ウエハの裏面を研削して前記第１導電型ウエハの厚さを薄くする薄板化工程をさらに含む。そして、前記第１注入工程では、加速エネルギーを７．０ＭｅＶ〜８．０ＭｅＶの範囲とし、前記第１導電型半導体領域の総ドーズ量が５．０×１０13ｃｍ-2〜５．０×１０14ｃｍ-2の範囲となるようにプロトンを注入することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、湿式エッチングによって前記溝を形成することを特徴とする。
上述した発明によれば、ウエハ上のチップとなる領域ごとにチップ外周部の厚さをチップ内周部の厚さよりも厚く残すことにより、ウエハへの応力集中を分散させることができる。また、チップ外周部の厚さをチップ内周部の厚さよりも厚く残し、コレクタ電極とフィールドストップ領域とのチップ厚さ方向の距離を活性領域よりも終端構造部で広くすることにより、終端構造部から活性領域にわたってチップ厚さが均一な半導体装置よりも終端構造部におけるコレクタ領域からのキャリア注入量を少なくすることができる。このため、大電流が遮断される際に、終端構造部が破壊に至る危険性が一段と低くなり、素子の逆バイアス安全動作領域（ＲＢＳＯＡ：Ｒｅｖｅｒｓｅ Ｂｉａｓｅｄ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ）の確保が容易となる。
また、上述した発明によれば、ウエハの裏面に溝を形成してチップとなる領域ごとにチップ外周部の厚さをチップ内周部の厚さよりも厚く残すことで、ウエハ外周部のみをウエハ中央部よりも厚く残した従来のリブウエハよりも、活性領域におけるチップ厚さを薄くすることができる。また、ウエハの裏面からフィールドストップ領域に達する深い溝を形成することにより、チップ内周部の厚さをさらに薄くすることができる。これにより、例えば耐圧クラス６００Ｖ以下の低耐圧ＩＧＢＴを作製する際に、ドリフト領域の厚さを所望の耐圧を実現するために設計上必要とされる理想厚さとすることができる。
また、上述した発明によれば、チップとなる領域ごとにチップ外周部の厚さをチップ内周部の厚さよりも厚く残すことで、例えばダイシング前にウエハに対して行う電気特性試験において、活性領域に設けられたコレクタ領域やコレクタ電極などがウエハを載置する支持台に接触しない。これにより、コレクタ領域やフィールドストップ領域が損傷して耐圧が低下したり漏れ電流が増大したりする問題や、コレクタ領域が損傷し逆耐圧特性が劣化するまたは逆耐圧特性が得られないという問題が生じることを防止することができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、機械強度を向上させることができるという効果を奏する。また、本発明にかかる半導体装置および半導体装置の製造方法によれば、最適な電気的特性を有する半導体装置および半導体装置の製造方法を提供することができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の構成を示す断面図である。 図２は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図４は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図５は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図６は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図７は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図９は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図１０は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図１１は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図１２は、実施の形態２にかかる半導体装置の構成を示す断面図である。 図１３は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図１４は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 図１５は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図１６は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 図１７は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 図１８は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 図１９は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 図２０は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 図２１は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。 図２２は、実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 図２３は、実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 図２４は、実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 図２５は、実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。 図２６は、従来のＩＧＢＴの構成を示す断面図である。 図２７は、従来のＲＢ−ＩＧＢＴの構成を示す断面図である。 図２８は、従来のＩＧＢＴの別の構成を示す断面図である。 図２９は、図２８のＩＧＢＴの不純物濃度分布を示す特性図である。 図３０は、従来の半導体装置の製造途中のウエハ断面を示す断面図である。 図３１は、従来の半導体装置の製造途中のウエハ断面を示す断面図である。 図３２は、従来の半導体装置の製造途中のウエハ断面を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構成について、図１に示すプレーナゲート構造のフィールドストップ型ＩＧＢＴ（ＦＳ−ＩＧＢＴ）を例に説明する。図１は、実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示すように、実施の形態１にかかる半導体装置は、ｎ-型ウエハに、ｎ-ドリフト領域２にかかる電界を緩和し耐圧を保持する終端構造部２６と、半導体装置のオン時に電流が流れる活性領域２７と、を備える。
ｎ-型ウエハは、例えば、裏面側からｎ-型ＦＺウエハ（第１の第１導電型半導体領域）１、ｎフィールドストップ領域（第３の第１導電型半導体領域）３およびｎ-ドリフト領域（第２の第１導電型半導体領域）２が順に積層されてなる。図１には、ｎ-型ウエハをダイシングしチップ化された後の、活性領域２７の一部からチップ外周部にまでわたる断面構造を示す（図１２においても同様）。ｎフィールドストップ領域３は、ｎ-型ＦＺウエハ１とｎ-ドリフト領域２との間に、活性領域２７から終端構造部２６にわたって設けられている。ｎフィールドストップ領域３の平均不純物濃度は、３．０×１０15ｃｍ-3〜２．０×１０16ｃｍ-3であるのが好ましい。
活性領域２７は、チップ外周部Ｂ内側のチップ外周部Ｂよりも厚さの薄いチップ内周部Ａに設けられている。終端構造部２６は、活性領域２７の外側に設けられ、活性領域２７を囲む。終端構造部２６は、チップ外周部Ｂからチップ外周部Ｂよりも厚さの薄いチップ内周部Ａにわたって設けられていてもよいし、チップ外周部Ｂのみに設けられていてもよい。ｎ-型チップの裏面（ｎ-型ＦＺウエハ１の裏面）にはｎ-型チップ裏面からｎ-型ＦＺウエハ１を貫通してｎフィールドストップ領域３に達する溝２５が設けられている。この溝２５により、チップ内周部Ａには、ｎ-型ＦＺウエハ１は設けられていない。
チップ内周部Ａの厚さｔａは、ｎ-ドリフト領域２の厚さｔ２と、チップ内周部Ａにおけるｎフィールドストップ領域３の厚さｔ３ａと、後述するｐコレクタ領域（第２導電型半導体領域）１１の厚さｔ１１とを総和した厚さであり、チップ外周部Ｂの厚さｔｂよりも薄い。チップ内周部Ａにおけるｎフィールドストップ領域３の厚さｔ３ａは、例えば１．５μｍ〜１０．０μｍであるのが好ましい。ｎフィールドストップ領域３の形成のために砒素またはアンチモンを用いると１．５μｍ〜３．０μｍのｎフィールドストップ領域３となるが、リンを用いた場合は１．５μｍ〜８．０μｍのｎフィールドストップ領域３となるためである。チップ外周部Ｂの厚さｔｂは、ｎ-ドリフト領域２の厚さｔ２と、チップ外周部Ｂにおけるｎフィールドストップ領域３の厚さｔ３ｂと、ｎ-型ＦＺウエハ１の厚さｔ１と、後述するｐコレクタ領域１１の厚さｔ１１とを総和した厚さである。
チップ外周部Ｂの厚さｔｂは、例えば８０μｍよりも大きいことが好ましい。その理由は、ＦＳ−ＩＧＢＴの機械強度を維持する支持体として機能させることができるからである。溝２５の深さは、ｎ-型ＦＺウエハ１の厚さｔ１よりも深くてもよい。チップ内周部Ａにおけるｎフィールドストップ領域３の厚さｔ３ａは１．５μｍ〜１０．０μｍの厚さが確保されていれば、チップ外周部Ｂにおけるｎフィールドストップ領域３の厚さｔ３ｂよりも薄くてもよい。
また、溝２５により、ｎ-型チップの裏面には、チップ内周部Ａにおいてｎフィールドストップ領域３が露出され、チップ外周部Ｂにおいてｎ-型ＦＺウエハ１が露出される。ｐコレクタ領域１１は、ｎ-型チップの裏面に露出されたｎフィールドストップ領域３およびｎ-型ＦＺウエハ１に接するようにｎ-型チップ裏面全体に設けられている。コレクタ電極（出力電極）１２は、ｐコレクタ領域１１に接する。
チップ外周部Ｂにおけるコレクタ電極１２とｎフィールドストップ領域３とのチップ厚さ方向の第２距離ｘ１ｂは、チップ内周部Ａにおけるコレクタ電極１２とｎフィールドストップ領域３とのチップ厚さ方向の第１距離ｘ１ａよりも広くなっている。これにより、オフ時に終端構造部２６においてｐコレクタ領域１１からｎ-ドリフト領域２へ注入されるキャリアの注入量を低減することができる。第１距離ｘ１ａは、ｐコレクタ領域１１の厚さｔ１１である。第２距離ｘ１ｂは、ｎ-型ＦＺウエハ１の厚さｔ１と、ｐコレクタ領域１１の厚さｔ１１との総和である。
チップ外周部Ｂは、終端構造部２６からチップ外周のダイシングライン（不図示）にわたって設けられている。すなわち、実施の形態１にかかる半導体装置のおもて面素子構造は、チップ内周部Ａからチップ外周部Ｂにわたって設けられている。おもて面素子構造とは、活性領域２７においてｎ-型チップのおもて面（ｎ-ドリフト領域２側の面）に設けられたＦＳ−ＩＧＢＴの素子構造、および、終端構造部２６においてｎ-型チップのおもて面に設けられたＦＳ−ＩＧＢＴの耐圧構造である。
活性領域２７において、ｎ-型チップのおもて面には、ｐベース領域４、ｎ+エミッタ領域５、ｐ+ベースコンタクト領域６、ｎホールバリア領域１０、ゲート絶縁膜７、ゲート電極８からなるＭＯＳゲート構造およびエミッタ電極９などからなるＦＳ−ＩＧＢＴの素子構造が設けられている。ＭＯＳゲート構造、エミッタ電極９、ｎ-ドリフト領域２、ｎフィールドストップ領域３、ｐコレクタ領域１１およびコレクタ電極１２で活性領域２７の単位セルが構成される。
具体的には、ｎ-型チップのおもて面側（ｎ-ドリフト領域２側の面側）の表面層には、ｐベース領域４およびｎホールバリア領域１０が選択的に設けられている。ｎホールバリア領域１０は、ｐベース領域４に接し、ｐベース領域４のｎフィールドストップ領域３側を覆う。ｐベース領域４の内部には、ｎ+エミッタ領域５およびｐ+ベースコンタクト領域６が選択的に設けられている。ｎ+エミッタ領域５およびｐ+ベースコンタクト領域６は、ｎ-型チップのおもて面に露出されている。
ｐ+ベースコンタクト領域６は、ｎ+エミッタ領域５に接し、ｎ+エミッタ領域５のｎフィールドストップ領域３側を覆う。ｐベース領域４の、ｎ-ドリフト領域２とｎ+エミッタ領域５とに挟まれた部分の表面上には、ゲート絶縁膜７を介してゲート電極８が設けられている。エミッタ電極９は、ｎ-型チップのおもて面側でｐベース領域４およびｎ+エミッタ領域５に接し、ｐベース領域４とｎ+エミッタ領域５とを短絡する。エミッタ電極９は、層間絶縁膜１３によってゲート電極８と電気的に絶縁されている。
終端構造部２６において、ｎ-型チップのおもて面には、フローティングのｐ領域（フィールドリミッティングリング：ＦＬＲ）１４、ｎ+型領域１５、およびフローティングのフィールドプレート（ＦＰ）１６，１７からなるＦＳ−ＩＧＢＴの耐圧構造が設けられている。具体的には、ｎ-型チップのおもて面側（ｎ-ドリフト領域２側）の表面層には、複数のＦＬＲ１４と、ｎ+型領域１５とが選択的に設けられている。
ｎ+型領域１５は、チップ外周端部にＦＬＲ１４と離れて設けられている。ｎ-型チップのおもて面には、複数のＦＰ１６が設けられている。各ＦＰ１６は、それぞれ、ＦＬＲ１４の内部に設けられたｐ+高濃度領域を介してＦＬＲ１４に接する。また、ｎ-型チップのおもて面には、ｎ+型領域１５に接するＦＰ１７が設けられている。ＦＰ１６，１７は、それぞれ層間絶縁膜１３によって絶縁されている。
次に、実施の形態１にかかる半導体装置の製造方法について、例えば耐圧クラス４００ＶのＦＳ−ＩＧＢＴを作製する場合を例に説明する。図２〜１１は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図２〜１１には、ｎ-型ウエハに作製される複数の素子のうちの１つの素子の活性領域２７の一部から終端構造部２６にまでわたる断面構造を示す（以下、図１３〜２５においても同様）。まず、図２に示すように、例えばフローティングゾーン（ＦＺ）法で作られたｎ-型ＦＺウエハ１を用意する。
次に、熱酸化法により、ｎ-型ＦＺウエハ１のおもて面にスクリーン酸化膜２１を例えば３０ｎｍの厚さで形成する。次に、ｎ-型ＦＺウエハ１のおもて面に、スクリーン酸化膜２１を介して例えば砒素（Ａｓ：Ａｒｓｅｎｉｃ）イオンまたはアンチモン（Ｓｂ：Ａｎｔｉｍｏｎｙ）イオンなどのｎ型不純物イオンを注入する。このイオン注入は、例えば、ドーズ量を１．０×１０12ｃｍ-2〜３．０×１０12ｃｍ-2とし、加速エネルギーを１００ｋｅＶとしてもよい。
次に、図３に示すように、例えば窒素（Ｎ）雰囲気下において９００℃の温度で３０分間の熱アニール処理（熱拡散処理）を行い、ｎ-型ＦＺウエハ１のおもて面の表面層にｎフィールドストップ領域３を形成する。ｎフィールドストップ領域３を形成するための熱アニール処理によって、ｎ-型ＦＺウエハ１表面の表面モフォロジー（ｍｏｒｐｈｏｌｏｇｙ）が悪化することを防止することができる。次に、スクリーン酸化膜２１を除去する。
次に、図４に示すように、ｎフィールドストップ領域３上に、例えばリン（Ｐ）などのｎ型不純物がドープされてなるｎ-型エピタキシャル成長層を堆積する。このｎ-型エピタキシャル成長層がｎ-ドリフト領域２となる。ｎ-ドリフト領域２は、例えば、厚さｔ２が４５μｍ程度で、抵抗率が１３Ω・ｃｍ〜２０Ω・ｃｍとなるように形成される。
ｎフィールドストップ領域３上にｎ-ドリフト領域２を堆積することにより、ｎ-型ＦＺウエハ１、ｎフィールドストップ領域３およびｎ-ドリフト領域２がこの順に積層されたｎ-型ウエハが作製される。ｎ-ドリフト領域２が形成される過程において、ｎフィールドストップ領域３はさらに熱拡散（ドライブイン）される。これにより、ｎフィールドストップ領域３の拡散深さはｎ-ドリフト領域２の形成前よりも深くなる。
次に、図５に示すように、一般的な方法により、ｎ-型ウエハのおもて面（ｎ-ドリフト領域２のｎフィールドストップ領域３側に対して反対側の面）に、ＦＳ−ＩＧＢＴのおもて面素子構造を形成する。ＦＳ−ＩＧＢＴのおもて面素子構造とは、活性領域２７に形成されるｐベース領域４、ｎ+エミッタ領域５、ｐ+ベースコンタクト領域６、ｎホールバリア領域１０、ゲート絶縁膜７、ゲート電極８からなるＭＯＳゲート構造やエミッタ電極９からなる素子構造、および、終端構造部２６に形成されるＦＬＲ１４、ｎ+型領域１５、ＦＰ１６，１７からなる耐圧構造である。
ＦＳ−ＩＧＢＴのおもて面素子構造を形成する際の熱バジェット（熱履歴）により、ｎフィールドストップ領域３はさらに熱拡散される。これにより、ｎフィールドストップ領域３の厚さは、例えば、ＦＳ−ＩＧＢＴ完成後のチップ外周部Ｂにおけるｎフィールドストップ領域３の厚さｔ３ｂとなる。図５には、おもて面が下側を向いた状態でｎ-型ウエハを図示しているが、ｎ-型ウエハの主面の向きは製造工程に合わせて種々変更可能である。
次に、ｎ-型ウエハのおもて面に、エミッタ電極９およびＦＰ１７を覆うように、ポリイミド膜または窒化膜からなるパッシベーション層（不図示）を形成する。次に、エッチングによりＦＳ−ＩＧＢＴの電極領域が露出されるようにパッシベーション層を開口し、電極パッド領域（不図示）を形成する。次に、図６に示すように、ｎ-型ウエハのおもて面全面に保護レジストを塗布し、この保護レジストを改質し硬化させることでＦＳ−ＩＧＢＴのおもて面素子構造を保護する保護レジスト層２２を形成する。次に、ｎ-型ウエハの保護レジスト層２２で覆われたおもて面にバックグラインドテープ（ＢＧテープ）２３を貼り付ける。
次に、図７に示すように、ｎ-型ウエハの厚さが例えば１２０μｍ程度になるまでｎ-型ウエハの裏面（ｎ-型ＦＺウエハ１の裏面）を一様に研磨した後、さらにｎ-型ウエハの裏面を接触研磨（ｔｏｕｃｈ ｐｏｌｉｓｈ）して鏡面加工する。次に、図８に示すように、ＢＧテープ２３を剥離し、ｎ-型ウエハを洗浄する。次に、ｎ-型ウエハの裏面をエッチングし、ｎ-型ウエハの厚さを例えば５μｍ〜２０μｍ程度薄くする。これによりｎ-型ウエハの厚さは、ＦＳ−ＩＧＢＴ完成後のチップ外周部Ｂの厚さｔｂとなる。次に、ｎ-型ウエハの裏面に、終端構造部２６の一部から活性領域２７にわたってｎ-型ウエハの裏面を露出させる開口部を有するレジストマスク２４を形成する。
次に、図９に示すように、レジストマスク２４をマスクとして例えば湿式の異方性エッチングを行い、ｎ-型ＦＺウエハ１を貫通してｎフィールドストップ領域３に達する溝２５を形成する。溝２５の断面形状は、例えば、底部の幅が開口側の幅よりも狭い台形状となる。溝２５を形成するためのエッチングに用いる溶液は、例えば、水酸化テトラメチルアンモニウム（ＴＭＡＨ）溶液を主成分としてもよい。この溝２５により、ｎ-型ウエハの裏面に、ｎ-型ＦＺウエハ１とｎフィールドストップ領域３とが露出された状態となる。
また、溝２５により、レジストマスク２４の開口部に露出された部分のｎフィールドストップ領域３の厚さｔ３ａは、レジストマスク２４に覆われた部分のｎフィールドストップ領域３の厚さｔ３ｂよりも薄い１．５μｍ〜１０．０μｍとなる。レジストマスク２４の開口部に露出された部分のｎ-型ウエハの厚さは、ＦＳ−ＩＧＢＴ完成後のチップ内周部Ａの厚さｔａとなる。これにより、ｎ-型ウエハの、ＦＳ−ＩＧＢＴ完成後にｎ-型チップとなる領域ごとにチップ外周部Ｂよりも厚さが薄いチップ内周部Ａが形成される。
次に、レジストマスク２４を除去し、ｎ-型ウエハの裏面を洗浄する。次に、図１０に示すように、ｎ-型ウエハの裏面全面、すなわちｎ-型ウエハの裏面および溝２５の側壁に露出するｎ-型ＦＺウエハ１の表面と、溝２５の側壁および底面に露出するｎフィールドストップ領域３の表面とに、硼素（Ｂ：Ｂｏｒｏｎ）イオンなどのｐ型不純物イオンを注入する。このイオン注入は、例えば、ドーズ量を５．０×１０12ｃｍ-2〜１．５×１０13ｃｍ-2とし、加速エネルギーを３０ｋｅＶ〜６０ｋｅＶとしてもよい。
次に、レーザーアニール処理により、ｎ-型ウエハの裏面全面にイオン注入されたｐ型不純物を活性化させ、ｎ-型ウエハの裏面に露出するｎ-型ＦＺウエハ１の表面層およびｎフィールドストップ領域３の表面層にｐコレクタ領域１１を形成する。このレーザーアニール処理は、例えば、波長５３２ｎｍのＹＡＧレーザーにより、１．０Ｊ／ｃｍ2〜２．０Ｊ／ｃｍ2のエネルギー密度で行ってもよい。次に、ｎ-型ウエハのおもて面に形成された保護レジスト層２２を剥離した後、ｎ-型ウエハの裏面全面に金属電極材料を堆積する。
次に、例えば水素（Ｈ）雰囲気において１８０℃〜３３０℃の温度で、ｎ-型ウエハの裏面全面に堆積した金属電極材料をメタルアニールし、コレクタ電極１２を形成する。コレクタ電極１２は、コレクタ電極１２とｎフィールドストップ領域３とのチップ厚さ方向の距離がＦＳ−ＩＧＢＴ完成後のチップ内周部Ａよりもチップ外周部Ｂで広くなるように形成される（第２距離ｘ１ｂ＞第１距離ｘ１ａ）。その後、図１１に示すようにｎ-型ウエハをダイシングライン２９に沿ってダイシングし、ＦＳ−ＩＧＢＴのおもて面素子構造２８が形成された個々のチップに切断し個片化する。これにより、図１に示すＦＳ−ＩＧＢＴが完成する。
以上、説明したように、実施の形態１によれば、ｎ-型ＦＺウエハのｎフィールドストップ領域が形成されたおもて面上にｎ-ドリフト領域を堆積し、ｎ-型チップとなる領域ごとにｎ-型ＦＺウエハ側から溝を形成することで、ｎ-型チップとなる領域ごとにチップ外周部の厚さをチップ内周部の厚さよりも厚く残すことができる。これにより、ｎ-型ウエハへの応力集中を分散させることができ、ｎ-型ウエハの機械強度を保持することができる。また、チップ外周部の厚さをチップ内周部の厚さよりも厚く残し、コレクタ電極とｎフィールドストップ領域とのチップ厚さ方向の距離を活性領域よりも終端構造部で広くすることにより、終端構造部から活性領域にわたってチップ厚さが均一な半導体装置よりも終端構造部におけるｐコレクタ領域からのキャリア注入量を少なくすることができる。このため、大電流が遮断される際に、終端構造部が破壊に至る危険性が一段と低くなり、素子の逆バイアス安全動作領域（ＲＢＳＯＡ）の確保が容易となる。
また、実施の形態１によれば、ｎ-型ウエハの裏面（ｎ-型ＦＺウエハ側の面）に溝を形成してｎ-型チップとなる領域ごとにチップ外周部の厚さをチップ内周部の厚さよりも厚く残すことで、ウエハ外周部のみをウエハ中央部よりも厚く残した従来のリブウエハよりも、活性領域におけるチップ厚さを薄くすることができる。また、ｎ-型ウエハの裏面からｎフィールドストップ領域に達する深い溝を形成することで、チップ内周部の厚さをさらに薄くすることができる。これにより、例えば耐圧クラス６００Ｖ以下の低耐圧ＩＧＢＴを作製する際に、ｎ-ドリフト領域の厚さを所望の耐圧を実現するために設計上必要とされる理想厚さとすることができる。したがって、設計上得られる最適な電気的特性を有する半導体装置および半導体装置の製造方法を提供することができる。
また、実施の形態１によれば、ｎ-型チップとなる領域ごとにチップ外周部の厚さをチップ内周部の厚さよりも厚く残すことで、例えばダイシング前にｎ-型ウエハに対して行う電気特性試験において、活性領域に設けられたｐコレクタ領域やコレクタ電極などがｎ-型ウエハを載置する支持台に接触しない。これにより、素子耐圧の低下や、漏れ電流の増大、ＲＢ−ＩＧＢＴの場合には逆耐圧特性の劣化を防止することができる。
また、実施の形態１によれば、活性領域におけるチップ厚さを所望の耐圧を実現するために設計上必要とされる理想厚さまで薄くすることができるため、素子の導通損失とスイッチング損失のトレードオフ関係を改善することができる。これにより、導通損失およびスイッチング損失を低減させることができる。
（実施の形態２）
実施の形態２にかかる半導体装置について説明する。図１２は、実施の形態２にかかる半導体装置の構成を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｎ-型ウエハの裏面に設けられた溝３５がｎフィールドストップ領域３に達しないように設けられた点である。すなわち、ｐコレクタ領域１１は終端構造部２６から活性領域２７にわたってｎ-型ＦＺウエハ１のみに接する。
チップ内周部Ａにおけるｐコレクタ領域１１とｎフィールドストップ領域３とのチップ厚さ方向の第３距離ｘ２ａは、チップ外周部Ｂにおけるｐコレクタ領域１１とｎフィールドストップ領域３とのチップ厚さ方向の第４距離ｘ２ｂよりも狭い。第３距離ｘ２ａは、エッチングする工程能力に応じて任意の厚さでよいが、例えば１．０μｍ以上であるのが好ましい。これにより、終端構造部２６から活性領域２７にわたってｎ-型チップの厚さが均一なＦＳ−ＩＧＢＴよりも、オフ時に終端構造部２６においてｐコレクタ領域１１からｎ-ドリフト領域２へ注入されるキャリアの注入量を低減することができる。また、エッチングがｎフィールドストップ領域３に達しないので、ｎフィールドストップ領域３の厚さや不純物濃度を実施の形態１よりさらに正確に制御することができる。
第３距離ｘ２ａは、チップ内周部Ａにおけるｎ-型ＦＺウエハ１の厚さｔ１ａである。第４距離ｘ２ｂは、チップ外周部Ｂにおけるｎ-型ＦＺウエハ１の厚さｔ１である。チップ内周部Ａの厚さｔａは、ｎ-ドリフト領域２の厚さｔ２と、ｎフィールドストップ領域３の厚さｔ３と、チップ内周部Ａにおけるｎ-型ＦＺウエハ１の厚さｔ１ａと、ｐコレクタ領域１１の厚さｔ１１とを総和した厚さとなる。実施の形態２にかかる半導体装置の溝３５以外の構成は、実施の形態１にかかる半導体装置と同様である。
次に、実施の形態２にかかる半導体装置の製造方法について、例えば耐圧クラス４００ＶのＦＳ−ＩＧＢＴを作製する場合を例に説明する。図１３，１４は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。まず、図２〜８に示すように、実施の形態１と同様に、ｎ-型ウエハを作製し、ＦＳ−ＩＧＢＴのおもて面素子構造の形成工程から、ＦＳ−ＩＧＢＴ完成後のチップ外周部Ｂの厚さｔｂになるまでｎ-型ウエハの厚さを全体的に薄くする（薄板化）工程まで行う。但し、図３のｎフィールドストップ領域３の形成は、実施の形態１よりも薄く形成され、図４の工程後で１．５μｍ〜３．０μｍとなっていてもよい。
次に、図１３に示すように、実施の形態１と同様にレジストマスク２４をマスクとしてエッチングを行い、ｎ-型ＦＺウエハ１の厚さよりも浅い深さで溝３５を形成する。これにより、ＦＳ−ＩＧＢＴ完成後にｎ-型チップとなる領域ごとにチップ外周部Ｂよりも厚さが薄いチップ内周部Ａが形成される。また、チップ内周部Ａにおけるｎ-型ＦＺウエハ１の厚さｔ１ａが、チップ外周部Ｂにおけるｎ-型ＦＺウエハ１の厚さｔ１よりも薄くなる。溝３５を形成するためのエッチング条件は、実施の形態１と同様である。次に、レジストマスク２４を除去し、ｎ-型ウエハの裏面を洗浄する。
次に、図１４に示すように、ｎ-型ウエハの裏面全面、すなわちｎ-型ウエハの裏面、溝３５の側壁および底面に露出するｎ-型ＦＺウエハ１の表面に、硼素イオンなどのｐ型不純物イオンを注入する。このイオン注入条件は、実施の形態１と同様である。次に、ｎ-型ウエハの裏面全面にレーザーアニール処理を行い、ｎ-型ＦＺウエハ１に接するｐコレクタ領域１１を形成する。このレーザーアニール処理条件は、実施の形態１と同様である。その後、実施の形態１と同様にコレクタ電極１２を形成する工程以降の工程を行うことにより、図１２に示すＦＳ−ＩＧＢＴが完成する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ｎ-型ウエハの裏面にｎフィールドストップ領域に達しない溝を形成することにより、溝を形成する際のプロセスばらつきにより活性領域におけるｎフィールドストップ領域の厚さや、ｎフィールドストップ領域の総ドーズ量（ｎフィールドストップ領域のドーズ量を厚さ方向に積分したドーズ量）のばらつきを低減することができる。これにより、ｎフィールドストップ領域を形成する際の制御精度を向上させることができる。したがって、素子の電気特性を許容変動範囲内とすることができ、フィールドストップ効果やコレクタ注入効率の変動を低減することができる。
（実施の形態３）
実施の形態３にかかる半導体装置の製造方法について、耐圧クラス４００ＶのＦＳ−ＩＧＢＴを作製する場合を例に説明する。図１５，１６は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態３にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、実施の形態１よりも厚さが厚いｎ-型ＦＺウエハ４１を用い、プロトン（Ｈ+）注入４３およびプロトンをドナー化するための熱アニール処理によってｎフィールドストップ領域３を形成する点である。
具体的には、まず、図１５に示すように、例えば、ＦＳ−ＩＧＢＴ完成後のチップ外周部Ｂの厚さｔｂよりも厚さが厚いｎ-型ＦＺウエハ４１を用意する。具体的には、ｎ-型ＦＺウエハ４１の厚さは、例えば５００μｍ程度であってもよい。ｎ-型ＦＺウエハ４１の抵抗率は、例えば１３Ω・ｃｍ〜２０Ω・ｃｍであってもよい。ｎ-型ＦＺウエハ４１の直径は、例えば６インチであってもよい。次に、図１６に示すように、一般的な方法により、ｎ-型ＦＺウエハ４１のおもて面に、ＦＳ−ＩＧＢＴのおもて面素子構造を形成する。次に、実施の形態１と同様に、ｎ-型ウエハのおもて面にパッシベーション層（不図示）を形成し、パッシベーション層を開口して電極パッド領域（不図示）を形成する。
次に、ｎ-型ＦＺウエハ４１の裏面からプロトンを注入（プロトン注入４３）し、ｎ-型ＦＺウエハ４１の所定の深さにプロトンによる不純物準位を有する領域４２（図１６において×で示す。図１７〜２１，２５においても同様）を形成する。このプロトン注入４３は、ｎ-ドリフト領域２とｎフィールドストップ領域３との境界がｎ-型ＦＺウエハ４１のおもて面から４０μｍ程度の深さに位置するように行うのが好ましい。また、このプロトン注入４３は、例えば、ｎ-型ＦＺウエハ４１の所定の深さにおけるプロトンの総ドーズ量を５．０×１０13ｃｍ-2〜５．０×１０14ｃｍ-2とし、加速エネルギーを７ＭｅＶ〜８ＭｅＶとしてもよい。また、プロトン注入４３は、上記範囲内の加速エネルギーで１回または複数回を行い、ｎ-型ＦＺウエハ４１の所定の深さにおけるプロトンの総ドーズ量が上記範囲内となるように行う。
次に、例えば水素雰囲気下において３３０℃〜３７０℃の温度で３０分間〜６０分間の熱アニール処理を行い、ｎ-型ＦＺウエハ４１の内部に形成されたプロトンを活性化（ドナー化）させる。これにより、ｎ-型ＦＺウエハ４１の所定の深さに１０μｍ程度の厚さで、プロトンがドナー化されてなるｎフィールドストップ領域３が形成される。そして、ｎフィールドストップ領域３によりｎ-型ＦＺウエハ４１が分割され、図６に示すように、実施の形態１と同様に、ｎフィールドストップ領域３を挟むように２つのｎ-型領域が形成される。ｎフィールドストップ領域３の平均不純物濃度は、１．０×１０15ｃｍ-3〜１．０×１０16ｃｍ-3であるのが好ましい。
ｎフィールドストップ領域３を挟むように形成された２つのｎ-型領域のうち、ＦＳ−ＩＧＢＴのおもて面素子構造が形成されたｎ-型領域がｎ-ドリフト領域２である。次に、図６〜１１に示すように、実施の形態１と同様に、ｎ-型ＦＺウエハ４１のおもて面全面に保護レジスト層２２を形成してＢＧテープ２３を貼り付けた後、ｎ-型ＦＺウエハ４１の薄板化工程以降の工程を行うことにより、図１に示すＦＳ−ＩＧＢＴが完成する。図１，６〜１１では、ｎ-型ＦＺウエハ４１を符号１で示す（以下、図１２〜１４についても同様）。
また、溝２５の形成に代えて実施の形態２と同様に溝３５を形成することにより、図１２に示すＦＳ−ＩＧＢＴを作製することができる。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、プロトンを活性化させるために必要な熱アニール温度が３５０℃前後と低いため、プロトンを活性化させるための熱アニール処理を行うよりも前に形成されるおもて面素子構造のメタル電極に悪影響が及ぶことを防止することができる。また、実施の形態３によれば、ｎ-型ＦＺウエハの厚さを全体的にまたは選択的に薄くする前にｎ-型ＦＺウエハにプロトン注入してｎフィールドストップ領域を形成するため、ｎ-型ＦＺウエハが割れるリスクを軽減することができる。また、実施の形態３によれば、プロトンを活性化（ドナー化）させる熱アニール処理を他の熱アニール処理と異なるタイミングで行うため、プロトンの活性化に最適な条件でプロトンを活性化させるための熱アニール処理を行うことができる。
また、実施の形態３によれば、チップ内周部にｎ-型ＦＺウエハが残るように溝を形成することで、チップ内周部においても、ｐコレクタ領域を形成するためのウエハ裏面へのレーザーアニールによるｎ-型ＦＺウエハのシリコン溶解深さがｎフィールドストップ領域に到達しない。このため、プロトンがドナー化されてなるｎフィールドストップ領域の完全結晶化を防止することができる。したがって、ｎフィールドストップ領域を所望のｎ型不純物濃度とすることができる。
（実施の形態４）
実施の形態４にかかる半導体装置の製造方法について、耐圧クラス４００ＶのＦＳ−ＩＧＢＴを作製する場合を例に説明する。図１７〜２１は、実施の形態４にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態４にかかる半導体装置の製造方法が実施の形態３にかかる半導体装置の製造方法と異なる点は、１回の熱アニール処理によりｐコレクタ領域１１およびｎフィールドストップ領域３を形成する点である。
具体的には、まず、図１５，１６に示すように、実施の形態３と同様に、ｎ-型ＦＺウエハ４１を用意し、ＦＳ−ＩＧＢＴのおもて面素子構造の形成工程およびプロトン注入４３工程を順に行う。次に、図１７〜２１に示すように、ｎ-型ウエハの保護レジスト層２２で覆われたおもて面にＢＧテープ２３を貼り付ける工程、ｎ-型ＦＺウエハ４１の薄板化工程、溝２５の形成工程、ｐコレクタ領域１１を形成するためのｐ型不純物イオンの注入工程を順に行う。図１７〜２１に示すこれらの工程は、例えば、実施の形態１の同工程（図６〜１０）と同様の方法で行う。
次に、ｎ-型ウエハのおもて面に形成された保護レジスト層２２を剥離し、ｎ-型ＦＺウエハ４１を洗浄する。次に、ｎ-型ＦＺウエハ４１に注入されたプロトンおよびｐ型不純物を活性化させるための熱アニール処理を行う。この熱アニール処理条件は、例えば実施の形態３においてプロトンを活性化させるために行う熱アニール処理と同様である。この１回の熱アニール処理により、ｎフィールドストップ領域３およびｐコレクタ領域１１が同時に形成される。次に、実施の形態１と同様にコレクタ電極１２を形成する工程以降の工程を行うことにより、図１に示すＦＳ−ＩＧＢＴが完成する。
また、溝２５の形成に代えて実施の形態２と同様に溝３５を形成することにより、図１２に示すＦＳ−ＩＧＢＴを作製することができる。
以上、説明したように、実施の形態４によれば、実施の形態３と同様の効果を得ることができる。また、実施の形態４によれば、１回の熱アニール処理によりｐコレクタ領域とｎフィールドストップ領域とを形成することができるため、製造工程を簡略化することができる。
（実施の形態５）
実施の形態５にかかる半導体装置の製造方法について、耐圧クラス４００ＶのＦＳ−ＩＧＢＴを作製する場合を例に説明する。図２２〜２５は、実施の形態５にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態５にかかる半導体装置の製造方法が実施の形態４にかかる半導体装置の製造方法と異なる点は、ｎ-型ＦＺウエハ４１の薄板化後に、ｎフィールドストップ領域３を形成するためプロトン注入４４を行う点である。
具体的には、まず、図２２に示すように、実施の形態３と同様にｎ-型ＦＺウエハ４１を用意し、ｎ-型ＦＺウエハ４１のおもて面にＦＳ−ＩＧＢＴのおもて面素子構造を形成する。次に、図２３に示すように、ｎ-型ＦＺウエハ４１のおもて面全面に保護レジスト層２２を形成し、ｎ-型ＦＺウエハ４１の保護レジスト層２２で覆われたおもて面にＢＧテープ２３を貼り付ける。次に、図２４に示すように、ｎ-型ＦＺウエハ４１の裏面を研削してｎ-型ＦＺウエハ４１を薄板化する。図２２〜２４に示す工程は、例えば、実施の形態１の同工程（図５〜７）と同様の方法で行う。
次に、図２５に示すように、ｎ-型ＦＺウエハ４１の裏面からプロトンを注入（プロトン注入４４）し、ｎ-型ＦＺウエハ４１の所定の深さにプロトンによる不純物準位を有する領域４２を形成する。プロトン注入４４によりｎ-型ＦＺウエハ４１の所定の深さに注入されるプロトンの総ドーズ量は、例えば、実施の形態３と同様である。また、プロトン注入４４の加速エネルギーは、実施の形態３のプロトン注入４３よりも低くてよく、例えば１．６ＭｅＶ〜２．５ＭｅＶとしてもよい。
プロトン注入４４の加速エネルギーが実施の形態３のプロトン注入４３の加速エネルギーよりも低くてよい理由は、薄板化によって実施の形態３にかかる半導体装置の製造方法のｎ-型ＦＺウエハよりも厚さが薄くなったｎ-型ＦＺウエハ４１にプロトン注入４４を行うからである。プロトン注入４４は、上記範囲内の加速エネルギーで１回または複数回を行い、ｎ-型ＦＺウエハ４１の所定の深さにおけるプロトンの総ドーズ量が上記範囲内となるように行う。ｎフィールドストップ領域３の厚さは３．０μｍ程度である。ｎフィールドストップ領域３の平均不純物濃度は、１．０×１０15ｃｍ-3〜１．０×１０16ｃｍ-3であるのが好ましい。
次に、図１９〜２１に示すように、実施の形態４と同様に、溝２５の形成工程、ｐコレクタ領域１１を形成するためのｐ型不純物イオンの注入工程、ｎ-型ＦＺウエハ４１に注入されたプロトンおよびｐ型不純物を同時に活性化させるための熱アニール処理工程を行う。これにより、ｎフィールドストップ領域３およびｐコレクタ領域１１が形成される。その後、実施の形態１と同様にコレクタ電極１２を形成する工程以降を行うことにより、図１に示すＦＳ−ＩＧＢＴが完成する。
また、溝２５の形成に代えて実施の形態２と同様に溝３５を形成することにより、図１２に示すＦＳ−ＩＧＢＴを作製することができる。
以上、説明したように、実施の形態５によれば、実施の形態３，４と同様の効果を得ることができる。また、実施の形態５によれば、薄板化後にｎ-型ＦＺウエハにプロトン注入することにより、薄板化前のｎ-型ＦＺウエハにプロトン注入する場合よりもプロトン注入の加速エネルギーを低くすることができる。このため、プロトン注入によりｎ-型ＦＺウエハ内に残る残留欠陥を少なくすることができる。また、実施の形態５によれば、薄板化によりｎ-型ＦＺウエハ裏面の起伏を低減させた後にｎ-型ＦＺウエハ裏面にプロトン注入することができる。このため、均一な厚さでｎフィールドストップ領域を形成することができる。
（実施の形態６）
実施の形態６にかかる半導体装置の製造方法について、耐圧クラス４００ＶのＦＳ−ＩＧＢＴを作製する場合を例に説明する。実施の形態６にかかる半導体装置の製造方法が実施の形態５にかかる半導体装置の製造方法と異なる点は、プロトンを活性化させる熱アニール処理を他の熱アニール処理と異なるタイミングで行う点である。
具体的には、ｎ-型ＦＺウエハ４１を用意し、実施の形態５と同様に、ＦＳ−ＩＧＢＴのおもて面素子構造の形成工程から、ｐコレクタ領域１１を形成するためのｐ型不純物イオンの注入工程までを順に行う。次に、実施の形態１と同様に、レーザーアニール処理により、ｎ-型ＦＺウエハ４１の裏面および溝２５の側壁および底面にイオン注入されたｐ型不純物を活性化させｐコレクタ領域１１を形成する。
次に、ｎ-型ＦＺウエハ４１のおもて面に形成された保護レジスト層２２を剥離し、ｎ-型ＦＺウエハ４１を洗浄する。次に、実施の形態３と同様に、ｎ-型ＦＺウエハ４１に注入されたプロトンを活性化させるための熱アニール処理を行い、ｎフィールドストップ領域３を形成する。その後、実施の形態１と同様にコレクタ電極１２を形成する工程以降を行うことにより、図１に示すＦＳ−ＩＧＢＴが完成する。
また、溝２５の形成に代えて実施の形態２と同様に溝３５を形成することにより、図１２に示すＦＳ−ＩＧＢＴを作製することができる。また、実施の形態６にかかる半導体装置の製造方法を実施の形態４にかかる半導体装置の製造方法に適用してもよい。
以上、説明したように、実施の形態６によれば、実施の形態５と同様の効果を得ることができる。また、実施の形態６によれば、プロトンを活性化させる熱アニール処理を他の熱アニール処理と異なるタイミングで行うため、最適な条件でプロトンを活性化させるための熱アニール処理を行うことができる。また、実施の形態６によれば、ｎ-型ＦＺウエハの薄板化後に、プロトンを活性化させる熱アニール処理を行うことにより、ｎ-型ＦＺウエハに残る熱履歴を低減させることができる。このため、ｎ-型ＦＺウエハの薄板化前にプロトンを活性化させる熱アニール処理を行う場合よりも、ｎ-型ＦＺウエハの反りを低減することができる。プロトンでｎフィールドストップ領域を形成する場合、容易に３．０μｍ〜１０．０μｍの厚さとすることができる。
以上において本発明では、上述した実施の形態に限らず、様々な素子構造の半導体装置に適用することが可能である。具体的には、各実施の形態ではプレーナゲート構造のＩＧＢＴを例に説明しているが、例えばトレンチゲート構造の半導体装置に適用してもよい。また、各実施の形態では第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、薄板化したウエハに形成される低耐圧の半導体装置に有効である。具体的には、例えば、本発明にかかる半導体装置および半導体装置の製造方法は、ＰＤＰやストロボ等のパルス電源に用いる耐圧クラス６００Ｖ以下の低耐圧の半導体装置や、ＡＣ入力電圧が２００Ｖの産業用パワーコンバータを高効率化するのに有用である。さらに、本発明にかかる半導体装置および半導体装置の製造方法は、電気自動車におけるモータを駆動するインバータを高効率化するのに有用である。
１ ｎ-型ＦＺウエハ
２ ｎ-ドリフト領域
３ ｎフィールドストップ領域
４ ｐベース領域
５ ｎ+エミッタ領域
６ ｐ+ベースコンタクト領域
７ ゲート絶縁膜
８ ゲート電極
９ エミッタ電極
１０ ｎホールバリア領域
１１ ｐコレクタ領域
１２ コレクタ電極
１３ 層間絶縁膜
１４ フィールドリミッティングリング（ＦＬＲ）
１５ ｎ+型領域
１６，１７ フィールドプレート（ＦＰ）
２６ 終端構造部
２７ 活性領域
Ａ チップ内周部
Ｂ チップ外周部
ｘ１ａ チップ内周部におけるコレクタ電極とｎフィールドストップ領域との第１距離
ｘ１ｂ チップ外周部におけるコレクタ電極とｎフィールドストップ領域との第２距離
ｔ１ ｎ-型ＦＺウエハの厚さ
ｔ２ ｎ-ドリフト領域の厚さ
ｔ３ａ チップ内周部におけるｎフィールドストップ領域の厚さ
ｔ３ｂ チップ外周部におけるｎフィールドストップ領域の厚さ
ｔ１１ ｐコレクタ領域の厚さ

Claims (16)

  1. 第１の第１導電型半導体領域と、第２の第１導電型半導体領域と、前記第１の第１導電型半導体領域と前記第２の第１導電型半導体領域との間に設けられた、前記第２の第１導電型半導体領域よりも抵抗率が低い第３の第１導電型半導体領域と、からなる第１導電型チップと、
    前記第１の第１導電型半導体領域を貫通して前記第３の第１導電型半導体領域に達する溝と、
    前記溝により前記第１導電型チップの外周部よりも厚さが薄くなった内周部に設けられた活性領域と、
    前記第１導電型チップの外周部に設けられた耐圧を保持する終端構造部と、
    前記第３の第１導電型半導体領域および前記第１の第１導電型半導体領域に接する第２導電型半導体領域と、
    前記第２導電型半導体領域に接する出力電極と、
    を備え、
    前記出力電極と前記第３の第１導電型半導体領域との前記第１導電型チップの厚さ方向の距離は、前記活性領域よりも前記終端構造部で広くなっていることを特徴とする半導体装置。
  2. 第１の第１導電型半導体領域と、第２の第１導電型半導体領域と、前記第１の第１導電型半導体領域と前記第２の第１導電型半導体領域との間に設けられた、前記第２の第１導電型半導体領域よりも抵抗率が低い第３の第１導電型半導体領域と、からなる第１導電型チップと、
    前記第１導電型チップの前記第１の第１導電型半導体領域側の面から前記第１の第１導電型半導体領域の厚さよりも浅い深さで設けられた溝と、
    前記溝により前記第１導電型チップの外周部よりも厚さが薄くなった内周部に設けられた活性領域と、
    前記第１導電型チップの外周部に設けられた耐圧を保持する終端構造部と、
    前記第１の第１導電型半導体領域に接する第２導電型半導体領域と、
    前記第２導電型半導体領域に接する出力電極と、
    を備え、
    前記第２導電型半導体領域と前記第３の第１導電型半導体領域との前記第１導電型チップの厚さ方向の距離は、前記活性領域よりも前記終端構造部で広くなっていることを特徴とする半導体装置。
  3. 前記第３の第１導電型半導体領域の厚さは、１．５μｍ以上１０．０μｍ以下であることを特徴とする請求項２に記載の半導体装置。
  4. 前記第３の第１導電型半導体領域の平均不純物濃度は、３．０×１０15ｃｍ-3〜２．０×１０16ｃｍ-3であることを特徴とする請求項１に記載の半導体装置。
  5. 前記第２の第１導電型半導体領域は、前記第３の第１導電型半導体領域上に堆積されたエピタキシャル成長層であることを特徴とする請求項１に記載の半導体装置。
  6. 前記第３の第１導電型半導体領域は、前記第１導電型チップに導入されたプロトンがドナー化されてなる領域であることを特徴とする請求項１に記載の半導体装置。
  7. 前記第２の第１導電型半導体領域の抵抗率は、前記第１の第１導電型半導体領域の抵抗率と等しいことを特徴とする請求項１に記載の半導体装置。
  8. 前記第１導電型チップの外周部の厚さは８０μｍよりも大きいことを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 第１導電型チップの外周部に設けられた耐圧を保持する終端構造部と、前記第１導電型チップの外周部よりも厚さが薄い内周部に設けられた活性領域と、を備えた半導体装置の製造方法であって、
    第１導電型ウエハの所定の深さに、前記第１導電型ウエハよりも抵抗率が低い第１導電型半導体領域を形成する第１工程と、
    前記第１導電型ウエハの裏面から前記第１導電型半導体領域に達する溝を形成し、前記第１導電型チップとなる領域の内周部の厚さを外周部の厚さよりも薄くする第２工程と、
    前記第１導電型ウエハの裏面および前記溝の内壁に沿って第２導電型半導体領域を形成する第３工程と、
    前記第１導電型ウエハの厚さ方向における前記第１導電型半導体領域との距離が前記活性領域よりも前記終端構造部で広くなるように、前記第２導電型半導体領域上に出力電極を形成する第４工程と、
    を含むことを特徴とする半導体装置の製造方法。
  10. 第１導電型チップの外周部に設けられた耐圧を保持する終端構造部と、前記第１導電型チップの外周部よりも厚さが薄い内周部に設けられた活性領域と、を備えた半導体装置の製造方法であって、
    第１導電型ウエハの所定の深さに、前記第１導電型ウエハよりも抵抗率が低い第１導電型半導体領域を形成する第１工程と、
    前記第１導電型ウエハの裏面から前記第１導電型半導体領域までの前記第１導電型ウエハの深さ方向の厚さよりも浅い深さで前記第１導電型ウエハの裏面に溝を形成し、前記第１導電型チップとなる領域の内周部の厚さを外周部の厚さよりも薄くする第２工程と、
    前記第１導電型半導体領域との前記第１導電型ウエハの厚さ方向の距離が前記活性領域よりも前記終端構造部で広くなるように、前記第１導電型ウエハの裏面および前記溝の内壁に沿って第２導電型半導体領域を形成する第３工程と、
    前記第２導電型半導体領域上に出力電極を形成する第４工程と、
    を含むことを特徴とする半導体装置の製造方法。
  11. 前記第１工程は、
    前記第１導電型ウエハの裏面からプロトンを注入する第１注入工程と、
    前記第１導電型ウエハに注入されたプロトンを熱アニールにより活性化させ、前記第１導電型ウエハの所定の深さに前記第１導電型半導体領域を形成する第１熱アニール工程と、を含むことを特徴とする請求項９または１０に記載の半導体装置の製造方法。
  12. 前記第１注入工程前に、前記第１導電型ウエハの裏面を研削して前記第１導電型ウエハの厚さを薄くする薄板化工程をさらに含み、
    前記第１注入工程では、加速エネルギーを１．６ＭｅＶ〜２．５ＭｅＶの範囲とし、前記第１導電型半導体領域の総ドーズ量が５．０×１０13ｃｍ-2〜５．０×１０14ｃｍ-2の範囲となるようにプロトンを注入することを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記第１注入工程後に、前記第１導電型ウエハの裏面を研削して前記第１導電型ウエハの厚さを薄くする薄板化工程をさらに含み、
    前記第１注入工程では、加速エネルギーを７．０ＭｅＶ〜８．０ＭｅＶの範囲とし、前記第１導電型半導体領域の総ドーズ量が５．０×１０13ｃｍ-2〜５．０×１０14ｃｍ-2の範囲となるようにプロトンを注入することを特徴とする請求項１１に記載の半導体装置の製造方法。
  14. 第１導電型チップの外周部に設けられた耐圧を保持する終端構造部と、前記第１導電型チップの外周部よりも厚さが薄い内周部に設けられた活性領域と、を備えた半導体装置の製造方法であって、
    第１導電型支持ウエハのおもて面に、前記第１導電型支持ウエハよりも抵抗率が低い前記第１導電型半導体領域を形成し、前記第１導電型半導体領域上に、前記第１導電型半導体領域よりも抵抗率が高い第１導電型エピタキシャル成長層を堆積させて、第１導電型ウエハを形成する第１工程と、
    前記第１導電型ウエハの裏面から前記第１導電型半導体領域に達する溝を形成し、前記第１導電型チップとなる領域の内周部の厚さを外周部の厚さよりも薄くする第２工程と、
    前記第１導電型ウエハの裏面および前記溝の内壁に沿って第２導電型半導体領域を形成する第３工程と、
    前記第１導電型ウエハの厚さ方向における前記第１導電型半導体領域との距離が前記活性領域よりも前記終端構造部で広くなるように、前記第２導電型半導体領域上に出力電極を形成する第４工程と、
    を含むことを特徴とする半導体装置の製造方法。
  15. 第１導電型チップの外周部に設けられた耐圧を保持する終端構造部と、前記第１導電型チップの外周部よりも厚さが薄い内周部に設けられた活性領域と、を備えた半導体装置の製造方法であって、
    第１導電型支持ウエハのおもて面に、前記第１導電型支持ウエハよりも抵抗率が低い前記第１導電型半導体領域を形成し、前記第１導電型半導体領域上に、前記第１導電型半導体領域よりも抵抗率が高い第１導電型エピタキシャル成長層を堆積させて、第１導電型ウエハを形成する第１工程と、
    前記第１導電型ウエハの裏面から前記第１導電型半導体領域までの前記第１導電型ウエハの深さ方向の厚さよりも浅い深さで前記第１導電型ウエハの裏面に溝を形成し、前記第１導電型チップとなる領域の内周部の厚さを外周部の厚さよりも薄くする第２工程と、
    前記第１導電型半導体領域との前記第１導電型ウエハの厚さ方向の距離が前記活性領域よりも前記終端構造部で広くなるように、前記第１導電型ウエハの裏面および前記溝の内壁に沿って第２導電型半導体領域を形成する第３工程と、
    前記第２導電型半導体領域上に出力電極を形成する第４工程と、
    を含むことを特徴とする半導体装置の製造方法。
  16. 前記第２工程では、湿式エッチングによって前記溝を形成することを特徴とする請求項９〜１５のいずれか一つに記載の半導体装置の製造方法。
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