JP5835736B2

JP5835736B2 - 電力変換装置

Info

Publication number: JP5835736B2
Application number: JP2012110382A
Authority: JP
Inventors: 友一坂下; 研吾内山
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2012-05-14
Filing date: 2012-05-14
Publication date: 2015-12-24
Anticipated expiration: 2032-05-14
Also published as: JP2013240161A

Description

この発明は、インバータから負荷に流れる出力電流を安価かつ精度良く検出可能な電力変換装置に関するものである。

モータを負荷とする可変速度駆動装置としてＰＷＭインバータが多く採用されている。そして、ＰＷＭインバータのスイッチング素子としてＭＯＳＦＥＴやＩＧＢＴ等の高速スイッチング素子が使用され、高いスイッチング周波数とすることで波形改善の向上が図られている。

このようなＰＷＭインバータの制御特性は、電流検出器の検出精度に大きく依存し、一般的には、ホールＣＴが適用される。この場合に、ホールＣＴで検出する電流は、ＰＷＭインバータを構成するスイッチング素子のオン／オフで発生する数百ボルト／ｕｓの電圧変化（ｄＶ／ｄｔ）に起因して、数ｋＨｚの周波数で変動するようなスイッチングノイズを含む電流であり、そのスイッチングノイズが検出精度に大きく影響を与える。

このようなスイッチング素子のオン／オフで発生する電圧変化（ｄＶ／ｄｔ）に起因したスイッチングノイズの影響を最小限に抑制するため、従来技術では、電流検出器で得られる検出電流について、所定の周期毎に、この周期より十分短い時間間隔で複数回のサンプリングを行い、サンプリングして得られた各サンプル値の平均値を求め、この平均値を電流検出値として制御装置に取り込んでモータの速度制御を行うようにした方法が提案されている（例えば、下記の特許文献１参照）。

特開平９−２３６５８号公報

しかし、このような検出方法では、上記の検出電流に含まれるスイッチングノイズの影響を小さくするほどの大きな平均化処理が必要となるため、その処理に時間がかかり、高速・高応答が要求されるモータの可変速度駆動装置に採用することが困難であるという問題があった。

この発明は、上記のような問題点を解消するために成されたものであって、それぞれ直流電圧源を有してこの直流電圧源からの直流電力を交流電力に変換する複数の単相インバータを順次直列に接続して各単相インバータによる各発生電圧の総和を出力する電力変換器を採用し、スイッチングノイズの影響を受けることなく、安価でかつ精度良い電流検出が可能な電力変換装置を得ることを目的としている。

この発明に係る電力変換装置は、それぞれ直流電圧源を有してこの直流電圧源からの直流電力を交流電力に変換する複数の単相インバータを備え、これらの各単相インバータを順次直列に接続して上記各単相インバータによる各発生電圧の総和を出力する電力変換器と、この電力変換器の出力電圧を制御する制御装置とを備え、上記各単相インバータの内、最も小さい直流電圧を生じる上記直流電圧源で動作する単相インバータの交流出力側に上記電力変換器の出力電流を検出する電流検出手段を配置し、上記電流検出手段の一端を制御ＧＮＤに接続したことを特徴としている。

この発明の電力変換装置は、最も小さい直流電圧を生じる直流電圧源で動作する単相インバータの交流出力側の直近に電流検出器を配置し、この電流検出手段の一端を制御ＧＮＤに接続しているため、単相インバータのスイッチング素子のオン／オフで発生する電圧変化（ｄＶ／ｄｔ）に起因したスイッチングノイズのみならず、コモンモードノイズの影響が小さくなり、電力変換装置の出力電流を精度良く検出することができる。さらに、電流検出器として安価なシャント抵抗などを使用することができるため、低価格で実現可能となる。

この発明の実施の形態１における電力変換装置が備える電力変換器の部分を示す構成図である。この発明の実施の形態１における電力変換装置が備える制御装置の構成図である。この発明の実施の形態１における制御装置のＡＤ変換器の出力の説明図である。この発明の実施の形態１における制御装置のゲート駆動信号分配部の動作の説明図である。この発明の実施の形態１における各単相インバータの制御動作の説明図である。この実施の形態１において、各単相インバータの出力電圧と電力変換器全体の出力電圧との関係を示す波形図である。この発明の実施の形態２における電力変換装置が備える電力変換器の部分を示す構成図である。

実施の形態１．
図１は、この発明の実施の形態１における電力変換装置が備える電力変換器の部分を示す構成図である。

この実施の形態１の電力変換装置は、それぞれ異なる直流電圧Ｖ１〜Ｖ４を発生する絶縁された直流電圧源ｃ１〜ｃ４を有する４つの単相インバータａ１〜ａ４を備えている。そして、これらの各単相インバータａ１〜ａ４の交流出力側を順次直列に接続することにより、各単相インバータａ１〜ａ４による各発生電圧の総和を出力する電力変換器１が構成されている。以下、この構成の電力変換器１を階調制御型電力変換器１と称する。なお、各直流電圧源ｃ１〜ｃ４に対しては、図示しないバッテリや太陽電池、ＡＣ／ＤＣコンバータなどの別の直流電圧源から直流電力が供給される。

この階調制御型電力変換器１を構成する各単相インバータａ１〜ａ４は、ダイオードを逆並列に接続した４つのＭＯＳＦＥＴ等の自己消弧型の半導体スイッチング素子ｂ１（ｂ１１、・・・、ｂ１４）〜ｂ４（ｂ４１、・・・、ｂ４４）をフルブリッジ型に構成してなり、直流電圧源ｃ１〜ｃ４からの直流電力を交流電力に変換して、負荷としてのモータ３に電力が供給される。この場合、各単相インバータａ１〜ａ４の直流電圧源ｃ１〜ｃ４で発生する各直流電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４は、１：２：４：８のように、２の累乗比の電圧比となるように予め設定されている。

なお、この実施の形態１の階調制御型電力変換器１は、４つの単相インバータａ１〜ａ４を備えているが、単相インバータの数は４つに限定されるものではなく、２以上であればこの発明を適用可能である。また、自己消弧型の半導体スイッチング素子ｂ１（ｂ１１、・・・、ｂ１４）〜ｂ４（ｂ４１、・・・、ｂ４４）として、ここではＭＯＳＦＥＴを示しているが、これに限らずＩＧＢＴ、ＧＣＴ、ＧＴＯ、トランジスタ等の半導体スイッチング素子を適用することができる。

図２は、この発明の実施の形態１における電力変換装置が備える制御装置の構成図である。

制御装置２は、ゲート駆動信号１０ａによって階調制御型電力変換器１の各単相インバータａ１〜ａ４の各スイッチング素子ｂ１（ｂ１１、・・・、ｂ１４）〜ｂ４（ｂ４１、・・・、ｂ４４）をオン／オフ駆動することによりその出力電圧を制御するものであり、電圧指令生成部５、ゲイン調整手段１１、ＡＤ変換器１５、三角波発生部６、ＰＷＭ制御部７、信号加算部８、リミッタ９、およびゲート駆動信号分配部１０を備える。

電圧指令生成部５は、後述の電流検出手段Ｇで検出された電流と、モータ３を適切に動作させるために外部から与えられる電流指令値との偏差を求め、この偏差に基づいてこの偏差を小さくして零になるようにフィードバック制御するためのアナログの出力電圧指令４を生成する。

このアナログの出力電圧指令４は、ゲイン調整手段１１で適切な信号レベルに調整された後、ＡＤ変換器１５でディジタル値に変換されて出力される。この場合のディジタル値に変換後の出力電圧指令５０を、以下、ディジタル電圧指令値５０と称する。

次に、上記構成の制御装置２における動作について説明する。なお、図１に示した階調制御型電力変換器１は、ｎ＝４、すなわち４つの単相インバータａ１〜ａ４を備えて構成されているが、図２〜図５を用いた以下の説明では、ｎは２以上の自然数として、その個数を特定せずに一般化して説明することとする。

制御装置２のＡＤ変換器１５によって、電圧指令生成部５からの出力電圧指令値（アナログ値）４がディジタル電圧指令値５０に変換されるが、その際、図３に示すように、このディジタル電圧指令値５０を、上位ビットからなる整数部５０ａと下位ビットからなる小数部５０ｂとに分割する。ディジタル電圧指令値５０の上位ビットからなる整数部５０ａは、基本出力レベルとして生成されるもので、この整数部５０ａのビット数が、直列接続された各単相インバータａ１〜ａｎの個数ｎと等しくなるように、前段のゲイン調整手段１１で調整しておく。

これにより、上位ｎビットを整数部５０ａ、それより下位の下位ビットを小数部５０ｂとし、整数部５０ａを信号加算部８へ、小数部５０ｂをＰＷＭ制御部７へそれぞれ出力する。ＰＷＭ制御部７は、小数部５０ｂを三角波発生部６からの三角波をキャリア波として比較し、ＰＷＭ電圧指令７ａを出力する。

出力されたＰＷＭ電圧指令７ａは、信号加算部８において上述の整数部５０ａの最下位ビットに加算される。加算結果はリミッタ９によって±Σ２_{ｍ−ｎ＋ｋ}（ｋ＝１〜ｎ）の範囲に制限されてゲート駆動信号分配部１０に入力される。ゲート駆動信号分配部１０は、図４に示すように、階調制御型電力変換器１を構成する各単相インバータａ１〜ａｎの半導体スイッチング素子ｂ１（ｂ１１〜ｂ１４）〜ｂｎ（ｂｎ１〜ｂｎ４）への各ゲート駆動信号１０ａを生成する。

この場合、ＡＤ変換器１５の分解能を示すビット数をｍとすると、整数部５０ａは２_{ｍ−ｎ＋１}〜２_ｍ、小数部５０ｂは２_ｏ〜２_ｍ−ｎのビットとなる。そして、直流電圧源ｃ１〜ｃｎの中で電圧が最低である直流電圧源ｃ１の電圧を１レベルとした基本出力レベルが整数部５０ａとして決定される。また、小数部５０ｂに基づいて生成されたＰＷＭ電圧指令７ａは、基本出力レベルを示す整数部５０ａの最下位ビット２_{ｍ−ｎ＋１}と等価であるため、信号加算部８において最下位ビット２_{ｍ−ｎ＋１}に加算される。これにより、出力電圧の１レベルをＰＷＭ制御することになる。

また、ＡＤ変換器１５のビット数ｍの内、整数部５０ａのビット数は、階調制御型電力変換器１の構成で決まっているため、小数部５０ｂに必要なビット数によりＡＤ変換器１５のビット数ｍを決定する。すなわち、小数部５０ｂが入力されるＰＷＭ制御部７が要求する分解能からＡＤ変換器１５の分解能を決定する。これにより、要求される制御が信頼性良く、かつ高速に実現することができる。

次に、ゲート駆動信号分配部１０からのゲート駆動信号１０ａによる各単相インバータａｋ（ｋ；１〜ｎ）の制御について、図５を参照して説明する。

ゲート駆動信号分配部１０では、２_{ｍ−ｎ＋ｋ}のビットの入力信号から、例えば図５（ａ）に示す、ある一つの単相インバータａｋに関し、その各半導体スイッチング素子ｂｋ１〜ｂｋ４に対するゲート駆動信号１０ａを生成する。また、ゲート駆動信号分配部１０への入力信号には電圧極性が付随しており、図５（ｂ）に示すように、入力信号“０”か“１”の内、“０”の場合には出力０、“１”の場合には、電圧極性により正電圧“＋”あるいは負電圧“−”を出力するように、オン／オフする半導体スイッチング素子ｂｋ１〜ｂｋ４を選択する。

例えば、出力“０”では、半導体スイッチング素子ｂｋ１およびｂｋ３を共にオンし、残りの半導体スイッチング素子ｂｋ２およびｂｋ４を共にオフする。あるいは半導体スイッチング素子ｂｋ２およびｂｋ４を共にオンし、残りの半導体スイッチング素子ｂｋ１およびｂｋ３を共にオフする。

また、正電圧“＋”を出力するには、半導体スイッチング素子ｂｋ１およびｂｋ４をオンし、残りの半導体スイッチング素子ｂｋ２およびｂｋ３を共にオフする。一方、負電圧“−”を出力するには、半導体スイッチング素子ｂｋ２およびｂｋ３を共にオンし、残りの半導体スイッチング素子ｂｋ１およびｂｋ４を共にオフする。

以上のようにしてゲート駆動信号分配部１０で生成されるゲート駆動信号１０ａによって、階調制御型電力変換器１内の各単相インバータａ１〜ａｎの直流電圧源ｃ１〜ｃｎの直流電圧Ｖ１〜Ｖｎを切り替えて各単相インバータａ１〜ａｎの出力電圧を制御する。

これにより、例えばｎ＝４の場合において、各単相インバータａ１〜ａ４からは、それぞれ図６（ａ）に示すような出力電圧が得られ、これらの全ての単相インバータａ１〜ａ４の出力の総和が、図６（ｂ）に示すように、モータ３へ供給する出力電圧として決定される。この場合、正弦波電圧を出力電圧目標にする場合、各単相インバータａ１〜ａ４の出力電圧の総和による階調制御型電力変換器１全体の出力電圧は、各単相インバータａ１〜ａ４の各出力レベルの内の１レベル分をＰＷＭ制御した多レベルの電圧となり、歪の小さい波形出力が可能となる。

この実施の形態１では、電圧指令生成部５から出力されるアナログの電圧指令値をＡＤ変換器１５でディジタル値に変換した後のディジタル電圧指令値５０について、上位ビットと下位ビットに分割するのみで整数部５０ａと小数部５０ｂの抽出を行うため、各単相インバータａ１〜ａ４に対するゲート駆動信号を高速で生成でき、ＰＷＭ制御を合成した多レベル出力を実現する制御の高速化が図れる。また、制御装置２内にＣＰＵ回路を不要にできるため、安価で高速制御が可能となる。また、整数部５０ａの最下位ビットにＰＷＭ電圧指令７ａを加算することにより、出力レベルの１レベル分をＰＷＭ制御した多レベルの電圧の出力制御が容易に実現できる。また、各単相インバータａ１〜ａ４の直流電圧源ｃ１〜ｃ４の電圧比を、１：２：４：８のように、２の累乗比の電圧比となるようにしているので、多レベルの電圧出力が容易に得られる。また、ＡＤ変換器１５から出力されるディジタル電圧指令値５０の整数部５０ａのビット数を、直列接続される複数の単相インバータａ１〜ａ４の個数に等しくすることで、制御が容易になり、制御装置２の回路構成の簡素化、および制御の高速化がさらに促進できる。

なお、上記の説明では、直流電圧源ｃ１〜ｃ４の電圧比は２の累乗比としているが、これに限定されるものではなく、２の累乗比以外でも良く、電圧が最低である直流電圧源ｃ１の電圧を１レベルとして電圧比が整数であればよい。これにより、電力変換装置全体の出力電圧は、各出力レベルの１レベル分をＰＷＭ制御した多レベルの電圧となり、歪の小さい波形出力が同様に可能となる。この場合、出力可能な出力電圧レベルに応じて整数部５０ａのビット数が決定され、各単相インバータａ１〜ａ４に対応する信号に変換されてからゲート駆動信号分配部１０に入力される。

この実施の形態１の特徴は、階調制御型電力変換器１を構成する各単相インバータａ１〜ａ４の内、最も小さい直流電圧Ｖ１を生じる直流電圧源ｃ１で動作する単相インバータａ１の交流出力側に、階調制御型電力変換器１の出力電流を検出する電流検出手段Ｇが配置されていることである。

すなわち、この電流検出手段Ｇは、上下アームのスイッチング素子ｂ１１、ｂ１２の接続点に近接して当該接続点とモータ３への電力出力経路との間に配置されたシャント抵抗Ｒｓを備え、かつ、このシャント抵抗Ｒｓの一端が制御ＧＮＤに接続されて構成されている。

このように、この実施の形態１では、階調制御型電力変換器１を構成する各単相インバータａ１〜ａ４の内、最も小さい直流電圧Ｖ１の直流電圧源ｃ１を有する単相インバータａ１の交流出力側の直近に電流検出手段Ｇとしてのシャント抵抗Ｒｓを配置しているので、単相インバータａ１を構成するスイッチング素子ｂ１（ｂ１１、・・・、ｂ１４）のオン／オフで発生する電圧変化（ｄＶ／ｄｔ）に起因したスイッチングノイズの影響が低減され、かつ、シャント抵抗Ｒｓの一端を制御ＧＮＤに接続していることによりコモンモードノイズの影響も小さくなる。このため、従来のＰＷＭインバータを前提として電流検出を行う場合よりも電流検出精度が高くなる。また、シャント抵抗Ｒｓを使用することができるため、安価な電流検出手段Ｇを構成することができる。

なお、実施の形態１では、電流検出手段Ｇとして安価なシャント抵抗Ｒｓを用いているが、ホールＣＴなどの別の電流検出手段を適用することも可能である。また、この実施の形態１では、複数の単相インバータａ１〜ａ４の出力電圧パルスの組合せによって交流波形を得る場合を示したが、直流電圧が最も小さい直流電圧源ｃ１を有する単相インバータａ１をＰＷＭ制御して交流波形を得るようにしてもよい。

例えば、階調制御型電力変換器１を２つの単相インバータで構成し、直流電圧が小さい単相インバータをＰＷＭ制御し、直流電圧が大きい単相インバータは半周期毎に１パルスを出力することによって交流波形を得るような構成でも、インバータ動作時のスイッチングノイズの影響を小さくでき、かつ、コモンモードノイズの影響を小さくすることができる。

実施の形態２．
図７は、この発明の実施の形態２における電力変換装置が備える階調制御型電力変換器の部分を示す構成図であり、図１に示した実施の形態１と対応もしくは相当する構成部分には同一の符号を付す。

上記の実施の形態１では、４つの単相インバータａ１〜ａ４の全てがフルブリッジ型の構成のものであるに対し、この実施の形態２では、これらの単相インバータａ１〜ａ４の内、最も小さい直流電圧Ｖ１を生じる直流電圧源ｃ１１、ｃ１２を有する単相インバータａ１をハーフブリッジ型の構成にしたものである。すなわち、このハーフブリッジ型の構成の単相インバータａ１は、直流電圧Ｖ１を生じる２つの電解コンデンサからなる直流電圧源ｃ１１、ｃ１２を有するとともに、４つの半導体スイッチング素子ｂ１１〜ｂ１４を備えて構成されている。

そして、この実施の形態２では、この最も小さい直流電圧Ｖ１を生じる直流電圧源ｃ１１、ｃ１２で動作するハーフブリッジ型の単相インバータａ１の交流出力側に、階調制御型電力変換器１の出力電流を検出する電流検出手段Ｇが配置されている。

すなわち、この電流検出手段Ｇは、互いに直列に接続された２つの直流電圧源ｃ１１，ｃ１２の中性点に近接して当該中性点とモータ３への電力出力経路との間に配置されたシャント抵抗Ｒｓを備え、かつ、このシャント抵抗Ｒｓの一端が制御ＧＮＤに接続されて構成されている。

この構成によれば、シャント抵抗Ｒｓの接続箇所が直流の中性点電位に固定されるため、この単相インバータａ１の回路内部の電位が高周波で変化することはなく、コモンモードノイズの影響を低減することができる。

以上のように、実施の形態２による電力変換装置では、階調制御型電力変換器１を構成する単相インバータａ１〜ａ４の内、ハーフブリッジ型の単相インバータａ１の２直列の直流電圧源ｃ１１、ｃ１２の中性点の直近に、電流検出手段Ｇとしてのシャント抵抗Ｒｓを配置した構成としたので、単相インバータａ１を構成するスイッチング素子ｂ１（ｂ１１、・・・、ｂ１４）のオン／オフで発生する電圧変化（ｄＶ／ｄｔ）に起因したスイッチングノイズを低減することができる。さらに、シャント抵抗Ｒｓの電位が２つの直流電圧源ｃ１１，ｃ１２の中性点電位に固定されるため、コモンモードノイズの影響を低減することができる。また、シャント抵抗Ｒｓを使用することができるため、安価な電流検出手段Ｇを構成することができる。

なお、この実施の形態２についても、電流検出手段Ｇとして安価なシャント抵抗Ｒｓを用いているが、ホールＣＴなどの別の電流検出手段を適用することも可能である。

また、この発明は上記の各実施の形態１、２の構成のみに限定されるものではなく、この発明の趣旨を逸脱しない範囲で各種の変形や応用を加えることができ、また、各実施の形態１、２の構成を適宜組み合わせることも可能である。

１階調制御型電力変換器、２制御装置、３モータ、
ａ１〜ａ４単相インバータ、
ｂ１１〜ｂ１４，ｂ２１〜ｂ２４，ｂ３１〜ｂ３４，ｂ４１〜ｂ４４半導体スイッチング素子、
ｃ１〜ｃ４，ｃ１１，ｃ１２直流電圧源、Ｇ電流検出手段、
Ｒｓシャント抵抗。

Claims

それぞれ直流電圧源を有してこの直流電圧源からの直流電力を交流電力に変換する複数の単相インバータを備え、これらの各単相インバータを順次直列に接続して上記各単相インバータによる各発生電圧の総和を出力する電力変換器と、この電力変換器の出力電圧を制御する制御装置と、を備えた電力変換装置において、
上記各単相インバータの内、最も小さい直流電圧を生じる上記直流電圧源で動作する単相インバータの交流出力側に上記電力変換器の出力電流を検出する電流検出手段を配置し、上記電流検出手段の一端を制御ＧＮＤに接続したことを特徴とする電力変換装置。
上記複数の単相インバータの内、最も小さい直流電圧を生じる直流電圧源を有する単相インバータは、ハーフブリッジ型のものであり、このハーフブリッジ型の単相インバータを構成する２つの直流電圧源の中性点に上記電流検出手段を配置したことを特徴とする請求項１に記載の電力変換装置。