JP5879655B2 - サンプラ配列を有する画像センサ - Google Patents

Description

本発明は画像センサに関し、より具体的には、観察したシーンからの点のラインからなる画像が、当該シーンがセンサの前を行に垂直に移動するのに伴い当該シーンの同一ラインを連続的に観察する複数の感光行により取得された連続画像を追加することにより再形成されるＴＤＩセンサ（「Ｄｅｌａｙ Ｉｎｔｅｇｒａｔｉｏｎ ｌｉｎｅａｒ ｓｅｎｓｏｒｓ」の略）に関するが、これに限定されない。

これらのセンサは、例えば、衛星を利用した地球観測システムで用いられる。これらは感光画素を含む複数の平行な行を含み、各種の行を制御する回路（露出時間、次いで光生成電荷の読み取り時間を制御する）のシーケンシングが、当該センサの全ての行が観察したシーンの１ラインを認識するように、シーンとセンサの相対移動に関して同期化されている。生成された信号は次いで、観察したラインの各点毎に一点づつ追加される。

理論上の信号／ノイズ比は、センサの行数Ｎの平方根に比例する。この数は、用途（工業制御、地球観測、歯科用パノラマＸ線撮影、または乳房Ｘ線撮影）に応じて数行〜約１００行の値を取り得る。

ＣＣＤ画像センサ（ＣＣＤ：「Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ」）において、一点づつの信号の追加は、前の行により生成された電荷を、シーンとセンサの相対移動に同期して画素の行に転送することにより、読み取りノイズ無しに自然に行なわれた。

国際公開２００８０３４７９４号パンフレットでは、ＣＭＯＳ技術に基づいて、能動画素がＴＤＩモードで動作する画像センサを提供している。能動画素が電荷転送により動作せず、列導体上へ電圧を供給するため、行から行への電荷転送は生じない。画素の各種行により認識される同一画像ラインに対応する信号の追加を実行するために、アナログ／デジタル変換を用いて各画素の出力のデジタル表現を与えると共に、通過する間に連続的に画像点を認識したＮ個の画素から得られたＮ個のデジタル値が加算された。しかし、当該出願に記述する原理では、信号の読み取りを真性有相関２重サンプリングで実行することができず、暗い照明条件下での検出可能性が制約されるｋＴＣ型ノイズを伴う疑似相関２重サンプリングのみ可能であった。

本発明の目的は、真性有相関２重サンプリングによる読み取り動作を許しながら、同時に全ての行に共通な積分時間を許すことにより上述の欠点を是正することである。この目的のため、センサが各行を連続的にアドレス指定することにより読み取られたＰ個の画素のＮ行を含んでいる場合、これらの画素送られたアナログ信号のサンプリングは、各々が個別のサンプリング回路を含むＰ個の処理回路のＮ行からなる補助マトリクスにより実行される。１行のＰ個の処理回路は各々、画素から送られた信号を１行づつサンプリングできるように、Ｐ個の列導体のうち１個を入力として受け取る。リセット電位レベルが全ての列導体の上に１行づつ連続的に配置されてＮ×Ｐ個のサンプリング回路内で１行づつサンプリングされる。次いで、各画素のリセット電位レベルに関して参照される有用信号が列導体上に１行づつ配置されて１行づつサンプリングされる。サンプリング済み信号のアナログ／デジタル変換および変換済み信号のデジタル総和を個々の処理回路により実行することができる。

更に、このような編成により、全ての行に共通な積分時間および真性有相関２重サンプリングの両方により相関を有する切換ノイズを最小化すべく動作可能な特性を有する（すなわち、画像移動および電荷積分無しに、従って総和無しに）瞬間的なマトリクス画像センサを形成することができる。

その結果、本発明の一定義によれば、Ｐ個の感光画素のＮ行を有し、信号積分機能を備えた走査画像センサを提供するものであり、行ランクｊの画素が、当該行の画素に共通な行アドレス指定導体に接続された行選択入力および各種行に属する同一ランクｊのＮ個の画素に共通なランクｊの列導体に接続された出力を含むＭＯＳトランジスタを用いた回路により形成されていて、当該センサが、列導体に対し、アドレス指定されている行のＰ個の画素における同一積分期間Ｔにわたり、一方ではＰ個のリセット電位を、他方では当該電荷積分に対応するＰ個のアナログ信号を毎回印加すべく当該Ｎ行の画素の各々を連続的にアドレス指定する回路を含み、当該センサが更に信号デジタル化回路を含んでいて、当該デジタル化回路が、
−行ランクｉおよび列ランクｊの各処理回路が、ランクｊの列導体に存在する信号の有相関２重サンプリングを実行する個別サンプラを含んでいて、全ての行について同一積分時間にわたる画像点の観察に対応するＰ個の処理回路のＮ行と、
−サンプリングされたアナログ信号のデジタル値を渡すためのアナログ／デジタル変換手段と、
−行ランクｉおよび列ランクｊの処理回路により変換されて、前の行ランクの処理回路により変換されたデジタル信号による積分期間Ｔに対応し、且つ前の積分期間にわたる同一画像点の観察に対応する信号を加算するデジタル加算手段と、
−各積分期間の終了時点で最終行のデジタル加算手段から内容を抽出する手段とを含むことを特徴とする。

サンプラは、リセット後の画素の保存ノードの電位に対応するリセット電位のサンプリング、および電荷を保存ノード内に転送した後の保存ノードの電位に対応する有用電位のサンプリングを含む有相関２重サンプリングを実行すべく構成されていて、リセット電位は、保存ノードからの電荷の排出に対応し、有用信号レベルは当該排出に続く保存ノードへの電荷の補充に対応している。処理回路の一部を形成するサンプラは次いで好適には、画素のリセットトランジスタにリセットパルスが印加されたのに続いてリセット電位レベルを最初に、次いで転送トランジスタに印加された転送パルスに続いて信号レベルを保存する手段を含み、アナログ／デジタル変換手段は次いで、これら２レベル間の差を変換する。リセットパルスおよび転送パルスは当該Ｎ行の全ての画素に共通である。

好適な一実施形態において、各画素はＭＯＳ技術を用いる能動画素であって、フォトダイオード、電荷保存ノード、フォトダイオードから保存ノードへの電荷の転送を可能にする転送トランジスタ、保存ノードの電位をリセットするリセットトランジスタ、保存ノード内の電荷量を表す電位を生成するフォロワトランジスタ、およびフォロワトランジスタを列導体に接続する行選択トランジスタを含んでいる。

センサは、マトリクスのリセットトランジスタの全てを同時にオンにする共通リセット信号（ＲＳＴ）を発信する手段と、マトリクスの転送トランジスタの全てを同時にオンにする共通転送信号（ＧＴＲＡ）を発信する手段と、共通リセット命令の後、且つ共通転送命令の前に各行についてリセット電位のサンプリングを連続的に制御し、次いで転送命令の後で各行について有用電位のサンプリングを連続的に制御する手段とを含んでいる。

行ランクｉおよび列ランクｊの処理回路のデジタル加算手段は好適には、前の積分期間に実行されたデジタル加算の結果を受け取るべく前の行ランクｉ−１の処理回路からの出力に接続されている。デジタル加算手段は当該結果に現在のアナログ／デジタル変換から生じたデジタル値を加算すべく設計されている。

アナログ／デジタル変換手段およびデジタル値加算手段は好適には、各種処理回路内で分散されていて、センサは、Ｐ個の処理回路のＮ行の少なくとも１行から当該行の各画素で実行された加算の結果を抽出する出力回路を含んでいる。

物理的に、センサには、１画当たり素４個のトランジスタを有する感光画素のマトリクスと、当該画素マトリクスの外部に配置された処理回路のマトリクスとが並置されている。

好適な一実施形態において、ランクｉの画素の行から送られた信号のサンプリングをランクｉの処理回路の行で再び実行可能にすべく、同一の行アドレス指定回路を画素の行のアドレス指定と処理回路のアドレス指定の両方に用いることができる。この場合、加算の結果は処理回路の最終行から系統的に抽出される。

アナログ／デジタル変換手段は好適には、各処理回路に比較器およびカウンタを含むランプ変換器であり、カウンタは、比較器の入力に線形電圧ランプが印加された場合に比較器が切替わるまで一定速度でカウントする。カウンタは、変換すべきサンプリング済み信号に比例して増分される。デジタル加算手段は、前のランクの処理回路により渡された値にカウンタを初期化すべく設計されたカウンタのリセット入力である。

行ランクｉおよび列ランクｊの補助回路のカウンタの出力は次いで、行ランクｉ＋１および列ランクｊの処理回路のカウンタの入力に、積分期間に対応するアナログ／デジタル変換の前に、行ランクｉおよび前の積分期間に対応する結果を渡すべく、当該入力に接続される。

列ランクｊおよび行ランクｉのデジタル化回路のカウンタは、アナログ／デジタル変換の開始前に、列ランクｊおよび行ランクｉのカウンタを、同一列ランクおよび前の行ランクｉ−１のカウンタに含まれる結果で初期化すべく、同一列ランクおよび前の行ランクのカウンタの出力に接続されたリセット入力を含んでいる。この結果、ランプ終端でのランクｉの回路のカウンタの内容が、画素により受け取られた光の量、およびランクｉ−１のカウンタにより渡された前の内容（自身が前の加算で得られ、以下同様）の加算に対応することになる。

本発明の他の特徴および利点は、添付の図面に関して以下に述べる詳細な説明を精査すれば明らかになろう。

本発明によるセンサの一般的アーキテクチャを示す。 ４個のトランジスタを備えたＣＭＯＳ画素の回路図を示す。 センサの動作タイミング図を示す。 ランクｉ，ｊの処理回路の基本構造を示す。 同一列内の処理回路の全体的な接続構造を、これらの回路が前の行および新規アナログ／デジタル変換の結果を加算すべく相互接続されている場合に示す。

図１に、本発明による電荷積分機能を備えた走査デジタル画像センサの一般的アーキテクチャを見ることができる。本センサは、感光性を有するＰ個の画素のＮ行からなるマトリクスＭＴ１を含んでいる。Ｎ行の各々は、連続的に、センサに対して画像が移動する間に同一画像ラインを認識し、Ｎ行の信号が１画素づつ同期的に加算される。これらの画素は、各々が一般に１個のフォトダイオードおよび数個のトランジスタを含むＣＭＯＳ画素である。ランクｉ（ｉ＝１〜Ｎ）の同一行の画素は、当該行の全ての画素を同時にアドレス指定可能にする行Ｌ_ｉの同一導体に接続されている。ランクｊ（ｊ＝１〜Ｐ）の列の画素は全て同一列導体Ｃ_ｃｊに接続されている。行Ｌｉがアドレス指定された場合、当該行の各画素Ｐ_ｉ，ｊは、所与の積分時間Ｔにわたり画素Ｐ_ｉ，ｊの照射を表すアナログ信号をこれに印加すべく、対応する列導体Ｃ_ｃｊに接続される。この目的のため、行導体Ｌ_ｉは行デコーダＤＥＬ１をアドレス指定するための信号を受け取る。列導体Ｃ_ｃｊは、画素ＭＴ１のマトリクスからの出力導体を形成する。

Ｐ個の処理回路のＭ行からなる第２のマトリクスＭＴ２は、画素ＭＴ１のマトリクスに関連付けられ、入力として列導体Ｃ_ｃｊを有している。行ランクｉおよび列ランクｊの各処理回路Ｃ_ｉ，ｊは基本サンプラブロッカを含んでいる。サンプラブロッカは、サンプリング対象アナログ信号を受け取るべく列導体Ｃ_ｃｊに接続されている。サンプラブロッカは、行デコーダＤＥＬ２から送られた行導体により行内でアドレス指定され、列導体に存在するアナログ信号を受け取るのはアドレス指定された行のサンプラブロッカである。後述するように、ある場合にはデコーダＤＥＬ２はデコーダＤＥＬ１と同一であってよいが、サンプラの行が各々の新規積分期間に画素の異なる行から送られる電位レベルを受け取らなければならない場合にはデコーダは別々である。

好適には、セルＣ_ｉ，ｊは各々、個別のサンプラブロッカだけでなく基本アナログ／デジタル変換器および基本総和手段を含んでいる。

Ｐ個の出力セル（列と同じ個数）を含む出力回路ＣＳにより、マトリクスＭＴ１のいくつかの行による同一画像ラインの連続的観察により得られた基本信号のいくつか追加した結果であるデジタル信号をマトリクスＭＴ２から抽出することができる。マトリクスＭＴ２から抽出された当該画像ラインの結果を出力Ｓで読み取ることができる。Ｐ個のセルが各々デジタル信号を出力Ｓを連続的に出力している状態で、出力は例えば直列モードで生成される。次の画像ラインの結果は、積分時間に等しい時間Ｔの経過後に周期的に抽出される。

マトリクスＭＴ２内でアドレス指定された行のサンプリングおよびアナログ／デジタル変換機能は、制御回路ＡＤＣＣＴＲＬにより制御される。センサの動作の一般的なシーケンシングはシーケンシング回路ＳＥＱにより提供される。

マトリクスＭＴ１の画素のＮ行により連続的に認識された同一画像ラインからの信号のデジタル蓄積を実行する２種類の一般的シーケンシングを提供することができる。シーケンシング手順の一つは、マトリクスＭＴ１の行からマトリクスＭＴ２の行へのアナログ信号の伝達に円順列を、およびマトリクスＭＴ２の行から出力回路ＣＳへの伝達に円順列を用いるものである。もう一方の、より好適な手順は円順列を使用しない。円順列によりシーケンシングを行なう場合、マトリクスＭＴ１の行のアドレス指定とは異なる仕方でマトリクスＭＴ２の行をアドレス指定するために、およびその内容を抽出して出力回路ＣＳに渡すべく円順列内のＮ行から１行を指定するためにデコーダＤＥＬ２が必要とされる。

順列を用いない好適なシーケンシングについて以下に述べる。

画像ラインは、積分時間Ｔにわたり画素の第１行（ランクｉ＝１）により認識される。当該行のアナログ内容がマトリクスＭＴ２の第１行（ランクｉ＝１）に転送され、サンプリングおよびデジタル変換されて、当該行に保存される。

次いで、期間Ｔに対応する距離増分だけ移動された後で、当該同一画像ラインはマトリクスＭＴ１の第２行（ｉ＝２）により認識される。当該第２行は、マトリクスＭＴ２の第２行に転送され、サンプリングされ、変換されて、既に第１行（ｉ＝１）に保存されている内容に追加される。この間、マトリクスＭＴ１の画素の第１行は第２の画像ラインを認識し、当該第１行の内容がマトリクスＭＴ２の第１行に再び転送される。

本処理はこのように続けられ、各々の新規積分期間において画素のマトリクスのランクｉの各行がマトリクスＭＴ２の同一ランクｉの行に転送され、サンプリングされ、変換されて、行ランクｉ−１の前の内容に追加される。

第Ｎの積分期間の終了時点において、すなわち時間Ｎ×Ｔ経過後に、マトリクスのランクＮの最終行は、マトリクスＭＴ１のＮ行により認識された第１の画像ラインに対応する信号の追加を含んでいる。

出力回路は、マトリクスＭＴ２の第Ｎ行の内容を抽出して、当該内容をゼロにリセットする。

第（Ｎ＋１）期間の終了時点で、マトリクスＭＴ２の最終行は、マトリクスのＮ行により認識された第２の画像ラインに対応する追加信号を含んでいる。当該容は抽出されてゼロ等にリセットされる。

従って、マトリクスＭＴ２への保存にアドレス指定の円順列は一切存在しない。転送は常にマトリクスＭＴ１の行ｉからマトリクスＭＴ２の行ｉへ向けて生じる。また、マトリクスＭＴ２からの信号の抽出にも円順列は一切存在しない。抽出は常に行Ｎから生じる。このようなアドレス指定の簡略化とは対照的に、マトリクスＭＴ２の任意の所与のランクｉの行へ、行ランクｉ−１に既に保存されている内容を系統的に転送する必要がある。この転送は、積分時間Ｔに等しい期間に生じる。これは、各々の新規アナログ／デジタル変換の前に生起し、転送された内容（前の積分期間から生じた）が現在のアナログ／デジタル変換の結果に追加される。

サンプリング信号のタイミング図
本発明により、画素のマトリクスのＮ行からのデジタル信号の蓄積をどのようにシーケンシングするかに拘わらず、画素の全ての行について同時に開始し、且つ全ての行について同時に終了する積分時間で動作する４乃至５個のトランジスタを備えたＣＭＯＳ画素を用いることができる。また、以下に詳述するタイミング図により、真性有相関２重サンプリングを実行することができる。

２重サンプリングが、リセットレベルおよび有用信号レベルを別々にサンプリングするものである点を想起されたい。真性有相関２重サンプリングとは、電荷を（画素内に）保存すべくノードの電位をリセットし、次いでリセットレベルをサンプリングし、次いでフォトダイオードにより積分時間Ｔにわたり積分された電荷を保存ノードに転送し、次いで結果的に生じた有用信号レベルをサンプリングし、最後に、２個のサンプリング済み信号の差を求めることである。疑似相関２重サンプリングとは、最初に時間Ｔにわたり積分された電荷を保存ノードに転送し、次いで有用信号レベルをサンプリングし、保存ノードをリセットし、次いでリセットレベルをサンプリングし、最後に、２個のサンプリング済み信号の差を求めることである。しかし、第２のケースでは、現在進行中の期間ではなく次の積分期間に用いるリセットレベルを比較に用いるため、真性有相関２重サンプリングとは見なされない。原理的には、リセットレベルは各期間を通じて同じであるが、リセットトランジスタに起因するｋＴＣ型のスイッチングノイズが存在し、当該ノイズは疑似相関２重サンプリングでは除去されない。

４乃至５個のトランジスタを備えた画素の通常のマトリクスが、「回転シャッタモード」と呼ばれるモード、すなわち、積分時間が各種の行にわたり階段状に分布し、全ての行に共通ではないモードで動作する場合のみ、真性有相関２重サンプリングを可能にする点に注意することが重要である。５個のトランジスタを備えた画素では通常、全ての行に共通な積分時間が可能である。しかし、この場合、真性有相関２重サンプリングは不可能であり、疑似相関２重サンプリングだけが実行可能である。本発明によれば、全ての行に共通な積分時間および真性有相関２重サンプリングの両方により、４個のトランジスタ（露出時間を減らすために適宜５番目のトランジスタが設けられていてもよい）で動作することが可能である。

図２に、４個のトランジスタＴ１〜Ｔ４および１個のフォトダイオードＰＤを備えたＣＭＯＳ技術を用いる能動画素の構造を示す。ノードＮ１はフォトダイオードのカソードを表し、フォトダイオード内の光により生成された電荷を集める。転送トランジスタＴ１は電荷を保存すべくノードＮ１をノードＮＤに接続する。トランジスタＴ１は、積分時間Ｔの経過後にフォトダイオードに蓄積された電荷をフォトダイオードからノードＮＤに転送可能にする転送信号ＧＴＲＡにより、短期間だけオンにされる。転送信号ＧＴＲＡはマトリクスの全ての画素に共通である。

電荷ＮＤの保存ノードは、前の積分期間中にノードＮＤに蓄積された電荷を排出すべくリセットトランジスタＴ２により基準電位Ｖｒｅｆにリセットすることにより、当該ノードをリセット電位に戻すことができる。この目的のために、トランジスタＴ２は、マトリクスの全ての画素に共通なリセット信号ＲＳＴにより、短期間導通状態にされる。

保存ノードＮＤは更に、ドレインが基準電位Ｖｒｅｆ（または電力供給電圧Ｖｄｄ等の別の固定電位）にあり、ソースがゲートにより想定された電位、すなわち保存ノードＮＤの電位に（ゲート／ソース電圧低下の範囲内で）合致するフォロワトランジスタＴ３のゲートに接続されている。フォロワトランジスタＴ３のソースは、行選択トランジスタＴ４により、ランクｊの列の全ての画素に共通な列導体Ｃ_ｃｊに接続されている。行選択トランジスタＴ４は、ランクｉの行のアドレス指定信号であり、且つ当該行の全ての画素に共通である信号ＬＳＥＬ_ｉにより導通状態にされる。Ｎ個の行選択信号ＬＳＥＬ_１〜ＬＳＥＬ_Ｎが存在する。

本発明で用いるタイミング図を図３に示す。

短いリセット信号ＲＳＴが発信される。当該信号はマトリクスの全ての画素に共通であり、全ての画素の保存ノードをリセット電位レベルに戻す。

次いで、画素マトリクスＭＴ１の行１およびマトリクスＭＴ２の行１が信号ＬＳＥＬ_１により選択される。列１の画素の保存ノードのリセットレベルが、マトリクスＭＴ１をマトリクスＭＴ２に接続する列導体に印加される。これらのリセットレベルは次いで、マトリクスＭＴ２の行１のサンプラブロッカ内で、列１の全ての当該サンプラブロッカに共通なサンプリング信号ＳＨＲ１によりサンプリングされる。

その後、信号ＬＳＥＬ_２〜ＬＳＥＬ_Ｎにより全ての行が順次連続的に選択され、行を選択する間、マトリクスＭＴ２の対応する行の対応するリセットレベルがサンプリングされる。従って、マトリクスＭＴ２の行ｉに固有の第１サンプリング信号ＳＨＲｉにより、選択信号ＬＳＥＬ_ｉによりアドレス指定されたマトリクスＭＴ１の同一ランクｉの行の画素から送られたリセットレベルが、ランクｉの当該行においてサンプリング可能になる。

この初期シーケンスの終了時点で、マトリクスＭＴ２の各サンプラブロッカはマトリクスＭＴ１の各画素のリセットレベルを含んでいる。

積分時間Ｔの終了（および次の期間の開始）を規定する短い転送信号ＧＴＲＡが次いでマトリクスＭＴ１全体に印加される。画素の保存ノードＮＤは、前の積分時間中に各々の照度に対応する量の電荷を受け取る。これらの電荷は、完全に空にされて新たな積分時間の準備ができているフォトダイオードにより供給される。

マトリクスＭＴ１、および同時にマトリクスＭＴ２において、信号ＬＳＥＬ_１〜ＬＳＥＬ_Ｎにより、全ての行が再び順次連続的に選択され、有用信号の対応するレベルが毎回サンプリングされる。マトリクスＭＴ２の行ｉに固有の第２サンプリング信号ＳＨＳ_ｉにより、選択信号ＬＳＥＬ_ｉによりアドレス指定されたマトリクスＭＴ１の行ｉの画素から送られた有用信号のレベルがマトリクスＭＴ２の同一ランクｉの行においてサンプリング可能になる。

当該シーケンスの終了時点で、マトリクスＭＴ２の各サンプラブロッカは、既に保存されているリセットレベル以外に、マトリクスＭＴ１の各画素の有用信号レベルを含んでいる。リセットレベルは実際に、保存ノードの補充に前のものであって、当該補充に続くものではなく、真性有相関２重サンプリングを実行することができる。

マトリクスＭＴ２の処理回路Ｃ_ｉ，ｊ内で実行されるアナログ／デジタル変換は、各画素用における有用信号レベルとリセットレベルの差のデジタル値を与える。この変換は、全ての画素について同時に実行される。この変換は、有用信号ＳＨＳ_Ｎの最終サンプリングの後、且つ行ＲＳＴへ新規大域リセット信号を発信する前の積分時間中に実行される。アナログ／デジタル変換に要する時間の長さを図３の高パルスＣＯＮＶで表す。以下に述べるようにカウンタを用いて変換を行なう場合、当該カウンタは変換対象の値に依存する期間にわたりクロックＣＬＫの周波数でカウントする。変換の結果は、当該期間の終了時点で読み取られる。

変換の結果は、採用されたシーケンシングのモードに応じて、マトリクスＭＴ２の同一処理回路Ｃ_ｉ，ｊに既に保存されている結果、あるいは前の行内の同一ランクｊの回路Ｃ_{ｉ−１，ｊ}に既に保存されている結果、のいずれかに追加される。ここでは、シーケンシングが円順列無しであって第２のケースが適用されるものと考える。

当該変換が、カウンタを用いて変換の結果を与える場合、カウンタの内容の読み取りは好適には、カウンタの出力を次の行における同一ランクｊのカウンタのリセット入力へ転送することにより当該カウンタが次の積分期間中に初期の非ゼロの内容から始まる。デジタル変換の終了後、高パルスＳＨＩＦＴ_ＥＮにより、カウンタの最終的な内容が次の行のカウンタのリセット入力の方へシフトされる事実を示す。第１行に関する限り、その初期内容は系統的にゼロに設定される。

しかし、アナログ／デジタル変換ＣＯＮＶの終了後、且つ内容転送パルスＳＨＩＦＴ_ＥＮの発信前に、求める積分結果を含むカウンタの最終行の内容が読み取られる（読み取りパルスＲＥＡＤ_Ｎ）。

図４に、処理回路自体が個々のランプアナログ／デジタル変換器を使用する、マトリクスＭＴ２の行ｉ内のランクｊの処理回路Ｃ_ｉ，ｊの基本的回路図を示す。当該変換器は、カウンタＣＰＴ_ｉ，ｊ、比較器ＣＭＰ_ｉ，ｊ、およびマトリクスＭＴ２全体に共通な線形電圧ランプを用いる。

本例におけるランクｉ，ｊのサンプラブロッカは、２個の保存容量ＣＲ_ｉ，ｊおよびＣＳ_ｉ，ｊを含んでいて、第１のサンプラブロッカは第１サンプリング信号ＳＨＲ_ｉ時点において列導体Ｃ_ｃｊに存在するリセットレベルを保存するためにあり、第２のサンプラブロッカは第２のサンプリング信号ＳＨＳ_ｉ時点において同一導体に存在する有用信号レベルを保存するためにある。

第１のコンデンサＣＲ_ｉ，ｊは、基準電位ＣＬＭＰである端子を有している。第２のコンデンサＣＳ_ｉ，ｊは、電位ＣＬＭＰから始めてランプ発生器（図示せず）から、電圧ランプ（原理的に線形）を受け取る端子ＲＭＰに接続された端子を有している。カウンタＣＰＴ_ｉ，ｊは、マトリクス全体に共通なクロックＣＬＫが与える一定周波数でカウントする。

カウンタは、ランプが上昇し始めるのと同時にカウントを開始する。制御信号ＣＯＵＮＴ_ＥＮは変換（図３のＣＯＮＶ）の開始を規定し、カウンタによるカウントおよびランプの開始の両方を起動するために用いる。カウンタの停止は、比較器の出力から送られた信号ＳＴＯＰにより起動される。ランプのレベルが、比較器の２個の入力の電位を等しくするものである場合、比較器ＣＭＰ_ｉ，ｊはカウント動作を切替えて中断する。停止時点でのカウンタの内容は、ランプがあるレベルに達するのに要した時間に比例し、当該時間は、コンデンサＣＳ_ｉ，ｊに保存された有用信号とコンデンサＣＲ_ｉ，ｊに保存されたリセット信号の差に比例する（ランプが線形の場合）。有用信号の電位は、基準電位ＣＬＭＰよりも大きい負値であり、上昇電圧ランプが用いられる。下降ランプを他のコンデンサの足に印加することができる。

カウンタは、クロック入力（ＣＬＫ）、開始入力ＣＯＵＮＴ_ＥＮ、カウント停止入力（ＳＴＯＰ）、初期内容を受け取るための入力ＳＨＩＦＴ_ＩＮ（円順列を用いるシーケンシングの場合はゼロリセット入力）、初期内容のロードを許可する入力ＳＨＩＦＴ_ＥＮ、および最後に、当該カウンタの内容を次の行のカウンタに渡す出力ＳＨＩＦＴ_ＯＵＴを含んでいる。最終行では、出力ＳＨＩＦＴ_ＯＵＴは、同一画像ラインのＮ個のビューの蓄積結果を出力回路ＣＳに渡す。第１行では、円順列無しのシーケンシングの場合は第１行が各々の新規変換の前にゼロにリセットされる必要があるため、入力ＳＨＩＦＴ_ＩＮは当該カウンタのゼロリセット値を受け取る。

図５に、アナログ／デジタル変換が上述のように行われた場合のマトリクスＭＴ２の一般的な編成を示す。

本画像センサの重要な利点が、マトリクスの全ての行に共通な積分時間および真性有相関２重サンプリングの両方を用いて動作可能な（信号走査および積分モードでは動作しない）瞬時画像センサとして使用できる点であることに注意されたい。この場合、デジタル総和および順列の手段が無くてもよく、図３のタイミング図を用いて、但しランクＮの行だけでなくマトリクスＭＴ２の全ての行を読み取ることにより、持続期間Ｔの各サンプリング期間の終了時点でデジタル化された信号の全体をマトリクスＭＴ２から抽出すれば十分である。無論、この場合、アドレス指定の順列は存在せず、マトリクスＭＴ１のランクｉの行が、マトリクスＭＴ２の同一ランクの行内で系統的にサンプリングされる。

画像センサが走査および電荷積分モードで動作する場合、マトリクスＭＴ２の全てのサンプラブロッカおよび全てのアナログ／デジタル変換器により、特に、変換に用いた比較器のオフセット誤差がＮ行にわたり平均化されるように、同一画像ラインが読み取られて連続的に変換される点に注意されたい。

Claims (8)

1. Ｐ個の感光画素のＮ行を有し、信号積分機能を備えた走査画像センサであって、行ランクｊの画素が、前記行の画素に共通な行アドレス指定導体（Ｌ_ｉ）に接続された行選択入力（ＳＥＬ_ｉ）および各種行に属する同一ランクｊのＮ個の画素に共通なランクｊの列導体（Ｃ_ｃｊ）に接続された出力を含むＭＯＳトランジスタを用いた回路により形成されていて、前記センサが、列導体に対し、アドレス指定されている行のＰ個の画素における同一積分期間Ｔにわたり、一方ではＰ個のリセット電位を、他方では前記電荷積分に対応するＰ個のアナログ信号を毎回印加すべく前記Ｎ行の画素の各々を連続的にアドレス指定する回路（ＤＥＬ１）を含み、前記センサが更に信号デジタル化回路を含んでいて、前記デジタル化回路が、Ｎ行Ｐ個の処理回路（ＭＴ２）を含み、
   行ランクｉおよび列ランクｊの各処理回路が、ランクｊの列導体に存在する信号の有相関２重サンプリングを実行する個別サンプラと、前記サンプリングされたアナログ信号のデジタル値を渡すためのアナログ／デジタル変換手段と、前の行ランクの処理回路により変換されたデジタル信号による積分期間Ｔに対応し、且つ前の積分期間にわたる同一画像点の観察に対応する信号を加算するデジタル加算手段とを含んでいて、全ての行について同一積分時間にわたる画像点の観察に対応し、
   前記デジタル化回路が、各積分期間の終了時点で最終行の前記デジタル加算手段から内容を抽出する手段をさらに含む
   ことを特徴とするセンサ。
2. 前記サンプラが、リセット後の画素の保存ノードのリセット電位のサンプリング、および電荷を前記保存ノード内に転送した後の前記保存ノードの電位に対応する前記画素に対する有用信号レベルのサンプリングを含む有相関２重サンプリングを実行すべく構成されていて、前記リセット電位が、前記保存ノードからの電荷の排出に対応し、前記有用信号レベルが前記排出に続く前記保存ノードへの電荷の補充に対応していることを特徴とする、請求項１に記載の画像センサ。
3. 前記リセットレベルがリセットパルス（ＲＳＴ）により定義され、前記積分時間が前記保存ノードに電荷を転送するパルス（ＧＴＲＡ）により定義され、前記リセットパルスおよび前記転送パルスが前記Ｎ行の全ての画素に共通であることを特徴とする、請求項２に記載の画像センサ。
4. 行ランクｉおよび列ランクｊの処理回路の前記デジタル加算手段が、前の積分期間に実行されたデジタル加算の結果を受け取るべく前の行ランクｉ−１の処理回路からの出力に接続されていて、前記デジタル加算手段が前記結果に現在のアナログ／デジタル変換から生じたデジタル値を加算すべく設計されていることを特徴とする、請求項１〜３のいずれか１項に記載の画像センサ。
5. 前記アナログ／デジタル変換手段が、各処理回路に比較器（ＣＭＰ_ｉ，ｊ）およびカウンタ（ＣＰＴ_ｉ，ｊ）を含むランプ変換器であり、前記カウンタは、前記比較器の入力に線形電圧ランプが印加された場合に前記比較器が切替わるまで一定速度でカウントし、前記デジタル加算手段は、前のランクの処理回路により渡された値にカウンタを初期化すべく設計された前記カウンタのリセット入力であることを特徴とする、請求項４に記載の画像センサ。
6. 行ランクｉおよび列ランクｊの補助回路のカウンタの出力が、行ランクｉ＋１および列ランクｊの処理回路のカウンタの入力に、積分期間に対応するアナログ／デジタル変換の前に、行ランクｉおよび前の積分期間に対応する結果を渡すべく、前記入力に接続されることを特徴とする、請求項５に記載の画像センサ。
7. 各画素が、フォトダイオード（ＰＤ）、電荷（ＮＤ）用の保存ノード、前記フォトダイオードから前記保存ノードへの電荷の転送を許す転送トランジスタ（Ｔ１）、前記保存ノード（Ｔ２）の電位をリセットするリセットトランジスタ、前記保存ノード内の電荷量を表す電位を生成するフォロワトランジスタ（Ｔ３）、および前記フォロワトランジスタを前記列導体に接続する行選択トランジスタ（Ｔ４）を含むことを特徴とする、請求項１〜６のいずれか１項に記載の画像センサ。
8. 前記マトリクスの前記リセットトランジスタの全てを同時にオンにする共通リセット信号（ＲＳＴ）を発信する手段と、前記マトリクスの前記転送トランジスタの全てを同時にオンにする共通転送信号（ＧＴＲＡ）を発信する手段と、共通リセット命令の後、且つ共通転送命令の前に各行についてリセット電位のサンプリングを連続的に制御し、次いで前記転送命令の後で各行について有用電位のサンプリングを連続的に制御する手段とを含むことを特徴とする、請求項７に記載のセンサ。

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