JP5945582B2 - ホールドタイム最適化回路およびその受信機 - Google Patents

Description

本発明は、ホールドタイム最適化回路に関し、特に、ホールドタイム最適化回路およびホールドタイム最適化回路を含む受信機に関するものである。

デジタル回路では、「ホールドタイム」は、クロックイベントが発生した後（例えば、クロックイベントは、クロック信号の立ち上がりエッジまたは立ち下がりエッジのような遷移エッジを意味する）、データ信号が確実に保持されなければならない最小限の時間を意味する。しかしながら、ホールドタイムを最適に設定することは設計者にとっては難しいことである。ホールドタイムが不十分な場合、デジタル回路は、誤ったデータサイクルでサンプリングデータをキャプチャする可能性がある。反対に、ホールドタイムが長過ぎる場合には、デジタル回路のセットアップ時間とサイクル時間は、遅延し、デジタル回路の速度が減速される可能性がある。

好適な実施形態では、本発明は、ホールドタイム最適化回路に関し、補正パルス信号に対応して調整された遅延時間、クロック信号を遅延させて、遅延クロック信号を発生させる遅延制御回路、および遅延クロック信号に対応してサンプリングされたデータ信号の遷移エッジと遅延クロック信号の遷移エッジに対応して補正パルス信号を発生させる補正回路を含む。

いくつかの実施形態では、データ信号は、ビットを含み、補正回路は、グリッチ発生回路を含む。いくつかの実施形態では、グリッチ発生回路は、ビットの立ち上がりエッジに対応して第１の検出信号を発生させる立ち上がりエッジ検出器、ビットの立ち下がりエッジに対応して第２の検出信号を発生させる立ち下がりエッジ検出器、第１の検出信号を受信する第１の入力端子、遅延クロック信号を受信する第２の入力端子、および出力端子を有する第１のＡＮＤゲート、第２の検出信号を受信する第１の入力端子、遅延データ信号を受信する第２の入力端子、および出力端子を有する第２のＡＮＤゲート、および第１のＡＮＤゲートの出力端子に接続された第１の入力端子、第２のＡＮＤゲートの出力端子に接続された第２の入力端子、および補正パルス信号を出力する出力端子を有する第１のＯＲゲートを含む。いくつかの実施形態では、立ち上がりエッジ検出器は、ビットを受信する入力端子、および出力端子を有する第２のインバータ、ビットを受信する第１の入力端子、第２のインバータの出力端子に接続された第２の入力端子、および第１の検出信号を出力する出力端子を有する第３のＡＮＤゲートを含む。いくつかの実施形態では、立ち下がりエッジ検出器は、ビットを受信する入力端子、および出力端子を有する第３のインバータ、およびビットを受信する第１の入力端子、第３のインバータの出力端子に接続された第２の入力端子、および第２の検出信号を出力する出力端子を有するＮＯＲゲートを含む。いくつかの実施形態では、データ信号は、複数のビットを含み、補正回路は、複数のグリッチ発生回路を含む。いくつかの実施形態では、各グリッチ発生回路は、各ビットの立ち上がりエッジに対応して第１の検出信号を発生させる立ち上がりエッジ検出器、各ビットの立ち下がりエッジに対応して第２の検出信号を発生させる立ち下がりエッジ検出器、第１の検出信号を受信する第１の入力端子、遅延クロック信号を受信する第２の入力端子、および出力端子を有する第１のＡＮＤゲート、第２の検出信号を受信する第１の入力端子、遅延データ信号を受信する第２の入力端子、および出力端子を有する第２のＡＮＤゲート、および第１のＡＮＤゲートの出力端子に接続された第１の入力端子、第２のＡＮＤゲートの出力端子に接続された第２の入力端子、および出力端子を有する第１のＯＲゲートを含む。いくつかの実施形態では、補正回路は、第２のＯＲゲートを更に含み、第２のＯＲゲートは、グリッチ発生回路の全ての第１のＯＲゲートの出力端子にそれぞれ接続された複数の入力端子、および補正パルス信号を出力する出力端子を有する。いくつかの実施形態では、立ち上がりエッジ検出器は、各ビットを受信する入力端子、および出力端子を有する第２のインバータ、各ビットを受信する第１の入力端子、第２のインバータの出力端子に接続された第２の入力端子、および第１の検出信号を出力する出力端子を有する第３のＡＮＤゲートを含む。いくつかの実施形態では、立ち下がりエッジ検出器は、各ビットを受信する入力端子、および出力端子を有する第３のインバータ、および各ビットを受信する第１の入力端子、第３のインバータの出力端子に接続された第２の入力端子、および第２の検出信号を出力する出力端子を有するＮＯＲゲートを含む。いくつかの実施形態では、遅延制御回路は、制御ノードに接続された第１の端子、および直流（ＤＣ）電圧源に接続された第２の端子を有する第１のスイッチ、電流源に接続された第１の端子、および制御ノードに接続された第２の端子を有する第２のスイッチ、制御ノードに接続された第１の端子、および接地電圧に接続された第２の端子を有するコンデンサ、およびクロック信号を制御ノードの制御電圧によって決まる遅延時間、遅延させて、遅延クロック信号を発生させる電圧制御遅延（ＶＣＤ）回路を含む。いくつかの実施形態では、ホールドタイム最適化回路がオンにされたとき、第１のスイッチは、閉状態から開状態に切り換えられて、開状態に維持され、第２のスイッチが高論理レベルと等しい補正パルス信号を受信する毎に、第２のスイッチは閉状態になり、第２のスイッチが低論理レベルと等しい補正パルス信号を受信する毎に、第２のスイッチは開状態になる。いくつかの実施形態では、制御電圧が上昇した場合、遅延時間は、短縮される。いくつかの実施形態では、遅延制御回路は、ディジタルナンバーを数え、高論理レベルと等しい補正パルス信号を受信する毎に、ディジタルナンバーを増加させるカウンタ、およびクロック信号ＣＬＫをディジタルナンバーによって決まる遅延時間、遅延させて、遅延クロック信号を発生させるデジタル制御遅延（ＤＣＤ）回路を含む。いくつかの実施形態では、ディジタルナンバーが増加した場合、遅延時間は短縮される。

もう１つの好適な実施形態では、本発明は、データ信号を遅延させて、遅延データ信号を発生させるデータ遅延回路、クロック信号を補正パルス信号に対応して調整された遅延時間、遅延させて、遅延クロック信号を発生させる遅延制御回路を含むホールドタイム最適化回路、および遅延データ信号の遷移エッジと遅延クロック信号の遷移エッジに対応して補正パルス信号を発生させる補正回路、および遅延データ信号を受信するデータ端子、遅延クロック信号を受信するクロック端子、およびサンプリング信号を出力する出力端子を有するＤフリップフロップを含む受信機に関する。

本発明の実施形態に係る、ホールドタイム最適化回路図である。 本発明の実施形態に係る、補正回路の概略図である。 本発明の実施形態に係る、グリッチ発生回路の概略図である。 本発明の実施形態に係る、補正回路の概略図である。 本発明の実施形態に係る、遅延制御回路の概略図である。 本発明の実施形態に係る、制御電圧と遅延時間の関係図である。 本発明の実施形態に係る、遅延制御回路の概略図である。 本発明の実施形態に係る、ディジタルナンバー（ｄｉｇｉｔａｌ ｎｕｍｂｅｒ）と遅延時間の関係図である。 本発明の実施形態に係る、ホールドタイム最適化回路を含む受信機の概略図である。 本発明の実施形態に係る、受信機の信号波形の概略図である。 本発明の実施形態に係る、受信機の信号波形の概略図である。

添付の図面とともに以下の本発明の様々な実施形態の詳細な説明を検討することで、本発明はより完全に理解できる。

本発明の目的、特徴、及び効果をより詳細に理解させるため、以下好適な実施例と添付の図面により、本発明の技術的事項をより詳細に説明する。

図１は、本発明の実施形態に係る、ホールドタイム最適化回路図である。図１に示されるように、ホールドタイム最適化回路１００は、少なくとも補正回路１１０と遅延制御回路１７０を含む。ホールドタイム最適化回路１００は、デジタル回路、例えば、データをサンプリングする低電力デジタル集積回路などに用いられることができる。このデジタル回路のデータ信号ＤＡとクロック信号ＣＬＫは、ホールドタイム最適化回路１００に印加されることがある。遅延制御回路１７０は、クロック信号ＣＬＫを遅延時間τ、遅延させて、遅延クロック信号ＣＬＫＤを発生させることができる。即ち、クロック信号ＣＬＫと遅延クロック信号ＣＬＫＤは、同じ波形であるが異なる位相を有することがある。補正回路１１０は、データ信号ＤＡと遅延クロック信号ＣＬＫＤに対応して補正パルス信号ＣＰを発生させる。遅延制御回路１７０の遅延時間τは、補正パルス信号ＣＰに対応して最適化される。このようなフィードバック経路を用いることによって、遅延クロック信号ＣＬＫＤとデータ信号ＤＡ間のホールドタイムは、それに対応して微調整される。ホールドタイム最適化回路１００の詳細の構造と動作は、以下の実施形態に説明される。以下の実施形態は例に過ぎず、本発明を限定するものではないことは理解できるであろう。本発明は種々の方式で実施され得る。

図２Ａは、本発明の実施形態に係る、補正回路２１０の概略図である。図２Ａの実施形態では、データ信号ＤＡは、ビットＤＡ〜Ｂ０を含み、補正回路２１０は、グリッチ発生回路２２０を含む。グリッチ発生回路２２０は、遅延クロック信号ＣＬＫＤとビットＤＡ〜Ｂ０との間のタイミング関係を検出し、補正回路２１０は、それに対応して補正パルス信号ＣＰを発生させる。特に、補正パルス信号ＣＰは、上述のタイミング関係に対応して遅延クロック信号ＣＬＫＤとデータ信号ＤＡ間にホールドタイム違反があるかどうかを示す。例えば、ホールドタイムが不十分な場合、補正パルス信号ＣＰは、高論理レベルに上がり、ホールドタイムが十分な場合、補正パルス信号ＣＰは、低論理レベルに維持されることがある。

図２Ｂは、本発明の実施形態に係る、データ信号ＤＡが遅延クロック信号ＣＬＫＤの立ち上がりエッジでサンプリングされるグリッチ発生回路２２０の概略図である。図２Ｂの実施形態では、グリッチ発生回路２２０は、立ち上がりエッジ検出器２３１、立ち下がりエッジ検出器２３２、第１のインバータ２４１、第１のＡＮＤゲート２５１、第２のＡＮＤゲート２５２、および第１のＯＲゲート２６１を含む。立ち上がりエッジ検出器２３１は、データ信号ＤＡの低論理レベルから高論理レベルの遷移を検出し、ビットＤＡ〜Ｂ０に対応して第１の検出信号ＳＤ１を発生させる。立ち下がりエッジ検出器２３２は、データ信号ＤＡの高論理レベルから低論理レベルの遷移を検出し、ビットＤＡ〜Ｂ０に対応して第２の検出信号ＳＤ２を発生させる。第１のインバータ２４１は、遅延クロック信号ＣＬＫＤを受信する入力端子、および出力端子を有する。第１のＡＮＤゲート２５１は、第１の検出信号ＳＤ１を受信する第１の入力端子、第１のインバータ２４１の出力端子に接続された第２の入力端子、および出力端子を有する。第２のＡＮＤゲート２５２は、第２の検出信号ＳＤ２を受信する第１の入力端子、第１のインバータ２４１の出力端子に接続された第２の入力端子、および出力端子を有する。第１のＯＲゲート２６１は、第１のＡＮＤゲート２５１の出力端子に接続された第１の入力端子、第２のＡＮＤゲート２５２の出力端子に接続された第２の入力端子、および補正パルス信号ＣＰを出力する出力端子を有する。いくつかの実施形態では、立ち上がりエッジ検出器２３１は、第２のインバータ２４２と第３のＡＮＤゲート２５３を含む。第２のインバータ２４２は、ビットＤＡ〜Ｂ０を受信する入力端子、および出力端子を有する。第３のＡＮＤゲート２５３は、ビットＤＡ〜Ｂ０を受信する第１の入力端子、第２のインバータ２４２の出力端子に接続された第２の入力端子、および第１の検出信号ＳＤ１を出力する出力端子を有する。いくつかの実施形態では、立ち下がりエッジ検出器２３２は、第３のインバータ２４３とＮＯＲゲート２６３を含む。第３のインバータ２４３は、ビットＤＡ〜Ｂ０を受信する入力端子、および出力端子を有する。ＮＯＲゲート２６３は、ビットＤＡ〜Ｂ０を受信する第１の入力端子、第３のインバータ２４３の出力端子に接続された第２の入力端子、および第２の検出信号ＳＤ２を出力する出力端子を有する。第１の検出信号ＳＤ１は、ビットＤＡ〜Ｂ０が立ち上がりエッジを有すると、高レベルパルスを有する。高レベルパルスの幅は、第２のインバータ２４２によって導入された回路遅延によって決まる。同様に、第２の検出信号ＳＤ２は、ビットＤＡ〜Ｂ０が立ち下がりエッジを有すると、高レベルパルスを有する。高レベルパルスの幅は、第３のインバータ２４３によって導入された回路遅延によって決まる。第１のＡＮＤゲート２５１は、ビットＤＡ〜Ｂ０が立ち上がりエッジと遅延クロック信号ＣＬＫＤの立ち上がりエッジ間に差があるとき、高レベルパルスを出力する。第２のＡＮＤゲート２５２は、ビットＤＡ〜Ｂ０が立ち上がりエッジと遅延クロック信号ＣＬＫＤの立ち上がりエッジ間に差があるとき、高レベルパルスを出力する。従って、補正パルス信号ＣＰは、遅延クロック信号ＣＬＫＤの立ち上がりエッジがビットＤＡ〜Ｂ０の遷移エッジ（立ち上がりエッジと立ち下がりエッジ）に後れるとき、即ち、ホールドタイムが不十分であるとき、高論理レベルにある。本発明のもう１つの実施形態では、データ信号ＤＡが遅延クロック信号ＣＬＫＤの立ち上がりエッジでサンプリングされるとき、第１のインバータ２４１は、省略され、第１のＡＮＤゲート２５１と第２のＡＮＤゲート２５２の第２の入力端子は、遅延クロック信号ＣＬＫＤを受信するのに直接用いられる。図２Ａと図２Ｂの回路構造では、遅延クロック信号ＣＬＫＤとビットＤＡ〜Ｂ０との間にホールドタイム違反がある場合、補正パルス信号ＣＰは、高論理レベルに上がる。ホールドタイム違反がない場合、補正パルス信号ＣＰは、低論理レベルで維持される。補正回路２１０からの補正パルス信号ＣＰをモニタリングすることによって、遅延制御回路１７０は、遅延クロック信号ＣＬＫＤ用に遅延時間τ、微調整することができるため、ホールドタイムの長さを最適化することができる。

図３は、本発明の実施形態に係る、補正回路３１０の概略図である。図３の実施形態では、データ信号ＤＡは、複数のビットＤＡ〜Ｂ０、ＤＡ〜Ｂ１、...、およびＤＡ〜Ｂ９を含み、補正回路３１０は、複数のグリッチ発生回路２２０、２２１、...、および２２９を含む。グリッチ発生回路２２０、２２１、...、および２２９は、遅延クロック信号ＣＬＫＤとビットＤＡ〜Ｂ０、ＤＡ〜Ｂ１、...、およびＤＡ〜Ｂ９との間のタイミング関係をそれぞれ検出し、補正回路３１０は、それに対応して補正パルス信号ＣＰを発生させる。各グリッチ発生回路２２０、２２１、...、および２２９は、図２Ｂのグリッチ発生回路とそれぞれ同様の回路構造を有する。ＤＡ〜Ｂ０と遅延クロック信号ＣＬＫＤは、グリッチ発生回路２２０に用いられ、ＤＡ〜Ｂ１と遅延クロック信号ＣＬＫＤは、グリッチ発生回路２２１に用いられ、…ＤＡ〜Ｂ９と遅延クロック信号ＣＬＫＤは、グリッチ発生回路２２９に用いられる。図２Ａと図２Ｂの実施形態と主に異なることは、図３の補正回路３１０は、第２のＯＲゲート２６２を更に含むことである。図２のＯＲゲート２６２は、グリッチ発生回路２２０、２２１、...、および２２９の全ての第１のＯＲゲートの出力端子にそれぞれ接続された複数の入力端子を有する。第２のＯＲゲート２６２は、補正パルス信号ＣＰを出力する出力端子を更に有する。図３の回路構造では、遅延クロック信号ＣＬＫＤとビットＤＡ〜Ｂ０、ＤＡ〜Ｂ１、...、およびＤＡ〜Ｂ９のいずれかとの間にホールドタイム違反がある場合（例えば、ホールドタイムが不十分である場合）、補正パルス信号ＣＰは、同様に、高論理レベルに上がる。ホールドタイム違反がない場合、補正パルス信号ＣＰは、低論理レベルで維持される。補正回路３１０からの補正パルス信号ＣＰをモニタリングすることによって、遅延制御回路１７０は、遅延クロック信号ＣＬＫＤ用に遅延時間τ、微調整することができるため、１つ以上のデータビットがホールドタイム最適化回路１００に印加されても、ホールドタイムの長さを最適化することができる。図３では、１０個のデータビットを処理する１０個のグリッチ発生回路があるが、これは、例に過ぎず、異なる数のデータビットを処理する異なる数のグリッチ発生回路を含む他の補正回路が他の実施形態に用いられてもよいことが理解されよう。補正回路３１０の他の特徴は、図２Ａと図２Ｂの補正回路２１０の特徴と類似する。従って、２つの実施形態は類似的なレベルのパフォーマンスを達成することができる。

図４Ａは、本発明の実施形態に係る、遅延制御回路４７０の概略図である。図４Ａの実施形態では、遅延制御回路４７０は、第１のスイッチ４７１、第２のスイッチ４７２、電流源４７３、直流（ＤＣ）電圧源４７４、コンデンサ４７５、および電圧制御遅延（ＶＣＤ）回路４７６を含む。電流源４７３は電流源の電流出力端子で電流を出力する。ＤＣ電圧源４７４は、正極と、接地電圧ＶＳＳ（例えば、０Ｖ）と接続された負極を有する。第１のスイッチ４７１は制御ノードＮＣに接続された第１の端子、およびＤＣ電圧源４７４の正極に接続された第２の端子を有する。第２のスイッチ４７２は、電流源４７３の電流出力端子に接続された第１の端子、および制御ノードＮＣに接続された第２の端子を有する。コンデンサ４７５は、制御ノードＮＣに接続された第１の端子と、接地電圧ＶＳＳに接続された第２の端子を有する。ＶＣＤ回路４７６は、クロック信号ＣＬＫを遅延時間τ、遅延させて、遅延クロック信号ＣＬＫＤを発生させることができる。ＶＣＤ回路４７６は、当技術分野で周知の電圧制御遅延回路で実施されることがある。ＶＣＤ回路４７６の遅延時間τは、制御ノードＮＣの制御電圧ＶＣによって決まる。制御電圧ＶＣは、補正パルス信号ＣＰによってさらに調整される。いくつかの実施形態では、遅延制御回路４７０は、以下のように動作される。初期のとき、第１のスイッチ４７１は、オンであり、ＤＣ電圧源４７４がコンデンサ５７５の制御電圧ＶＣを初期値に充電する。ホールドタイム最適化回路１００がオンにされたとき、第１のスイッチ４７１は、閉状態から開状態に切り換えられて、開状態に維持される。次いで、第２のスイッチ４７２は、電流源４７３の電流出力端子を制御ノードＮＣに選択的に接続し、制御ノードＮＣの制御電圧ＶＣを調整する。第２のスイッチ４７２が高論理レベルと等しい補正パルス信号ＣＰを受信する毎に、第２のスイッチ４７２は閉状態なり、コンデンサ４７５の制御電圧ＶＣは、電流源４７３によって充電される。それとは反対に、第２のスイッチ４７２が低論理レベルと等しい補正パルス信号ＣＰを受信する毎に、第２のスイッチ４７２は開状態になり、コンデンサ４７５の制御電圧ＶＣは、変えずに維持される。

図４Ｂは、本発明の実施形態に係る、制御電圧ＶＣと遅延時間τの関係図である。一般的に、制御電圧ＶＣが上昇した場合、遅延時間τは、短縮される。いくつかの実施形態では、遅延時間τは、制御電圧ＶＣと反比例する（例えば、τ* ＶＣ＝ｋ１、その中のｋ１は定数値である）が、この関係は、これらに限定されるものではない。いくつかの実施形態では、初期のホールドタイムは、可能な限り短く設定され、補正パルス信号ＣＰの指示に対応して、徐々に長くなり、最適化した長さに達する。

図５Ａは、本発明の実施形態に係る、遅延制御回路５７０の概略図である。図５Ａの実施形態では、遅延制御回路５７０は、カウンタ５７１およびデジタル制御遅延（ＤＣＤ）回路５７６を含む。カウンタ５７１は、複数ビットによって表されることがある、ディジタルナンバーＤＮを数える。回路５７６は、クロック信号ＣＬＫを遅延時間τ、遅延させて、遅延クロック信号ＣＬＫＤを発生させることができる。ＤＣＤ回路５７６は、当技術分野で周知のデジタル制御遅延回路で実施され得る。ＤＣＤ回路５７６の遅延時間τは、ディジタルナンバーＤＮによって決まる。ディジタルナンバーＤＮは、補正パルス信号ＣＰによってさらに調整される。いくつかの実施形態では、遅延制御回路５７０は、以下のように動作される。カウンタ５７１が高論理レベルと等しい補正パルス信号ＣＰを受信する毎に、カウンタ５７１は、ディジタルナンバーＤＮを１増加させる。それとは反対に、カウンタ５７１が低論理レベルと等しい補正パルス信号ＣＰを受信する毎に、カウンタ５７１は、ディジタルナンバーＤＮを変えずに維持される。

図５Ｂは、本発明の実施形態に係る、ディジタルナンバー（ｄｉｇｉｔａｌ ｎｕｍｂｅｒ）と遅延時間の関係図である。一般的に、ディジタルナンバーＤＮが増加された場合、遅延時間τは、短縮される。いくつかの実施形態では、遅延時間τは、ディジタルナンバーＤＮと反比例する（例えば、τ* ＤＮ＝ｋ２、その中のｋ２は定数値である）が、この関係は、これらに限定されるものではない。いくつかの実施形態では、初期のホールドタイムは、可能な限り短く設定され、補正パルス信号ＣＰの指示に対応して、徐々に長くなり、最適化した長さに達する。

図６は、本発明の実施形態に係る、ホールドタイム最適化回路１００を含む受信機６００の概略図である。図６の実施形態では、受信機６００は、データ遅延回路６８２、ホールドタイム最適化回路１００、およびＤフリップフロップ６８４を含む。データ遅延回路６８２は、データ信号ＤＡを一定の遅延時間、遅延させて、遅延データ信号ＤＡＤを発生させる。図１の実施形態に述べられたように、ホールドタイム最適化回路１００は、補正回路１１０と遅延制御回路１７０を含む。遅延制御回路１７０は、クロック信号ＣＬＫを遅延時間τ、遅延させて、遅延クロック信号ＣＬＫＤを発生させる。補正回路１１０は、遅延データ信号ＤＡＤと遅延クロック信号ＣＬＫＤに対応して補正パルス信号ＣＰを発生させる。Ｄフリップフロップ６８４は、遅延データ信号ＤＡＤを受信するデータ端子、遅延クロック信号ＣＬＫＤを受信するクロック端子、およびサンプリング信号ＳＡを出力する出力端子を有する。Ｄフリップフロップ６８４は、遅延クロック信号ＣＬＫＤと遅延データ信号ＤＡＤに対応してデータサンプリングプロセスを行うように用いられることができる。例えば、Ｄフリップフロップ６８４は、遅延データ信号ＤＡＤを遅延クロック信号ＣＬＫＤの各立ち上がりエッジでサンプリングすることができる。図６の実施形態では、遅延制御回路１７０の遅延時間τは、補正パルス信号ＣＰに対応して最適化される。このようなフィードバック経路を用いることによって、遅延クロック信号ＣＬＫＤと遅延データ信号ＤＡＤ間のホールドタイムは、微調整される。ホールドタイム最適化回路１００の詳細の構造と動作は、図１〜図５Ｂの実施形態に述べられた構造と動作とほぼ同じである。図１〜図５Ｂの実施形態と唯一異なることは、データ信号ＤＡは、図６の実施形態のホールドタイム最適化回路１００に印加される遅延データ信号ＤＡＤと置き換えられることである。

図７Ａは、本発明の実施形態に係る、受信機６００の信号波形の概略図である。図７Ａの実施形態では、遅延クロック信号ＣＬＫＤと遅延データ信号ＤＡＤ間のホールドタイムが微調整される前に、遅延クロック信号ＣＬＫＤの立ち下がりエッジは、遅延データ信号ＤＡＤの不正確な周期と揃えることができる。例えば、図７Ａに示されるように、ホールドタイムは、負値である。即ち、遅延データ信号ＤＡＤは、遅延クロック信号ＣＬＫＤの各立ち上がりエッジの前に、その状態を変え、Ｄフリップフロップ６８４のサンプリング信号ＳＡが誤った時間にサンプリングされた誤ったサンプリングデータを含むことになる。この場合、補正回路１１０の補正パルス信号ＣＰは、多くの高いロジック間隔を含んで、現在のホールドタイムが許容できない（例えば、ホールドタイムが不十分である）ことを示す。

図７Ｂは、本発明の実施形態に係る、受信機６００の信号波形の概略図である。図７Ｂの実施形態では、遅延クロック信号ＣＬＫＤと遅延データ信号ＤＡＤ間のホールドタイムＴＨが微調整された後に、遅延クロック信号ＣＬＫＤの立ち上がりエッジは、遅延データ信号ＤＡＤの正確な周期内で揃えなければならない。例えば、図７Ｂに示されるように、微調整されたホールドタイムＴＨは、正値で十分であり、遅延データ信号ＤＡＤは、遅延クロック信号ＣＬＫＤの各立ち上がりエッジの後でホールドタイムＴＨの満了時に、その状態を変え、Ｄフリップフロップ６８４のサンプリング信号ＳＡが正確なサンプリングデータのみを含むことになる。この場合、補正回路１１０の補正パルス信号ＣＰは、低いロジックレベルを維持して、現在のホールドタイムが許容できることを示す。

本発明のホールドタイム最適化回路１００は、種々のデジタル回路の応用に適合する。本発明のホールドタイム最適化回路１００は、プロセス、電圧、および温度（ＰＶＴ）変動の影響を受けず、異なる環境で安定した性能を提供することができる。本発明は、デジタル回路のホールドタイムの長さを最適化するのに用いられることができ、データサンプリングプロセスの信頼度を向上させる利点を有する。

本発明は、単に図１〜図７Ｂの任意の１つまたは複数の実施形態の任意の１つまたは複数の特徴を含んでいるだけで、言い換えれば、全ての図に示されている特徴が本発明のホールドタイム最適化回路および受信機に実現されなければならないということではない。

明細書における「第１の」、「第２の」、「第３の」等の序数詞の使用は、それ自体が優先度、序列、又は順序を示唆するものではなく、むしろ、単に２つ以上の特徴、要素、項目等を区別するためのラベルとして使用している。クレーム要素を変えるための、請求項における「第１の」、「第２の」、「第３の」等の序数詞の使用は、それ自体が、１つのクレーム要素を他のクレーム要素と比較して優先度、序列、又は順序、もしくは方法を実施する行為の時間的順序を示唆するものではなく、むしろ、単にクレーム要素を区別するために、特定の名前を有する１つのクレーム要素を同じ名前を有する他の要素から区別するためのラベルとして（だけ、序数詞を）使用している。

以上、実施例を示して本発明を説明しているが、当業者は、本発明の思想と技術的範囲から逸脱しない種々の修正及び変更を行い得る。実施形態および実施例は、例示的なものであるに過ぎず、本発明の範囲は、以下の請求項及びその均等のものによって規定されて保護される。

１００ ホールドタイム最適化回路
１１０、２１０、３１０ 補正回路
１７０、４７０、５７０ 遅延制御回路
２２０、２２１、２２９ グリッチ発生回路
２３１ 立ち上がりエッジ検出器
２３２ 立ち下がりエッジ検出器
２４１ 第１のインバータ
２４２ 第２のインバータ
２４３ 第３のインバータ
２５１ 第１のＡＮＤゲート
２５２ 第２のＡＮＤゲート
２６１ 第１のＯＲゲート
２６２ 第２のＯＲゲート
２６３ ＮＯＲゲート
４７１ 第１のスイッチ
４７２ 第２のスイッチ
４７３ 電流源
４７４ 直流（ＤＣ）電圧源
４７５ コンデンサ
４７６ 電圧制御遅延（ＶＣＤ）回路
５７１ カウンタ
５７６ デジタル制御遅延（ＤＣＤ）回路
６００ 受信機
６８２ データ遅延回路
６８４ Ｄフリップフロップ
ＣＬＫ クロック信号
ＣＬＫＤ 遅延クロック信号
ＣＰ 補正パルス信号
ＤＡ データ信号
ＤＡＤ 遅延データ信号
ＤＡ〜Ｂ０、ＤＡ〜Ｂ１、ＤＡ〜Ｂ９ ビット
ＮＣ 制御ノード
ＳＡ サンプリング信号
ＴＨ ホールドタイム
ＶＣ 制御電圧
ＶＳＳ 接地電圧
τ 遅延時間

Claims (8)

1. 補正パルス信号に対応して調整された遅延時間、クロック信号を遅延させて、遅延クロック信号を発生させる遅延制御回路、および
   前記遅延クロック信号に対応してサンプリングされたデータ信号の遷移エッジと前記遅延クロック信号の遷移エッジに対応して前記補正パルス信号を発生させる補正回路を含み、
   前記データ信号は、ビットを含み、且つ、前記補正回路は、グリッチ発生回路を含んでおり、
   更に、前記グリッチ発生回路は、
   前記ビットの立ち上がりエッジに対応して第１の検出信号を発生させる立ち上がりエッジ検出器、
   前記ビットの立ち下がりエッジに対応して第２の検出信号を発生させる立ち下がりエッジ検出器、
   前記第１の検出信号を受信する第１の入力端子、前記遅延クロック信号を受信する第２の入力端子、および出力端子を有する第１のＡＮＤゲート、
   前記第２の検出信号を受信する第１の入力端子、前記遅延データ信号を受信する第２の入力端子、および出力端子を有する第２のＡＮＤゲート、ならびに
   前記第１のＡＮＤゲートの前記出力端子に接続された第１の入力端子、前記第２のＡＮＤゲートの出力端子に接続された第２の入力端子、および補正パルス信号を出力する出力端子を有する第１のＯＲゲートを含むホールドタイム最適化回路。
2. 前記立ち上がりエッジ検出器は、
   前記ビットを受信する入力端子、および出力端子を有する第２のインバータ、ならびに
   前記ビットを受信する第１の入力端子、前記第２のインバータの前記出力端子に接続された第２の入力端子、および前記第１の検出信号を出力する出力端子を有する第３のＡＮＤゲートを含む請求項１に記載のホールドタイム最適化回路。
3. 立ち下がりエッジ検出器は、
   前記ビットを受信する入力端子、および出力端子を有する第３のインバータ、ならびに
   前記ビットを受信する第１の入力端子、前記第３のインバータの出力端子に接続された第２の入力端子、および前記第２の検出信号を出力する出力端子を有するＮＯＲゲートを含む請求項１に記載のホールドタイム最適化回路。
4. 補正パルス信号に対応して調整された遅延時間、クロック信号を遅延させて、遅延クロック信号を発生させる遅延制御回路、および
   前記遅延クロック信号に対応してサンプリングされたデータ信号の遷移エッジと前記遅延クロック信号の遷移エッジに対応して前記補正パルス信号を発生させる補正回路を含み、
   前記データ信号は、前記遅延クロック信号によってサンプリングされ、且つ、前記補正回路は、複数のグリッチ発生回路を含んでおり、
   前記各グリッチ発生回路は、
   各ビットの立ち上がりエッジに対応して第１の検出信号を発生させる立ち上がりエッジ検出器、
   前記各ビットの立ち下がりエッジに対応して第２の検出信号を発生させる立ち下がりエッジ検出器、
   前記第１の検出信号を受信する第１の入力端子、前記遅延クロック信号を受信する第２の入力端子、および出力端子を有する第１のＡＮＤゲート、
   前記第２の検出信号を受信する第１の入力端子、前記遅延データ信号を受信する第２の入力端子、および出力端子を有する第２のＡＮＤゲート、ならびに
   前記第１のＡＮＤゲートの前記出力端子に接続された第１の入力端子、前記第２のＡＮＤゲートの出力端子に接続された第２の入力端子、および出力端子を有する第１のＯＲゲートを含むホールドタイム最適化回路。
5. 前記補正回路は、第２のＯＲゲートを更に含み、前記第２のＯＲゲートは、前記グリッチ発生回路の全ての前記第１のＯＲゲートの前記出力端子にそれぞれ接続された複数の入力端子、および
   前記補正パルス信号を出力する出力端子を有する請求項４に記載のホールドタイム最適化回路。
6. 前記遅延制御回路は、
   制御ノードに接続された第１の端子、および直流（ＤＣ）電圧源に接続された第２の端子を有する第１のスイッチ、
   電流源に接続された第１の端子、および前記制御ノードに接続された第２の端子を有する第２のスイッチ、
   前記制御ノードに接続された第１の端子、および接地電圧に接続された第２の端子を有するコンデンサ、ならびに
   前記クロック信号を制御ノードの制御電圧によって決まる前記遅延時間、遅延させて、前記遅延クロック信号を発生させる電圧制御遅延（ＶＣＤ）回路を含む請求項１に記載のホールドタイム最適化回路。
7. 前記ホールドタイム最適化回路がオンにされたとき、前記第１のスイッチは、閉状態から開状態に切り換えられて、開状態に維持され、前記第２のスイッチが高論理レベルと等しい前記補正パルス信号を受信する毎に、前記第２のスイッチは閉状態になり、前記第２のスイッチが低論理レベルと等しい前記補正パルス信号を受信する毎に、前記第２のスイッチは開状態になる請求項６に記載のホールドタイム最適化回路。
8. 前記遅延制御回路は、
   ディジタルナンバーを数え、高論理レベルと等しい前記補正パルス信号を受信する毎に、前記ディジタルナンバーを増加させるカウンタ、および
   前記クロック信号を前記ディジタルナンバーによって決まる前記遅延時間、遅延させて、前記遅延クロック信号を発生させるデジタル制御遅延（ＤＣＤ）回路を含む請求項１に記載のホールドタイム最適化回路。

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