JP5946624B2

JP5946624B2 - 酸化物半導体膜及び半導体装置

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Publication number: JP5946624B2
Application number: JP2011223214A
Authority: JP
Inventors: 山崎　舜平; 舜平山崎; 基中島
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2011-10-07
Filing date: 2011-10-07
Publication date: 2016-07-06
Anticipated expiration: 2031-10-07
Also published as: JP2013084735A

Description

酸化物半導体膜及び該酸化物半導体膜を具備する半導体装置に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照）。

特開２００６−１６５５２８号公報

トランジスタの活性層に用いることのできる、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含む酸化物半導体（以下、ＩＧＺＯ）は、シリコンの半導体よりも広いバンドギャップの特性を有している。しかしながら、ＩＧＺＯは、酸素欠損により特性が変化するため、酸素を放出しないような酸化物半導体膜への改善が求められている。またＩＧＺＯは、バンドギャップがシリコンより広いものの、酸化物半導体膜の絶縁破壊耐圧の向上及び光劣化の抑制のため、さらに広いバンドギャップとすることが求められている。

そこで、本発明の一態様は、結晶構造の結合エネルギーをＩＧＺＯよりも大きくすることで、酸化物半導体膜内の酸素の結合を安定にし、且つＩＧＺＯよりバンドギャップを大きくすることのできる酸化物半導体膜、及び該酸化物半導体膜を具備する半導体装置を提供することを課題の一とする。

本発明の一態様は、インジウム、ランタン、亜鉛及び酸素を有する結晶構造の酸化物半導体膜とする。また、当該結晶構造において、ランタンは酸素が６配位した構造とし、インジウムは酸素が５配位した構造とする。酸化物半導体膜の結晶構造中にランタンを用いることで、インジウム、ガリウム、亜鉛及び酸素を有する結晶構造の酸化物半導体膜よりもバンドギャップが大きく、結晶構造の結合エネルギーを大きくした酸化物半導体膜とすることができる。

本発明の一態様は、一般式Ｉｎ_ｘＬａ_{（２−ｘ）}Ｚｎ_ｙＯ_３＋ｙ（ｘは１以上２未満の数、ｙは１以上６未満の数）の結晶を含む酸化物半導体膜である。

本発明の一態様は、酸化インジウム層、酸化ランタン層及び酸化亜鉛層が層状に配列した結晶構造を有し、結晶構造の一般式は、Ｉｎ_ｘＬａ_{（２−ｘ）}Ｚｎ_ｙＯ_３＋ｙ（ｘは１以上２未満の数、ｙは１以上６未満の数）である酸化物半導体膜である。

本発明の一態様において、酸化ランタン層は、ランタン原子を酸素原子が６配位した構造を有し、酸化インジウム層は、インジウム原子を酸素原子が５配位した構造を有する酸化物半導体膜が好ましい。

本発明の一態様において、酸化物半導体膜、ゲート絶縁膜、ソース電極、ドレイン電極、及びゲート電極を有し、酸化物半導体膜は、一般式Ｉｎ_ｘＬａ_{（２−ｘ）}Ｚｎ_ｙＯ_３＋ｙ（ｘは１以上２未満の数、ｙは１以上６未満の数）で表される結晶を含む膜である半導体装置である。

本発明の一態様において、酸化物半導体膜、ゲート絶縁膜、ソース電極、ドレイン電極、及びゲート電極を有し、酸化物半導体膜は、酸化インジウム層、酸化ランタン層及び酸化亜鉛層が層状に配列した結晶構造を有する膜であり、結晶構造の一般式は、Ｉｎ_ｘＬａ_{（２−ｘ）}Ｚｎ_ｙＯ_３＋ｙ（ｘは１以上２未満の数、ｙは１以上６未満の数）である半導体装置である。

本発明の一態様において、酸化ランタン層はランタン原子に酸素原子が６配位した構造であり、酸化インジウム層はインジウム原子に酸素原子が５配位した構造である半導体装置が好ましい。

本発明の一態様により、ＩＧＺＯよりバンドギャップを大きくし、且つ結晶構造の結合エネルギーを大きくした酸化物半導体膜とすることができる。また、該酸化物半導体膜を具備することで絶縁破壊耐圧に優れ、且つ光を照射した際の劣化を低減し、長期間の使用に際しても、しきい値電圧等の電気的特性が変動しにくく、信頼性の高い半導体装置を提供することができる。

酸化物半導体の結晶構造を説明するモデル図。酸化物半導体内の原子の結合状態について説明するモデル図。酸化物半導体の結晶構造を説明するモデル図。酸化物半導体の結晶構造を説明するモデル図。酸化物半導体の結晶構造を説明するモデル図。半導体装置の一態様の平面図及び断面図。半導体装置の一態様の平面図及び断面図。半導体装置の作製方法の一例を示す図。半導体装置の作製方法の一例を示す図。半導体装置の一態様の平面図及び断面図。半導体装置の一態様の平面図及び断面図。半導体装置の一形態を示す断面図、平面図及び回路図。半導体装置の一形態を示す回路図及び斜視図。半導体装置の一形態を示す断面図及び平面図。半導体装置の一形態を示す回路図。半導体装置の一形態を示すブロック図。半導体装置の一形態を示すブロック図。半導体装置の一形態を示すブロック図。

以下、本発明の実施の形態及び実施例について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態及び実施例の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。

なお、各実施の形態及び実施例の図面等において示す各構成の、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。

なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは２以上の自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。

（実施の形態１）
本実施の形態では、酸化物半導体膜内に含まれる結晶構造の一例について詳細に説明する。

図１（Ａ）、（Ｂ）は、酸化物半導体膜が有するインジウム、ランタン、亜鉛及び酸素を有する結晶構造の単位格子についてのモデル図を示したものである。

なお図１（Ａ）、（Ｂ）に示す結晶構造の単位格子についてのモデル図は、密度汎関数理論に基づく平面波―擬ポテンシャル法を用いた第一原理計算により構造が最適化されたものである。図１（Ａ）、（Ｂ）に示すように結晶構造の単位格子は、六方晶の層状の結晶構造をとることができる。

なお、図１（Ａ）に示す、インジウム、ランタン、亜鉛及び酸素を有する単位格子のモデル図は、一般式Ｉｎ_ｘＬａ_{（２−ｘ）}Ｚｎ_ｙＯ_３＋ｙ（ｘは１以上２未満の数、ｙは１以上６未満の数）で結晶構造の組成を表すと、ｘ＝１、ｙ＝１における結晶構造を表すものである。この場合、インジウム：ランタン：亜鉛の組成比が１：１：１［原子百分率］となり、一般式ＩｎＬａＺｎＯ_４で表すことができる。なおＩｎＬａＺｎＯ_４は、１：１：１［原子百分率］の組成比又はその近傍の組成比である酸化物ターゲットを用いてスパッタリング法により酸化物半導体膜を作製することができる。なお一般式Ｉｎ_ｘＬａ_{（２−ｘ）}Ｚｎ_ｙＯ_３＋ｙにおいて、ｘは０より大きく２未満の数としてもよいが、ランタンよりもインジウムの割合を大きくしておくことで、電界効果移動度を大きくすることができるため、好適である。

なお前述の一般式において、インジウム及びランタンの組成比を決める変数ｘについて、下限を１、上限を２としている。これは本実施の形態の結晶構造のように、酸化インジウム層、酸化ランタン層及び酸化亜鉛層が層状をなす結晶構造を保つことのできる組成比として、導出されたものである。例えば、変数ｘが１より小さければ、インジウムがランタンに比べて少なくなるため、結晶構造を保ちにくくなる。また、変数ｘが２以上であれば、ランタンがなくなるため、所望の効果が得られなくなる。従って一般式Ｉｎ_ｘＬａ_{（２−ｘ）}Ｚｎ_ｙＯ_３＋ｙにおいて、ｘは１以上２未満としている。

なお前述の一般式において、酸化亜鉛の組成比を決める変数ｙについて、下限を１、上限を６としている。これは本実施の形態の結晶構造のように、酸化インジウム層、酸化ランタン層及び酸化亜鉛層が層状をなす結晶構造を保つことのできる組成比として、導出されたものである。例えば、変数ｙが１より小さければ、インジウム及びランタンに比べて亜鉛が少なくなるため、結晶構造を保ちにくくなる。また、変数ｙが６以上であれば、インジウム及びランタンに比べて亜鉛が多くなるため、酸化亜鉛が単体で析出しやすくなる。従って一般式Ｉｎ_ｘＬａ_{（２−ｘ）}Ｚｎ_ｙＯ_３＋ｙにおいて、ｙは１以上６未満としている。

なお前述の一般式において、本実施の形態では、酸化物半導体膜を構成する元素の組み合わせとして、インジウム、ランタン、亜鉛、酸素を示しているが、インジウムを他の元素に置きかえることも可能である。その場合、前述の一般式をＭ_ｘＬａ_{（２−ｘ）}Ｚｎ_ｙＯ_３＋ｙと表すことができる。なお前述の一般式において、Ｍには３価で、ランタンよりイオン半径の小さい元素が入り、一例としては、アルミニウム、スカンジウム、イットリウム、セリウム、ネオジム、プロメチウム、ガドリウム、ユーロピウム、ルテチウム等を用いればよい。

図１（Ａ）は、横方向をａ軸、奥行き方向をｂ軸、縦方向をｃ軸とした場合の、インジウム、ランタン、亜鉛及び酸素を有する単位格子のモデル図である。図１（Ａ）に示すように結晶構造の単位格子は、層状の結晶構造をとることができる。該結晶構造の基本骨格は、ＩＧＺＯの結晶構造と同じである。

図１（Ａ）に示す単位格子のモデル図では、酸化インジウム層（Ｉｎ−Ｏ層）、酸化ランタン層（Ｌａ−Ｏ層）及び酸化亜鉛層（Ｚｎ−Ｏ層）が層状に配列した結晶構造を有する。該結晶構造は、第一原理計算により導出された、インジウム、ランタン、亜鉛及び酸素を有する結晶構造を最適化したものである。

なお図１（Ａ）に示す単位格子のモデル図の結晶構造は、言い換えれば、酸化ランタン層の間に、酸化インジウム層及び酸化亜鉛層が挿入された構造ともいえる。一方、ＩＧＺＯの結晶構造であるホモロガス相の結晶構造は、酸化インジウム層の間に、酸化ガリウム層及び酸化亜鉛層が挿入された構造である。

図１（Ｂ）では、図１（Ａ）に示す単位格子のモデル図を、ｃ軸方向から観察した場合の単位格子のモデル図について示したものである。図１（Ｂ）に示すように、ｃ軸方向において、該結晶構造のモデル図のインジウム、ランタン、亜鉛及び酸素といった各原子が配列していることがわかる。

なお本実施の形態の構成は、図１（Ｂ）に示すように、単位格子のａｂ面の垂直方向にあるｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している構成でもよいし、ｃ軸がａｂ面に対して傾きを有する構成でもよい。ｃ軸がａｂ面に対して傾きを有する場合、ａｂ面に対するｃ軸の傾きは、８５°以上９５°以下の範囲が好適である。

次いで図２（Ａ）、（Ｂ）では、図１（Ａ）で示したインジウム、ランタン、亜鉛及び酸素を有する単位格子のモデル図におけるランタン原子及びインジウム原子に着目した結晶構造内のモデル図を示す。

図２（Ａ）は、図１（Ａ）で示した単位格子のモデル図中のインジウム原子及びインジウム原子周辺の酸素原子に着目して、抜き出して示した結晶構造内のモデル図である。また図２（Ｂ）は、図１（Ａ）で示した単位格子のモデル図中のランタン原子及びランタン原子周辺の酸素原子に着目して、抜き出して示した結晶構造内のモデル図である。

図２（Ａ）に示すインジウム原子に着目した結晶構造内のモデル図では、インジウム原子に酸素原子が５配位した構造となっている。また図２（Ｂ）に示すランタン原子に着目した結晶構造内のモデル図では、ランタン原子に酸素原子が６配位した構造となっている。なお、特に図示しないが亜鉛原子には、酸素原子が４配位した構造となっている。

すなわち、図１（Ａ）に示す単位格子のモデル図の結晶構造は、酸素原子が６配位した酸化ランタン層の間に、酸素原子が５配位した酸化インジウム層及び酸素原子が４配位した酸化亜鉛層を有する構造である。一方、ＩＧＺＯの結晶構造であるホモロガス相の結晶構造は、酸素原子が６配位した酸化インジウム層の間に、酸素原子が５配位した酸化ガリウム層及び酸素原子が４配位した酸化亜鉛層を有する構造である。

図２（Ａ）に示す５配位の金属−酸素間の結合距離は、酸素原子に隣接する原子の種類によるものの、０２０９ｎｍ、０．２１３ｎｍ、０．２２４ｎｍと見積もることができる。また図２（Ｂ）に示す６配位の金属―酸素間の結合距離は、酸素原子に隣接する原子の種類によるものの、０２４２ｎｍ、０．２５３ｎｍと見積もることができる。すなわち、６配位の金属−酸素間の結合距離は、５配位の金属−酸素間の結合距離よりも大きくなる。これは、金属原子への酸素原子の配位数の増加によって、金属−酸素間の結合が弱まるためである。

本実施の形態の構成のように、配位数の異なる金属原子が結晶構造中にある場合、イオン半径の大きい金属を配位数の大きい位置となるようにすることで、結晶構造の結合エネルギーをより増加させることができる。

本実施の形態における金属原子のインジウム原子及びランタン原子に着目すると、ランタン原子は、インジウム原子よりイオン半径が大きい。従って、図１（Ａ）、図２（Ａ）及び図２（Ｂ）に示すように、ランタン原子に酸素原子が６配位した構造とし、インジウム原子に酸素原子が５配位した構造とすることで、結晶構造の結合エネルギーを増加させることができる。

一方で、ＩＧＺＯの結晶構造であるホモロガス相の結晶構造は、６配位の金属原子であるインジウム原子、５配位の金属原子であるガリウム原子に着目すると、インジウム原子はランタン原子より、またガリウム原子はインジウム原子よりイオン半径が小さい。従って、図１（Ａ）、図２（Ａ）及び図２（Ｂ）に示すように、ランタン原子に酸素原子が６配位した構造とし、インジウム原子に酸素原子が５配位した構造とすることで、ＩＧＺＯの結晶構造であるホモロガス相の結晶構造よりも、結晶構造の結合エネルギーを増加させることができる。

またランタン原子は電気陰性度がインジウム原子に比べて小さく、結合する酸素との間で電気陰性度の絶対値を大きくすることができる。従ってランタン原子に対して酸素原子を６配位とする構造とすることで、ＩＧＺＯの結晶構造中の６配位のインジウム原子よりも、クーロン力による金属−酸素間の結合を強くすることができる。またインジウム原子は電気陰性度がガリウム原子に比べて小さく、結合する酸素との間で電気陰性度の絶対値を大きくすることができる。従ってインジウム原子に対して酸素原子を５配位とする構造とすることで、ＩＧＺＯの結晶構造中の５配位のガリウム原子よりも、クーロン力による金属−酸素間の結合を強くすることができる。金属−酸素間の結合を強くし、酸素の脱離による電荷等のキャリアの生成が抑制することで、本実施の形態で示す酸化物半導体膜を具備するトランジスタ等の半導体装置は、オフ状態でのリーク電流、すなわちオフ電流を低減することができる。

なお図１（Ａ）に示す結晶構造の単位格子についてのモデル図において、構造を密度汎関数理論に基づく平面波―擬ポテンシャル法を用いた第一原理計算により結晶構造を最適化して、状態密度を算出して得られるバンドギャップと、ＩＧＺＯの結晶構造で同様の手法を用いて状態密度を算出して得られるバンドギャップとを比較すると、図１（Ａ）に示す結晶構造の単位格子についてのモデル図より求められるバンドギャップは、ＩＧＺＯの結晶構造より求められるバンドギャップよりも大きく見積もることができる。

なお図１（Ａ）で示すインジウム、ランタン、亜鉛及び酸素を有する結晶構造は、図３に示すように単位格子３０１による繰り返しが酸化物半導体膜全体にわたって広がり、酸化物半導体膜全体が結晶構造となるものであってもよい。また、酸化物半導体膜の一部が非晶質化した領域となり、結晶構造を有する領域との混合領域を形成する構造であってもよい。

なお図１乃至図３では、一般式Ｉｎ_ｘＬａ_{（２−ｘ）}Ｚｎ_ｙＯ_３＋ｙ（ｘは１以上２未満の数、ｙは１以上６未満の数）で結晶構造の組成を表すと、ｘ＝１、ｙ＝１における結晶構造を一例として示したが、他の組成比であってもよい。例えば、ｘ＝１．５、ｙ＝１とした場合の結晶構造の単位格子を、図１（Ａ）、（Ｂ）と同様にして、図４（Ａ）、（Ｂ）に示す。この場合、インジウム：ランタン：亜鉛の組成比が３：１：２［原子百分率］となり、一般式Ｉｎ_１．５Ｌａ_０．５ＺｎＯ_４で表すことができる。

なお図４（Ａ）、（Ｂ）に示す結晶構造の単位格子についてのモデル図は、密度汎関数理論に基づく平面波―擬ポテンシャル法を用いた第一原理計算により構造が最適化されたものである。図４（Ａ）、（Ｂ）に示すように結晶構造の単位格子は、六方晶の層状の結晶構造をとることができる。

また図４（Ｂ）では、図４（Ａ）に示す単位格子のモデル図を、ｃ軸方向から観察した場合の単位格子のモデル図について示したものである。図４（Ｂ）に示すように、ｃ軸方向において、該結晶構造のモデル図のインジウム、ランタン、亜鉛及び酸素といった各原子が配列していることがわかる。なお図１（Ｂ）と同様に、ｃ軸が傾きを有する構成であってもよい。

図４（Ａ）に示す単位格子のモデル図においては、ｃ軸に垂直な方向から見て層状に形成される酸化インジウム層、酸化ランタン層及び酸化亜鉛層が、混在して層状に形成されることとなる。該結晶構造は、第一原理計算により導出された、インジウム、ランタン、亜鉛及び酸素を有する結晶構造を最適化したものである。

図４（Ａ）に示す単位格子のモデル図では、酸化ランタンと酸化インジウムとが混在した層（ＬａＯ−ＩｎＯ層）、酸化インジウムと酸化亜鉛とが混在した層（ＩｎＯ−ＺｎＯ層）とが積層した結晶構造となる。酸化ランタンと酸化インジウムとが混在した層（ＬａＯ−ＩｎＯ層）において、金属原子は酸素原子を６配位とする構造となる。

従って、図４（Ａ）に示す結晶構造を有する酸化物半導体膜においても、図１（Ａ）と同様に、イオン半径の大きい金属原子であるランタン原子を、酸素原子の配位数の大きい位置となるようにすることで、結晶構造の結合エネルギーを増加させることができる。

本実施の形態における金属原子のインジウム原子及びランタン原子に着目すると、ランタン原子は、インジウム原子よりイオン半径が大きい。従って、図４（Ａ）に示すように、ランタン原子及びインジウム原子に酸素原子が６配位した構造とし、インジウム原子に酸素原子が５配位した構造とすることで、図１（Ａ）と同様に、結晶構造の結合エネルギーを増加させることができる。

なお図４（Ａ）で示すインジウム、ランタン、亜鉛及び酸素を有する結晶構造は、図５に示すように単位格子５０１による繰り返しが酸化物半導体膜全体にわたって広がり、酸化物半導体膜全体が結晶構造となるものであってもよい。また、酸化物半導体膜の一部が非晶質化した領域となり、結晶構造を有する領域との混合領域を形成する構造であってもよい。

以上説明したように、本実施の形態の構成では、ランタンを含む結晶構造の酸化物半導体膜とし、ランタンを酸素が６配位した位置とすることで、ＩＧＺＯよりも結晶構造の結合エネルギー及びバンドギャップを大きくした酸化物半導体膜とすることができる。

本実施の形態は、他の実施の形態及び実施例に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、半導体装置及び半導体装置の作製方法の一態様を図６乃至図９を用いて説明する。

図６（Ａ）及び図６（Ｂ）に半導体装置の例としてトランジスタ４２０の平面図及び断面図を示す。図６（Ａ）は、トランジスタ４２０の平面図であり、図６（Ｂ）は、図６（Ａ）のＸ１−Ｙ１における断面図である。なお、図６（Ａ）では、煩雑になることを避けるため、トランジスタ４２０の構成要素の一部（例えば、絶縁膜４０７）を省略して図示している。

図６（Ａ）及び図６（Ｂ）に示すトランジスタ４２０は、絶縁表面を有する基板４００上に、下地絶縁膜４３６と、ソース電極４０５ａ及びドレイン電極４０５ｂと、チャネル長方向の一方の側面においてソース電極と接し、チャネル長方向の他方の側面においてドレイン電極と接する酸化物半導体膜４０３と、酸化物半導体膜４０３、ソース電極４０５ａ及びドレイン電極４０５ｂの上面と接するゲート絶縁膜４０２と、ゲート絶縁膜４０２を介して酸化物半導体膜４０３上に設けられたゲート電極４０１と、ゲート電極４０１のチャネル長方向の側面の一方と接する側壁４１２ａと、ゲート電極４０１のチャネル長方向の側面の他方と接する側壁４１２ｂと、を含んで構成される。

トランジスタ４２０において、側壁４１２ａの少なくとも一部は、ゲート絶縁膜４０２を介してソース電極４０５ａ上に設けられている。また、側壁４１２ｂの少なくとも一部は、ゲート絶縁膜４０２を介してドレイン電極４０５ｂ上に設けられている。側壁４１２ａ及び側壁４１２ｂは、導電性材料を含んでいる。よって、側壁４１２ａ及び側壁４１２ｂは、ゲート電極４０１の一部として機能することが可能であるため、ゲート絶縁膜４０２を介してソース電極４０５ａ又はドレイン電極４０５ｂと重畳する領域を、実質的にＬｏｖ領域とすることができる。

また、図６に示すトランジスタ４２０は、側壁４１２ａ、側壁４１２ｂ及びゲート電極４０１上に設けられた絶縁膜４０７と、絶縁膜４０７上に設けられた配線層４３５ａ及び配線層４３５ｂを構成要素に含めてもよい。配線層４３５ａは、絶縁膜４０７及びゲート絶縁膜４０２に設けられた開口を介して、ソース電極４０５ａと電気的に接続し、配線層４３５ｂは、絶縁膜４０７及びゲート絶縁膜４０２に設けられた開口を介してドレイン電極４０５ｂと電気的に接続している。

また、トランジスタ４２０において導電性材料を含む側壁を設けない場合、Ｌｏｖ領域の形成のためには線幅の細い酸化物半導体膜と線幅の細いゲート電極との精密なアライメントが要求され、トランジスタの微細化に伴ってその要求精度はより高くなる。しかしながら、本実施の形態で示すトランジスタ４２０は、ゲート電極４０１のチャネル長方向の側面に、導電性材料を含む側壁４１２ａ及び側壁４１２ｂを有するため、該側壁４１２ａ及び側壁４１２ｂと、ソース電極４０５ａ又はドレイン電極４０５ｂとが重畳する領域も実質的にＬｏｖ領域として機能することが可能である。したがって、ゲート電極４０１を形成する際のアライメントの自由度を向上させることができ、歩留まりよく、オン電流の低下を抑制したトランジスタ４２０を提供することが可能となる。

また、酸化物半導体膜４０３は、実施の形態１に示した一般式Ｉｎ_ｘＬａ_{（２−ｘ）}Ｚｎ_ｙＯ_３＋ｙ（ｘは１以上２未満の数、ｙは１以上６未満の数）で表すことにできる、インジウム、ランタン、亜鉛及び酸素を有する結晶構造を有する酸化物半導体膜である。該酸化物半導体膜を具備することで、バンドギャップが大きいことによりＩＧＺＯより絶縁破壊耐圧に優れ、且つ光を照射した際の劣化が低減された半導体装置とすることができる。また、結晶構造の結合エネルギーを大きくすることにより、長期間の使用に際しても、しきい値電圧等の電気的特性が変動しにくく、信頼性の高い半導体装置とすることができる。

また、図７（Ａ）及び図７（Ｂ）に、図６（Ａ）及び図６（Ｂ）に示すトランジスタ４２０とは異なる構成のトランジスタ４２２の平面図及び断面図を示す。図７（Ａ）は、トランジスタ４２２の平面図であり、図７（Ｂ）は、図７（Ａ）のＸ２−Ｙ２における断面図である。なお、図７（Ａ）では、煩雑になることを避けるため、トランジスタ４２２の構成要素の一部（例えば、絶縁膜４０７）を省略して図示している。

図７（Ａ）及び図７（Ｂ）に示すトランジスタ４２２と、図６（Ａ）及び図６（Ｂ）に示すトランジスタ４２０との相違点は、酸化物半導体膜４０３の側面の形状である。図４（Ａ）及び図４（Ｂ）に示すトランジスタ４２２においては、酸化物半導体膜４０３は、ソース電極４０５ａ又はドレイン電極４０５ｂと接する側面において、テーパ形状を有している。酸化物半導体膜４０３の側面をテーパ形状とすることで、ソース電極４０５ａ及びドレイン電極４０５ｂとなる導電膜を被覆性よく形成することができる。

以下、図８及び図９を用いて、本実施の形態のトランジスタの作製工程の例について説明する。なお、以下では、トランジスタ４２２の作製工程を例示する。

まず、絶縁表面を有する基板４００上に、下地絶縁膜４３６を形成する。

絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理工程に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板、プラスチック基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。

下地絶縁膜４３６は、酸化シリコン膜、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、又はこれらの混合材料を含む膜から選ばれた、単層又は積層構造とすることができる。但し、下地絶縁膜４３６は、酸化物絶縁膜を含む単層又は積層構造として、該酸化物絶縁膜が後に形成される酸化物半導体膜４０３と接する構造とするのが好ましい。なお、下地絶縁膜４３６は、必ずしも設けなくともよい。

下地絶縁膜４３６は化学量論的組成比を超える酸素を含む領域（以下、酸素過剰領域とも表記する）を有すると、下地絶縁膜４３６に含まれる過剰な酸素によって、後に形成される酸化物半導体膜４０３の酸素欠損を補填することが可能であるため好ましい。下地絶縁膜４３６が積層構造の場合は、少なくとも酸化物半導体膜４０３と接する層において酸素過剰領域を有するのが好ましい。下地絶縁膜４３６に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて下地絶縁膜４３６を成膜すればよい。又は、成膜後の下地絶縁膜４３６に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を注入して、酸素過剰領域を形成しても良い。酸素の注入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。

次いで、下地絶縁膜４３６上に酸化物半導体膜４１３を成膜する（図８（Ａ）参照）。酸化物半導体膜４１３の膜厚は、例えば、３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至２０ｎｍとする。酸化物半導体膜４１３は、一般式Ｉｎ_ｘＬａ_{（２−ｘ）}Ｚｎ_ｙＯ_３＋ｙ（ｘは１以上２未満の数、ｙは１以上６未満の数）で表すことにできる、インジウム、ランタン、亜鉛及び酸素を有する結晶構造を有する酸化物半導体の組成比のスパッタリングターゲットを用いて成膜する。成膜時の基板温度は室温以上４５０℃以下とする。

酸化物半導体膜４１３の成膜方法は、スパッタリング法を用いる。また、酸化物半導体膜４１３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置、所謂ＣＰスパッタリング装置（ＣｏｌｕｍｎｅｒＰｌａｓｍａＳｐｕｔｔｅｒｉｎｇｓｙｓｔｅｍ）を用いて成膜してもよい。

酸化物半導体膜４１３を形成する際、できる限り酸化物半導体膜４１３に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給する雰囲気ガスとして、水素、水、水酸基又は水素化物などの不純物が除去された高純度の希ガス（代表的にはアルゴン）、酸素、及び希ガスと酸素との混合ガスを適宜用いる。

また、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入して成膜を行うことで、成膜された酸化物半導体膜４１３の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素分子、水（Ｈ_２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、当該成膜室で成膜した酸化物半導体膜４１３に含まれる不純物の濃度を低減できる。

また、基板４００を高温に保持した状態で酸化物半導体膜４１３を形成することも、酸化物半導体膜４１３中に含まれうる不純物濃度を低減するのに有効である。基板４００を加熱する温度としては、１５０℃以上４５０℃以下とすればよい。

酸化物半導体膜４１３に用いる酸化物半導体としては、実施の形態１で示した、インジウム、ランタン、亜鉛及び酸素を有する結晶構造を有する酸化物半導体膜を用いる。そのため、バンドギャップが大きいことによりＩＧＺＯより絶縁破壊耐圧に優れ、且つ光を照射した際の劣化が低減された半導体装置とすることができる。また、結晶構造の結合エネルギーを大きくすることにより、長期間の使用に際しても、しきい値電圧等の電気的特性が変動しにくく、信頼性の高い半導体装置とすることができる。

また、酸化物半導体膜４１３を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。

酸化物半導体膜４１３の成膜前に、酸化物半導体膜４１３の成膜表面に平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法）、ドライエッチング処理、プラズマ処理を用いることができる。

プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、酸化物半導体膜４１３の成膜表面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。

平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、酸化物半導体膜４１３の成膜表面の凹凸状態に合わせて適宜設定すればよい。

また、酸化物半導体膜４１３に、当該酸化物半導体膜４１３に含まれる過剰な水素（水や水酸基を含む）を除去（脱水化又は脱水素化）するための熱処理を行うのが好ましい。熱処理の温度は、３００℃以上７００℃以下、又は基板の歪み点未満とする。熱処理は減圧下又は窒素雰囲気下などで行うことができる。

この熱処理によって、ｎ型不純物である水素を酸化物半導体から除去することができる。例えば、脱水化又は脱水素化処理後の酸化物半導体膜４１３に含まれる水素濃度を、５×１０^１９／ｃｍ^３以下、好ましくは５×１０^１８／ｃｍ^３以下とすることができる。

なお、脱水化又は脱水素化のための熱処理は、酸化物半導体膜４１３の成膜後であればトランジスタ４２２の作製工程においてどのタイミングで行ってもよい。但し、ゲート絶縁膜４０２又は絶縁膜４０７として酸化アルミニウム膜を用いる場合には、当該酸化アルミニウム膜を形成する前に行うのが好ましい。また、脱水化又は脱水素化のための熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。

なお、下地絶縁膜４３６として酸素を含む下地絶縁膜４３６を設ける場合、脱水化又は脱水素化のための熱処理を酸化物半導体膜４１３の島状への加工前に行うと、下地絶縁膜４３６に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。

熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。

また、熱処理で酸化物半導体膜４１３を加熱した後、加熱温度を維持、又はその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の二窒化酸素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入してもよい。酸素ガス又は二窒化酸素ガスに、水、水素などが含まれないことが好ましい。又は、熱処理装置に導入する酸素ガス又は二窒化酸素ガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち、酸素ガス又は二窒化酸素ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガス又は二窒化酸素ガスの作用により、脱水化又は脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体膜４１３を高純度化及び電気的にｉ型（真性）化することができる。

また、脱水化又は脱水素化処理を行った酸化物半導体膜に、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を導入して膜中に酸素を供給してもよい。

脱水化又は脱水素化処理を行った酸化物半導体膜に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体膜を高純度化、及び電気的にｉ型（真性）化することができる。高純度化し、電気的にｉ型（真性）化した酸化物半導体膜を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。

酸素の導入工程は、酸化物半導体膜に酸素導入する場合、酸化物半導体膜に直接導入してもよいし、後に形成されるゲート絶縁膜４０２や絶縁膜４０７などの他の膜を通過して酸化物半導体膜４０３へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、露出された酸化物半導体膜４１３へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。

酸化物半導体膜への酸素の導入は、脱水化又は脱水素化処理を行った後であればよく、特に限定されない。また、上記脱水化又は脱水素化処理を行った酸化物半導体膜への酸素の導入は複数回行ってもよい。

次いで、酸化物半導体膜４１３をフォトリソグラフィ工程により加工して、島状の酸化物半導体膜４０３を形成する。ここで、島状の酸化物半導体膜４０３への加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとするのが好ましい。

スリミング処理としては、例えば、ラジカル状態の酸素（酸素ラジカル）などを用いるアッシング処理を適用することができる。ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシング処理に限定する必要はない。また、スリミング処理によって形成されるマスクによってトランジスタのチャネル長（Ｌ）が決定されることになるため、当該スリミング処理としては制御性の良好な処理を適用することができる。

スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは１／２以下、より好ましくは１／３以下の線幅まで微細化することが可能である。例えば、線幅は、３０ｎｍ以上２０００ｎｍ以下、好ましくは５０ｎｍ以上３５０ｎｍ以下とすることができる。これにより、トランジスタのさらなる微細化を達成することができる。

次いで、島状の酸化物半導体膜４０３上に、ソース電極及びドレイン電極（これと同じ層で形成される配線を含む）となる導電膜４１５を成膜する（図８（Ｂ）参照）。

導電膜４１５は後の加熱処理に耐えられる材料を用いる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金属膜の下側又は上側の一方又は双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜又はそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。又は、導電性の金属酸化物を用いて導電膜４１５を形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ_２Ｏ_３−ＳｎＯ_２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛（Ｉｎ_２Ｏ_３−ＺｎＯ）又はこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。

次に導電膜４１５に研磨（切削、研削）処理を行い、酸化物半導体膜４０３が露出するように導電膜４１５の一部を除去する。該研磨処理によって、酸化物半導体膜４０３と重畳する領域の導電膜４１５が除去され、該領域に開口を有する導電膜４１５ａが形成される（図８（Ｃ）参照）。研磨（切削、研削）方法としては化学的機械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を好適に用いることができる。本実施の形態では、ＣＭＰ処理によって酸化物半導体膜４０３と重畳する領域の導電膜４１５を除去する。

なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、ソース電極４０５ａ、ドレイン電極４０５ｂ、酸化物半導体膜４０３の表面の平坦性をより向上させることができる。

なお、本実施の形態では、酸化物半導体膜４０３と重畳する領域の導電膜４０５の除去にＣＭＰ処理を用いたが、他の研磨（研削、切削）処理を用いてもよい。又は、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。例えば、ＣＭＰ処理後、ドライエッチング処理やプラズマ処理（逆スパッタリングなど）を行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜４１５の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。

なお、本実施の形態においては、導電膜４１５ａの上端部は、酸化物半導体膜４０３の上端部と概略一致している。但し、導電膜４１５ａ（又は、導電膜４１５ａを加工して形成されるソース電極４０５ａ及びドレイン電極４０５ｂ）の形状は導電膜４１５を除去する研磨処理の条件によって異なる。例えば、酸化物半導体膜４０３の表面より膜厚方向に後退した形状となる場合がある。

次いで、導電膜４１５ａをフォトリソグラフィ工程により加工して、ソース電極４０５ａ及びドレイン電極４０５ｂ（これと同じ層で形成される配線を含む）を形成する（図８（Ｄ）参照）。

なお、本実施の形態では、導電膜４１５を成膜し、研磨処理によって酸化物半導体膜４０３と重畳する領域の導電膜４１５を除去した後に、選択的にエッチング処理してソース電極４０５ａ及びドレイン電極４０５ｂへと加工する方法を示したが、本発明の実施の形態はこれに限られない。成膜後の導電膜４１５を選択的にエッチング処理して加工したのち、研磨処理によって酸化物半導体膜４０３と重畳する領域の導電膜４１５を除去することで、ソース電極４０５ａ及びドレイン電極４０５ｂを形成してもよい。但し、研磨処理に先立ってエッチング処理を行う場合には、エッチング処理によって酸化物半導体膜４０３と重畳する領域の導電膜４１５は除去しないものとする。

本実施の形態で示すトランジスタの作製方法では、ソース電極４０５ａ及びドレイン電極４０５ｂの形成する際に、酸化物半導体膜４０３と重畳する領域の導電膜４１５を除去する工程において、レジストマスクを用いたエッチング処理を用いないため、ソース電極４０５ａ及びドレイン電極４０５ｂのチャネル長方向の幅が微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきを少ない微細な構造を有するトランジスタ４２０を歩留まりよく作製することができる。

また、酸化物半導体膜４０３と重畳する領域の導電膜４１５を除去することで、酸化物半導体膜４０３と、ソース電極４０５ａ又はドレイン電極４０５ｂとが、酸化物半導体膜４０３のチャネル長方向の側面において接する構成とすることが可能となる。酸化物半導体膜４０３は膜厚が３ｎｍ乃至３０ｎｍ、好ましくは５ｎｍ乃至２０ｎｍと小さいため、その側面においてソース電極４０５ａ又はドレイン電極４０５ｂと接することで、ソース電極４０５ａ又はドレイン電極４０５ｂとの接触面積を低減することができ、接触界面におけるコンタクト抵抗を増大させることができる。したがって、トランジスタ４２２のチャネル長（Ｌ）を短くしても、ソース電極４０５ａとドレイン電極４０５ｂとの電界を緩和して、しきい値電圧の変動などの短チャネル効果を抑制することができる。

次いで、酸化物半導体膜４０３、ソース電極４０５ａ及びドレイン電極４０５ｂ上にゲート絶縁膜４０２を形成する。

ゲート絶縁膜４０２は、１ｎｍ以上２０ｎｍ以下の膜厚で、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いて形成することができる。また、ゲート絶縁膜４０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装置を用いて成膜してもよい。

なお、ゲート絶縁膜４０２が厚いほど短チャネル効果が顕著となり、しきい値電圧がマイナス側へシフトしやすい傾向となる。しかしながら、本実施の形態のトランジスタの作製方法においては、ソース電極４０５ａ、ドレイン電極４０５ｂ及び酸化物半導体膜４０３の上面が研磨処理によって平坦化されているため、膜厚の薄いゲート絶縁膜４０２を被覆性よく形成することができる。

ゲート絶縁膜４０２の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、又は窒化酸化シリコン等を用いることができる。ゲート絶縁膜４０２は、酸化物半導体膜４０３と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁膜４０２は、膜中（バルク中）に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁膜４０２として、酸化シリコン膜を用いる場合には、ＳｉＯ_２＋α（ただし、α＞０）とするのが好ましい。本実施の形態では、ゲート絶縁膜４０２として、ＳｉＯ_２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁膜４０２として用いることで、酸化物半導体膜４０３に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁膜４０２は、作製するトランジスタのサイズやゲート絶縁膜４０２の段差被覆性を考慮して形成することが好ましい。

また、ゲート絶縁膜４０２の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉＯ_ｘＮ_ｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、酸化ランタンなどのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁膜４０２は、単層構造としても良いし、積層構造としても良い。

次いで、ゲート絶縁膜４０２を介して島状の酸化物半導体膜４０３上にゲート電極４０１を形成する（図９（Ａ）参照）。ゲート電極４０１は、プラズマＣＶＤ法またはスパッタリング法等により形成することができる。また、ゲート電極４０１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、ゲート電極４０１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極４０１は、単層構造としてもよいし、積層構造としてもよい。

また、ゲート電極４０１の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。

また、ゲート絶縁膜４０２と接するゲート電極４０１の一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩＧＺＯ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。

なお、ゲート電極４０１は、ゲート絶縁膜４０２上に設けられた導電膜（図示しない）を、マスクを用いて加工することによって形成することができる。ここで、加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとするのが好ましい。

次にゲート電極４０１及びゲート絶縁膜４０２上に導電性材料を含む膜を成膜し、当該導電性材料を含む膜をエッチングして側壁４１２ａ及び側壁４１２ｂを形成する（図９（Ｂ）参照）。

側壁４１２ａ及び側壁４１２ｂは、導電性を有していればよく、例えばタングステン、又はチタン等の金属膜、又は、リン、ボロン等の不純物元素を含むシリコン膜等を加工して形成することができる。または、ゲート電極４０１及びゲート絶縁膜４０２上に多結晶シリコン膜を成膜し、エッチングによってゲート電極４０１に接する側壁を形成した後、該側壁にリン、ボロン等の不純物元素をドーピングによって導入した後、活性化のための熱処理を行って導電性を有する側壁４１２ａ及び側壁４１２ｂとしてもよい。

次いで、ゲート絶縁膜４０２、ゲート電極４０１、側壁４１２ａ及び側壁４１２ｂ上に絶縁膜４０７を形成する。

絶縁膜４０７は、プラズマＣＶＤ法、スパッタリング法、または蒸着法等により成膜することができる。絶縁膜４０７は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または酸化ガリウム膜などの無機絶縁膜などを用いることができる。

また、絶縁膜４０７として、酸化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜）、または金属窒化物膜（例えば、窒化アルミニウム膜）も用いることができる。

絶縁膜４０７は、単層でも積層でもよく、例えば酸化シリコン膜及び酸化アルミニウム膜の積層を用いることができる。酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果（ブロック効果）が高く、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体膜４０３への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体膜４０３からの放出を防止する保護膜として機能するため好ましい。

絶縁膜４０７は、スパッタリング法など、絶縁膜４０７に水、水素等の不純物を混入させない方法を適宜用いて形成することが好ましい。

酸化物半導体膜４０３の成膜時と同様に、絶縁膜４０７の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ（クライオポンプなど）を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁膜４０７に含まれる不純物の濃度を低減できる。また、絶縁膜４０７の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。

本実施の形態では、絶縁膜４０７として、ゲート電極４０１に接する側から酸化アルミニウム膜と酸化シリコン膜の積層構造を用いるものとする。なお、酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ^３以上、好ましくは３．６ｇ／ｃｍ^３以上）とすることによって、トランジスタ４２０に安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法（ＲＢＳ：ＲｕｔｈｅｒｆｏｒｄＢａｃｋｓｃａｔｔｅｒｉｎｇＳｐｅｃｔｒｏｍｅｔｒｙ）や、Ｘ線反射率測定法（ＸＲＲ：Ｘ−ＲａｙＲｅｆｌｅｃｔｉｏｎ）によって測定することができる。

次いで、絶縁膜４０７及びゲート絶縁膜４０２に、ソース電極４０５ａ又はドレイン電極４０５ｂに達する開口を形成し、開口に配線層４３５ａ及び配線層４３５ｂを形成する（図６（Ｃ）参照）。配線層４３５ａ及び配線層４３５ｂを用いて他のトランジスタや素子と接続させ、様々な回路を形成することができる。

配線層４３５ａ及び配線層４３５ｂはゲート電極４０１、ソース電極４０５ａ、又はドレイン電極４０５ｂと同様の材料及び方法を用いて形成することができ、例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。また、アルミニウム、銅などの金属膜の下側又は上側の一方または双方にチタン、モリブデン、タングステンなどの高融点金属膜またはそれらの金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても良い。また、配線層４３５ａ、配線層４３５ｂに用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（ＩＴＯ）、酸化インジウム酸化亜鉛（Ｉｎ_２Ｏ_３−ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。

例えば、配線層４３５ａ及び配線層４３５ｂとして、モリブデン膜の単層、窒化タンタル膜と銅膜との積層、又は窒化タンタル膜とタングステン膜との積層などを用いることができる。

以上の工程によって、本実施の形態のトランジスタ４２２が形成される。

なお、島状の酸化物半導体膜４０３のチャネル長方向の長さを、ゲート電極４０１のチャネル長方向の長さよりも長くすることで、ゲート電極４０１を形成するためにアライメントの自由度をより向上させることができる。この場合、トランジスタのチャネル長を縮小するために、酸化物半導体膜４０３に不純物領域を設けてもよい。

例えば、図１０（Ａ）及び図１０（Ｂ）に示すトランジスタ４２４、及び図１１（Ａ）及び図１１（Ｂ）に示すトランジスタ４２６は、ゲート電極４０１形成後、当該ゲート電極４０１をマスクとして酸化物半導体膜４０３へ不純物を導入して、自己整合的に不純物領域４０３ａ及び不純物領域４０３ｂを形成した例である。

トランジスタ４２４は、トランジスタ４２０と同様の構成を有し、トランジスタ４２４に含まれる酸化物半導体膜４０３が、ドーパントを含む一対の不純物領域（不純物領域４０３ａ及び不純物領域４０３ｂ）と、一対の不純物領域に挟まれたチャネル形成領域４０３ｃと、を有する点で、トランジスタ４２０と相違する。また、図１１（Ａ）及び図１１（Ｂ）に示すトランジスタ４２６は、トランジスタ４２２と同様の構成を有し、トランジスタ４２６に含まれる酸化物半導体膜４０３が、ドーパントを含む一対の不純物領域（不純物領域４０３ａ及び不純物領域４０３ｂ）と、一対の不純物領域に挟まれたチャネル形成領域４０３ｃと、を有する点で、トランジスタ４２２と相違する。なお、図１０（Ａ）は、トランジスタ４２４の平面図であり、図１０（Ｂ）は、図１０（Ａ）のＸ３−Ｙ３における断面図である。また、図１１（Ａ）は、トランジスタ４２６の平面図であり、図１１（Ｂ）は、図１１（Ａ）のＸ４−Ｙ４における断面図である。

ドーパントは、酸化物半導体膜４０３の導電率を変化させる不純物である。ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。

チャネル長方向にチャネル形成領域４０３ｃを挟んで一対の不純物領域を含む酸化物半導体膜を有することにより、トランジスタ４２４、４２６はオン特性（例えば、オン電流及び電界効果移動度）が高く、高速動作、高速応答が可能なトランジスタとすることができる。

（実施の形態３）
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。

図１２は、半導体装置の構成の一例である。図１２（Ａ）に、半導体装置の断面図を、図１２（Ｂ）に半導体装置の平面図を、図１２（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図１２（Ａ）は、図１２（Ｂ）のＣ１−Ｃ２、及びＤ１−Ｄ２における断面に相当する。

図１２（Ａ）及び図１２（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料、本実施の形態では、本実施の形態１に示すインジウム、ランタン、亜鉛及び酸素を有する結晶構造を有する酸化物半導体膜を用いたトランジスタ１６２を有するものである。トランジスタ１６２としては、実施の形態２で示すトランジスタ４２０の構造を適用する例である。

ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。

なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態２に示すようなトランジスタをトランジスタ１６２として用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

図１２（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁膜１０８と、ゲート絶縁膜１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。

基板１００上にはトランジスタ１６０を囲むように素子分離絶縁膜１０６が設けられており、トランジスタ１６０を覆うように絶縁膜１２８、及び絶縁膜１３０が設けられている。なお、トランジスタ１６０において、ゲート電極１１０の側面に側壁絶縁膜（サイドウォール絶縁膜）を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。

単結晶半導体基板を用いたトランジスタ１６０は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。本実施の形態では、トランジスタ１６０を覆うように絶縁膜を２層形成する。但し絶縁膜は、単層としてもよいし、３層以上の積層としてもよい。トランジスタ１６２および容量素子１６４の形成前の処理として、トランジスタ１６０上に形成された絶縁膜にＣＭＰ処理を施して、平坦化した絶縁膜１２８、絶縁膜１３０を形成し、同時にゲート電極１１０の上面を露出させる。

絶縁膜１２８、絶縁膜１３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁膜１２８、絶縁膜１３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて形成することができる。

また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁膜１２８、絶縁膜１３０を形成してもよい。

なお、本実施の形態において、絶縁膜として窒化シリコン膜、絶縁膜１３０として酸化シリコン膜を用いる。

絶縁膜１３０表面において、酸化物半導体膜１４４形成領域に、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した（好ましくは絶縁膜１３０表面の平均面粗さは０．１５ｎｍ以下）絶縁膜１３０上に酸化物半導体膜１４４を形成する。

図１２（Ａ）に示すトランジスタ１６２は、チャネル形成領域を有する酸化物半導体膜にインジウム、ランタン、亜鉛及び酸素を有する結晶構造を有する酸化物半導体膜を用いたトランジスタである。ここで、トランジスタ１６２に含まれる酸化物半導体膜１４４は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ１６２を得ることができる。

トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。

トランジスタ１６２はチャネル長方向の側面において電極層１４２ａまたは電極層１４２ｂと接する酸化物半導体膜１４４を含む。よって、酸化物半導体膜１４４と、電極層１４２ａ又は電極層１４２ｂとが接する領域の抵抗を高めることができるため、ソースとドレイン間の電界を緩和することができる。したがって、トランジスタサイズの縮小に伴う短チャネル効果を抑制することができる。

また、トランジスタ１６２は、ゲート電極１４８のチャネル長方向の側面に導電性材料を含む側壁１３７ａ、１３７ｂを有することで、当該導電性材料を含む側壁１３７ａ、１３７ｂがゲート絶縁膜１４６を介して電極層１４２ａ又は電極層１４２ｂと重畳するため、実質的にＬｏｖ領域を有するトランジスタとすることができ、トランジスタ１６２のオン電流の低下を抑制することが可能となる。

トランジスタ１６２上には、層間絶縁膜１３５、絶縁膜１５０が単層または積層で設けられている。本実施の形態では、絶縁膜１５０として、酸化アルミニウム膜を用いる。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ^３以上、好ましくは３．６ｇ／ｃｍ^３以上）とすることによって、トランジスタ１６２に安定な電気特性を付与することができる。

また、ゲート絶縁膜１４６を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層１５３が設けられており、電極層１４２ａと、ゲート絶縁膜１４６と、導電層１５３とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子１６４の一方の電極として機能し、導電層１５３は、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。

本実施の形態において、導電層１５３は、トランジスタ１６２のゲート電極１４８と同一の作製工程によって形成することができる。なお、ゲート電極１４８の側面に側壁１３７ａ及び側壁１３７ｂを形成する工程において、導電層の側面にも同様に側壁を設けてもよい。

絶縁膜１５０上にはトランジスタ１６２と、他のトランジスタを接続するための配線１５６が設けられている。配線１５６は、絶縁膜１５０、層間絶縁膜１３５及びゲート絶縁膜１４６などに形成された開口に形成された電極層１３６を介して電極層１４２ｂと電気的に接続される。

図１２（Ａ）及び図１２（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体膜１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２及び容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電層１５３は、トランジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。

なお、電極層１４２ｂ及び配線１５６の電気的接続は、電極層１３６を設けずに電極層１４２ｂ及び配線１５６を直接接触させて行ってもよい。また、間に介する電極層は、複数でもよい。

次に、図１２（Ａ）及び図１２（Ｂ）に対応する回路構成の一例を図１２（Ｃ）に示す。

図１２（Ｃ）において、第１の配線（１ｓｔＬｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄＬｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄＬｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈＬｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方は、容量素子１６４の電極の他方と電気的に接続され、第５の配線（５ｔｈＬｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。

図９（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。

トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの中間の電位Ｖ_０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。

本実施の形態に示す半導体装置では、チャネル形成領域を有する酸化物半導体膜にインジウム、ランタン、亜鉛及び酸素を有する結晶構造を有する酸化物半導体膜を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。

以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。

（実施の形態４）
本実施の形態においては、実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態３に示した構成と異なる構成について、図１３及び図１４を用いて説明を行う。

図１３（Ａ）は、半導体装置の回路構成の一例を示し、図１３（Ｂ）は半導体装置の一例を示す概念図である。まず、図１３（Ａ）に示す半導体装置について説明を行い、続けて図１３（Ｂ）に示す半導体装置について、以下説明を行う。

図１３（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極とは電気的に接続され、トランジスタ１６２のソース電極又はドレイン電極と容量素子２５４の第１の端子とは電気的に接続されている。

次に、図１３（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。

まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。

チャネル形成領域を有する酸化物半導体膜にインジウム、ランタン、亜鉛及び酸素を有する結晶構造を有する酸化物半導体膜を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。

次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。

例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。

このように、図１３（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。

次に、図１３（Ｂ）に示す半導体装置について、説明を行う。

図１３（Ｂ）に示す半導体装置は、上部に記憶回路として図１３（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及び２５１ｂを有し、下部に、メモリセルアレイ（メモリセルアレイ２５１ａ及び２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。

図１３（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及び２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。

周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。

なお、図１３（Ｂ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良い。

次に、図１３（Ａ）に示したメモリセル２５０の具体的な構成について図１４を用いて説明を行う。

図１４は、メモリセル２５０の構成の一例である。図１４（Ａ）に、メモリセル２５０の断面図を、図１４（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図１４（Ａ）は、図１４（Ｂ）のＦ１−Ｆ２、及びＧ１−Ｇ２における断面に相当する。

図１４（Ａ）及び図１４（Ｂ）に示すトランジスタ１６２は、実施の形態２で示した構成と同一の構成とすることができる。

ゲート絶縁膜１４６を介して、トランジスタ１６２の電極層１４２ａと重畳する領域には、導電層２６２が設けられており、電極層１４２ａと、ゲート絶縁膜１４６と、導電層２６２とによって、容量素子２５４が構成される。すなわち、トランジスタ１６２の電極層１４２ａは、容量素子２５４の一方の電極として機能し、導電層２６２は、容量素子２５４の他方の電極として機能する。

トランジスタ１６２及び容量素子２５４上には、層間絶縁膜１３５及び絶縁膜２５６が単層または積層で設けられている。そして、絶縁膜２５６上にはメモリセル２５０と、隣接するメモリセル２５０を接続するための配線２６０が設けられている。配線２６０は、絶縁膜２５６、層間絶縁膜１３５及びゲート絶縁膜１４６などに形成された開口を介してトランジスタ１６２の電極層１４２ｂと電気的に接続されている。但し、配線２６０と電極層１４２ｂとを直接接続してもよい。なお、配線２６０は、図１４（Ａ）の回路図におけるビット線ＢＬに相当する。

図１４（Ａ）及び図１４（Ｂ）において、トランジスタ１６２の電極層１４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能することができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。

図１４（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。

以上のように、多層に形成された複数のメモリセルは、チャネル形成領域を有する酸化物半導体膜にインジウム、ランタン、亜鉛及び酸素を有する結晶構造を有する酸化物半導体膜を用いたトランジスタにより形成されている。チャネル形成領域を有する酸化物半導体膜にインジウム、ランタン、亜鉛及び酸素を有する結晶構造を有する酸化物半導体膜を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。

このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、チャネル形成領域を有する酸化物半導体膜にインジウム、ランタン、亜鉛及び酸素を有する結晶構造を有する酸化物半導体膜を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。

（実施の形態５）
本実施の形態では、実施の形態３、及び実施の形態４で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図１５乃至図１８を用いて説明する。

携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。

通常のＳＲＡＭは、図１５（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ^２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。

それに対して、ＤＲＡＭはメモリセルが図１５（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ^２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。

しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ^２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。

図１６に携帯機器のブロック図を示す。図１６に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に実施の形態３または実施の形態４で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。

図１７に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１７に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、画像データ（入力画像データ）からの信号線、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。

まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。

入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。

次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。

このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。実施の形態３または実施の形態４で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。

図１８に電子書籍のブロック図を示す。図１８はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。

ここでは、図１８のメモリ回路１００７に実施の形態３または実施の形態４で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、実施の形態３または実施の形態４で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。

以上のように、本実施の形態に示す携帯機器には、実施の形態３または実施の形態４に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。

本実施例では、実施の形態１で説明した、本発明の一形態におけるランタン原子を用いることにより、ＩＧＺＯの結晶構造の結合エネルギーに比べて結合エネルギーが増加することを第１原理計算により算出した。

結合エネルギー（Ｅ_{ｂｉｎｄｉｎｇ}）は、結合エネルギーを結晶構造の持つ全結合の解離エネルギーの総和とする場合、以下の式（１）から算出される。

Ｅ_{ｂｉｎｄｉｎｇ}＝ΣＥ（ａｔｏｍ）―Ｅ（ｔｏｔａｌ）（１）

式（１）において、Ｅ（ａｔｏｍ）は結晶構造中に存在する各原子のエネルギー、Ｅ（ｔｏｔａｌ）は結晶のエネルギーを表す。すなわち式（１）より、結合エネルギーが大きいほど、その結晶構造は安定である。結晶構造が安定となることで、金属−酸素間の結合を強くし、酸素の脱離を抑制することができる。

計算には密度汎関数法のプログラムであるＣＡＳＴＥＰを用いた。密度汎関数の方法として平面波基底擬ポテンシャル法を用い、汎関数はＧＧＡ―ＰＢＥを用いた。カットオフエネルギーは３８０ｅＶを用いた。ｋ点のグリッド数は９×９×３とした。

結合エネルギーの算出に用いる結晶構造は、ＩＧＺＯの結晶構造（ＩｎＧａＺｎＯ_４：モデル名、ＩｎＧａＺＯ）では、対称性Ｒ−３（国際番号：１４８）の単位セル構造を用いた。またインジウム、ランタン、亜鉛及び酸素を有する結晶構造において、ランタン原子を酸素原子が５配位の位置とした結晶構造（ＩｎＬａＺｎＯ_４：モデル名、ＩｎＬａＺＯ）では、上記ＩＧＺＯの結晶構造におけるガリウム原子の位置の原子をランタン原子に置き換えたものを用いた。またインジウム、ランタン、亜鉛及び酸素を有する結晶構造において、ランタン原子を酸素原子が６配位の位置とした結晶構造（ＩｎＬａＺｎＯ_４：モデル名、ＬａＩｎＺＯ）では、ＩＧＺＯの結晶構造におけるインジウム原子の位置の原子をランタン原子に、ガリウム原子の位置の原子をインジウム原子に置き換えたものを用いた。

以下の表１に、それぞれの結合エネルギーＥ_{ｂｉｎｄｉｎｇ}の値を示す。

表１の値から、ＩＧＺＯの結晶構造におけるガリウム原子をランタン原子に置き換えることで、結合エネルギーを大きくすることができ、結晶構造を安定にできることが分かった。また、ランタン原子を酸素原子が６配位の位置とした結晶構造であるモデル名ＬａＩｎＺＯの結晶構造が、ランタン原子を酸素原子が５配位の位置とした結晶構造であるモデル名ＩｎＬａＺＯの結晶構造よりも、結合エネルギーが大きく、結晶構造を安定にできることが分かった。

本実施例では、密度汎関数理論に基づく平面波―擬ポテンシャル法を用いた第一原理計算により構造最適化を行い、最適化された結晶構造に対してエネルギー状態密度を計算した。

計算プログラムには第一原理計算ソフトＣＡＳＴＥＰを用いた。汎関数はＧＧＡ−ＰＢＥを、擬ポテンシャルはＵｌｔｒａｓｏｆｔをそれぞれ用いた。カットオフエネルギーは３８０ｅＶ、ｋ点の数は構造最適化では４×４×１、状態密度計算では５×５×３とした。

結晶構造の最適化に用いる結晶構造は、ＩＧＺＯの結晶構造（ＩｎＧａＺｎＯ_４：モデル名、ＩｎＧａＺＯ）では、対称性Ｒ−３（国際番号：１４８）の単位格子をａ軸方向及びｂ軸方向にそれぞれ２倍した結晶構造を用いた。またインジウム、ランタン、亜鉛及び酸素を有する結晶構造において、ランタン原子を酸素原子が５配位の位置とした結晶構造（ＩｎＬａＺｎＯ_４：モデル名、ＩｎＬａＺＯ）では、上記ＩＧＺＯの結晶構造におけるガリウム原子の位置の原子をランタン原子に置き換えたものを用いた。またインジウム、ランタン、亜鉛及び酸素を有する結晶構造において、ランタン原子を酸素原子が６配位の位置とした結晶構造（ＩｎＬａＺｎＯ_４：モデル名、ＬａＩｎＺＯ）では、ＩＧＺＯの結晶構造におけるインジウム原子の位置の原子をランタン原子に、ガリウム原子の位置の原子をインジウム原子に置き換えたものを用いた。

最適化されたいずれの構造もバンドギャップを有しているので、絶縁体または半導体的な状態密度を有することが分かる。そこで、状態密度からバンドギャップを算出した。以下の表２に、それぞれのバンドギャップの値を示す。

なお、密度汎関数法ではバンドギャップが小さく見積もられる傾向があり、実際のＩＧＺＯ結晶のバンドギャップは３．２ｅＶ程度と、表２に示すバンドギャップよりも大きい。

表２の値から、ＩＧＺＯの結晶構造におけるガリウム原子をランタン原子に置き換えることで、バンドギャップを大きくできることが分かった。また、ランタン原子を酸素原子が６配位の位置とした結晶構造であるモデル名ＬａＩｎＺＯの結晶構造は、ランタン原子を酸素原子が５配位の位置とした結晶構造であるモデル名ＩｎＬａＺＯの結晶構造よりも、バンドギャップを大きくできることが分かった。

本実施例は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

３０１単位格子
５０１単位格子
１００基板
１０６素子分離絶縁膜
１０８ゲート絶縁膜
１１０ゲート電極
１１６チャネル形成領域
１２０不純物領域
１２４金属化合物領域
１２８絶縁膜
１３０絶縁膜
１３５層間絶縁膜
１３６電極層
１３７ａ側壁
１３７ｂ側壁
１４２ａ電極層
１４２ｂ電極層
１４４酸化物半導体膜
１４６ゲート絶縁膜
１４８ゲート電極
１５０絶縁膜
１５３導電層
１５６配線
１６０トランジスタ
１６２トランジスタ
１６４容量素子
２５０メモリセル
２５１メモリセルアレイ
２５１ａメモリセルアレイ
２５１ｂメモリセルアレイ
２５３周辺回路
２５４容量素子
２５６絶縁膜
２６０配線
２６２導電層
４００基板
４０１ゲート電極
４０２ゲート絶縁膜
４０３酸化物半導体膜
４０３ａ不純物領域
４０３ｂ不純物領域
４０３ｃチャネル形成領域
４０５導電膜
４０５ａソース電極
４０５ｂドレイン電極
４０７絶縁膜
４１２ａ側壁
４１２ｂ側壁
４１３酸化物半導体膜
４１５導電膜
４１５ａ導電膜
４２０トランジスタ
４２２トランジスタ
４２４トランジスタ
４２６トランジスタ
４３５ａ配線層
４３５ｂ配線層
４３６下地絶縁膜
８０１トランジスタ
８０３トランジスタ
８０４トランジスタ
８０５トランジスタ
８０６トランジスタ
８０７Ｘデコーダー
８０８Ｙデコーダー
８１１トランジスタ
８１２保持容量
８１３Ｘデコーダー
８１４Ｙデコーダー
９０１ＲＦ回路
９０２アナログベースバンド回路
９０３デジタルベースバンド回路
９０４バッテリー
９０５電源回路
９０６アプリケーションプロセッサ
９０７ＣＰＵ
９０８ＤＳＰ
９０９インターフェイス
９１０フラッシュメモリ
９１１ディスプレイコントローラ
９１２メモリ回路
９１３ディスプレイ
９１４表示部
９１５ソースドライバ
９１６ゲートドライバ
９１７音声回路
９１８キーボード
９１９タッチセンサ
９５０メモリ回路
９５１メモリコントローラ
９５２メモリ
９５３メモリ
９５４スイッチ
９５５スイッチ
９５６ディスプレイコントローラ
９５７ディスプレイ
１００１バッテリー
１００２電源回路
１００３マイクロプロセッサ
１００４フラッシュメモリ
１００５音声回路
１００６キーボード
１００７メモリ回路
１００８タッチパネル
１００９ディスプレイ
１０１０ディスプレイコントローラ

Claims

一般式Ｉｎ _ｘＬａ _{（２−ｘ）} Ｚｎ _ｙＯ _３＋ｙ（ｘは１以上２未満の数、ｙは１以上６未満の数）の結晶を含む酸化物半導体膜。
酸化インジウム層、酸化ランタン層及び酸化亜鉛層が層状に配列した結晶構造を有し、
前記結晶構造の一般式は、Ｉｎ _ｘＬａ _{（２−ｘ）} Ｚｎ _ｙＯ _３＋ｙ（ｘは１以上２未満の数、ｙは１以上６未満の数）である酸化物半導体膜。
請求項２において、
前記酸化ランタン層は、ランタン原子が酸素原子を６配位した構造を有し、
前記酸化インジウム層は、インジウム原子が酸素原子を５配位した構造を有する酸化物半導体膜。
酸化物半導体膜、ゲート絶縁膜、ソース電極、ドレイン電極、及びゲート電極を有し、
前記酸化物半導体膜は、一般式Ｉｎ _ｘＬａ _{（２−ｘ）} Ｚｎ _ｙＯ _３＋ｙ（ｘは１以上２未満の数、ｙは１以上６未満の数）の結晶を含む半導体装置。
酸化物半導体膜、ゲート絶縁膜、ソース電極、ドレイン電極、及びゲート電極を有し、
前記酸化物半導体膜は、酸化インジウム層、酸化ランタン層及び酸化亜鉛層が層状に配列した結晶構造を有し、
前記結晶構造の一般式は、Ｉｎ _ｘＬａ _{（２−ｘ）} Ｚｎ _ｙＯ _３＋ｙ（ｘは１以上２未満の数、ｙは１以上６未満の数）である半導体装置。
請求項５において、
前記酸化ランタン層は、ランタン原子が酸素原子を６配位した構造を有し、
前記酸化インジウム層は、インジウム原子を酸素原子が５配位した構造を有する半導体装置。