JP5951265B2 - 広帯域増幅器 - Google Patents

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Description

本発明の実施形態は、広帯域増幅器に関する。
従来の広帯域増幅器においては、ドレイン・ソース間の寄生容量（Ｃds）をシャント・インダクタにより相殺することによって、広帯域な動作を実現することができる。
ドレイン端子に接続されたシャント・インダクタは、ドレイン・ソース間の寄生出力容量を相殺して、出力インピーダンスを高く見せることで、目標インピーダンスに対するインピーダンス変換比を小さくする。これにより合成回路の帯域特性が広くなる。
特開２０１０−２５２１６２号公報
しかし、実際にはドレイン端子に接続されたボンディングワイヤは、ドレイン端子と合成回路とを接続するボンディングワイヤと近接し、かつ並行に配置されるため、互いに強く結合し、その結果、並列のインダクタ成分以外に、直列のインダクタ成分を有することになり、シャント・インダクタとしての効果を発揮することが困難である。
本実施の形態が解決しようとする課題は、シャント・インダクタにより寄生出力容量を相殺し、出力インピーダンス変換比を小さく抑えた広帯域増幅器を提供することにある。
本実施の形態に係る広帯域増幅器は、導体ベースプレートと、半導体チップと、金属壁と、入力回路基板および出力回路基板と、キャパシタ基板と、入力分配整合回路と、出力合成整合回路と、入力ボンディングワイヤおよび出力ボンディングワイヤと、シャント・インダクタ用ボンディングワイヤとを備える。半導体チップは、導体ベースプレート上に配置されたマルチセル構成を有する。金属壁は、半導体チップを内在し、導体ベースプレート上に配置される。入力回路基板および出力回路基板は、金属壁に囲まれた導体ベースプレート上に半導体チップに隣接して配置される。キャパシタ基板は、導体ベースプレート上に半導体チップに隣接し、かつ半導体チップと出力回路基板との間に配置される。入力分配整合回路は、入力回路基板上に配置される。出力合成整合回路は、出力回路基板上に配置される。入力ボンディングワイヤおよび出力ボンディングワイヤは、半導体チップと入力分配整合回路および出力合成整合回路を接続し、シャント・インダクタ用ボンディングワイヤは、半導体チップとキャパシタ基板を接続する。出力ボンディングワイヤとシャント・インダクタ用ボンディングワイヤは、平面上で９０°の角度を有する。さらに、広帯域増幅器は、前記金属壁の入出力部に設けられた貫通孔と、前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、前記フィードスルー下層部と前記フィードスルー上層部の間に配置された入力ストリップラインおよび出力ストリップラインと、前記入力ストリップラインおよび前記出力ストリップライン上にそれぞれ配置された入力端子電極および出力端子電極とを備え、前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記半導体チップの長手方向が前記貫通孔が配置された前記金属壁に対して０°より大きく、９０°より小さい所定の角度に配置する。若しくは、前記半導体チップを複数チップ配置するとともに、前記半導体チップを前記金属壁の対角線に対して実質的に平行に配置する。若しくは、前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記半導体チップの長手方向が実質的に互いに直交するように、配置し、前記半導体チップと前記キャパシタ基板は、いずれも長手方向が前記貫通孔が配置された前記金属壁に対して、相対的に４５°回転して配置されている。また、本実施の形態に係る別の広帯域増幅器においては、前記入力分配整合回路は、入力整合回路および入力分配回路を備え、前記出力合成整合回路は、出力整合回路および出力合成回路を備え、前記金属壁の入出力部に設けられた貫通孔と、前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、前記フィードスルー下層部と前記フィードスルー上層部の間に配置された入力ストリップラインおよび出力ストリップラインと、前記入力ストリップラインおよび前記出力ストリップライン上にそれぞれ配置された入力端子電極および出力端子電極とを備え、前記入力分配回路は前記入力ストリップラインに接続され、前記出力合成回路は前記出力ストリップラインに接続され、前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記半導体チップの長手方向が前記貫通孔が配置された前記金属壁に対して０°より大きく、９０°より小さい所定の角度に配置する。若しくは、前記入力分配回路は前記入力ストリップラインに接続され、前記出力合成回路は前記出力ストリップラインに接続され、前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記半導体チップの長手方向が実質的に互いに直交するように、配置し、前記半導体チップと前記キャパシタ基板は、いずれも長手方向が前記貫通孔が配置された前記金属壁に対して、相対的に４５°回転して配置されている。
第１の実施の形態に係る広帯域増幅器の模式的平面パターン構成図。 比較例に係る広帯域増幅器の模式的平面パターン構成図。 第１の実施の形態に係る広帯域増幅器の模式的断面構成であって、図１のＩ−Ｉ線に沿う模式的断面構造図。 第１の実施の形態に係る広帯域増幅器の模式的断面構成であって、図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 第１の実施の形態に係る広帯域増幅器の模式的断面構成であって、図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。 第１の実施の形態に係る広帯域増幅器の模式的断面構成であって、図１のＩＶ−ＩＶ線に沿う模式的断面構造図。 第１の実施の形態に係る広帯域増幅器を収納するパッケージの模式的鳥瞰図であって、（ａ）メタルキャップ１０、（ｂ）メタルシールリング１４ａ、（ｃ）金属壁１６、（ｄ）導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２およびフィードスルー下層部２０上に配置されたストリップライン１９ａ・１９ｂの模式的構成図。 比較例に係る広帯域増幅器において、ドレイン端子電極Ｄ１〜Ｄ４に対して、出力ボンディングワイヤ１４ｂおよびシャント・インダクタ用ボンディングワイヤ１３ｂを略平行に配置した例を示す模式的平面パターン構成図。 第１の実施の形態に係る広帯域増幅器において、出力側等価回路と、出力側等価回路に並列接続されるシャント回路および合成回路の回路構成図。 第１の実施の形態に係る広帯域増幅器の有する出力側等価回路において、スミスチャート上におけるアドミッタンスＹ＝１／Ｒds、アドミッタンスＹ＝１／Ｃdsおよび広帯域増幅器（ＦＥＴ）が有する出力インピーダンス（点Ａ）を表す図。 第１の実施の形態に係る広帯域増幅器の有する出力側等価回路およびシャント回路において、スミスチャート上におけるアドミッタンスＹ＝１／Ｒds、アドミッタンスＹ＝１／Ｃds、広帯域増幅器（ＦＥＴ）が有する出力インピーダンス（点Ａ）のシャント回路によるＢ点への移動ベクトルＶABを表す図。 第１の実施の形態に係る広帯域増幅器の有する出力側等価回路およびシャント回路・合成回路において、スミスチャート上におけるアドミッタンスＹ＝１／Ｒds、アドミッタンスＹ＝１／Ｃds、広帯域増幅器（ＦＥＴ）が有する出力インピーダンス（点Ａ）のシャント回路によるＢ点への移動ベクトルＶAB、合成回路との結合分のアドミッタンスＹc’の軌跡、広帯域増幅器（ＦＥＴ）が有する出力インピーダンス（点Ａ）のシャント回路・合成回路によるアドミッタンスＹCONの軌跡上における実線上への移動ベクトルＶAB’を表す図。 第１の実施の形態に係る広帯域増幅器を構成する半導体チップの模式的平面パターン構成の拡大図。 （ａ）第１の実施の形態に係る広帯域増幅器を構成する変形例に係る半導体チップの模式的平面パターン構成の拡大図、（ｂ）図１３および図１４（ａ）のＪ部分の拡大図。 図１４（ｂ）のＶ−Ｖ線に沿う模式的断面構造図。 第１の実施の形態に係る広帯域増幅器を構成する変形例に係る半導体チップ上において、ドレイン接続端子にワイヤボンディングを実施した様子を説明する模式図。 第２の実施の形態に係る広帯域増幅器の模式的平面パターン構成図。 第２の実施の形態の変形例１に係る広帯域増幅器の模式的平面パターン構成図。 第２の実施の形態の変形例２に係る広帯域増幅器の模式的平面パターン構成図。 第２の実施の形態およびその変形例１〜２に係る広帯域増幅器の模式的断面構成であって、図１７〜図１９のＶＩ−ＶＩ線に沿う模式的断面構造図。 （ａ）第２の実施の形態に係る広帯域増幅器を構成する半導体チップ上において、長さ１ｍｍのボンディングワイヤを８本並列に、ワイヤ端の間隔を０．２ｍｍでボンディングした端子間のインダクタンスの値と、ワイヤリング角度θとの関係を示す図、（ｂ）ドレイン端子電極Ｄ１に対してボンディングワイヤＷ１１、Ｗ２１、Ｗ３１、…、Ｗ８１を８本並列に、ワイヤリング角度θでボンディング接続し、かつボンディングワイヤＷ１１、Ｗ２１、Ｗ３１、…、Ｗ８１にそれぞれ直交するシャント・インダクタ用ボンディングワイヤＬＳ１１、ＬＳ２１、ＬＳ３１、…、ＬＳ８１をボンディング接続した様子を示す模式図。 第２の実施の形態に係る広帯域増幅器を構成する半導体チップ上において、ドレイン端子電極Ｄ１に対してボンディングワイヤを複数本並列に、ワイヤリング角度θでボンディング接続し、かつボンディングワイヤにそれぞれ直交するシャント・インダクタ用ボンディングワイヤをボンディング接続する際のボンディングワイヤ端の間隔ＤＥ、ボンディングワイヤの間隔ＤＷ、およびワイヤリング角度θを示す図。 第３の実施の形態に係る広帯域増幅器の模式的平面パターン構成図。 第３の実施の形態の変形例１に係る広帯域増幅器の模式的平面パターン構成図。 第３の実施の形態の変形例２に係る広帯域増幅器の模式的平面パターン構成図。 第４の実施の形態に係る広帯域増幅器の模式的平面パターン構成図。 第４の実施の形態の変形例１に係る広帯域増幅器の模式的平面パターン構成図。 第４の実施の形態の変形例２に係る広帯域増幅器の模式的平面パターン構成図。
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
（広帯域増幅器）
第１の実施の形態に係る広帯域増幅器１の模式的平面パターン構成は、図１に示すように表される。
第１の実施の形態に係る広帯域増幅器において、図１のＩ−Ｉ線に沿う模式的断面構造は、図３に示すように表され、図１のＩＩ−ＩＩ線に沿う模式的断面構造は、図４に示すように表され、図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図５に示すように表され、図１のＩＶ−ＩＶ線に沿う模式的断面構造は、図６に示すように表される。
また、第１の実施の形態に係る広帯域増幅器１を収納するパッケージの模式的鳥瞰構成は、図７に示すように表される。図７（ａ）はメタルキャップ１０、図７（ｂ）はメタルシールリング１０ａ、図７（ｃ）は、金属壁１６、図７（ｄ）は、導体ベースプレート２００、フィードスルー下層部２０、フィードスルー上層部２２およびフィードスルー下層部２０上に配置されたストリップライン１９ａ・１９ｂの模式的構成をそれぞれ表す。
第１の実施の形態に係る広帯域増幅器を収納するパッケージにおいては、入力側のフィードスルー構成（２０・１９ａ・２２）と出力側のフィードスルー構成（２０・１９ｂ・２２）は、図１に示すように、導体ベースプレート２００上の互いに対向する辺上において、シフトして配置されている。
第１の実施の形態に係る広帯域増幅器１は、図１および図３〜図７に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置されたマルチセル構成の半導体チップ２４ａ・２４ｂと、半導体チップ２４ａ・２４ｂを内在し、導体ベースプレート２００上に配置された金属壁１６と、金属壁１６に囲まれた導体ベースプレート２００上に半導体チップ２４ａ・２４ｂに隣接して配置された入力回路基板２６・出力回路基板２８と、導体ベースプレート２００上に半導体チップ２４ａ・２４ｂに隣接し、かつ半導体チップ２４ａ・２４ｂと出力回路基板２８との間に配置されたキャパシタ基板２５ａ・２５ｂと、入力回路基板２６上に配置された入力整合回路１７ａ・１７ｂ・入力分配回路１７ｃおよびストリップライン１７ｄと、出力回路基板２８上に配置された出力整合回路１８ａ・１８ｂ・出力合成回路１８ｃおよびストリップライン１８ｄと、半導体チップ２４ａ・２４ｂと入力整合回路１７ａ・１７ｂおよび出力整合回路１８ａ・１８ｂを接続する複数本の入力ボンディングワイヤ１２ａ・１２ｂおよび複数本の出力ボンディングワイヤ１４ａ・１４ｂと、半導体チップ２４ａ・２４ｂとキャパシタ基板２５ａ・２５ｂを接続する複数本のシャント・インダクタ用ボンディングワイヤ１３ａ・１３ｂとを備える。
ここで、図１に示すように、出力ボンディングワイヤ１４ａ・１４ｂとシャント・インダクタ用ボンディングワイヤ１３ａ・１３ｂは、平面上で９０°の角度を有する。
また、図１に示すように、入力ボンディングワイヤ１２ａ・１２ｂは、半導体チップ２４ａ・２４ｂの長手方向に対して平面上で９０°の角度を有する。
（比較例）
比較例に係る広帯域増幅器１ａの模式的平面パターン構成は、図２に示すように表される。比較例に係る広帯域増幅器１ａにおいては、図２に示すように、出力ボンディングワイヤ１４ａ・１４ｂとシャント・インダクタ用ボンディングワイヤ１３ａ・１３ｂは、平面上で略平行に配置され、かつ半導体チップ２４ａ・２４ｂの長手方向に対して平面上で９０°の角度を有する。また、入力ボンディングワイヤ１２ａ・１２ｂも、半導体チップ２４ａ・２４ｂの長手方向に対して平面上で９０°の角度を有する。
比較例に係る広帯域増幅器１ａにおいて、半導体チップ２４ｂの近傍の拡大図であって、ドレイン端子電極Ｄ１〜Ｄ４に対して、出力ボンディングワイヤ１４ｂおよびシャント・インダクタ用ボンディングワイヤ１３ｂを配置した例を示す模式的平面パターン構成は、図８に示すように表される。
第１の実施の形態に係る広帯域増幅器１においては、図１に示すように、図２の比較例に比べて、パッケージの横幅を広げた構成を備える。
比較例に係る広帯域増幅器１ａにおいては、図２および図８に示すように、シャント・インダクタを構成する複数本のシャント・インダクタ用ボンディングワイヤ１３ａ・１３ｂと、半導体チップ２４ａ・２４ｂと出力整合回路１８ａ・１８ｂを接続する複数本の出力ボンディングワイヤ１４ａ・１４ｂとは、実質的に略平行に配置されており、シャント・インダクタ用ボンディングワイヤ１３ａ・１３ｂと出力ボンディングワイヤ１４ａ・１４ｂは互いに強く結合し、本来のシャント・インダクタとして広帯域増幅器１の寄生出力容量を相殺することが難しい。
第１の実施の形態に係る広帯域増幅器１においては、シャント・インダクタを構成する複数本のシャント・インダクタ用ボンディングワイヤ１３ａ・１３ｂと、半導体チップ２４ａ・２４ｂと出力整合回路１８ａ・１８ｂを接続する複数本の出力ボンディングワイヤ１４ａ・１４ｂとを直交するように配置するため、シャント・インダクタ用ボンディングワイヤ１３ａ・１３ｂと出力ボンディングワイヤ１４ａ・１４ｂは互いに結合せず、本来のシャント・インダクタとして広帯域増幅器１の寄生出力容量を相殺することができる。
第１の実施の形態に係る広帯域増幅器１において、半導体チップ２４ａ・２４ｂの各セルはドレイン端子電極を備え、ドレイン端子電極は、複数本の出力ボンディングワイヤ１４ａ・１４ｂに平行な平行四辺形を備えていても良い。
また、半導体チップ２４ａ・２４ｂの各セルはゲート端子電極を備え、ゲート端子電極は、複数本の入力ボンディングワイヤ１２ａ・１２ｂに平行な平行四辺形を備えていても良い。
また、第１の実施の形態に係る広帯域増幅器１は、金属壁１６の入出力部に設けられた貫通孔３４と、貫通孔３４にはめ込まれ、かつ導体ベースプレート２００上に配置されたフィードスルー下層部２０と、貫通孔３４にはめ込まれ、かつフィードスルー下層部２０上に配置されたフィードスルー上層部２２と、フィードスルー下層部２０とフィードスルー上層部２２の間に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂと、入力ストリップライン１９ａおよび出力ストリップライン１９ｂ上にそれぞれ配置された入力端子電極２１ａおよび出力端子電極２１ｂとを備える。
また、第１の実施の形態に係る広帯域増幅器１において、入力分配回路２７ｃは入力ストリップライン１９ａに接続され、出力合成回路１８ｃは出力ストリップライン１９ｂに接続される。
第１の実施の形態に係る広帯域増幅器１においては、図１に示すように、複数チップの半導体チップ２４ａ・２４ｂを配置している。ここで、図１においては、２チップ構成の例が示されているが、さらに３チップ以上であっても良い。
また、図１に示すように、半導体チップ２４ａ・２４ｂを、半導体チップ２４ａ・２４ｂの長手方向が貫通孔３４が配置された金属壁１６に対して平行に配置している。
また、第１の実施の形態に係る広帯域増幅器１は、図１に示すように、シャント・インダクタ用ボンディングワイヤ１３ａ・１３ｂとキャパシタ基板２５ａ・２５ｂが、半導体チップ２４ａ・２４ｂに対して、マイナス方向に例えば約４５°ずれた位置に配置され、出力回路基板２８が、半導体チップ２４ａ・２４ｂに対して、プラス方向に例えば約４５°ずれた位置に配置されていても良い。
また、第１の実施の形態に係る広帯域増幅器１は、図１に示すように、入力端子電極２１ａと出力端子電極２１ｂの位置は、金属壁の対向する辺上で、互いにずれて配置される。
実施の形態に係る広帯域増幅器１は、図１〜図７に示すように、パッケージ外壁１６と、パッケージ外壁１６を貫通する貫通孔３４と、貫通孔３４にはめ込まれた凸状フィードスルー（２０・２２）と、凸状フィードスルー（２０・２２）に固定され端子電極２１ａ・２１ｂとを備える。
また、実施の形態に係る広帯域増幅器１は、図１〜図７に示すように、金属壁１６上に配置されたメタルシールリング１４ａと、メタルシールリング１４ａ上に配置されたメタルキャップ１０とを備えていても良い。
実施の形態に係る広帯域増幅器１の導体ベースプレート２００は、例えば、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート２００の表面には、例えば、Ａｕ、Ｎｉ、Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金などのメッキ導体を形成してもよい。
パッケージ外壁１６は、金属若しくはセラミックで形成可能である。金属壁１６の場合には、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。
金属壁１６の上面には、メタルシールリング１０ａを介して、半田付けのためのハンダメタル層（図示省略）が形成される。ハンダメタル層としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
また、実施の形態に係る広帯域増幅器１において、金属壁１６は、絶縁性若しくは導電性の接着剤を介して、導体ベースプレート２００上に配置される。絶縁性の接着剤としては、例えば、エポキシ樹脂、ガラスなどから形成可能であり、導電性の接着剤としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
メタルキャップ１０は、図１に示すように、平板形状を備える。メタルキャップ１０は、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成される。
また、フィードスルー下層部２０とフィードスルー上層部２２は、例えば、セラミックで形成されていても良い。セラミックの材質としては、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、酸化ベリリウム（ＢｅＯ）などから形成可能である。
実施の形態に係る広帯域増幅器１の構成例では、図６に示すように、フィードスルー下層部２０とフィードスルー上層部２２からなる凸状フィードスルーにおいて、ストリップライン１９ｂ上に出力端子Ｐo用の端子電極２１ｂが銀ロウ付けなどによって固定されている。図示は省略するが、同様に、ストリップライン１９ａ上に入力力端子Ｐi用の端子電極２１ａが銀ロウ付けなどによって固定されている。
（シャント回路および合成回路）
第１の実施の形態に係る広帯域増幅器１において、出力側等価回路５０および出力側等価回路５０に並列接続されるシャント回路３０および合成回路４０の回路構成は、図９に示すように表される。
第１の実施の形態に係る広帯域増幅器１において、出力側等価回路５０は、図９に示すように、ドレイン端子電極Ｄと接地電位間に接続され、ドレイン・ソース間抵抗Ｒdsとドレイン・ソース間の寄生容量Ｃdsとの並列回路で表される。図９において、ｇｍ・ＶgsはＦＥＴのドレイン端子電極Ｄに接続される従属電流源を表す。
シャント回路３０は、シャント・インダクタＬsとシャント・キャパシタＣsとの直列回路で表される。シャント・インダクタＬsは、シャント・インダクタ用ボンディングワイヤ１３ａ・１３ｂの有するインダクタ成分であり、シャント・キャパシタＣsは、キャパシタ基板２５ａ・２５ｂの有するＤＣ遮断キャパシタ成分である。
合成回路４０は、シリーズ・インダクタＬcと伝送線路（インピーダンスＺc）の直列回路で表される。インダクタＬcは、ドレイン端子に接続される出力ボンディングワイヤ１４ａ・１４ｂの有するシリーズ・インダクタ成分であり、インピーダンスＺcは、出力整合回路１８ａ・１８ｂ・出力合成回路１８ｃ・ストリップライン１８ｄから構成されるインピーダンス変換・合成回路のインピーダンスを表す。また、図９において、Ｚ0は、負荷インピーダンスを表す。
第１の実施の形態に係る広帯域増幅器１の有する出力側等価回路５０において、スミスチャート上におけるアドミッタンスＹ＝１／Ｒds、アドミッタンスＹ＝１／Ｃdsおよび広帯域増幅器（ＦＥＴ）が有する出力インピーダンス（点Ａ）は、図１０に示すように表される。
さらに、第１の実施の形態に係る広帯域増幅器の有する出力側等価回路５０およびシャント回路３０において、スミスチャート上におけるアドミッタンスＹ＝１／Ｒds、アドミッタンスＹ＝１／Ｃds、広帯域増幅器（ＦＥＴ）が有する出力インピーダンス（点Ａ）のシャント回路３０によるＢ点への移動ベクトルＶABは、図１１に示すように表される。
第１の実施の形態に係る広帯域増幅器１において、理想的なシャント・インダクタＬsの場合、ドレイン・ソース間の寄生容量Ｃdsが相殺されて、ドレイン・ソース間抵抗Ｒdsのみに変換される。
一方、出力側等価回路５０およびシャント回路３０・合成回路４０において、スミスチャート上におけるアドミッタンスＹ＝１／Ｒds、アドミッタンスＹ＝１／Ｃds、広帯域増幅器（ＦＥＴ）が有する出力インピーダンス（点Ａ）のシャント回路３０によるＢ点への移動ベクトルＶAB、合成回路４０との結合分のアドミッタンスＹc’の軌跡、広帯域増幅器（ＦＥＴ）が有する出力インピーダンス（点Ａ）のシャント回路３０・合成回路４０によるアドミッタンスＹCONの軌跡上における実線上への移動ベクトルＶAB’は、図１２に示すように表される。
シリーズ・インダクタＬcと結合したシャント・インダクタＬsの場合、シリーズ・インダクタＬcとの結合のため、反時計回りの動き（シャント・インダクタＬs）と時計回りの動き（シリーズ・インダクタＬc）とが同時に生じるため、アドミッタンスＹCONの円の大きさは、アドミッタンスＹ＝１／Ｒdsの円の大きさよりも小さな値に変換される。抵抗成分が小さくなった分、目標インピーダンスとの変換比が大きくなるので、理想的なシャント・インダクタＬsの場合に比べて帯域特性が劣化する。
（半導体素子構造）
第１の実施の形態に係る広帯域増幅器１に搭載される半導体チップ２４の模式的平面パターン構成の拡大図は、図１３に示すように表される。また、変形例の半導体チップ２４ｃの模式的平面パターン構成の拡大図は、図１４（ａ）に示すように表され、図１３および図１４（ａ）のＪ部分の拡大図は、図１４（ｂ）に示すように表される。また、図１４（ｂ）のＶ−Ｖ線に沿う模式的断面構成例は、図１５に示すように表される。
半導体チップ２４において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ８は、図１３に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ８、複数のソース端子電極Ｓ１，Ｓ２，…，Ｓ９よびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ８と、ソース端子電極Ｓ１，Ｓ２，…，Ｓ９の下部に配置されたＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ９と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１，Ｓ２，…，Ｓ９に対してＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ９を介して接続された接地電極（図示省略）とを備える。
ゲート端子電極Ｇ１，Ｇ２，…，Ｇ８には、ボンディングワイヤ１２が接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ８には、出力ボンディングワイヤ１４が接続される。
ＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ９の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介してソース端子電極Ｓ１，Ｓ２，…，Ｓ９は、接地電極（図示省略）に接続される。
半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
一方、変形例の半導体チップ２４ｃは、図１４（ａ）に示すように、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ８およびゲート端子電極Ｇ１，Ｇ２，…，Ｇ８が、平行四辺形の形状を有する。その他の構成は、第１の実施の形態と同様である。
（構造例）
半導体チップ２４・２４ｃのＦＥＴセルの構成例は、図１５に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図１５に示す構成例では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
なお、半導体チップ２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１，Ｓ２，…，Ｓ９の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ９の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
（ワイヤボンディング）
半導体チップ２４ｃ上において、ドレイン端子電極Ｄ１にボンディングワイヤＷ１１・Ｗ２１・Ｗ３１・Ｗ４１・Ｗ５１…を結合した様子は、模式的に、図１６に示すように表される。図１６において、ドレイン端子電極Ｄ１上には、ボンディングワイヤＷ１１・Ｗ２１・Ｗ３１・Ｗ４１・Ｗ５１に対応してボンディング接続電極ＢＧ１１・ＢＧ２１・ＢＧ３１・ＢＧ４１・ＢＧ５１が形成されている。図示は省略されているが、他のドレイン端子電極Ｄ２・Ｄ３・…・Ｄ８に対してもボンディングワイヤおよびボンディング接続電極が同様に形成される。
ドレイン端子電極Ｄ１・Ｄ２・…・Ｄ８は、図１６に示すように、複数本のボンディングワイヤＷ１１・Ｗ２１・…・Ｗ５１に平行な平行四辺形を備えているため、斜めに複数本のボンディングワイヤＷ１１・Ｗ２１・…・Ｗ５１を形成しやすい。すなわち、ボンディングされたワイヤの先端には、図１６に示すように、楕円状につぶれたボンディング接続電極ＢＧ１・ＢＧ２・…・ＢＧ８が形成され、斜めにワイヤを打つ場合、ボンディングワイヤの先端が隣のセルのドレイン端子電極に接触しない。
第１の実施の形態によれば、出力ボンディングワイヤとシャント・インダクタ用ボンディングワイヤは、平面上で９０°の角度を有するため、シャント・インダクタにより寄生出力容量を相殺し、出力インピーダンス変換比を小さく抑えた広帯域増幅器を提供することができる。
[第２の実施の形態]
（広帯域増幅器）
第２の実施の形態に係る広帯域増幅器１の模式的平面パターン構成は、図１７に示すように表される。
第２の実施の形態の変形例１に係る広帯域増幅器１の模式的平面パターン構成は、図１８に示すように表され、変形例２に係る広帯域増幅器１の模式的平面パターン構成は、図１９に示すように表される。
また、第２の実施の形態およびその変形例１〜２に係る広帯域増幅器の模式的断面構成であって、図１７〜図１９のＶＩ−ＶＩ線に沿う模式的断面構造は、図２０に示すように表される。
第２の実施の形態に係る広帯域増幅器１は、図１７および図２０に示すように、マルチセル構成の半導体チップ２４と、半導体チップ２４を内在し、導体ベースプレート２００上に配置された金属壁１６と、金属壁１６に囲まれた導体ベースプレート２００上に半導体チップ２４に隣接して配置された入力回路基板２６・出力回路基板２８と、導体ベースプレート２００上に半導体チップ２４に隣接し、かつ半導体チップ２４と出力回路基板２８との間に配置されたキャパシタ基板２５と、入力回路基板２６上に配置された入力分配整合回路１７と、出力回路基板２８上に配置された出力合成整合回路１８と、半導体チップ２４と入力分配整合回路１７・出力合成整合回路１８を接続する複数本の入力ボンディングワイヤ１２・複数本の出力ボンディングワイヤ１４と、半導体チップ２４とキャパシタ基板２５を接続する複数本のシャント・インダクタ用ボンディングワイヤ１３とを備える。ここで、出力ボンディングワイヤ１４とシャント・インダクタ用ボンディングワイヤ１３は、平面上で９０°の角度を有する。
また、第２の実施の形態に係る広帯域増幅器１において、入力ボンディングワイヤ１２ａ・１２ｂおよび出力ボンディングワイヤ１４ａ・１４ｂは、半導体チップ２４ａ・２４ｂの長手方向に対して平面上で０°より大きく、９０°より小さい所定の角度を有している。
ここで、入力分配整合回路１７は、図１と同様に、入力分配回路と入力整合回路を備え、出力合成整合回路１８は、出力整合回路と出力合成回路とを備えていても良い。
また、第２の実施の形態に係る広帯域増幅器１においても、ドレイン端子電極は、複数本の出力ボンディングワイヤ１４に平行な平行四辺形を備えていても良い。同様に、ゲート端子電極は、複数本の入力ボンディングワイヤ１２に平行な平行四辺形を備えていても良い。
第２の実施の形態およびその変形例１〜２に係る広帯域増幅器１においては、シャント・インダクタを構成する複数本のシャント・インダクタ用ボンディングワイヤ１３と、半導体チップ２４ａ・２４ｂと出力整合回路１８ａ・１８ｂを接続する複数本の出力ボンディングワイヤ１４ａ・１４ｂとを直交するように配置するため、シャント・インダクタ用ボンディングワイヤ１３ａ・１３ｂと出力ボンディングワイヤ１４ａ・１４ｂは互いに結合せず、本来のシャント・インダクタとして広帯域増幅器（ＦＥＴ）１の寄生出力容量を相殺することができる。
また、第２の実施の形態に係る広帯域増幅器１は、図１７および図２０に示すように、金属壁１６の入出力部に設けられた貫通孔３４と、貫通孔３４にはめ込まれ、かつ導体ベースプレート２００上に配置されたフィードスルー下層部２０と、貫通孔３４にはめ込まれ、かつフィードスルー下層部２０上に配置されたフィードスルー上層部２２と、フィードスルー下層部２０とフィードスルー上層部２２の間に配置された入力ストリップライン１９ａおよび出力ストリップライン１９ｂと、入力ストリップライン１９ａおよび出力ストリップライン１９ｂ上にそれぞれ配置された入力端子電極２１ａおよび出力端子電極２１ｂとを備える。
また、第２の実施の形態に係る広帯域増幅器１において、入力分配整合回路１７は、入力ストリップライン１９ａに接続され、出力合成整合回路１８は、出力ストリップライン１９ｂに接続される。
第２の実施の形態の変形例１に係る広帯域増幅器１においては、図１８に示すように、出力回路基板２８上に配置された出力合成整合回路１８のパターン形状を工夫して、端子電極２１ａ・２１ｂが、略直線上に配置可能な構成を実現している。一方、第２の実施の形態の変形例２に係る広帯域増幅器１においては、図１９に示すように、出力回路基板２８上に配置された出力合成整合回路１８のパターン形状を第１の実施の形態のパターン形状と同様に配置し、ボンディングワイヤ１５を斜めに形成することによって、端子電極２１ａ・２１ｂが、略直線上に配置可能な構成を実現している。
第２の実施の形態に係る広帯域増幅器１においては、入力ボンディングワイヤ１２および出力ボンディングワイヤ１４は、半導体チップ２４に対して平面上で９０°以下の所定の角度を有するように配置されるため、金属壁１６の入出力部に設けられた貫通孔３４の配置は、図１７に示すように、端子電極２１ａ・２１ｂが、直線から外れた位置に配置される。
一方、第２の実施の形態の変形例１・変形例２に係る広帯域増幅器１においては、端子電極２１ａ・２１ｂが、略直線上に配置可能な構成を実現しているため、金属壁１６の入出力部に設けられた貫通孔３４の配置は、図１８・図１９に示すように、端子電極２１ａ・２１ｂが、略直線上に配置される。
尚、図１７〜図２０に示すように、第２の実施の形態およびその変形例１・変形例２に係る広帯域増幅器１においては、フィードスルー上層部２２の厚さＷ２を金属壁１６の厚さＷ１よりも厚く形成しても良い。すなわち、フィードスルー下層部２０とフィードスルー上層部２２からなる凸状フィードスルーにおいて、フィードスルー上層部２２の厚さＷ２を金属壁１６の厚さＷ１よりも厚く形成することにより、フィードスルー下層部２０とフィードスルー上層部２２の接続部分の応力集中点と応力発生源（金属壁１６）を離すことができる。これによって、応力が緩和され、応力集中点におけるクラックの発生を抑制することができる。
第２の実施の形態に係る広帯域増幅器１を構成する半導体チップ２４上において、長さ１ｍｍのボンディングワイヤを８本並列に、ワイヤ端の間隔を０．２ｍｍでボンディングした端子間のインダクタンスの値と、ワイヤリング角度θとの関係は、図２１（ａ）に示すように表される。また、ドレイン端子電極Ｄ１に対してボンディングワイヤＷ１１、Ｗ２１、Ｗ３１、…、Ｗ８１を８本並列に、ワイヤリング角度θでボンディング接続し、かつボンディングワイヤＷ１１、Ｗ２１、Ｗ３１、…、Ｗ８１にそれぞれ直交するシャント・インダクタ用ボンディングワイヤＬＳ１１、ＬＳ２１、ＬＳ３１、…、ＬＳ８１をボンディング接続した様子は、模式的に図２１（ｂ）に示すように表される。ここで、ワイヤリング角度θは、図１５（ｂ）に示すように、複数本のボンディングワイヤＷ１１・Ｗ２１・…・Ｗ８１を半導体チップ２４に対して垂直に配置する場合を０度として、この垂直線から図った角度である。ここで、ワイヤリング角度θは、平面上で９０°以下の所定の角度を有する。
第２の実施の形態に係る広帯域増幅器１を構成する半導体チップ２４ｃ上において、ドレイン端子電極Ｄ１に対してボンディングワイヤを複数本並列に、ワイヤリング角度θでボンディング接続し、かつボンディングワイヤにそれぞれ直交するシャント・インダクタ用ボンディングワイヤをボンディング接続する際のワイヤ端の間隔ＤＥ、ワイヤの間隔ＤＷ、およびワイヤリング角度θは、それぞれ図２２に示すように表される。
図２１（ａ）に示すように、第２の実施の形態に係る広帯域増幅器１を構成する半導体チップ２４ｃ上において、長さ１ｍｍのボンディングワイヤを８本並列に、ワイヤ端の間隔ＤＥを０．２ｍｍでボンディングして、８本並列で０．０３ｎＨを形成したいとき、ワイヤリング角度θ＝０度の場合（比較例）、ワイヤ長は１．２ｍｍとなる。一方、ワイヤリング角度θ＝４５度の場合、１ｍｍ長のワイヤで０．０３ｎＨを得ることができる。
ワイヤリング角度θ＝０度の場合、ボンディングワイヤの間隔ＤＷは０．２ｍｍのままであるが、ボンディングワイヤを斜めにすることで、ワイヤ端の間隔ＤＥは、０．２ｍｍのままで、ワイヤの間隔ＤＷを縮めることがで、実質的に相互インダクタンスの値を増加することができ、結果としてインダクタンスの値を増加することができる。
また、ワイヤリング角度θの下限値は、ボンディングワイヤが重なり、１本にみえてしまう角度、すなわち、０度である。
第２の実施の形態によれば、出力ボンディングワイヤとシャント・インダクタ用ボンディングワイヤは、平面上で９０°の角度を有するため、シャント・インダクタにより寄生出力容量を相殺し、出力インピーダンス変換比を小さく抑えた広帯域増幅器を提供することができる。
[第３の実施の形態]
第３の実施の形態に係る広帯域増幅器の模式的平面パターン構成は、図２３に示すように表され、変形例１に係る広帯域増幅器の模式的平面パターン構成は、図２４に示すように表され、変形例２に係る広帯域増幅器の模式的平面パターン構成は、図２５に示すように表される。
第３の実施の形態およびその変形例１〜変形例２に係る広帯域増幅器１においては、図２３〜図２５に示すように、複数チップの半導体チップ２４ａ・２４ｂを配置している。ここで、図２３〜図２５においては、２チップ構成の例が示されているが、さらに３チップ以上であっても良い。
第３の実施の形態およびその変形例１〜２に係る広帯域増幅器１は、図２３〜図２５に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置された複数チップのマルチセル構成の半導体チップ２４ａ・２４ｂと、半導体チップ２４ａ・２４ｂを内在し、導体ベースプレート２００上に配置された金属壁１６と、金属壁１６に囲まれた導体ベースプレート２００上に半導体チップ２４ａ・２４ｂに隣接して配置された入力回路基板２６・出力回路基板２８と、導体ベースプレート２００上に半導体チップ２４ａ・２４ｂに隣接し、かつ半導体チップ２４ａ・２４ｂと出力回路基板２８との間に配置されたキャパシタ基板２５ａ・２５ｂと、入力回路基板２６上に配置された入力整合回路１７ａ・１７ｂ・入力分配回路１７ｃおよびストリップライン１７ｄと、出力回路基板２８上に配置された出力整合回路１８ａ・１８ｂ・出力合成回路１８ｃおよびストリップライン１８ｄと、半導体チップ２４ａ・２４ｂと入力整合回路１７ａ・１７ｂおよび出力整合回路１８ａ・１８ｂを接続する複数本の入力ボンディングワイヤ１２ａ・１２ｂおよび複数本の出力ボンディングワイヤ１４ａ・１４ｂと、半導体チップ２４ａ・２４ｂとキャパシタ基板２５ａ・２５ｂを接続する複数本のシャント・インダクタ用ボンディングワイヤ１３ａ・１３ｂとを備える。
ここで、出力ボンディングワイヤ１４ａ・１４ｂとシャント・インダクタ用ボンディングワイヤ１３ａ・１３ｂは、平面上で９０°の角度を有する。
また、入力ボンディングワイヤ１２ａ・１２ｂおよび出力ボンディングワイヤ１４ａ・１４ｂは、半導体チップ２４ａ・２４ｂの長手方向に対して平面上で０°より大きく、９０°より小さい所定の角度を有している。
第３の実施の形態およびその変形例１〜２に係る広帯域増幅器１においては、いずれも半導体チップ２４ａ・２４ｂを、半導体チップ２４ａ・２４ｂの長手方向が貫通孔３４が配置された金属壁１６に対して平行に配置している。
半導体チップ２４ａ・２４ｂの各セルはドレイン端子電極を備え、ドレイン端子電極は、複数本の出力ボンディングワイヤ１４ａ・１４ｂに平行な平行四辺形を備えていても良い。
また、半導体チップ２４ａ・２４ｂの各セルはゲート端子電極を備え、ゲート端子電極は、複数本の入力ボンディングワイヤ１２ａ・１２ｂに平行な平行四辺形を備えていても良い。尚、図２４〜図２５では、導体ベースプレート２００および導体ベースプレート２００上に配置された金属壁１６は図示を省略している。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
第３の実施の形態によれば、出力ボンディングワイヤとシャント・インダクタ用ボンディングワイヤは、平面上で９０°の角度を有するため、シャント・インダクタにより寄生出力容量を相殺し、出力インピーダンス変換比を小さく抑えた広帯域増幅器を提供することができる。
[第４の実施の形態]
第４の実施の形態に係る広帯域増幅器の模式的平面パターン構成は、図２６に示すように表され、変形例１に係る広帯域増幅器の模式的平面パターン構成は、図２７に示すように表され、変形例２に係る広帯域増幅器の模式的平面パターン構成は、図２８に示すように表される。
第４の実施の形態およびその変形例１〜２に係る広帯域増幅器１においては、図２６〜図２８に示すように、複数チップの半導体チップ２４ａ・２４ｂを配置している。ここで、図２６〜図２８においては、２チップ構成の例が示されているが、さらに３チップ以上であっても良い。
また、第４の実施の形態およびその変形例１〜２に係る広帯域増幅器１においては、図２６〜図２８に示すように、半導体チップ２４ａ・２４ｂを、金属壁１６の対角線に対して実質的に平行に配置している。
また、第４の実施の形態に係る広帯域増幅器１においては、図２６に示すように、半導体チップ２４ａ・２４ｂを、金属壁１６の対角線に対して実質的に平行に配置すると共に、出力ボンディングワイヤ１４ａ・１４ｂは、半導体チップ２４ａ・２４ｂに対して平面上で約−４５°の角度を有する。尚、入力ボンディングワイヤ１２ａ・１２ｂは、半導体チップ２４ａ・２４ｂに対して平面上で実質的に９０°となるように配置されている。
また、第２の実施の形態の変形例１に係る広帯域増幅器１においては、図２７に示すように、半導体チップ２４ａ・２４ｂを、金属壁１６の対角線に対して実質的に平行に配置すると共に、出力ボンディングワイヤ１４ａ・１４ｂは、半導体チップ２４ａ・２４ｂに対して平面上で約＋４５°の角度を有する。尚、入力ボンディングワイヤ１２ａ・１２ｂは、半導体チップ２４ａ・２４ｂに対して平面上で実質的に９０°となるように配置されている。
また、第４の実施の形態の変形例２に係る広帯域増幅器１においては、図２８に示すように、半導体チップ２４ａ・２４ｂを、金属壁１６の対角線に対して実質的に平行に配置すると共に、半導体チップ２４ａ・２４ｂの長手方向が実質的に互いに直交するように、配置している。また、出力ボンディングワイヤ１４ａは、半導体チップ２４ａに対して平面上で約＋４５°の角度を有し、出力ボンディングワイヤ１４ｂは、半導体チップ２４ｂに対して平面上で約−４５°の角度を有する。尚、入力ボンディングワイヤ１２ａ・１２ｂは、半導体チップ２４ａ・２４ｂに対して平面上で実質的に９０°となるように配置されている。
また、第４の実施の形態の変形例２に係る広帯域増幅器１においては、図２８に示すように、半導体チップ２４ａ・２４ｂとキャパシタ基板２５ａ・２５ｂは、いずれも長手方向が貫通孔３４が配置された金属壁１６に対して、相対的に約４５°回転して配置されていても良い。すなわち、半導体チップ２４ａとキャパシタ基板２５ａは、いずれも長手方向が貫通孔３４が配置された金属壁１６に対して約−４５°の角度を有し、半導体チップ２４ｂとキャパシタ基板２５ｂは、いずれも長手方向が貫通孔３４が配置された金属壁１６に対して約＋４５°の角度を有していても良い。
また、半導体チップ２４ａ・２４ｂの各セルはドレイン端子電極を備え、ドレイン端子電極は、複数本の出力ボンディングワイヤ１４ａ・１４ｂに平行な平行四辺形を備えていても良い。
また、半導体チップ２４ａ・２４ｂの各セルはゲート端子電極を備え、ゲート端子電極は、複数本の入力ボンディングワイヤ１２ａ・１２ｂに平行な平行四辺形を備えていても良い。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
第４の実施の形態に係る広帯域増幅器１においては、半導体チップ２４ａ・２４ｂを、半導体チップ２４ａ・２４ｂの長手方向が貫通孔３４が配置された金属壁１６に対して０度よりも大きく、９０度よりも小さい所定の角度に配置することもできる。
第４の実施の形態およびその変形例１〜２に係る広帯域増幅器１においては、第１〜第３の実施の形態に比べ、半導体チップを実装できる幅を増大し、実装基板上を有効に使用可能な高周波用半導体装置を提供することができる。
第４の実施の形態によれば、出力ボンディングワイヤとシャント・インダクタ用ボンディングワイヤは、平面上で９０°の角度を有するため、シャント・インダクタにより寄生出力容量を相殺することができ、出力インピーダンス変換比を小さく抑えた広帯域増幅器を提供することができる。
以上説明したように、本実施の形態によれば、シャント・インダクタにより寄生出力容量を相殺し、出力インピーダンス変換比を小さく抑えた広帯域増幅器を提供することができる。
[その他の実施の形態]
本実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
なお、実施の形態に係る広帯域増幅器に搭載される半導体チップとしては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子なども適用できることは言うまでもない。
このように、ここでは記載していない様々な実施の形態などを含む。
１、１ａ…広帯域増幅器
１０…メタルキャップ
１０ａ…メタルシールリング
１１、１５…ボンディングワイヤ
１２、１２ａ、１２ｂ…入力ボンディングワイヤ
１４、１４ａ、１４ｂ…出力ボンディングワイヤ
１３、１３ａ、１３ｂ…シャント・インダクタ用ボンディングワイヤ
１６…パッケージ外壁（金属壁）
１７…入力分配整合回路
１７ａ、１７ｂ…入力整合回路
１７ｃ…入力分配回路
１８…出力合成整合回路
１８ａ、１８ｂ…出力整合回路
１８ｃ…出力合成回路
１７ｄ、１８ｄ、１９ａ、１９ｂ…ストリップライン
２０…フィードスルー下層部
２１ａ、２１ｂ…端子電極
２２…フィードスルー上層部
２４、２４ａ、２４ｂ、２４ｃ…半導体チップ
２５ａ、２５ｂ…キャパシタ基板
２６…入力回路基板
２８…出力回路基板
３０…シャント回路
３４…貫通孔
４０…合成回路
５０…出力側等価回路
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
２００…導体ベースプレート
Ｇ，Ｇ１，Ｇ２，…，Ｇ８…ゲート端子電極
Ｓ，Ｓ１，Ｓ１，…，Ｓ９…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ８…ドレイン端子電極
ＳＣ１，ＳＣ２，…，ＳＣ９…ＶＩＡホール
Ｐi…入力端子
Ｐo…出力端子

Claims (16)

  1. 導体ベースプレートと、
    前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
    前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、
    前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力回路基板および出力回路基板と、
    前記導体ベースプレート上に前記半導体チップに隣接し、かつ前記半導体チップと前記出力回路基板との間に配置されたキャパシタ基板と、
    前記入力回路基板上に配置された入力分配整合回路と、
    出力回路基板上に配置された出力合成整合回路と、
    前記半導体チップと前記入力分配整合回路および前記出力合成整合回路を接続する複数本の入力ボンディングワイヤおよび複数本の出力ボンディングワイヤと、
    前記半導体チップと前記キャパシタ基板を接続する複数本のシャント・インダクタ用ボンディングワイヤと、
    前記金属壁の入出力部に設けられた貫通孔と、
    前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
    前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、
    前記フィードスルー下層部と前記フィードスルー上層部の間に配置された入力ストリップラインおよび出力ストリップラインと、
    前記入力ストリップラインおよび前記出力ストリップライン上にそれぞれ配置された入力端子電極および出力端子電極と
    を備え、前記出力ボンディングワイヤと前記シャント・インダクタ用ボンディングワイヤは、平面上で９０°の角度を有し、
    前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記半導体チップの長手方向が前記貫通孔が配置された前記金属壁に対して０°より大きく、９０°より小さい所定の角度に配置したことを特徴とする広帯域増幅器。
  2. 導体ベースプレートと、
    前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
    前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、
    前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力回路基板および出力回路基板と、
    前記導体ベースプレート上に前記半導体チップに隣接し、かつ前記半導体チップと前記出力回路基板との間に配置されたキャパシタ基板と、
    前記入力回路基板上に配置された入力分配整合回路と、
    出力回路基板上に配置された出力合成整合回路と、
    前記半導体チップと前記入力分配整合回路および前記出力合成整合回路を接続する複数本の入力ボンディングワイヤおよび複数本の出力ボンディングワイヤと、
    前記半導体チップと前記キャパシタ基板を接続する複数本のシャント・インダクタ用ボンディングワイヤと
    を備え、前記出力ボンディングワイヤと前記シャント・インダクタ用ボンディングワイヤは、平面上で９０°の角度を有し、
    前記入力分配整合回路は、入力整合回路および入力分配回路を備え、前記出力合成整合回路は、出力整合回路および出力合成回路を備え、
    前記金属壁の入出力部に設けられた貫通孔と、
    前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
    前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、
    前記フィードスルー下層部と前記フィードスルー上層部の間に配置された入力ストリップラインおよび出力ストリップラインと、
    前記入力ストリップラインおよび前記出力ストリップライン上にそれぞれ配置された入力端子電極および出力端子電極と
    を備え、
    前記入力分配回路は前記入力ストリップラインに接続され、前記出力合成回路は前記出力ストリップラインに接続され、
    前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記半導体チップの長手方向が前記貫通孔が配置された前記金属壁に対して０°より大きく、９０°より小さい所定の角度に配置したことを特徴とする広帯域増幅器。
  3. 導体ベースプレートと、
    前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
    前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、
    前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力回路基板および出力回路基板と、
    前記導体ベースプレート上に前記半導体チップに隣接し、かつ前記半導体チップと前記出力回路基板との間に配置されたキャパシタ基板と、
    前記入力回路基板上に配置された入力分配整合回路と、
    出力回路基板上に配置された出力合成整合回路と、
    前記半導体チップと前記入力分配整合回路および前記出力合成整合回路を接続する複数本の入力ボンディングワイヤおよび複数本の出力ボンディングワイヤと、
    前記半導体チップと前記キャパシタ基板を接続する複数本のシャント・インダクタ用ボンディングワイヤと
    を備え、前記出力ボンディングワイヤと前記シャント・インダクタ用ボンディングワイヤは、平面上で９０°の角度を有し、
    前記半導体チップを複数チップ配置するとともに、前記半導体チップを前記金属壁の対角線に対して実質的に平行に配置したことを特徴とする広帯域増幅器。
  4. 導体ベースプレートと、
    前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
    前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、
    前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力回路基板および出力回路基板と、
    前記導体ベースプレート上に前記半導体チップに隣接し、かつ前記半導体チップと前記出力回路基板との間に配置されたキャパシタ基板と、
    前記入力回路基板上に配置された入力分配整合回路と、
    出力回路基板上に配置された出力合成整合回路と、
    前記半導体チップと前記入力分配整合回路および前記出力合成整合回路を接続する複数本の入力ボンディングワイヤおよび複数本の出力ボンディングワイヤと、
    前記半導体チップと前記キャパシタ基板を接続する複数本のシャント・インダクタ用ボンディングワイヤと
    を備え、前記出力ボンディングワイヤと前記シャント・インダクタ用ボンディングワイヤは、平面上で９０°の角度を有し、
    前記半導体チップを複数チップ配置するとともに、前記半導体チップを前記半導体チップの長手方向が実質的に互いに直交するように、配置したことを特徴とする広帯域増幅器。
  5. 導体ベースプレートと、
    前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
    前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、
    前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力回路基板および出力回路基板と、
    前記導体ベースプレート上に前記半導体チップに隣接し、かつ前記半導体チップと前記出力回路基板との間に配置されたキャパシタ基板と、
    前記入力回路基板上に配置された入力分配整合回路と、
    出力回路基板上に配置された出力合成整合回路と、
    前記半導体チップと前記入力分配整合回路および前記出力合成整合回路を接続する複数本の入力ボンディングワイヤおよび複数本の出力ボンディングワイヤと、
    前記半導体チップと前記キャパシタ基板を接続する複数本のシャント・インダクタ用ボンディングワイヤと、
    前記金属壁の入出力部に設けられた貫通孔と、
    前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
    前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、
    前記フィードスルー下層部と前記フィードスルー上層部の間に配置された入力ストリップラインおよび出力ストリップラインと、
    前記入力ストリップラインおよび前記出力ストリップライン上にそれぞれ配置された入力端子電極および出力端子電極と
    を備え、前記出力ボンディングワイヤと前記シャント・インダクタ用ボンディングワイヤは、平面上で９０°の角度を有し、
    前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記半導体チップの長手方向が実質的に互いに直交するように、配置し、
    前記半導体チップと前記キャパシタ基板は、いずれも長手方向が前記貫通孔が配置された前記金属壁に対して、相対的に４５°回転して配置されていることを特徴とする広帯域増幅器。
  6. 導体ベースプレートと、
    前記導体ベースプレート上に配置されたマルチセル構成の半導体チップと、
    前記半導体チップを内在し、前記導体ベースプレート上に配置された金属壁と、
    前記金属壁に囲まれた前記導体ベースプレート上に前記半導体チップに隣接して配置された入力回路基板および出力回路基板と、
    前記導体ベースプレート上に前記半導体チップに隣接し、かつ前記半導体チップと前記出力回路基板との間に配置されたキャパシタ基板と、
    前記入力回路基板上に配置された入力分配整合回路と、
    出力回路基板上に配置された出力合成整合回路と、
    前記半導体チップと前記入力分配整合回路および前記出力合成整合回路を接続する複数本の入力ボンディングワイヤおよび複数本の出力ボンディングワイヤと、
    前記半導体チップと前記キャパシタ基板を接続する複数本のシャント・インダクタ用ボンディングワイヤと
    を備え、前記出力ボンディングワイヤと前記シャント・インダクタ用ボンディングワイヤは、平面上で９０°の角度を有し、
    前記入力分配整合回路は、入力整合回路および入力分配回路を備え、前記出力合成整合回路は、出力整合回路および出力合成回路を備え、
    前記金属壁の入出力部に設けられた貫通孔と、
    前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
    前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、
    前記フィードスルー下層部と前記フィードスルー上層部の間に配置された入力ストリップラインおよび出力ストリップラインと、
    前記入力ストリップラインおよび前記出力ストリップライン上にそれぞれ配置された入力端子電極および出力端子電極と
    を備え、
    前記入力分配回路は前記入力ストリップラインに接続され、前記出力合成回路は前記出力ストリップラインに接続され、
    前記半導体チップを複数チップ配置するとともに、前記半導体チップを、前記半導体チップの長手方向が実質的に互いに直交するように、配置し、
    前記半導体チップと前記キャパシタ基板は、いずれも長手方向が前記貫通孔が配置された前記金属壁に対して、相対的に４５°回転して配置されていることを特徴とする広帯域増幅器。
  7. 前記入力分配整合回路は、入力整合回路および入力分配回路を備え、前記出力合成整合回路は、出力整合回路および出力合成回路を備えることを特徴とする請求項１、３、４、５のいずれか１項に記載の広帯域増幅器。
  8. 前記入力ボンディングワイヤは、前記半導体チップの長手方向に対して平面上で９０°の角度を有することを特徴とする請求項１〜７のいずれか１項に記載の広帯域増幅器。
  9. 前記入力ボンディングワイヤおよび前記出力ボンディングワイヤは、前記半導体チップの長手方向に対して平面上で０°より大きく、９０°より小さい所定の角度を有することを特徴とする請求項１〜７のいずれか１項に記載の広帯域増幅器。
  10. 前記金属壁の入出力部に設けられた貫通孔と、
    前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
    前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、
    前記フィードスルー下層部と前記フィードスルー上層部の間に配置された入力ストリップラインおよび出力ストリップラインと、
    前記入力ストリップラインおよび前記出力ストリップライン上にそれぞれ配置された入力端子電極および出力端子電極と
    を備えることを特徴とする請求項３または４に記載の広帯域増幅器。
  11. 前記入力分配整合回路は、入力整合回路および入力分配回路を備え、前記出力合成整合回路は、出力整合回路および出力合成回路を備え、
    前記金属壁の入出力部に設けられた貫通孔と、
    前記貫通孔にはめ込まれ、かつ前記導体ベースプレート上に配置されたフィードスルー下層部と、
    前記貫通孔にはめ込まれ、かつ前記フィードスルー下層部上に配置されたフィードスルー上層部と、
    前記フィードスルー下層部と前記フィードスルー上層部の間に配置された入力ストリップラインおよび出力ストリップラインと、
    前記入力ストリップラインおよび前記出力ストリップライン上にそれぞれ配置された入力端子電極および出力端子電極と
    を備え、
    前記入力分配回路は前記入力ストリップラインに接続され、前記出力合成回路は前記出力ストリップラインに接続されることを特徴とする請求項３または４に記載の広帯域増幅器。
  12. 前記入力端子電極と前記出力端子電極の位置は、前記金属壁の対向する辺上で、互いにずれて配置されることを特徴とする請求項１、２、５、６、１０、１１のいずれか１項に記載の広帯域増幅器。
  13. 前記半導体チップの各セルはドレイン端子電極を備え、
    前記ドレイン端子電極は、前記複数本のボンディングワイヤに平行な平行四辺形を備えることを特徴とする請求項１〜１２のいずれか１項に記載の広帯域増幅器。
  14. 前記半導体チップの各セルはゲート端子電極を備え、
    前記ゲート端子電極は、前記複数本のボンディングワイヤに平行な平行四辺形を備えることを特徴とする請求項１〜１３のいずれか１項に記載の広帯域増幅器。
  15. 前記半導体チップは、
    半絶縁性基板と、
    前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
    前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極および複数のドレイン端子電極と、
    前記ソース端子電極の下部に配置されたＶＩＡホールと、
    前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
    を備えることを特徴とする請求項１〜１２のいずれか１項に記載の広帯域増幅器。
  16. 前記半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項１５に記載の広帯域増幅器。
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