JP5970826B2 - 半導体装置、半導体装置の製造方法、固体撮像装置および電子機器 - Google Patents

半導体装置、半導体装置の製造方法、固体撮像装置および電子機器 Download PDF

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Description

本開示は、例えば複数種類の半導体チップが積層されてなる半導体装置、半導体装置の製造方法、固体撮像装置および電子機器に関する。
近年、ＣＣＤ（Charge Coupled Device）あるいはＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像装置では、異種の半導体チップを積層したものが提案されている（例えば、特許文献１）。特許文献１では、２種類の半導体チップを貼り合わせた後、各チップに配設された接続用のパッド同士を、貫通電極を用いて電気的に接続させる。具体的には、各チップのパッド毎に貫通電極を設け、これらの貫通電極を、いわゆるダマシン法を用いた埋め込み配線によって連結する。
特開２０１０−２４５５０６号公報
ところが、上記のように貫通電極を用いてチップ間の接続を行う場合、各チップはシリコン等の半導体基板を有するため、導電体である貫通電極が、半導体基板を貫通して形成される。このため、貫通電極と半導体基板との間の絶縁性を確保しづらく、また貫通電極自体の高さ（長さ）が増すことから、配線容量が大きくなる。従って、半導体チップまたはウエハ等の素子基板同士の間において良好な電気的接続を確保可能な半導体装置の実現が望まれている。
本開示はかかる問題点に鑑みてなされたもので、その目的は、異なる素子基板間において良好な電気的接続を確保することが可能な半導体装置とその製造方法、固体撮像装置および電子機器を提供することにある。
本開示の半導体装置は、第１半導体基板の一面側に第１の配線層を有する第１の素子基板と、第２半導体基板の一面側に第２の配線層を有すると共に、第１および第２の配線層が向かい合うように第１の素子基板に貼り合わせられた第２の素子基板と、第１および第２の配線層のうちの少なくとも一部を貫通すると共に、第１および第２の配線層を電気的に接続する貫通電極と、貫通電極に対向して設けられ、かつ第１および第２の半導体基板のうちの一方を貫通して設けられた絶縁層とを備えたものである。
本開示の半導体装置の製造方法は、第１半導体基板の一面側に第１の配線層を有する第１の素子基板と、第２半導体基板の一面側に第２の配線層を有する第２の素子基板とを、第１および第２の配線層が向かい合うようにして貼り合わせる工程と、第１および第２の配線層のうちの少なくとも一部を貫通すると共に、第１および第２の配線層を電気的に接続する貫通電極を形成する工程と、貫通電極に対向すると共に、第１および第２の半導体基板のうちの一方を貫通する絶縁層を形成する工程とを含むものである。
本開示の半導体装置および半導体装置の製造方法では、互いに貼り合わせられた第１および第２の素子基板において、第１および第２の配線層が貫通電極によって電気的に接続される一方、第１および第２の半導体基板の一方を貫通して絶縁層が設けられる。これにより、半導体基板と貫通電極との絶縁性を確保し易くなる。また、第１および第２の配線層間の配線距離が短縮化され、配線容量が削減される。
本開示の固体撮像装置は、上記本開示の半導体装置を含むものである。
本開示の電子機器は、上記本開示の固体撮像装置を有するものである。
本開示の半導体装置および半導体装置の製造方法によれば、互いに貼り合わせられた第１および第２の素子基板において、第１および第２の配線層が貫通電極によって電気的に接続され、第１および第２の半導体基板の一方を貫通して絶縁層が設けられる。これにより、半導体基板と貫通電極との絶縁性を確保しつつ、第１および第２の配線層間の配線容量を削減することができる。よって、異なる素子基板間において良好な電気的接続を確保することが可能となる。
本開示の固体撮像装置および電子機器によれば、上記本開示の半導体装置を含むことにより、半導体基板と貫通電極との絶縁性を確保しつつ、第１および第２の配線層間の配線容量を削減することができる。よって、異なる素子基板間において良好な電気的接続を確保することが可能となる。
本開示の第１の実施の形態に係る半導体装置の概略構成を表す断面図である。 図１に示した半導体装置の製造方法を説明するための断面図である。 図２に続く工程を表す断面図である。 図３に続く工程を表す断面図である。 図４に続く工程を表す断面図である。 比較例１に係る半導体装置の概略構成を表す断面図である。 比較例２に係る半導体装置の概略構成を表す断面図である。 本開示の第２の実施の形態に係る半導体装置の概略構成を表す断面図である。 図８に示した半導体装置の製造方法を説明するための断面図である。 図９に続く工程を表す断面図である。 本開示の第３の実施の形態に係る半導体装置の概略構成を表す断面図である。 図１１に示した半導体装置の製造方法を説明するための断面図である。 適用例１に係る固体撮像装置の機能ブロック図である。 図１３に示した画素部および回路部のレイアウトについて説明するための模式図である。 適用例２に係る電子機器（カメラ）の概略構成を表すブロック図である。
以下、本開示における実施形態について、図面を参照して詳細に説明する。尚、説明する順序は、下記の通りである。
１．第１の実施形態（無電解めっきにより貫通電極を形成する場合の例）
２．第２の実施形態（電解めっきにより貫通電極を形成する場合（時間管理）の例）
３．第３の実施形態（電解めっきにより貫通電極を形成する場合（めっき後エッチング）の例）
４．適用例１（固体撮像装置の例）
５．適用例２（電子機器（カメラ）の例）
＜第１の実施の形態＞
［構成］
図１は、本開示の第１の実施の形態の半導体装置（半導体装置１Ａ）の断面構成を表すものである。半導体装置１Ａは、例えば後述の固体撮像装置１に用いられ、互いに貼り合わせられた２つの異種の半導体チップ（第１チップ１０および第２チップ２０）を有している。これらの第１チップ１０には、詳細は後述するが、例えば有機光電変換素子よりなる複数の画素が形成され、第２チップ２０には、各画素を駆動するための周辺回路が形成されている。尚、第１チップ１０および第２チップ２０が、本開示における「第１の素子基板」および「第２の素子基板」に相当する。
第１チップ１０は、半導体基板１２の一面側に多層配線層１１を有すると共に、他方の面側に、例えば後述の画素部１０Ａが形成された素子形成層１３を有している。第２チップ２０も、第１チップ１０と同様、半導体基板２２の一面側に多層配線層２１を有すると共に、他方の面側に、例えば後述の回路部１３０（図１には図示せず）を有している。第１チップ１０および第２チップ２０は、例えば多層配線層１１，２１が向かい合うように、例えば接着層１４を介して貼り合わせられている。
半導体基板１２，２２は、例えばシリコン（Ｓｉ）等よりなる。但し、半導体装置１Ａの用途によっては、ガラスやプラスチック、あるいは表面が絶縁処理された金属板により構成されていてもよい。
多層配線層１１，２１は、例えば銅（Ｃｕ）またはアルミニウム（Ａｌ）等よりなる配線層が、層間絶縁膜１１Ｂ，２１Ｂを介して複数層にわたって形成されたものである。層間絶縁膜１１Ｂ，２１Ｂは、例えばシリコン化合物膜の積層膜から構成され、シリコン化合物としては、例えば酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）および酸窒化シリコン膜（ＳｉＯＮ）等が挙げられる。
これらの多層配線層１１，２１には、第１チップ１０と第２チップ２０とを電気的に接続するためのパッド（第１接続パッド１１Ａ，第２接続パッド２１Ａ）が配設されている。尚、第１接続パッド１１Ａおよび第２接続パッド２１Ａが、本開示における「第１の配線層」および「第２の配線層」の一具体例に相当する。第１接続パッド１１Ａおよび第２接続パッド２１Ａは、第１チップ１０および第２チップ２０の少なくとも一部を貫通して設けられた貫通電極１５によって電気的に接続されている。詳細には、第１チップ１０の表面から、素子形成層１３、半導体基板１２、多層配線層１１（第１接続パッド１１Ａ）を介して、第２接続パッド２１Ａの表面に至るまで貫通孔Ｈが形成されている。この貫通孔Ｈ内のうちの第１接続パッド１１Ａおよび第２接続パッド２１Ａ間の領域が導電膜によって充填されており、これが貫通電極１５を構成している。
第１接続パッド１１Ａおよび第２接続パッド２１Ａは、互いに対向する位置に形成され、それぞれ例えば銅またはアルミニウムよりなる。これらのうち、第１接続パッド１１Ａは、貫通孔Ｈの一部となる開口部Ｈ１を有している。この開口部Ｈ１に、貫通電極１５としての導電膜が充填されることで、第２接続パッド２１Ａとの接続がなされている。
貫通電極１５は、例えば銅またはニッケル（Ｎｉ）を含んで構成されている。本実施の形態では、詳細は後述するが、貫通電極１５が無電解めっきにより形成される。この貫通電極１５の高さ（厚み：配線距離）は、例えば３μｍ〜１５μｍ程度である。尚、貫通電極１５は、半導体装置１Ａに１つだけ形成されていてもよいし、２つ以上形成されていてもよい。
本実施の形態では、貫通孔Ｈ内の貫通電極１５上に、更に絶縁膜１６が設けられている。換言すると、絶縁膜１６は、貫通孔Ｈの上部（半導体基板１２を貫通する領域）を埋め込むように設けられている。
絶縁層１６は、高耐熱性の絶縁材料、例えば酸化シリコンおよび酸窒化シリコン等のシリコン酸化物、あるいはＢＣＢ（ベンゾシクロブテン）樹脂、ポリイミド等の感光性樹脂から構成されている。この絶縁層１６の表面は、例えば第１チップ１０の表面（素子形成層１３の表面）と同一面を成し、これらの絶縁層１６および素子形成層１３上を覆うように、保護膜１７が形成されている。
保護膜１７は、例えば酸化シリコン、窒化シリコン、酸窒化シリコンおよび酸化アルミニウム等のうちの１種よりなる単層膜か、あるいはこれらのうちの２種以上よりなる積層膜である。
［製造方法］
上記のような半導体装置１Ａは、例えば次のようにして製造することができる。図２〜図５は、半導体装置１Ａの製造方法を工程順に表したものである。
まず、図２（Ａ），（Ｂ）に示したように、上述した第１チップ１０と第２チップ２０とを、多層配線層１１，２１が向かい合うように対向配置し、接着層１４を用いて貼り合わせる。尚、第１チップ１０では、多層配線層１１において、第１接続パッド１１Ａに予め開口部Ｈ１を形成しておく。また、接着層１４の代わりに、表面活性処理等により第１チップ１０と第２チップ２０との貼り合わせを行ってもよい。
続いて、図３に示したように、貫通孔Ｈを形成する。具体的には、第１接続パッド１１Ａ（詳細には開口部Ｈ１）および第２接続パッド２１Ａのそれぞれに対向する領域の一部を、例えばフォトリソグラフィ法を用いたドライエッチングにより選択的に除去する。これにより、素子形成層１３、半導体基板１２、多層配線層１１、接着層１４、多層配線層２１の層間絶縁膜２１Ｂの一部を除去して、第１接続パッド１１Ａの内壁（開口部Ｈ１）および第２接続パッド２１Ａの表面を露出させる。
次いで、図４（Ａ）に示したように、貫通孔Ｈ内に露出した、第２接続パッド２１Ａの表面および第１接続パッド１１Ａの開口部Ｈ１の内壁面のそれぞれに対し、後述の無電解めっきの前処理として、置換処理を施す（置換皮膜Ａ１，Ａ２を形成する）。このとき、例えば無電解Ｎｉめっきを行う場合には、例えば亜鉛（Ｚｎ）の置換処理を行い、あるいは例えば無電解Ｃｕめっきを行う場合には、例えばパラジウム（Ｐｄ）の置換処理を行う。
この後、図４（Ｂ）に示したように、例えば無電解Ｎｉめっきまたは無電解Ｃｕめっきを行い、貫通孔Ｈ内にめっき膜（ニッケルまたは銅）を析出させ、貫通電極１５を形成する（第１接続パッド１１Ａと第２接続パッド２１Ａを電気的に接続する）。この際、無電解Ｎｉめっきの場合には、ホルムアルデヒド系のめっき液を塗布し、貫通孔Ｈ内に浸透させる。あるいは、無電解Ｃｕめっきの場合には、スルホン酸系のめっき液を同様に用いればよい。この際、めっき膜の析出（成長）は、置換皮膜Ａ１，Ａ２の双方から進み、置換皮膜Ａ１，Ａ２からの各成長速度は、それらの置換皮膜Ａ１，Ａ２の各面積に応じて決まる。このため、置換皮膜Ａ１，Ａ２の面積比を、貫通孔Ｈのアスペクト比等に応じて適切に設定することにより、第１接続パッド１１Ａ，第２接続パッド２１Ａ間が繋がるよりも前に、開口部Ｈ１が塞がってしまうことを抑制できる。例えば、貫通孔Ｈのアスペクト比が大きい（幅＜深さ）場合には、例えば置換皮膜Ａ２よりも置換皮膜Ａ１の面積を大きく設定することにより、めっき成長が置換皮膜Ａ１から上方へ向けて進み易くなり、開口部Ｈ１が塞がる前に、第１接続パッド１１Ａ，第２接続パッド２１Ａ間を繋げることができる。
続いて、絶縁層１６を形成する。具体的には、まず、図５（Ａ）に示したように、貫通孔Ｈの貫通電極１５上の領域を埋め込むように、第１チップ１０上の全面にわたって、上述した絶縁膜材料を成膜する。例えば、ＳＯＧ（spin on glass：塗布ガラス）を、例えばスピンコーティングにより成膜し、キュア（例えば６００℃程度）を経て、二酸化ケイ素（ＳｉＯ2）膜を成膜する。あるいは、ＢＣＢ樹脂、ポリイミド等の感光性樹脂を、例えばスピンコーティングにより成膜してもよい。更には、上述したシリコン化合物等を、例えばプラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長）法、あるいはＨＤＰ−ＣＶＤ（高密度プラズマＣＶＤ）法により形成してもよい。
次いで、図５（Ｂ）に示したように、素子形成層１３上に成膜された絶縁膜材料を、例えばＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法により研磨し、絶縁層１６を形成する。
最後に、上述した材料よりなる保護膜１７を、例えばＣＶＤ法またはスパッタ法を用いて形成することにより、図１に示した半導体装置１Ａを完成する。
［効果］
上記のような半導体装置１Ａでは、２つの異種の半導体チップ（第１チップ１０，第２チップ２０）を貼り合わせ、貫通電極１５を用いてそれらの電気的接続を確保できるため、例えば、後述するように、画素部１０Ａと回路部１３０とが上下方向に積層された構成を有するデバイスを実現できる。また、半導体基板１２を貫通して絶縁層１６が設けられることにより、半導体基板１２と貫通電極１５との絶縁性を確保し易くなる。また、第１および第２の配線層間の配線距離が短縮化され、配線容量が削減される。
ここで、本実施の形態の比較例に係る半導体装置について説明する。図６は、比較例１に係る半導体装置、図７は比較例２に係る半導体装置の概略構成を表す断面図である。比較例１では、本実施の形態と同様、異種の第１チップ１００Ａと第２チップ１００Ｂとを貼り合わせ、多層配線層１０１，１０４にそれぞれ形成された接続用の第１接続パッド１０１１Ａ，第２接続パッド１０１１Ｂが電気的に接続されたものである。但し、比較例１では、それらの第１接続パッド１０１１Ａおよび第２接続パッド１０１１Ｂが、２本の貫通電極１０７Ａ，１０７Ｂを用いて接続されている。貫通電極１０７Ａは、第１チップ１００Ａの第１接続パッド１０１１Ａ側に接続され、貫通電極１０７Ｂは、第２チップ１００Ｂの第２接続パッド１０１１Ｂ側に接続されている。また、比較例２では、本実施の形態と同様、１本の貫通電極１０９を用いて、第１接続パッド１０１１Ａおよび第２接続パッド１０１１Ｂの接続がなされている。
上記のような比較例１，２では、貫通電極（１０７Ａ，１０７Ｂ，１０９）がいずれも、半導体基板１０２を貫通して形成されている。このため、貫通電極と半導体基板１０２との絶縁性を確保しにくい。また、比較例１の構成では、第１接続パッド１０１１Ａおよび第２接続パッド１０１１Ｂ間の配線距離が長く（配線容量が大きく）なってしまう。加えて、貫通電極１０７Ａ，１０７Ｂ間にダマシン法による埋め込み配線を形成する必要があることから、工程数も増えてしまう。
これに対し、本実施の形態では、上述のように、貫通電極１５が第１接続パッド１１Ａおよび第２接続パッド２１Ａを電気的に接続する一方、半導体基板１２を貫通する領域には、絶縁層１６が埋め込み形成されている。このため、貫通電極１５と半導体基板１２との絶縁性を確保し易い。また、比較例１に比べ、第１接続パッド１１Ａおよび第２接続パッド２１Ａ間の距離を短縮化できることから、配線容量を削減可能である。
また、比較例１に比べ、貫通電極の本数が少なく、またダマシン法により配線形成工程を要さないことから、製造工程を簡略化できる。
更に、上記比較例１，２では、半導体基板１２（Ｓｉ）を貫通電極（１０７Ａ，１０７Ｂ，１０９）が貫通しているため、これらの間に電位差（例えば０〜２００Ｖ程度）が生じている場合、より低い電圧で貫通電極と半導体基板間にリーク不良が発生してしまう。本実施の形態では、貫通電極１５が半導体基板１２を貫通しないことから、そのような不具合（いわゆる耐圧劣化、あるいは絶縁耐圧不足）を抑制することができる。
加えて、貫通電極１５上に、貫通孔Ｈの上部を埋め込むように絶縁層１６が形成されることから、貫通電極１５の気密性が保たれ、その後に高温プロセスを経る場合であっても、貫通電極１５に不具合が生じにくい。
以上説明したように本実施の形態では、互いに貼り合わせられた第１チップ１０および第２チップ２０において、第１接続パッド１１Ａおよび第２接続パッド２１Ａが貫通電極１５によって電気的に接続され、半導体基板１２を貫通する領域には、絶縁層１６が設けられる。これにより、半導体基板１２と貫通電極１５との絶縁性を確保しつつ、第１接続パッド１１Ａおよび第２接続パッド２１Ａ間の配線容量を削減することができる。よって、異なる半導体チップ（素子基板）間において良好な電気的接続を確保することが可能となる。
＜第２の実施の形態＞
［構成］
図８は、本開示の第２の実施の形態の半導体装置（半導体装置１Ｂ）の断面構成を表したものである。この半導体装置は、上記第１の実施の形態の半導体装置１Ａと同様、後述の固体撮像装置１に用いられるものである。また、貼り合わせられた第１チップ１０および第２チップ２０において、貫通電極１５が第１接続パッド１１Ａおよび第２接続パッド２１Ａを電気的に接続する一方、貫通電極１５上の半導体基板１２を貫通する領域には、絶縁層１６が埋め込み形成されている。更に、第１チップ１０の素子形成層１３上には保護膜１７が形成されている。尚、上記第１の実施の形態と同様の構成要素については同一の符号を付し、適宜説明を省略する。
但し、半導体装置１Ｂでは、上記第１の実施の形態と異なり、貫通電極１５が電解めっきにより形成されたものであり、貫通孔Ｈの内壁面と、貫通孔Ｈ内に露出した第２接続パッド２１Ａの表面とを覆ってシードメタル層Ａ３（金属薄膜）が形成されている。
シードメタル層Ａ３は、電気めっきのシード層となる薄膜層であり、例えばタンタル（Ｔａ）と銅との積層膜、あるいはチタン（Ｔｉ）と銅との積層膜、あるいはチタン−タングステン合金（ＴｉＷ）と銅との積層膜により構成されている。貫通電極１５は、成膜方法が異なること以外は、上記第１の実施の形態と同様であり、例えばニッケルあるいは銅を含んで構成されている。シードメタル層Ａ３の厚みは、例えば１０ｎｍ〜３５ｎｍ程度である。
［製造方法］
このような半導体装置１Ｂは、例えば次のようにして製造することができる。即ち、まず、上記第１の実施の形態と同様にして、第１チップ１０および第２チップ２０を貼り合わせた後、第１接続パッド１１Ａおよび第２接続パッド２１Ａにそれぞれ対向する位置に貫通孔Ｈを形成する。
続いて、図９（Ａ）に示したように、上述したシードメタル層Ａ３を、例えばスパッタ法により基板全面にわたって成膜する。
この後、図９（Ｂ）に示したように、電解Ｎｉめっきあるいは電解Ｃｕめっきを施す。この際、本実施の形態では、電解めっきにより析出されためっき膜（ＮｉまたはＣｕ）が、第１接続パッド１１Ａおよび第２接続パッド２１Ａを繋げた後、半導体基板１２に対応する領域を充填する前（望ましくは、第１接続パッド１１Ａおよび第２接続パッド２１Ａが繋がった直後）に、電解めっきを停止する。このように、本実施の形態では、電解めっきの条件（時間）を管理することにより貫通電極１５を形成する。
次いで、絶縁層１６を形成する。具体的には、まず、図１０（Ａ）に示したように、上記第１の実施の形態と同様、貫通孔Ｈの貫通電極１５上の領域を埋め込むように、第１チップ１０上の全面にわたって、上述した絶縁膜材料を成膜する。続いて、図１０（Ｂ）に示したように、素子形成層１３上に成膜された絶縁膜材料およびシードメタル層Ａ３を、例えばＣＭＰ法により研磨し、除去することにより、絶縁層１６を形成する。
最後に、上述した材料よりなる保護膜１７を、例えばＣＶＤ法またはスパッタ法を用いて形成することにより、図８に示した半導体装置１Ｂを完成する。
［効果］
本実施の形態の半導体装置１Ｂにおいても、上記第１の実施の形態の半導体装置１Ａと同様、貼り合わせられた第１チップ１０および第２チップ２０において、第１接続パッド１１Ａおよび第２接続パッド２１Ａが貫通電極１５によって電気的に接続され、半導体基板１２を貫通する領域には、絶縁層１６が設けられる。これにより、半導体基板１２と貫通電極１５との絶縁性を確保しつつ、第１接続パッド１１Ａおよび第２接続パッド２１Ａ間の配線容量を削減することができる。よって、上記第１の実施の形態と同等の効果を得ることができる。また、本実施の形態では、貫通孔Ｈのアスペクト比が高い（深さ＞径）場合に、シードメタル層Ａ３の段切れを抑制し、これによるめっき不良を回避することができる。更には、電界めっきを時間管理することにより、第１チップ１０の表面にめっき膜が形成されないことから、保護膜１７の形成前のめっき膜研磨工程を省略することができる。
＜第３の実施の形態＞
［構成］
図１１は、本開示の第３の実施の形態の半導体装置（半導体装置１Ｃ）の断面構成を表したものである。本実施の形態においても、上記第１，２の実施の形態と同様、第１チップ１０および第２チップ２０において、貫通電極１５が第１接続パッド１１Ａおよび第２接続パッド２１Ａを電気的に接続する一方、貫通電極１５上の半導体基板１２を貫通する領域には、絶縁層１６が埋め込み形成されている。また、第１チップ１０の素子形成層１３上には保護膜１７が形成されている。尚、上記第１の実施の形態と同様の構成要素については同一の符号を付し、適宜説明を省略する。
また、上記第２の実施の形態と同様、貫通電極１５が電解めっきにより形成され、貫通孔Ｈの内壁面と、貫通孔Ｈ内に露出した第２接続パッド２１Ａの表面とを覆ってシードメタル層Ａ３が形成されている。但し、本実施の形態では、上記第２の実施の形態と異なり、貫通孔Ｈの内壁面の一部（絶縁層１６に対向する領域）には、シードメタル層Ａ３が形成されておらず、貫通電極１５に対向する領域のみにシードメタル層Ａ３が形成されている。
［製造方法］
このような半導体装置１Ｃは、例えば次のようにして製造することができる。即ち、まず、上記第１の実施の形態と同様にして、第１チップ１０および第２チップ２０を貼り合わせた後、第１接続パッド１１Ａおよび第２接続パッド２１Ａにそれぞれ対向する位置に貫通孔Ｈを形成する。
続いて、上記第２の実施の形態と同様にして、シードメタル層Ａ３を基板全面にわたって成膜した後、図１２（Ａ）に示したように、電解Ｎｉめっきあるいは電解Ｃｕめっきを施す。この際、本実施の形態では、電解めっきにより析出されためっき膜（ＮｉまたはＣｕ）が、第１接続パッド１１Ａおよび第２接続パッド２１Ａを繋げた後、貫通孔Ｈを充填するまで電解めっきを行う。この後、図１２（Ｂ）に示したように、貫通孔Ｈに埋め込まれためっき膜の上部（第１接続パッド１１Ａ上の絶縁層１６の形成予定領域）を、例えばフォトリソグラフィ法を用いたエッチングにより選択的に除去する。この際、エッチング液としては、フッ酸（ＨＦ）、過酸化水素（Ｈ2０2）および純水（Ｈ2Ｏ）の混合液（ＦＰＭ）を用いることができる。また、シードメタル層Ａ３の一部についても同時に除去される。このように、本実施の形態では、電解めっき後、エッチングを施すことにより、貫通電極１５を形成する。
次いで、上記第１，第２の実施の形態と同様にして、絶縁層１６および保護膜１７を、この順に形成することにより、図１１に示した半導体装置１Ｃを完成する。
［効果］
本実施の形態の半導体装置１Ｃにおいても、上記第１の実施の形態の半導体装置１Ａと同様、第１チップ１０および第２チップ２０において、第１接続パッド１１Ａおよび第２接続パッド２１Ａが貫通電極１５により電気的に接続され、貫通電極１５上の半導体基板１２を貫通する領域には、絶縁層１６が設けられる。これにより、半導体基板１２と貫通電極１５との絶縁性を確保しつつ、第１接続パッド１１Ａおよび第２接続パッド２１Ａ間の配線容量を削減することができる。よって、上記第１の実施の形態と同等の効果を得ることができる。また、上記第２の実施の形態と同様、貫通孔Ｈのアスペクト比が高い場合に、シードメタル層Ａ３の段切れによるめっき不良を回避することができる。更に、貫通電極１５の径ばらつきによる埋め込み不良を回避できる。
＜適用例１＞
図１３は、上記第１〜第３の実施の形態において説明した半導体装置１Ａ〜１Ｃを適用した固体撮像装置（固体撮像装置１）の全体構成を表したものである。固体撮像装置１は、例えばＣＭＯＳイメージセンサであり、撮像エリアとしての画素部１０Ａと、例えば行走査部１３１、水平選択部１３３、列走査部１３４およびシステム制御部１３２からなる回路部１３０とを有している。
本適用例では、図１４に示したように、画素部１０Ａが、例えば上記半導体装置１Ａ〜１Ｃの第１チップ１０（素子形成層１３）に形成され、回路部１３０が、第２チップ２０に形成されている。但し、図示はしないが、回路部１３０のうちのシステム制御部１３２が、画素部１０Ａと共に第１チップ１０に形成されていてもよい。
画素部１０Ａは、例えば行列状に２次元配置された複数の単位画素Ｐを有している。この単位画素Ｐには、例えば画素行ごとに画素駆動線Ｌread（具体的には行選択線およびリセット制御線）が配線され、画素列ごとに垂直信号線Ｌsigが配線されている。画素駆動線Ｌreadは、画素からの信号読み出しのための駆動信号を伝送するものである。画素駆動線Ｌreadの一端は、行走査部１３１の各行に対応した出力端に接続されている。
行走査部１３１は、シフトレジスタやアドレスデコーダ等によって構成され、画素部１０Ａの各画素Ｐを、例えば行単位で駆動する画素駆動部である。行走査部１３１によって選択走査された画素行の各画素Ｐから出力される信号は、垂直信号線Ｌsigの各々を通して水平選択部１３３に供給される。水平選択部１３３は、垂直信号線Ｌsigごとに設けられたアンプや水平選択スイッチ等によって構成されている。
列走査部１３４は、シフトレジスタやアドレスデコーダ等によって構成され、水平選択部１３３の各水平選択スイッチを走査しつつ順番に駆動するものである。この列走査部１３４による選択走査により、垂直信号線Ｌsigの各々を通して伝送される各画素の信号が順番に水平信号線１９に出力され、当該水平信号線１９を通して外部へ伝送される。
システム制御部１３２は、外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、固体撮像装置１の内部情報などのデータを出力するものである。システム制御部１３２はさらに、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部１３１、水平選択部１３３および列走査部１３４などの回路部分の駆動制御を行う。
＜適用例２＞
上述の固体撮像装置１は、例えばデジタルスチルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話など、撮像機能を備えたあらゆるタイプの電子機器に適用することができる。図１５に、その一例として、電子機器２（カメラ）の概略構成を示す。この電子機器２は、例えば静止画または動画を撮影可能なビデオカメラであり、固体撮像装置１と、光学系（光学レンズ）３１０と、シャッタ装置３１１と、固体撮像装置１およびシャッタ装置３１１を駆動する駆動部３１３と、信号処理部３１２とを有する。
光学系３１０は、被写体からの像光（入射光）を固体撮像装置１の画素部１０Ａへ導くものである。この光学系３１０は、複数の光学レンズから構成されていてもよい。シャッタ装置３１１は、固体撮像装置１への光照射期間および遮光期間を制御するものである。駆動部３１３は、固体撮像装置１の転送動作およびシャッタ装置３１１のシャッタ動作を制御するものである。信号処理部３１２は、固体撮像装置１から出力された信号に対し、各種の信号処理を行うものである。信号処理後の映像信号Ｄoutは、メモリなどの記憶媒体に記憶されるか、あるいは、モニタ等に出力される。
以上、実施の形態および適用例を挙げて説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態等では、２つ（２種）の半導体チップを貼り合わせる場合について説明したが、貼り合わせる（積層される）半導体チップの数は２つに限らず、３つ以上であってもよい。この場合も、各チップの接続パッド同士を電気的に接続する貫通電極を設け、表面側の一の半導体基板を貫通して絶縁層を設けることにより、本開示内容の効果を得ることができる。
また、上記実施の形態等では、裏面照射型の固体撮像装置の構成を例示したが、本開示内容は表面照射型の固体撮像装置にも適用可能である。
加えて、本開示の半導体装置および固体撮像装置では、上記実施の形態等で説明した各構成要素を全て備えている必要はなく、また逆に他の層を備えていてもよい。
尚、本開示は、以下のような構成であってもよい。
（１）
第１半導体基板の一面側に第１の配線層を有する第１の素子基板と、
前記第１の素子基板に貼り合わせられると共に、第２半導体基板の一面側に第２の配線層を有する第２の素子基板と、
前記第１および第２の素子基板のうちの少なくとも一部を貫通すると共に、前記第１および第２の配線層を電気的に接続する貫通電極と、
前記貫通電極に対向して設けられ、かつ前記第１および第２の半導体基板のうちの一方を貫通して設けられた絶縁層と
を備えた半導体装置。
（２）
前記第２の素子基板上に前記第１の素子基板が積層され、
前記第１の素子基板の表面から、前記第１の半導体基板および前記第１の配線層をこの順に介して前記第２の配線層の表面までを貫通する貫通孔を有し、
前記貫通電極は、前記貫通孔のうちの前記第１および第２の配線層間の領域を埋め込んで形成され、
前記絶縁層は、前記貫通孔のうちの前記貫通電極上の領域を埋め込んで形成されている
上記（１）に記載の半導体装置。
（３）
前記第１の配線層は、前記貫通孔の一部を構成する開口部を有する
上記（２）に記載の半導体装置。
（４）
前記貫通孔の内壁の全部が金属薄膜により覆われている
上記（２）または（３）に記載の半導体装置。
（５）
前記貫通孔の内壁の前記貫通電極に対向する領域のみが金属薄膜により覆われている
上記（２）または（３）に記載の半導体装置。
（６）
前記貫通電極は、銅（Ｃｕ）またはニッケル（Ｎｉ）を含んで構成されている
上記（１）〜（５）のいずれかに記載の半導体装置。
（７）
前記絶縁膜は、シリコン酸化膜または感光性樹脂より構成されている
上記（１）〜（６）のいずれかに記載の半導体装置。
（８）
前記第１の素子基板上に、保護膜が設けられている
上記（２）〜（７）のいずれかに記載の半導体装置。
（９）
第１半導体基板の一面側に第１の配線層を有する第１の素子基板と、第２半導体基板の一面側に第２の配線層を有する第２の素子基板とを貼り合わせる工程と、
前記第１および第２の素子基板のうちの少なくとも一部を貫通すると共に、前記第１および第２の配線層を電気的に接続する貫通電極を形成する工程と、
前記貫通電極に対向すると共に、前記第１および第２の半導体基板のうちの一方を貫通する絶縁層を形成する工程と
を含む半導体装置の製造方法。
（１０）
前記第２の素子基板上に前記第１の素子基板を貼り合わせた後、
前記第１の素子基板の表面から、前記第１の半導体基板および前記第１の配線層をこの順に介して前記第２の配線層の表面までを貫通する貫通孔を形成し、
形成した貫通孔のうちの前記第１および第２の配線層間の領域を埋め込んで、前記貫通電極を形成した後、前記貫通孔のうちの前記貫通電極上の領域を埋め込んで、前記絶縁層を形成する
上記（９）に記載の半導体装置の製造方法。
（１１）
前記貫通電極を、無電解めっきにより形成する
上記（９）または（１０）に記載の半導体装置の製造方法。
（１２）
前記絶縁層を形成する際には、
前記貫通電極の形成後、前記貫通孔を埋め込み、かつ前記第１の素子基板上の全面にわたって絶縁膜材料を成膜した後、成膜した絶縁膜材料を研磨することにより前記絶縁層を形成する
上記（１０）または（１１）に記載の半導体装置の製造方法。
（１３）
前記貫通電極を、電解めっきにより形成する
上記（９）または（１０）に記載の半導体装置の製造方法。
（１４）
前記貫通電極を形成する工程では、前記貫通孔内に析出されるめっき膜により前記第１および第２の配線層が接続された後であって前記貫通孔が充填される前に、前記電解めっきを停止することにより、前記貫通電極を形成する
上記（１３）に記載の半導体装置の製造方法。
（１５）
前記貫通電極を形成する工程では、前記貫通孔内にめっき膜を析出させた後、前記めっき膜の前記第１の配線層上の領域を選択的に除去することにより、前記貫通電極を形成する
上記（１３）に記載の半導体装置の製造方法。
（１６）
前記貫通電極を、銅（Ｃｕ）またはニッケル（Ｎｉ）により構成する
上記（９）〜（１５）のいずれかに記載の半導体装置の製造方法。
（１７）
前記絶縁膜は、シリコン酸化膜または感光性樹脂より構成する
上記（９）〜（１６）のいずれかに記載の半導体装置の製造方法。
（１８）
第１半導体基板の一面側に第１の配線層を有する第１の素子基板と、
前記第１の素子基板に貼り合わせられると共に、第２半導体基板の一面側に第２の配線層を有する第２の素子基板と、
前記第１および第２の素子基板のうちの少なくとも一部を貫通すると共に、前記第１および第２の配線層を電気的に接続する貫通電極と、
前記貫通電極に対向して設けられ、かつ前記第１および第２の半導体基板のうちの一方を貫通して設けられた絶縁層と
を含む固体撮像装置。
（１９）
前記第１の素子基板には、画素として光電変換素子を含む画素部が形成され、
前記第２の素子基板には、前記画素部を駆動するための回路部が形成されている
上記（１８）に記載の固体撮像装置。
（２０）
第１半導体基板の一面側に第１の配線層を有する第１の素子基板と、
前記第１の素子基板に貼り合わせられると共に、第２半導体基板の一面側に第２の配線層を有する第２の素子基板と、
前記第１および第２の素子基板のうちの少なくとも一部を貫通すると共に、前記第１および第２の配線層を電気的に接続する貫通電極と、
前記貫通電極に対向して設けられ、かつ前記第１および第２の半導体基板のうちの一方を貫通して設けられた絶縁層と
を含む固体撮像装置を有する電子機器。
１…固体撮像装置、１０…半導体装置、１１…半導体基板、１２，１２Ａ，１２Ｂ…層間絶縁膜、１３ａ…下部電極、１３ｂ…配線層、１３ｃ…ストッパ、１４…絶縁膜、１５…有機光電変換層、１６…上部電極、１７…封止膜、１８…コンタクトメタル層、２０，２０Ａ，２０Ｂ…溝、１１Ｇ…有機光電変換部、１１Ｂ，１１Ｒ…無機光電変換部、２１…平坦化膜、２２…オンチップレンズ、１１０…シリコン層、１１０Ｇ…緑用蓄電層、１２０ａ１〜１２０ａ３，１２０ｂ１〜１２０ｂ３…導電性プラグ、５１…多層配線層、５３…支持基板。

Claims (20)

  1. 第１半導体基板の一面側に第１の配線層を有する第１の素子基板と、
    第２半導体基板の一面側に第２の配線層を有すると共に、前記第１および第２の配線層が向かい合うように前記第１の素子基板に貼り合わせられた第２の素子基板と、
    前記第１および第２の配線層のうちの少なくとも一部を貫通すると共に、前記第１および第２の配線層を電気的に接続する貫通電極と、
    前記貫通電極に対向して設けられ、かつ前記第１および第２の半導体基板のうちの一方を貫通して設けられた絶縁層と
    を備えた半導体装置。
  2. 前記第２の素子基板上に前記第１の素子基板が積層され、
    前記第１の素子基板の表面から、前記第１半導体基板および前記第１の配線層をこの順に介して前記第２の配線層の表面までを貫通する貫通孔を有し、
    前記貫通電極は、前記貫通孔のうちの前記第１および第２の配線層間の領域を埋め込んで形成され、
    前記絶縁層は、前記貫通孔のうちの前記貫通電極上の領域を埋め込んで形成されている
    請求項１に記載の半導体装置。
  3. 前記第１の配線層は、前記貫通孔の一部を構成する開口部を有する
    請求項２に記載の半導体装置。
  4. 前記貫通孔の内壁の全部が金属薄膜により覆われている
    請求項２または３に記載の半導体装置。
  5. 前記貫通孔の内壁の前記貫通電極に対向する領域のみが金属薄膜により覆われている
    請求項２または３に記載の半導体装置。
  6. 前記貫通電極は、銅（Ｃｕ）またはニッケル（Ｎｉ）を含んで構成されている
    請求項１に記載の半導体装置。
  7. 前記絶縁層は、シリコン酸化膜または感光性樹脂より構成されている
    請求項１に記載の半導体装置。
  8. 前記第１の素子基板上に、保護膜が設けられている
    請求項２に記載の半導体装置。
  9. 第１半導体基板の一面側に第１の配線層を有する第１の素子基板と、第２半導体基板の一面側に第２の配線層を有する第２の素子基板とを、前記第１および第２の配線層が向かい合うようにして貼り合わせる工程と、
    前記第１および第２の配線層のうちの少なくとも一部を貫通すると共に、前記第１および第２の配線層を電気的に接続する貫通電極を形成する工程と、
    前記貫通電極に対向すると共に、前記第１および第２の半導体基板のうちの一方を貫通する絶縁層を形成する工程と
    を含む半導体装置の製造方法。
  10. 前記第２の素子基板上に前記第１の素子基板を貼り合わせた後、
    前記第１の素子基板の表面から、前記第１半導体基板および前記第１の配線層をこの順に介して前記第２の配線層の表面までを貫通する貫通孔を形成し、
    形成した貫通孔のうちの前記第１および第２の配線層間の領域を埋め込んで、前記貫通電極を形成した後、前記貫通孔のうちの前記貫通電極上の領域を埋め込んで、前記絶縁層を形成する
    請求項９に記載の半導体装置の製造方法。
  11. 前記貫通電極を、無電解めっきにより形成する
    請求項１０に記載の半導体装置の製造方法。
  12. 前記絶縁層を形成する際には、
    前記貫通電極の形成後、前記貫通孔を埋め込み、かつ前記第１の素子基板上の全面にわたって絶縁膜材料を成膜した後、成膜した絶縁膜材料を研磨することにより前記絶縁層を形成する
    請求項１０または１１に記載の半導体装置の製造方法。
  13. 前記貫通電極を、電解めっきにより形成する
    請求項１０に記載の半導体装置の製造方法。
  14. 前記貫通電極を形成する工程では、前記貫通孔内に析出されるめっき膜により前記第１および第２の配線層が接続された後であって前記貫通孔が充填される前に、前記電解めっきを停止することにより、前記貫通電極を形成する
    請求項１３に記載の半導体装置の製造方法。
  15. 前記貫通電極を形成する工程では、前記貫通孔内にめっき膜を析出させた後、前記めっき膜の前記第１の配線層上の領域を選択的に除去することにより、前記貫通電極を形成する
    請求項１０または１３に記載の半導体装置の製造方法。
  16. 前記貫通電極を、銅（Ｃｕ）またはニッケル（Ｎｉ）により構成する
    請求項９に記載の半導体装置の製造方法。
  17. 前記絶縁層は、シリコン酸化膜または感光性樹脂より構成する
    請求項９に記載の半導体装置の製造方法。
  18. 第１半導体基板の一面側に第１の配線層を有する第１の素子基板と、
    第２半導体基板の一面側に第２の配線層を有すると共に、前記第１および第２の配線層が向かい合うように前記第１の素子基板に貼り合わせられた第２の素子基板と、
    前記第１および第２の配線層のうちの少なくとも一部を貫通すると共に、前記第１および第２の配線層を電気的に接続する貫通電極と、
    前記貫通電極に対向して設けられ、かつ前記第１および第２の半導体基板のうちの一方を貫通して設けられた絶縁層と
    を含む固体撮像装置。
  19. 前記第１の素子基板には、画素として光電変換素子を含む画素部が形成され、
    前記第２の素子基板には、前記画素部を駆動するための回路部が形成されている
    請求項１８に記載の固体撮像装置。
  20. 第１半導体基板の一面側に第１の配線層を有する第１の素子基板と、
    第２半導体基板の一面側に第２の配線層を有すると共に、前記第１および第２の配線層が向かい合うように前記第１の素子基板に貼り合わせられた第２の素子基板と、
    前記第１および第２の配線層のうちの少なくとも一部を貫通すると共に、前記第１および第２の配線層を電気的に接続する貫通電極と、
    前記貫通電極に対向して設けられ、かつ前記第１および第２の半導体基板のうちの一方を貫通して設けられた絶縁層と
    を含む固体撮像装置を有する電子機器。
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