JP5977830B2 - 異なるエッチングレートに基づくｐチャネル又はｎチャネルデバイスの区別についての方法 - Google Patents

Description

集積回路を調査すること。
（背景）
（発明の分野）
本出願の主題は、半導体集積回路に関し、より具体的には、既に存在しているＣＭＯＳ集積回路上のデバイスがｐチャネルデバイスかｎチャネルデバイスかを特定することに関する。

（関連技術の説明）
集積回路（IC）は、ｐタイプ領域用の過剰ホール及びｎタイプ領域用の過剰電子を与えるようにドープが行われたアクティブ領域（複数）を備えるシリコンウェハ上に形成されることが多い。アクティブ領域は、ｐチャネル金属酸化物電界効果トランジスタ（p-MOSFET、PMOS、又は p-FET）及び又はｎチャネル金属酸化物電界効果トランジスタ（n-MOSFET、NMOS、又は n-FET）を形成するように配することができる。或る場合には、アクティブ領域は、当該アクティブ領域（複数）とシリコンウェハとの間に配された二酸化シリコン（SiO₂）のような非導電層上に形成される。集積回路の多くは、ｐ−ＦＥＴとｎ−ＦＥＴの両者を設計に組み込んだ相補型金属酸化物半導体（CMOS、complimentary metal-oxide semiconductor）回路を利用する。

ほとんどの場合、ＩＣは、一つ又は複数のポリシリコン層を有する。ポリシリコン層は、相互配線層として有用であると共に、ｐ−ＦＥＴデバイス及び又はｎ−ＦＥＴデバイスのゲートに用いられる。或る場合には、ｐ−ＦＥＴ及び又はｎ−ＦＥＴの上には、コンタクトエッチストップ層（CESL、contact etch stop layer）が形成される。コンタクトエッチストップ層は、ＩＣにおける種々の層の「セルフアライニング（self-aligning）」に有用である。ポリシリコン、シリコンリッチの酸化物や酸窒化物、及び酸化アルミニウムなどの、種々の異なるストップ層が使用されている。ＣＥＳＬは、従来から用いられているプラズマＣＶＤ（PECVD、plasma-enhanced chemical vapor deposition）、高温での低圧ＣＶＤ（LPCVD、low-pressure chemical vapor deposition）、及びスパッタリングを含む、種々の手法を用いて形成することができる。

次に、メタル層（metal layer）を形成する前に、酸化物層などの非導電材料の層を用いて、ＩＣの再平坦化（re-level）が行われる。この層は、プリメタル絶縁膜（PMD、pre-metal dielectric）と称されることもある。酸化物その他の非導電材料を用いたＰＭＤの上部には、一つ又は複数の金属（メタル）による相互配線の層が形成される。ＰＭＤは、複数のメタル相互配線を互いに絶縁するのに用いられる。ＩＣが備える種々の層と層の間は、ビアを用いて接続され得る。

集積回路解析画像技術（Integrated circuit (IC) analysis imaging techniques）は、半導体デバイスの故障解析及び又はリバースエンジニアリングの際に、しばしば用いられる。この解析を実行する方法には、放射線輻射の収集と解析、電子顕微鏡法、及び従来の光画像生成が含まれる。得られた画像を調査して、ＩＣの種々の特性を特定することができる。このため、これらのプロセスは、リバースエンジニアリング、故障解析、及び動作解析に特に有用となる。通常、画像技術の目的がリバースエンジニアリングである場合には、集積回路の前面（front side）が処理され画像化される。

前面画像により、そのチップの相互配線と能動回路素子を見ることができる。従来技術において周知の如く、集積回路の調査と解析には、洗練されたサンプル処理技術と画像化ツールとを必要とする。最新のＩＣを調査する際には、走査型電子顕微鏡（SEM、scanning electron microscope）などの洗練された画像化装置が有用である。コンポーネントが小さすぎて、光学顕微鏡では見ることができないことが多いからである。しかしながら、多くの場合、ＳＥＭ画像は、そのＩＣの表面を適切に処理しないと、所要の詳細を明らかにすることができない。

調査及び解析のプロセスにおいては、その解析の目的に応じて、そのＩＣの種々のパラメータを特定することが有用である。或る場合には、相互配線リストが生成される。或る場合には、電界効果トランジスタ（FET、field effect transistor）などの能動デバイスが特定される。或る場合には、ｐ−ＦＥＴデバイスとｎ−ＦＥＴデバイスとを区別することが有用である。

（概要）
相補型金属酸化物半導体（CMOS）集積回路（IC）を調査する方法についての種々の実施形態は、コンタクトエッチストップ層（CESL、contact etch stop layer）の上にあるＣＭＯＳ ＩＣの少なくとも少量の材料を除去することと、次にそのＣＭＯＳ ＩＣを或る時間長さにわたってエッチングして、そのＣＥＳＬの少なくとも少量を除去することを含み得る。その後に、そのＣＭＯＳ ＩＣの詳細が精査されて、ＣＥＳＬの領域が区別され得る。ＣＥＳＬの上記区別された領域に基づいて、そのＣＭＯＳ ＩＣの第１の領域が、ｐチャネル金属酸化物半導体（p-FET）デバイスを含むものとして特定され、そのＣＭＯＳ ＩＣの第２の領域が、ｎチャネル金属酸化物半導体（n-FET）デバイスを含むものとして特定され得る。

（図面の種々の内容の簡単な説明）
本明細書に組み込まれその一部を構成する添付図面は、本発明の種々の実施形態を例示するものである。これらの図は、概要説明と共に、種々の実施形態の原理を説明するのに役立つ。これらの図面において：
図１は、集積回路（IC）を調査する方法の一実施形態を説明するフローチャートである。 図２Ａは、相補型金属酸化物半導体（CMOS）ＩＣの断面の概念図である。 図２Ｂは、プリメタル絶縁（PMD）層まで層（複数）が除去されたＣＭＯＳ ＩＣの断面の概念図である。 図２Ｃは、コンタクトエッチ層（CESL）の少量をエッチング除去した後のＣＭＯＳ ＩＣの、断面の概念図である。 図２Ｄは、ＣＥＳＬの少量をエッチング除去した後のＣＭＯＳ ＩＣの、平面視の概念図である。 図３Ａ及び３Ｂは、ＣＭＯＳ ＩＣの断面の顕微鏡写真である。 図３Ａ及び３Ｂは、ＣＭＯＳ ＩＣの断面の顕微鏡写真である。 図３Ｃは、ＣＥＳＬの少量をエッチング除去した後のＣＭＯＳ ＩＣの、平面視の顕微鏡写真である。 図３Ｄは、図３Ｃに示す平面視の概念図である。 図４Ａは、異なるタイプのＣＭＯＳ ＩＣの、断面の顕微鏡写真である。 図４Ｂは、異なるタイプのＣＭＯＳ ＩＣの、平面視の顕微鏡写真である。 図５は、他のＣＭＯＳ ＩＣの、平面視の顕微鏡写真である。

（詳細な説明）
以下に示す詳細な説明では、種々の実施形態を完全に理解できるように、多数の具体的詳細が例として示されている。しかしながら、ここに記載された実施例をそのような詳細を用いずに実施できることは、当業者にとり明らかである。他の例示では、本概念について不要な曖昧さが生じるのを避けるべく、周知の方法、手順、及びコンポーネントが、比較的高いレベルで、詳細を示すことなく記載されている。ここに開示する種々の実施形態の説明においては、多くの記述的な用語やフレーズが用いられている。これらの記述的な用語やフレーズは、本明細書において他の定義が示されている場合を除き、当業者において一般的に認められている意味を伝えるべく用いられている。記述的用語及びフレーズの一部については、その意味を明確にすべく、以下の段落（複数）において説明されている。次に、添付図面に示した例を参照しつつ、以下に詳細に説明する。

図１は、集積回路（IC）を調査する方法の一実施形態を示すフローチャート１００である。ブロック１０１において、調査に用いるＩＣを準備する。裸のダイ（die）の状態で調査を行うことができるように、前記ＩＣのダイをパッケージから取り出す必要がある。ブロック１０２において、コンタクトエッチストップ層（CESL）の上部にある材料又は層（複数）の少なくとも少量を除去する。或る場合には、これにより、プリメタル絶縁（PMD）層が露出され得る。ウェットエッチング、ドライエッチング、化学機械研磨（CMP、chemical mechanical planarization）、化学研磨、又は機械研磨などの手法は、従来技術として知られており、ＣＥＳＬ上部の材料を除去するのに有用である。

或る集積回路は、当該集積回路の各メタル層内のメタルライン（metal line）にアルミニウムが用いられ、多結晶シリコン層上に形成されたコンポーネント（複数）とこれらメタルラインとを相互接続するビア（via）（複数）にタングステンが用いられて構成される。アルミニウムとタングステンとは選択的にエッチングすることができるので、選択エッチングの手法によりビアをメタルラインから分離して集積回路を分解することができる。メタルラインからビアを識別するには、ビアとメタルラインとの間でコントラストを示す画像を取得することが有用である。タングステンとアルミニウムとは、走査型電子顕微鏡の画像において容易に区別することができる。

従って、ＰＭＤ上の材料を除去する一つの方法は、集積回路ダイの、分解された注目エリアのタイルイメージを取得することである。各メタル層は、従来技術において周知の適切な材料を用いた層間絶縁膜（ILD、interlayer dielectric）により覆われている場合がある。メタル層Ｎ＋１は、従来技術において周知の適切な材料で形成されたバリア層により、その上部に堆積された内部絶縁膜と分離され得る。バリア層は、堆積されたメタル層Ｎ＋１、Ｎが、それらの上部に堆積された内部絶縁膜にマイグレート（migrate）するのを防止する。メタル層Ｎ＋１のメタルラインは、従来技術において周知の方法で形成されたビアにより、メタル層Ｎのメタルラインに接続され得る。ビアをメタル層Ｎから分離するバリア層は、導電性であり、そのビアとメタルラインとを電気的に接続する。

集積回路のタイル画像を取得するには、パッシベーション層と、オプションである何等かのバリア材料とを、まず、ウェットエッチング若しくはドライエッチング、又は化学的研磨及び若しくは機械的研磨の手法により除去して、メタル層Ｎ＋１のメタルラインを露出させる。次に、その集積回路ダイを、例えば走査型電子顕微鏡などの画像装置の精密ステージ上に配し、従来技術における周知の方法により、注目エリアのタイル画像を取得する。メタル層Ｎ＋１のタイル画像を取得したら、メタル層Ｎ＋１を、例えばウェットエッチング若しくはドライエッチング、又は化学的研磨及び若しくは機械的研磨の手法により、除去することができる。このプロセスは、ビアを無傷な状態に維持しつつメタル層Ｎ＋１を除去するように制御される。その後、ビアを無傷のまま残しつつバリア層と内部絶縁膜とを除去するエッチング溶液が選択される。このエッチングが注意深く制御されていれば、エッチングの終了時には、ビアは無傷のまま残り、ビアによりシールドされ当該ビアを取り巻いているバリア層の部分が除去される。これにより、メタル層Ｎのメタルラインとビアとが露出し、露出されたビアとメタル層Ｎのタイル画像が、従来技術における周知の方法で取得される。

このプロセスは、「ボトムアップ」プロセスと称することができる。ビア（複数）が、それらの下端（bottom end）において接続されているメタル層と共に画像化されるためである。この手法は、アルミニウムのメタルラインとタングステンのビアとを用いて構成された集積回路に対しては、これら２つの金属についての異なるエッチング特性を用いるため有効に働くが、最近では、集積回路は銅のメタルラインと銅のビアを用いて製造される。当業者により理解され得るように、ビアとメタルラインとが同じ金属でできている場合には、エッチングプロセスを制御することは困難である。

集積回路ダイをパッケージングから取り出した後で、第１のメタル層（メタル層Ｎ＋１）を覆っているパッシベーション層を除去する。パッシベーション層は、従来技術における周知のエッチングプロセスを用いて除去することができる。次に、その下にあるバリア層を露出させるため、当該集積回路はウェットエッチング又はドライエッチングのプロセスにかけられ、メタルラインとビアとがエッチング除去される。メタルラインとビアとをエッチング除去したら、当該チップは精密ステージに配され、注目エリアのタイル画像が取得される。次に、その集積回路に他のメタル層が存在するか否かが判断される。存在する場合には、そのメタルラインを覆っている層間絶縁膜（ILD）と何等かのバリア材料（不図示）も除去される。当業者により理解されるように、バリア層は、通常、メタルラインの下に用いられ、メタルラインの上には用いられない。とはいえ、パッシベーション層又はＩＬＤを除去するのに用いられるプロセスは、メタルラインとその下にあるバリア層とを残しつつ、メタルラインを覆うバリア材料も除去するものとすることができる。すべてのメタル層が露出され、エッチング除去され、その画像が取得された後には、プリメタル絶縁膜が残る。

銅ダマシンプロセス（copper damascene process）を用いて作製された集積回路は、メタル層Ｎ＋１のメタルラインを覆うパッシベーション膜を備え得る。そのメタルラインは、一のビアにより、メタル層Ｎ内のメタルラインと接続される。そのメタルラインは、一のバリア層により層間絶縁材料から分離される。

バリア層は、導電性を有するものとすることができ、ビアとメタル層Ｎのメタルラインとの間を接続する。バリア層は、メタルラインを内部絶縁膜から分離し、金属が内部絶縁膜にマイグレートしないようにして、その特性が変化するのを防止する。次に、ウェットエッチング又はドライエッチングのプロセスを用いて、バリア層を残しつつ、メタルラインとビアとを除去する。当業者により理解されるように、この方法は、従来技術に用いられる方法とは逆に、ビア（複数）がそれらの上端（top end）において接続しているメタルラインと共に表示される画像を生成することができる。したがって、このプロセスは、「トップダウン」プロセスと表現することができる。

ＰＭＤの上にある材料などの、コンタクトエッチストップ層（CESL）の上にある材料の少なくとも少量を除去したら、ブロック１０３において、そのダイをエッチングし、ＣＥＳＬの上に残っている付加的な材料とＣＥＳＬの少なくとも少量を除去する。先進のＣＭＯＳ ＩＣのデバイス構造に関する詳細な解析を用いることにより、コンタクトエッチストップ層（CESL）が、ｎ−ＦＥＴデバイスとｐ−ＦＥＴデバイスとで異なる特性を持ち得ることが発見された。これら２つの異なるＣＥＳＬではエッチングが異なる速度で発生し、これによりデバイスのタイプを特定することが可能であることが見出された。この特性は、種々の先進ＣＭＯＳプロセスに関して確認されており、非導電層上に形成された半導体や標準のＣＭＯＳプロセスを用いて形成されたデバイス及び又はバルクシリコン基板上に形成されたデバイスを用いるプロセスにおいて見られるような、埋め込み酸化物層（buried-oxide layer）上に構成されたデバイスにおいても現れ得る。

ＩＣをエッチングする方法は、従来技術において周知であり、ドライエッチング又はウェットエッチングを含む。いくつかの実施形態では、フレオンや六フッ化硫黄などの種々の高エネルギーガスを用いる反応性イオンエッチング（RIE、reactive-ion etching）などのドライエッチングを用いるものとすることができる。他のいくつかの実施形態では、酸又はその他の液体を用いるウェットエッチングを用いるものとすることができる。一の実施形態では、水、フッ化水素酸、及び酢酸の混合液を、ウェットエッチング剤として用いるものとすることができる。いくつかの実施形態では、エッチングは、予め定められた所定の時間期間だけ続けられる。いくつかの実施形態では、この所定の時間期間は、３０秒と６０秒との間であるが、他の実施形態では、この所定の時間期間は、これよりも短いか又は長いものとすることができる。いくつかの実施形態では、エッチング時間は、エッチングプロセスからのフィードバックを用いて制御されるものとすることができる。

いくつかの実施形態では、調査対象であるＩＣと同様の作製プロセスを用いて作製されたＩＣを切断し調査して、エッチング時間及び又は上記所定の時間期間の決定に役立てるものとすることができる。断面を調査し、ＰＭＤ及び又はＣＥＳＬの厚さを測定及び又は解析して、使用されている材料を特定することができる。ＰＭＤ及び又はＣＥＳＬの厚さは、ＰＭＤ及び又はＣＥＳＬに含まれる材料や使用するエッチング手法と共に、エッチング時間及び又は上記所定の時間期間を算出するのに有用である。

ブロック１０４において、ＩＣが精査され、ｐ−ＦＥＴを覆うＣＥＳＬの領域が、ｎ−ＦＥＴを覆うＣＥＳＬの領域に対し差異を生じているか否かが観察される。いくつかの実施形態では、エッチングプロセスの後で、ＩＣ上面の顕微鏡写真を作成するため、走査型電子顕微鏡を用いることが必要となり得る。他のいくつかの実施形態では、光学顕微鏡、原子間力顕微鏡、又はその他の、ＩＣを精査するための方法を用いて、これらのＣＥＳＬが差異を生じているか否かが観察される。多くのＩＣでは、ｐ−ＦＥＴを覆うＣＥＳＬは、ｎ−ＦＥＴを覆うＣＥＳＬと異なっており、エッチングが異なる速度で進む等、異なる態様でエッチングが発生し得る。ＣＥＳＬは異なる態様でエッチングされるので、ＣＥＳＬにおけるこの相違に注目し、これを用いて、ｐ−ＦＥＴを覆うＣＥＳＬの領域とｎ−ＦＥＴを覆うＣＥＳＬの領域とを区別することができる。いくつかの場合には、２つのタイプのＦＥＴを簡単に区別できる程度に、一のタイプのＦＥＴの上ではＣＥＳＬの全部又はほとんど全部が除去され、一方、他のタイプのＦＥＴの上ではＣＥＳＬの有意な量が残存し得る。他のいくつかの場合には、残っているＣＥＳＬの量の違いはさほど大きくはないが、それでも当業者にとっては顕著ものとなり得る（本開示と、これに関連する請求項（複数）においては、ＣＥＳＬの量とは、ＣＥＳＬの総量ではなく、ＣＥＳＬの厚さ、又は単位面積当たりのＣＥＳＬの量を意味し得る）。他のいくつかの場合には、２つのタイプのＦＥＴを覆うＣＥＳＬの、不透明度、色、表面状態（texture）、物理的高さ、又はその他同様の特性などの、他の特性が異なるものとなり得る。

ｎ−ＦＥＴデバイスを覆うＣＥＳＬの領域とｐ−ＦＥＴデバイスを覆うＣＥＳＬの領域とが、ブロック１０４における初期エッチングの後において差異を生じていない場合には、ブロック１０３においてエッチングステップがもう一度実行されるものとすることができる。このステップは、ｎ−ＦＥＴデバイスを覆うＣＥＳＬの領域とｐ−ＦＥＴデバイスを覆うＣＥＳＬの領域とが差異を生ずるまで、繰り返されるものとすることができる。後続のエッチングステップは、同じ所定の時間長さだけ行われるものしてもよいし、当該所定の時間長さよりも短いか、又は長いものとすることもできる。一の実施形態では、後続のエッチングステップの長さは、オーバエッチングの発生可能性を最小限にし、かつ、ｎ-ＦＥＴデバイス及びｐ-ＦＥＴデバイスの両方からＣＥＳＬを完全に除去されてしまう可能性を最小化すべく、上記所定の時間長さよりも短いものとすることができる。他の実施形態では、オペレータは、顕微鏡写真を用いて、後続エッチングステップの時間長さの決定に役立てることができる。

ｎ−ＦＥＴデバイスを覆うＣＥＳＬの領域とｐ−ＦＥＴデバイスを覆うＣＥＳＬの領域とに差異を生ずるような適切な量のエッチングが完了すると、ブロック１０５において、特定のデバイスフットプリント（占有領域、footprint）又はフットプリントの集合を分析して、ＣＥＳＬの量がより多いか又はより少ないかを観察する。他の実施形態では、他の特性を用いてＣＥＳＬの領域を区別するものとすることができる。特定のデバイスフットプリント又はフットプリントの集合に、より多い量のＣＥＳＬが存在する場合には、ブロック１０６において、そのデバイスをｐ−ＦＥＴデバイスとして特定することができる。特定のデバイスフットプリント又はフットプリントの集合が、より少ない量のＣＥＳＬを有する場合には、ブロック１０７において、そのデバイスをｎ−ＦＥＴデバイスとして特定することができる。他のいくつかの実施形態においては、ｐ−ＦＥＴデバイスを覆うＣＥＳＬは、そのＣＥＳＬの特性と使用するエッチングプロセスに応じて、より速くエッチングされ得る。それらの実施形態では、ｐ−ＦＥＴデバイスは、より少ない量のＣＥＳＬを持つことによって特定することができ、ｎ−ＦＥＴデバイスは、より多い量のＣＥＳＬを持つことによって特定することができる。注目しているデバイスフットプリントが特定された後、ブロック１０８において本プロセスは終了する。ここに説明する方法は、広汎な種類のＩＣに関して有用であり、以下に説明する例に限定されるものではない。

図２Ａは、相補型金属酸化物半導体（CMOS）ＩＣ２６０の断面の概念図である。シリコンウェハからダイに切り出された基板２０１は、その上面に非導電層２０２を有する。非導電層２０２の上には、ｐ−ＦＥＴ２２０とｎ−ＦＥＴ２３０とが形成されている。

コンタクトエッチストップ層（CESL）は、ＩＣの少なくとも能動領域（active area）の上部に堆積されている。ｐ−ＦＥＴ用に設計された第１のタイプのＣＥＳＬ層２２９は、ｐ−ＦＥＴ２２０等のｐ−ＦＥＴが形成された領域の上に堆積される。ｎ−ＦＥＴ用に設計された第２のタイプのＣＥＳＬ層２３９は、ｎ−ＦＥＴ２３０等のｎ−ＦＥＴが形成された領域の上に堆積される。第１のタイプのＣＥＳＬは、第２のタイプのＣＥＳＬとは異なる特性を持ち得る。種々のＩＣプロセスについての、これら２つのタイプのＣＥＳＬの相違のいくつかは、それらの厚さの相違、材料の相違、イオン注入量の相違、多層か単層か、又はその他の相違を含み得る。ＣＥＳＬの上のポリシリコンの層は、相互配線用に用いることができるが、図２Ａには示されていない。ＣＥＳＬの上には、プリメタル絶縁（PMD）層２０３が堆積されている。

メタル配線の一つ又は複数の層が、ＰＭＤの上に堆積され得る。メタルの第１の層２０５は、相互配線間に設けられた絶縁層２０４と共に堆積されている。第１メタル層２０５と絶縁層２０４の上には、絶縁層２０６と共にメタルの第２の層２０７が堆積されている。メタルの第２の層２０７と絶縁層２０６の上には、絶縁層２０８と共にメタルの第３の層２０９が堆積されている。ビアを用いて層間を接続することができる。

図２Ｂは、プリメタル絶縁（PMD）層２０３まで層（複数）が除去されたＣＭＯＳ ＩＣ２６０の断面の概念図である。この図は、フローチャート１００のブロック１０２の処理が実行された後の、ＩＣ２６０の状態に相当する。メタル相互配線層２０５、２０７、２０９と絶縁層２０４、２０６、２０８が除去されていることに注意されたい。ＰＭＤ層２０３の上方にある材料は、ウェットエッチング、ドライエッチング、ＣＭＰ、又はその他の研磨技術などの、種々の手法を用いて除去することができる。第１及び第２のタイプのＣＥＳＬ２２９、２３９と、ｎ−ＦＥＴ２３０及びｐ−ＦＥＴ２２０は、本処理プロセスのこのステップにおいては何の影響も受けない。

図２Ｃは、ＣＥＳＬ２２９、２３９の少量がエッチング除去された後の、ＣＭＯＳ ＩＣ２６０の断面の概念図である。この図は、フローチャート１００のブロック１０３／１０４の処理が実行された後の、ＩＣ２６０の状態に相当する。図２Ｃにおいて、第２のタイプのＣＥＳＬ２３９が完全に除去されている点に注意されたい。第１のタイプのＣＥＳＬ２２９は、部分的にエッチング除去され、図２Ｃにおいては図２Ｂよりも薄くなっている。いくつかの実施形態においては、第２のタイプのＣＥＳＬ２３９の全てが除去されるのではなく、第２のタイプのＣＥＳＬの薄い層が残るものとすることができる。ｐ−ＦＥＴ２２０がｎ−ＦＥＴ２３０と区別できる限りにおいて、第２のタイプのＣＥＳＬ２３９を全て除去することは重要ではない。

図２Ｃには、これらのＦＥＴの詳細が示されている。ｐ−ＦＥＴ２２０は、ｐタイプのソース２２２とドレイン２２３とを備えた本体部２２１を有している。薄いゲート酸化膜２２４により、ポリシリコンゲート２２５が本体部２２１から分離されている。本体部２２１は、ｎタイプ材料がドープされた又はドープされていない、シリコン又はその他の半導体材料で構成することができる。ゲート２２５に、ソース２２２及び又はドレイン２２３に対する負電圧が印加されると、本体部２２１内にｐチャネルが形成される。ｎ−ＦＥＴ２３０は、ｎタイプのソース２３２とドレイン２３３とを備えた本体部２３１を有している。薄いゲート酸化膜２３４により、ポリシリコンゲート２３５が本体部２３１から分離されている。本体部２３１は、ｐタイプ材料がドープされた又はドープされていない、シリコン又はその他の半導体材料で構成することができる。ゲート２３５に、ソース２３２及び又はドレイン２３３に対する正電圧が印加されると、本体部２３１内にｎチャネルが形成される。

図２Ｄは、図２Ｃと同様にＣＥＳＬ２２９、２３９の少量がエッチング除去された後の、ＣＭＯＳ ＩＣ２６０の平面視の概念図であり、ｐ−ＦＥＴ２２０及びｎ−ＦＥＴ２３０のフットプリントを示している。図２Ａ、２Ｂ、及び２Ｃに示した断面図は、切断ライン２００で示した位置における断面図である。ｐ−ＦＥＴ２２０及びｎ−ＦＥＴ２３０の双方と共に、非導電層２０２が見えている。この例では、第２のタイプのＣＥＳＬ２３９は、全て除去されているため見ることはできない。ビア接続部２３８を有するゲート２３５、ビア接続部２３６を有するソース２３２、及びビア接続部２３７を有するドレイン２３３を含む、ｎ−ＦＥＴ２３０のフットプリントの種々の部分が見えている。第１のタイプのＣＥＳＬ２２９は、部分的にエッチング除去され、未だ見える状態となっている。ビア接続部２２８を有するゲート２２５、ビア接続部２２６を有するソース２２２、及びビア接続部２３７を有するドレイン２２３を含む、ｐ−ＦＥＴ２２０のフットプリントの種々の部分が、第１のタイプのＣＥＳＬ２２９を介して見えている。ｎ−ＦＥＴ２３０及びｐ−ＦＥＴ２２０の見えている部分を、フットプリントと称することができる。図２Ｄに示すフットプリント（複数）は単純化されているが、実際のデバイスのフットプリントは、従来技術において良く知られており、当業者により認識され得る。

第２のタイプのＣＥＳＬ２３９に比べて第１のタイプのＣＥＳＬ２２９の量が多いと、ＩＣ２６０の特定の領域に存在するデバイスのタイプを特定する際に便利である。ＩＣの上面画像又は平面像を用いることで、断面又はその他のタイプの画像から得られるよりもずっと多くのデバイスを、一枚の画像から特定することができる。上述した種々の実施形態を用いることにより、ＩＣの広い範囲の領域に存在するデバイス（複数）のタイプを、一枚の画像から特定することができる。

図３Ａ及び図３Ｂは、ＣＭＯＳ ＩＣ３００の２つの異なる断面の顕微鏡写真である。図３Ａは、ＩＣ３００の、２つのｐ−ＦＥＴデバイス３２０Ａ及び３２０Ｂの部分の断面である。非導電層３０２の上に形成されたｐ−ＦＥＴ３２０Ａ／Ｂと共に、シリコン基板３０１と非導電層３０２が見えている。ｐ−ＦＥＴ３２０Ａ／Ｂの上の第１のタイプのＣＥＳＬは、かすかに見える分離線３２９Ｃにより区分された２つの個別の領域３２９Ａと３２９Ｂを有している。図３Ｂは、ＩＣ３００の、２つのｎ−ＦＥＴデバイス３３０Ａ及び３３０Ｂの部分の断面である。非導電層３０２の上に形成されたｎ−ＦＥＴ３３０Ａ／Ｂと共に、シリコン基板３０１と非導電層３０２が見えている。ｎ−ＦＥＴ３３０Ａ／Ｂの上の第２のタイプのＣＥＳＬ３３９は、単なる単一の層であり、ｐ−ＦＥＴ３２０Ａ／Ｂ上の第１のタイプのＣＥＳＬ３２９よりもずっと薄い。

第１のタイプのＣＥＳＬ３２９と第２のタイプのＣＥＳＬ３３９とを、他の特性を用いて区別することもできる。ここに示す例では、第１のタイプのＣＥＳＬ３２９は、周囲の構造と共に、より窪んだメニスカス（meniscus）を持ち、一方、第２のタイプのＣＥＳＬ３３９は、周囲構造と共に凸状のメニスカスを持つ。他のＩＣでは、第１のタイプのＣＥＳＬは、当該ＣＥＳＬが覆う領域上に圧縮力を働かせ、第２のタイプのＣＥＳＬは張力を働かせる。これらの力の効果は、種々の顕微鏡写真で見ることができる。他のＩＣでは、一のタイプのＣＥＳＬにおいて注入されたイオンを見ることができ、他のタイプのＣＥＳＬでは見ることができないという場合もある。注入されたイオンは、顕微鏡写真では白い点として見ることができる。従来技術における種々の手法を用いて、ＣＥＳＬに用いられている材料を特定することができる。２つの異なるＣＥＳＬにおける相違は、何であれ、これらを区別するのに有用である。

図３Ｃは、ウェットエッチプロセスを用いてＣＥＳＬの少量をエッチング除去した後の、ＣＭＯＳ ＩＣ３００の平面視の顕微鏡写真である。その細部は、種々のデバイスのフットプリントと相互配線である。ＣＥＳＬが残存しているか又は除去されたより広いエリアを認識することができる。図３Ｄは、図３Ｃの平面視の概念図であり、ＣＥＳＬエリアの概略を示している。エリア３５１、エリア３５３、エリア３５５、及びエリア３５７は、残存しているＣＥＳＬを示している。これらのエリア内に見られるＭＯＳＦＥＴは、ｐ−ＦＥＴデバイスとして特定することができる。エリア３５２、エリア３５４、及びエリア３５６は、ＣＥＳＬのほとんど又は全てがエッチング除去された領域である。これらの領域内のいずれかに形成されたＭＯＳＦＥＴは、ｎ−ＦＥＴデバイスとして特定することができる。

図４Ａは、図３に示すＩＣ３００とは異なるプロセスを用いて作製された異なるタイプのＣＭＯＳ ＩＣ４００の断面の顕微鏡写真である。ｐ−ＦＥＴデバイス４２１が、第１のタイプのＣＥＳＬ４２９に覆われている。第１のタイプのＣＥＳＬ４２９は、ｐ−ＦＥＴ４２１上部のより高いドーム構造から判るように圧縮性（compressive）である。ＩＣ４００における第１のタイプのＣＥＳＬ４２９の他の特徴は、第１のタイプのＣＥＳＬ４２９と第２のタイプのＣＥＳＬ４３９との境界におけるＣＥＳＬテール（すそ引き）４２９Ａである。ｎ−ＦＥＴデバイス４３１は、第２のタイプのＣＥＳＬ４３９に覆われている。第２のタイプのＣＥＳＬ４３９は、ｎ−ＦＥＴ４３１が広幅化（broadening）していることから判るように伸長性（tensile）である。

図４Ｂは、異なるタイプのＣＭＯＳ ＩＣ４００の平面視の顕微鏡写真である。この顕微鏡写真は、ウェットエッチプロセスを用いてＣＥＳＬの少量をエッチング除去した後に撮影されたものである。その細部は、種々のデバイスのフットプリントと相互配線である。或るエリアは、他のエリアよりもＣＥＳＬが多く残存している。エリア４５１、エリア４５３、エリア４５５、及びエリア４５７等の、ＣＥＳＬがより多く残存しているエリア内に見られるＭＯＳＦＥＴは、ｐ−ＦＥＴデバイスとして特定することができる。エリア４５２、エリア４５４、エリア４５６、及びエリア４５８等の、ＣＥＳＬの残存がより少ないエリア内に見られるＭＯＳＦＥＴは、ｎ−ＦＥＴデバイスとして特定することができる。

図５は、ドライエッチプロセスを用いてＣＥＳＬの少なくとも少量が除去された他のＣＭＯＳ ＩＣ５００の、平面視の顕微鏡写真である。ＣＥＳＬの少なくとも少量を反応性イオンエッチングにより除去したものであり、いくつかのエリアは、他のエリアよりもＣＥＳＬの量が多いことが判る。エリア５５１及びエリア５５５等の、ＣＥＳＬがより多く残存しているエリア内に見られるＭＯＳＦＥＴ（複数）は、ｐ−ＦＥＴデバイスとして特定することができる。エリア５５２及びエリア５５４等の、残属するＣＥＳＬがより少ないエリア内に見られるＭＯＳＦＥＴ（複数）は、ｎ−ＦＥＴデバイスとして特定することができる。

ＭＯＦＥＴ（複数）のタイプが特定された後は、その情報と、種々のメタル相互配線層の画像から抽出された情報とを関連付けることが有用である。これを行うには、種々の画像を関連付けて位置合わせし、そのＩＣのネットリストを特定することが有用である。それらの画像は、ＭＯＳＦＥＴのタイプの特定に用いられるものと同じＩＣダイから取得された画像、又はこれと同じタイプの他のＩＣダイから得られた画像とすることができる。

一の方法は、Ｎ個のメタル層Ｍを有する集積回路の注目エリアに関するタイル画像（複数）の位置合わせ可能にする。ここで、Ｎは、１より大きい整数である。この方法は、メタル層（Ｍ_Ｎ）の注目エリアとメタル層（Ｍ_Ｎ−１）の上面の少なくとも一部の画像とが取得できるように、集積回路の表面を調える第１のステップを含む。この方法は、さらに、その集積回路のメタル層（Ｍ_Ｎ）及びメタル層（Ｍ_Ｎ−１）の露出部分の、注目エリアについての少なくとも一つのタイル画像を取得することを含む。そして、メタル層（Ｍ_Ｎ−１）の露出部分についての副タイル画像から、当該メタル層（Ｍ_Ｎ−１）の同じ領域を撮影した主タイル画像に写っているエッジ（複数）と一致するようなエッジ（複数）を抽出する。次に、それぞれのメタル層のタイル画像（複数）に見えるエッジ（複数）のパラメトリック表現を生成する。パラメトリック表現は、抽出された各エッジに関連するメタル層の表示（indication）を含む。このパラメトリック表現を用いて、タイル画像（複数）を垂直方向（vertically）に位置合わせし、当該タイル画像（複数）をデザイン分析ワークステーションに表示させたときに、最も都合のよい状態となるようにする。本発明に従う方法及びシステムを用いることにより、位置合わせを非常に高水準な精度で実現することができる。この位置合わせの精度により、集積回路の注目エリアについての、より正確かつ信頼度の高い分析が可能となる。

集積回路ダイは、まず精査され、コンポーネントのサイズが特定される。コンポーネントのサイズが可視光領域の範囲であれば、光学顕微鏡を用いて注目エリアの画像が取得される。この場合、従来技術において周知の適切な手法を用いて、注目エリアを露出させる。次に、ステージ上にダイが配され、注目エリアの画像が取得される。第１の画像は、露出したメタル層の画像を取得するための第１の焦点設定で取得される。従来技術において周知のように、層１と層２の間の絶縁層は、一般に透明な誘電体層である。したがって、ステージを動かすことなく光学顕微鏡の焦点を変更することで、露出していない層についての第２の画像を取得することができる。後述するように、第２の画像は、同じステージ位置における露出していない層の、遮られていない部分を表すものである。第１の画像と第２の画像を取得する間においてステージは移動しないため、第１と第２の画像における垂直方向（vertical）の位置関係は正確に保たれる。

第１及び第２の画像を取得したら、各画像上の焦点の合っているエッジ（複数）のパラメトリック表現を、各エッジのＸ座標及びＹ座標の少なくとも一つを抽出することにより生成する。当業者により理解されるように、タイル画像から抽出された各エッジについてＸ座標とＹ座標の両方を定めることはできない。例えば、タイル画像を横切って延在する配線（複数）は、Ｘ座標又はＹ座標の一方のみを提供する。ではあるものの、各エッジは、そのエッジに関連するＸ座標及びＹ座標の一方又は両方により抽出されるものとされる。パラメトリック表現は、そのエッジに関連するメタル層の表示も含む。次に、注目エリアの全体について画像が取得されたか否かを判断する。全体について取得されていないときは、本プロセスを繰り返して、注目エリアの他の部分の画像を取得する。注目エリアの全体について画像を取得しているときは、注目している各層の画像が取得されたか否かを判断する。各層の画像が取得されていなときは、新しい層を露出させて、画像取得を開始する。そうでないときは、本プロセスを終了する。

ダイのコンポーネントサイズが可視光領域の範囲より小さいと判断されると、注目エリアの一の層について、制御されたエッチングプロセスを用いて当該層の全体と当該層の直下にある層の少なくとも一部とを露出させることにより、撮影のための準備が行われる。異方性エッチングを用いることにより良好な結果が得られる場合もある。次に、ダイは、画像取得のため精密ステージ上に配され、そのダイの露出した第１のメタル層と部分的に露出した第２のメタル層の画像が、例えば走査型電子顕微鏡を用いて取得される。走査型電子顕微鏡は、露出した第１のメタル層と少なくとも部分的に露出した第２のメタル層を同時に画像化するのに十分な被写界深度を有している。その後、露出した第１のメタル層と部分的に露出した第２のメタル層のエッジ（複数）のパラメトリック表現が抽出される。抽出されたエッジは、その画像における明度に基づき、第１のメタル層又は第２のメタル層についてのパラメトリック表現に割り当てられる。これは、後述するように、走査型電子顕微鏡が露出した第１のメタル層と部分的に露出した第２のメタル層の両方を写す一枚の画像を取得するのに十分な被写界深度を有しているとはいっても、露出した第１のメタル層は、当該画像においては部分的に露出した第２のメタル層よりも明るく撮影されるためである。

次に、注目エリアの全体を画像化したか否かが判断される。全体が画像化されていないときは、ダイは、従来技術において周知の方法によりステージ位置を調整することにより再配置され、更なる画像が取得される。注目エリアの全体が画像化されたときは、注目している各層が画像化されたか否かが判断される。各層が画像化されていないときは、本プロセスはもとに戻り、ＩＣの層の他のセットを除去して、注目している層の撮影準備が行われる。当業者により理解されるように、第１及び第２の層の画像取得を行った後に、従来技術において周知の方法により、バッフィング又はポリッシングを用いてダイサンプルから第１の層が除去される。さらに理解されるように、他の方法として、異なるダイを用いて、各層の画像取得準備を行うものとすることもできる。

メタル層Ｎのタイル画像が生成される。これらは、メタル層Ｎ上の集積回路コンポーネント（複数）のみを表示するように焦点合わせされた画像（複数）である。これらの画像は、従来技術において周知の方法により、組み合わされて一枚のモザイク画像となる。光学顕微鏡から得られたこれらのタイル画像は、メタル層Ｎの主画像（一つのメタル層のみを示すように焦点合わせされた画像）である。当業者により理解されるように、集積回路のメタル層（複数）は、可視光に対して透明なシリコンガラス層により分離されている。しかしながら、必要な倍率のため、一の画像取得処理の実行時に光学顕微鏡上の焦点位置に配することができるのは一の層のみである。メタル層Ｍ_Ｎ−１の副画像（焦点位置において部分的に遮られた層を表している）が取得される。

当業者により良く理解されるように、走査型電子顕微鏡は光学顕微鏡よりも被写界深度が深い。したがって、露出した２つの層を同時に取得することができ、走査型電子顕微鏡の画像パラメータの選択には依存するものの、一の層は他の層よりもエッジが明るく撮影される。これを行うため、上述のように、集積回路を、管理されたプロセスによりエッチングして、メタル層Ｍ_Ｎを露出させると共に、メタル層Ｍ_Ｎ−１を部分的に露出させる。当業者により理解されるように、２つのメタル層を分離している誘電体層は、走査型電子顕微鏡に対しては不透明である。モザイクのように分割された画像についての視覚分析を容易にするには、各メタル層について、当該メタル層のみが露出している画像をそれぞれ取得することが望ましい。これらのモザイク状のタイル画像の目合わせ（位置合わせ、alignment）は、後述するように主画像と副画像を用いることにより、正確に行うことができる。

タイル画像のパラメトリック表現を調整して当該タイル画像間の疑似的な目合わせを行うアルゴリズムが有用である。当業者により理解されるように、集積回路の基部層（bottom layer）は、通常、多結晶シリコン層であり、この層の上に集積回路コンポーネント（複数）が構築される。その上の層（複数）は、第１層のコンポーネント（複数）を相互接続するワイヤ及び又はバスを含むメタル相互配線層（複数）である。したがって、注目エリアを分析する目的で画像モザイクを構成する際には、通常は最も底部の層をレイヤ１とし、ダイ座標空間基準（すなわち、その上の各層の方位決定に用いられる座標空間）として用いる。したがって、アルゴリズムは、多結晶シリコン層をメタル層Ｎとし、画像が通常取得される順序とは逆の順で画像モザイクの目合わせが実行されるものとして動作する。

本アルゴリズムは、メタル層Ｎ＋１の副タイル画像のパラメトリック表現をメタル層Ｎ＋１の主タイル画像のパラメトリック表現と比較して、共通のエッジを特定することから始まる。共通のエッジが何も特定されない場合、メタル層Ｎ＋１のパラメトリック表現は内挿用にフラッグが立てられ、その画像モザイクにおける次のタイル画像のパラメトリック表現が選択される。共通エッジが存在すると判断されると、層Ｎ＋１の主タイル画像表現が、層Ｎ＋１の副タイル画像のパラメトリック表現に対して位置調整される。上述したように、層Ｎ＋１の副タイル画像は、対応する層Ｎのタイル画像と完全に一致することが判っている。Ｎ＋１主タイル画像とＮ＋１副タイル画像との間の目合わせは、これら２つのパラメトリック表現における共通エッジのＸ座標とＹ座標とを調整して、Ｎ＋１主タイル画像がＮ＋１副タイル画像に一致するようにすることで行われる。次に、層Ｎ＋１の主タイル画像のパラメトリック表現における他のエッジ座標を、同じＸ、Ｙオフセットを用いて位置調整する。次に、その画像モザイクに他のタイル画像が存在するか否かを判断する。存在するときは、主タイル画像と副タイル画像のパラメトリック表現が選択される。

層Ｎ＋１の画像モザイクに他のタイル画像が残っていないときは、内挿用のフラグが立てられたパラメトリック表現が存在するか否かを判断する。存在しないときは、同じ集積回路ダイの他の層の画像が存在するか否かを判断する。存在しないときは、本プロセスは終了する。存在するときは、Ｎを１だけインクリメントし、サンプルダイの次のタイル画像モザイクを処理すべく、本処理が繰り返される。

内挿用にフラグが立てられたパラメトリック表現が存在すると判断されたときは、それらのフラグが立てられたパラメトリック表現の最初の一つが選択される。必要な座標を有する少なくとも３つの隣接するタイル画像のパラメトリック表現を用いて、未知のＸ座標及び又はＹ座標が内挿される。次に、フラグが立てられた主タイル画像のパラメトリック表現が、内挿されたデータを用いて更新される。この詳細については後述する。次に、層Ｎ＋１の主タイル画像のパラメトリック表現におけるエッジ座標が、その前に算出したＸ、Ｙ座標オフセットを用いて調整される。次に、フラグが立てられた他のパラメトリック表現があるか否かが判断される。

集積回路ダイの注目エリアの主タイル画像と副タイル画像の両方に共通エッジが存在しない場合が起こり得る。当業者により理解されるように、このような状況は、例えば、注目エリアの主タイル画像が、対応する副タイル画像においては上部の層構造により遮られて見えなくなっている一つ又は複数の特徴物のみを含んでいる場合に発生し得る。

メタル層Ｎと遮られているメタル層Ｎ−１とを含む副画像は、視認可能なビアを含んでいる。このビアは、メタル層Ｎの画像モザイクにおいてはメタル層Ｎの平行なワイヤにより遮られている場合もあるが、メタル層Ｎ−１のモザイク画像上では視認可能であり得る。位置合わせ用データは、メタル層Ｎ−１の主画像のパラメトリック表現から抽出される。当業者により理解されるように、隣接するいくつかの点のうちの少なくとも一つの座標が既知である場合において一の点の座標を見出すための、多くの方法が知られている。例を挙げると、これを行う一つの方法は、ドロネー三角形分割（Delaunay triangulation）と称される既知の手法を用いることである。

ビアのＸオフセットは、ドロネー三角形分割を用いて３つの既知の点の間の値を内挿することにより行うことができる。３つの既知のＸ座標（例えば既知のＸオフセットが与えられた画像モザイク内の位置）が存在するときは、ビアの位置は、これら既知の点間の三角形（単数）をより小さな３つの三角形に分割する。次に、より小さな三角形のそれぞれの面積が算出される。ドロネー三角形分割を知る当業者により理解されるように、これらの三角形の各面積と元の三角形の面積との比は、その三角形の反対側（opposite side）に対する重みを与える。当業者によりさらに理解されるように、ドロネー三角形分割を用いるべくアルゴリズムを最適化することが可能である。同様の処理を繰り返して、メタル層Ｎ−１の主画像に見えるビアのＹオフセットデータを算出する。

集積回路ダイの注目エリアのスライス（断片、slice）を表すタイル画像（複数）を表示するための処理を用いることができる。当業者により理解されるように、注目エリアの「スライス」とは、後述するように、デザイン分析ワークステーションを用いて注目エリアを分析する技術アナリスト（engineer analysts）により指定されるエリアである。

デザイン分析ワークステーションは、例えば当該デザイン分析ワークステーションに接続されたマウスを用いる技術アナリストからスライスの座標を受信すると、スライスを構成するのに必要な層Ｎの画像を画像記憶部から引き出して、層Ｎのスライスを組み立てる（アセンブル（assemble）する）。次に、システムは、層Ｎをダイ座標空間基準として指定して、そのスライスにおける他の全ての層の位置調整に用いるダイ座標空間を提供する。当業者により理解されるように、モザイク画像の実際の目合わせ（位置調整）は、デザイン分析ワークステーションにより「オン・ザ・フライ（on-the-fly）」で実行される。これは、アルゴリズムが満足な結果をもたらさず、技術アナリスト（複数）の経験や判断から正しく表示されていないタイル画像間の正しい位置合わせを行うべきと考えられる領域があるときに、当該技術アナリストによって位置調整のオフセットを追加又は変更することができるようにすることで行われる。画像取得プロセスの出力は、上述したように、それら画像間の位置調整オフセットを付加した画像モザイクの集合であり、当業者により理解されるように、完全に目合わせがされた画像モザイクの集合ではない。技術アナリストは、主画像及び副画像と、自身の経験とを用いて、上述したアルゴリズムが発生させた位置調整エラーを修正することができる。

システムは、スライス座標に関連する層Ｎ＋１のタイル画像を画像記憶部から取り出して、層Ｎ＋１のスライスを組み立てる。次に、層Ｎ＋１のスライスは、上述のように算出されたパラメトリック表現を用いて、層Ｎのスライス座標空間基準に対して位置調整される。次に、集積回路ダイの他の層があるか否かを判断する。他の層があるときは、Ｎを１だけインクリメントして、本プロセスを繰り返す。他の層がないときは、そのスライスが、デザイン分析ワークステーションの画面上の指定された数のウィンドウ内に表示される。

技術アナリストが入力を行ったか否かが判断される。技術アナリストが終了コマンドを入力したときは、本プロセスは終了する。技術アナリストがスクロール、パン（pan）、ズーム等のコマンドを入力したときは、本プロセスが部分的に繰り返される。ただし、技術アナリストがスライス層モザイクのいずれかにおけるいずれかのタイル画像について、新たな座標調整を入力すると、システムは、選択された層Ｙにおける選択されたタイル画像についての新しい座標オフセットを受け付け、そのタイル画像のパラメトリック表現を調整する。次に、システムは、層Ｙのスライスモザイクを、層Ｙ−１のスライスモザイクに対して再び位置調整し、その後、上記アナリスト入力の結果として得られたパラメトリック表現データを用いて、層Ｙ＋１、．．．、Ｎのそれぞれが、そのスライスの層Ｙに対して再び位置調整される。

他のプロセスを用いて、集積回路ダイの注目エリアの３次元モデルを算出することができる。本アルゴリズムは、モデリングプログラムからスライス座標を受信することで開始する。注目エリアについて選択された所望の一部がモデル化される場合であっても、スライス座標はその注目エリア全体の座標である。スライス座標を受信すると、アルゴリズムは、画像記憶部から層Ｎの画像を取り出して、層Ｎのスライスに関するパラメトリックデータを組み立てる（アセンブル（assemble）する）。次に、システムは、層Ｎをダイ座標空間基準として指定する。任意選択として、アルゴリズムは、層Ｎのタイル画像を分析し、従来技術における周知の方法によりパターンマッチングを用いてネットリストを構築することができる。次に、システムは、スライス座標に関連する層Ｎ＋１のタイル画像を画像記憶部から取り出して、層Ｎ＋１のスライスデータを組み立てる。次に、システムは、パラメトリック表現データを用いて、層Ｎ＋１のスライスデータを層Ｎのスライスデータに対して位置合わせする。次に、画像記憶部に他の層の画像があるか否かを判断する。他の層の画像があるときは、Ｎを１だけインクリメントし、本プロセスが部分的に繰り返される。他の層がないときは、垂直方向（vertically）に位置合わせされたスライスデータがモデリングプログラムへ渡され、モデリングプログラムが実行されて、従来技術における周知の方法により、そのスライスの３次元モデルが構築される。次に、アルゴリズムは、モデリングプログラムからのフィードバックを待機する。フィードバックは、終了プログラムコマンドとすることができ、この場合には、本アルゴリズムは終了する。モデリングプログラムは、データ内の矛盾を検出し、座標調整値（coordinate adjustment）をアルゴリズムに送って画像目合わせにエラーがあることを示すことができる。アルゴリズムは、モデリングプログラムから座標調整値を受け取ると、層Ｙにおける選択されたタイル画像のパラメトリック表現を調整する。次に、アルゴリズムは、層Ｙのスライスを層Ｙ−１のスライスに対して再度位置合わせ（realign）し、次に、パラメトリック表現データを用いて、再位置合わせされたそのスライスの層Ｙに対して層Ｙ＋１、．．．Ｎを位置合わせする。その後に、アルゴリズムは、垂直方向（vertically）に再位置合わせされたスライスデータをモデリングプログラムに渡す。

集積回路のリバースエンジニアリングでは、通常、ウェハ、切断済みのダイ、又はこれらの部分をマイクロイメージングシステム（micro-imaging system）を用いて調査して、設計検証や競争力分析のための、設計情報及びレイアウト情報を引き出す処理が行われる。マイクロイメージングシステムには、高倍率光学顕微鏡、走査型電子顕微鏡、電界放射型電子顕微鏡（field emission electron microscope）等が含まれる。試料であるダイの高倍率のタイル画像は、コンピュータワークステーションの管理の下に、各分解ステップの間に取得される。コンピュータワークステーションは、制御信号を用いてマイクロイメージングシステムを制御する。コンピュータワークステーションは、マイクロイメージングシステムから画像データを受信し、そのタイル画像データを、ハードディスク等のメモリ、通常は大容量記憶装置に保存する。一般に、タイル画像データは、大容量記憶装置に送られ、コンピュータワークステーションと大容量記憶装置との間のデータ通信要件を最小化し、かつ大容量記憶装置でのデータ記憶要件を最小化するように、圧縮形式で保存される。

保存されたタイル画像は、画像モザイクに組み立てられる。各画像モザイクは、一の分解ステップにおけるダイの注目面を表している。ダイのタイル画像を取得する際には、サンプル座標空間が定義される。サンプル座標空間は、タイル画像及び画像モザイクの位置合わせに用いられる。

デザイン分析ワークステーション（DAW、design analysis workstation）は、技術アナリストが、写真、マーカーペン、及び紙を用いる代わりに、ポインティングデバイスと画像モニタを用いてＩＣをリバースエンジニアリングすることを可能にする。デザイン分析ワークステーションは、画像モザイクへの注釈付与（annotating）や設計・レイアウト表示機能により、技術アナリストがチップのリバースエンジニアリングを行えるようにするためのリバースエンジニアリング・システムとして機能する。ＩＣのリバースエンジニアリングにおける「チップ」とは、これを用いて分析対象である集積回路に関するデータを構築するための基本オブジェクト（fundamental object）である。チップは、複数の層を備える。各層は、それぞれ、物理的なＩＣ上の物理的な相互配線層に対応する。一の層は、一又は複数のダイ写真、一又は複数の画像モザイク、及び一又は複数のアノテーションオーバレイのいずれか一つである。

上述したように、一の画像モザイクは、取得された複数のタイル画像の一の配列である。タイル画像は、分解を開始する前の集積回路の全体を捉えた画像であるダイ写真よりも高倍率である。タイル画像（複数）は、互いに接するように並べられて、特定の分解ステップの後における集積回路の、大きな、境目のない、高倍率の画像を形成する。各画像モザイクには、一つ又は複数のアノテーションオーバレイを用いて注釈を付すことができる。これについては後述する。

設計情報とレイアウト情報を引き出すための集積回路の分析においては、技術アナリストは、ＤＡＷを利用する。ＤＡＷは、表示装置と、キーボードと、マウス（これに限定されるものではない）などのポインティングデバイスと、を備える。表示装置は表示エリアを有し、表示エリアは、対応する表示座標空間を規定する。表示エリアに表示されるシステムポインタは、ポインティングデバイスにより制御される。システムポインタは、望ましくは特徴のある形状、サイズ、及び色を有する。

表示装置は、通常は陰極線管（CRT、Cathode Ray Tube）、液晶表示装置（LCD、Liquid Crystal Display）、イメージプロジェクタにより投影される画像等である。これに代えて、デザイン分析ワークステーションの表示装置として、マルチディスプレイ（multi-headed visual display）（不図示）により構成される分散表示装置（distributed visual display）や、複数のワークステーションの表示装置を用いた分散ウィンドウイング環境（distributed windowing environment）を含むものとすることができる。分散ウィンドウイング環境は、XConsortium（登録商標）、NeXTStep（登録商標）/OpenStep（登録商標）等から市販されている。

本発明に従い、複数の技術アナリストは、複数のデザイン分析ワークステーションを操作して、共有する画像モザイクから、分解した一つの集積回路を表す設計情報とレイアウト情報とを、同時並行的に抽出することができる。本システムは、一つのＩＣリバースエンジニアリングプロジェクトに携わる複数の技術アナリストの同期作業を容易にするための、マルチユーザ拡張機能を備える。これについては、アノテーションオブジェクトの所有権との関連において以下に詳細に説明する。

表示エリアは、ナビゲーションウィンドウとモザイクビュー（複数）とを表示する。モザイクビューは、それぞれビュー境界（view-boundary）を有する。ナビゲーションウィンドウは、分析対象である集積回路の全体像を提供する。ナビゲーションウィンドウは、その集積回路の低解像度のデジタル画像を表示する。分析対象のサンプルが単一のＩＣダイ又はその主要部分である場合、ナビゲーションウィンドウに表示される低解像度画像は、ダイ写真と称される。スライスは、ナビゲーションウィンドウ内で選択され、ダイ写真の注目エリアを規定する。

スライスは、ポインティングデバイスを用いてナビゲーションウィンドウ内でシステムポインタの位置を定めることにより、ナビゲーションウィンドウ内で生成される。システムポインタの位置をナビゲーションウィンドウ内に持って行くと、システムポインタはマスターカーソルとして再構成されて表示され、技術アナリストによるマウスクリックなどのトリガイベントが有効となる。このトリガイベントにより、ツール選択メニューが起動される。ツール選択メニューは、例えばポップアップメニューである。ツール選択メニューに表示されるメニューアイテムにより、技術アナリストはスライス作成ツールを起動することができる。スライス作成ツールは、ダイ写真上の注目エリアを選択するのに用いられる。この選択は、ポインティングデバイスをクリックして注目エリアの一の頂点を指定し、マスターカーソルを斜めにドラッグして矩形のスライスを作成することにより行われる。ツール選択メニューも、プルダウンメニューとすることができる。スライス作成ツールは、スライス作成手段（slice creator）の一つの形式を表すものである。本発明の代替の実施形態に従うと、スライス作成ツールは、スライス作成コマンドを発行することによって起動するものとすることができる。さらに他の実施形態に従うと、「ホットキー」を用いてスライス作成を起動するものとすることができる。当業者により理解されるように、他の方法を用いてスライス作成を起動するものとすることもできる。

このマンマシン・インタフェースは、技術アナリストの操作に応答して生成されるイベントを監視するイベントドリブン・インタフェースである。当業者により理解されるように、インタフェース・イベントは、マンマシン・インタフェースのデザインや技術アナリストの選択に依存して、複数の方法で生成され得る。例えば、上述したように、スライス作成は、ポップアップメニュー、プルダウンメニュー、ホットキー、又はコマンドモードの操作により有効にするものとすることができる。本発明に従い、マンマシン・インタフェースにおいて、これらのオプションのいずれか一つ又は複数を有効にすることができる。

イベントは、検出され分析されて、スライス作成についての要求であるか否かが判断される。上述したように、スライス作成は、例えば、メニュー選択、コマンドライン、又はホットキーを用いて起動するものとすることができる。そのイベントがスライス作成要求ではない場合、そのイベントは処理されて、イベントの監視が再開される。そのイベントをスライス開始イベントであると判断した場合、スライス作成プロセスは、ダイ写真上の注目エリアを規定するスライス座標が返されるのを監視する。例えば所定の時間間隔の間に座標が返されると、システムポインタの位置がダイ写真上にあるか否かが判断される。システムポインタがダイ写真上にある場合、プロセスは、元に戻って注目エリアの選択を待機する。システムポインタがダイ写真上にない場合、技術アナリストに対し、ダイ写真上で注目エリアを選択するよう指示するメッセージが表示される。

スライス座標が受信されると、当該スライス座標はメモリに保存され、スライス作成パラメータが調査されて自動モザイクビュー作成が有効であるか否かが判断される。自動モザイクビュー作成は、本発明の望ましい実施形態に従って与えられる機能であり、スライスに関連する各画像モザイクについてモザイクビューを自動的に作成する。代替的に、一のスライスについて表示すべきモザイクビュー（複数）を、そのスライスに関連する全ての画像モザイクのリストから選択するものとすることができる。スライス作成パラメータが、自動モザイクビュー作成が有効であることを示している場合、画像モザイクリストが取り出され、各画像モザイクについて、そのスライス座標により規定される一のモザイクビューが作成されて表示スペースに表示される。

スライス作成パラメータが、自動モザイクビュー作成が起動されていることを示している場合、一の画像モザイクリストが取り出されて、そのスライス座標により規定される一のモザイクビューが各画像モザイクについて作成され、それらのモザイクビューが表示スペースに表示される。

自動モザイクビュー作成が有効でないと判断された場合、そのスライスに関連する画像モザイクのリストが表示エリアに表示され、これにより技術アナリストは、モザイクビューを作成すべき画像モザイクを選択することができる。スライス作成プロセスは、表示されたリストから少なくとも一つの画像モザイクが選択されたか否かを判断する。選択されていないときは、画像モザイクを選択するか又はプロセスをキャンセルするよう要求するメッセージを表示する。選択された各画像モザイクについてモザイクビューが作成され、スライス作成プロセスは終了する。

ロックステップ・カーソルの動作（lock-step cursor motion）を制御するプロセスが開始する。このプロセスは、カーソルイベントを検出するカーソルイベント処理ループの一部である。カーソルイベントは分析され、当該カーソルイベントがカーソルの動きを示すものであるか否かが判断される。カーソルの動きを示すものでないときは、そのカーソルイベントが処理される。「終了（exit）ボタンのクリック」のようなカーソルイベントは、本プロセスを終了させる。

受信したカーソルイベントがカーソルの移動を表すものであると判断された場合、本プロセスは、表示座標に関してシステムポインタが一のモザイクビューのビュー境界を横切ったか否かを判断する。システムポインタがビュー境界を横切ったと判断されたときは、本プロセスは、システムポインタがビューの内部へ向かって横切ったのか、ビューから出て行ったのかを判断する。システムポインタがビュー内部に向かって横切ったと判断された場合、システムポインタは、表示エリア上においてマスターカーソルを表すように描画（paint）される。システムポインタの表示座標は、サンプル座標に変換される。現在登録されている全てのビューのリストが取得され、そのリスト内の全てのビューについて処理が繰り返されて、システムのマスターカーソルのサンプル座標を含むカーソルイベントが、これらのビューのそれぞれに対して送信される。各ビューは、マスターカーソルのサンプル座標を当該ビューの表示座標に変換し、そのビュー内のビュー座標にロックステップ・カーソルを表示する。次に、本プロセスは戻って処理を繰り返す。

システムポインタがビューから出て行ったと判断された場合、システムポインタの外見は、オペレーティングシステム表示に戻される。プロセスは、登録されているビューのリストを取得し、そのリストについて処理を繰り返して、登録されている各ビューにカーソルイベントを送信する。カーソルイベントを受信すると、各ビューはロックステップ・カーソルをそのビューから消去し、本プロセスは戻って処理を繰り返す。

カーソルイベントがカーソルの移動を示すものであり、システムポインタがビュー境界を横切っていないと判断された場合、本プロセスは、システムポインタがビュー内にあるか否かを判断する。ビュー内にないときは、本プロセスは戻って処理を繰り返す。

システムポインタがビュー内にあるときにカーソル移動イベントが受信された場合、マスターカーソルの表示座標は、サンプル座標に変換される。登録されているビューのリストが取り出され、カーソルイベントと、サンプル座標空間に関するマスターカーソルの新しいポジションとが、登録された各ビューに対して繰り返し処理により送信される。各ビューは、ロックステップ・カーソルを、新しい座標を受信したときに存在していた位置で消去し、マスターカーソルのサンプル座標を、そのビューの表示座標に変換する。次に、そのビューは、その表示座標がそのビュー内であれば、その新しい表示座標にロックステップ・カーソルを再描画する。

ロックステップ・カーソルの移動は、全てのビューに広がる範囲を持ったグローバルデータ構造（global data structure）を使って有効にすることもできる。グローバルデータ構造は、少なくとも、調査対象である物理的な試料ＩＣにより定義されるサンプル座標空間に関するマスターカーソルの位置を記憶する。マンマシン・インタフェースは、ポインティングデバイスから受信したシステムポインタ・イベントを処理する。各システムポインタ・イベントが、通常はシステム割り込みを介して受信されると、マンマシン・インタフェースは、システムポインタを現在の位置に表示し、マスターカーソルの位置を更新する。システムポインタは、一のビューのビュー境界内にあるときは、マスターカーソルの形状と構成とにより画面上に描画され、サンプル座標空間におけるマスターカーソルの位置が算出されてグローバルデータ構造に記憶される。割り込み処理の一部として、他の各ビューは、サンプル座標空間におけるマスターカーソルの位置を、当該ビューのビュー境界内において表示可能であるか否かを判断する。表示可能であれば、そのビューは、表示されているロックアップ・カーソルのサンプル座標空間位置とグローバルデータ構造内に記憶されている位置とを比較し、必要に応じてそのビュー内でロックステップ・カーソルを消去して再描画する。

それぞれにシステムポインタを持つワークステーションが複数用いられて、一の試料ＩＣを表す複数の画像モザイクから同時並行的に設計情報とレイアウト情報とが抽出される場合、マスターカーソル競合の問題は、システムポインタがマスターカーソルであるか否かを、選択基準を用いて判断することにより解決することができる。選択基準は、特定のワークステーションの特定のシステムポインタに制限すること、カーソルイベントを発生した最後のシステムポインタを選択すること、等を含むものとすることができる。

モザイクビュー（複数）は、ＩＣを分解するプロセスにおける特定の分解ステップの後に取得された一の画像モザイクの部分（複数）を表示する。スライスは、各モザイクビューにおいて表示される注目エリアを規定する。

ロックステップ・カーソルは、適切なときに各モザイクビュー内に表示される。対応するロックステップ・カーソルが、ナビゲーションウィンドウにも表示される。望ましくは、ロックステップ・カーソル（複数）は、マスターカーソルを除き、似たような形状、サイズ、及び色を持つ。マスターカーソルは、システムポインタがモザイクビュー内にあるときは、ポインティングデバイスにより制御されるシステムポインタの現在位置を示す。マスターカーソルは、システムポインタと同じ外観を持つものとしてもよいし、特徴的な形状、サイズ、及び又は色を持つものとしてもよい。ロックステップ・カーソル（複数）は、マスターカーソルの制御の下に一斉に動く。これらのロックステップ・カーソルは、サンプル座標空間における位置座標を、マスターカーソルと共有しているためである。
ロックステップの動きは、残像効果（trailing effect）として図中に示される。

本発明の望ましい実施形態に従うと、モザイクビュー（複数）は、スライスがズーム又はパンされるのに合わせて、一斉にズーム及び又はパンする。これを行うため、ナビゲーションウィンドウは、パンニングスライダ（panning sliders）を備えるように表示される。

スライスは、関連するモザイクビュー（複数）を持つことができる。モザイクビュー（複数）は、それらのモザイクビューのいずれか一つがズーム又はパンされるのに合わせてズーム又はパンする。これを行うため、各モザイクビューは、パンニングスライダを備える。ナビゲーションウィンドウは、定義された他の一のスライスを持つことができる。スライスは、モザイクビュー（複数）に関連付けられる。モザイクビュー（複数）は異なるサイズを持つことができ、各モザイクビューは、独立にサイズ変更され及びズームされるものとすることができる。

モザイクビュー内部のマスターカーソルにより、マウスクリックやキーシーケンスによる起動などのインタラクティブ・イベントが実行される。これに応答して、アノテーションオーバレイ選択メニューが表示される。アノテーションオーバレイ選択メニューは、分析対象であるチップに関するアノテーションオーバレイのリストを提供し、それらのアノテーションオーバレイの一つを選択することができる。示すように、いずれのアノテーションオーバレイも、いずれかの画像モザイク上に表示することができ、アノテーションオーバレイ上でアノテーションオブジェクトを描画することにより、当該表示から設計やレイアウトを抽出することができる。

アノテーションオブジェクトは、少なくとも一つのモザイクビュー内に表示された少なくとも一つの画像モザイクから推測された特徴物に基づいて、技術アナリストがアノテーションオーバレイ上に描画したエンティティ（entity）である。画像モザイク（複数）は、ソース画像（source image）（複数）である。画像モザイク（単数）は、各モザイクビューの背景を構成する。アノテーションオブジェクトは、例えば、矩形、線分、多角形、楕円、テキストラベル、接続部、及び配線（ワイヤ）を含む。アノテーションは、画像モザイクとは独立にロードし、及び保存することができる。

モザイクビューは、集積回路の分解ステップのうちメタル層の露出を行った分解ステップから得られた画像モザイクについて表示される。メタルトレース（金属部分の形状）は、現在のパン及びズームの設定において観察することができる。アノテーションオブジェクトは、観察されたトレース特徴（形状特徴、features of trace）に基づいて作成される。アノテーションオブジェクトは、作成された後、そのトレースに重ねられる。

上述したように、マルチビュー編集のための機能が提供される。編集操作は、一のモザイクビューで開始して続行され、他のモザイクビューで終了させることができる。マルチビュー編集により、集積回路上のバスのような非常に長いアノテーションオブジェクトを、モザイクビューをスクロールすることなく容易に描画することができる。マルチビュー編集では、画像モザイク（複数）が同じ分解ステップに関連付けられている必要はない。

モザイクビュー間で実行される編集操作は、次のようなルールに従う：
アノテーションオブジェクトは、編集操作を開始したモザイクビューに表示されているアノテーションオーバレイに関連付けられる；
アノテーションオブジェクトの移動やコピーを行うと、そのアノテーションオブジェクトは、編集操作を終了したモザイクビューに表示されているアノテーションオーバレイに関連付けられる。

少なくとも、マスターカーソルに関連付けられているモザイクビューは、共通アノテーションオブジェクトを取り出すためのツールバーを備えることができる。ツールバーにより、技術アナリストは、単純な又は複雑なアノテーションオブジェクト（複数）を取り出すことができる。これらのオブジェクトは、それぞれ、集積回路の一つ又は複数のコンポーネントを表している。モザイクビューは、ツールバーを備える。

アノテーションオブジェクト（複数）は、アノテーションオブジェクトの集合を選択してオペレータを呼び出すことにより、それらを一緒に操作（manipulate）することができる。ツールバーは、選択されたアノテーションオブジェクトに操作（operations）（複数）を実行するためのオペレータ（複数）への選択実行クリックアクセス（select-and-works click access）を含むこともできる。アノテーションオブジェクトに操作を行うためのオペレータは、基本的なもの（primitive）又は複雑なもの（complex）であり得る。複雑なオペレータを定義するための機能も提供される。オペレータを用いて、アノテーションオブジェクトを削除、編集、移動、回転、反転（mirror）、サイズ変更等することができる。望ましくは、操作のアンドゥ（undoing）及びリドゥ（redoing）のための機能も提供される。アノテーションオブジェクトは、不注意に編集が行われるのを防止すべく、その表示を隠すことができる。表示を隠したオブジェクトは、当該オブジェクトを選択してその表示を前景に移動させることができる。アノテーションオブジェクトは、編集されないようにロックすることもできる。ロックされたオブジェクトは、当該オブジェクトを選択してロックを解除し、編集可能にすることができる。

操作を容易にするため、アノテーションオブジェクトをグループ化してアノテーションオブジェクト・グループとすることができる。アノテーションオブジェクトは、階層的にグループ化することができる。すなわち、アノテーションオブジェクト・グループは、これを構成する一つ又は複数のアノテーションオブジェクトの要素グループを含むものとすることができる。アノテーションオブジェクト・グループは、いつでも選択してグループ解除（ungroup）することができる。多角形基本図形（polygon primitives）を用いて生成されたアノテーションオブジェクト（複数）は、一つのアノテーションオブジェクト・グループにまとめることができる。アノテーションオブジェクトの、アノテーションオブジェクト・グループへのグループ化により、セル（cell）／コンポーネントの定義と抽出が可能となる。セルとは、一の名前が与えられた一のアノテーションオブジェクト・グループである。通常、セルは、論理ゲート、フリップフロップ等のコンポーネントや小規模回路を表すのに用いられる。

アノテーションオブジェクト・グループに対応する一のコンポーネント・セルは、トランジスタを表す。セルは、技術アナリストによりプロパティ（properties）が割り当てられる。セルのプロパティは、少なくとも一つのポートの定義を含む。各ポートには、入力シグナリング、出力シグナリング、双方向シグナリング等の信号方向特性が割り当てられる。ＤＡＷは、セル・ライブラリを生成する機能も提供する。セル・ライブラリは、ＩＣの分析に用いられるセルのコレクション（collection）である。

アノテーションオブジェクトは属性を持つ。各アノテーションオブジェクトは、そのアノテーションオブジェクトに関する情報を示す予め定められた所定の属性を含む。選択された属性は編集することができる。アノテーションオブジェクトの属性は、中空（hollow）／塗りつぶし（filled）、ベタ塗り（solid fill）／点描塗り（stippled fill）、内部色、境界色、境界線幅、テキストラベル角度、文字フォント、文字色等を含む。多角形は、直線若しくはベジェ曲線の集合、又はこれら２つの組み合わせ（複数）とすることができる。

配線と接続は、層属性（複数）（layer attributes）を持った特殊なアノテーションオブジェクトである。これらの層属性は、相互配線体（複数）（interconnect entities）を表すために用いられる。配線と接続は、特性を運搬（carry）するシグナルも有している。配線アノテーションオブジェクトは、それに関連する層属性を持つ。この層属性は、その配線が配されている集積回路の層を示す。配線アノテーションオブジェクトに関連付けられた層は、その配線アノテーションオブジェクトの生成のための情報を取得した画像モザイクとは異なるものとすることができる。

２つの配線アノテーションオブジェクトは、それらのアノテーションオブジェクトがそれぞれメタル層２及びメタル層１に配されていることを示す層属性を持つ。接続アノテーションは、二つ又はそれ以上のコンポーネント間の電気的接続を表す。コンポーネント間の接続は、望ましくは円又は十字（cross）として表される。各接続は、２つの層属性を持つ。接続は、メタル層１とメタル層２に設定された、その接続についての層属性のセットを持つ。

配線アノテーションオブジェクトについて、配線アノテーションオブジェクト・ラベリングオペレーションが呼び出されると、配線アノテーションオブジェクト・ラベリングプロセスが開始する。選択された配線アノテーションオブジェクトがシグナル・プロパティを持つ場合は、配線ラベルが生成され、その配線アノテーションオブジェクト・ラベリングプロセスは終了する。配線アノテーションオブジェクトがシグナル・プロパティを持たないと判断された場合、デザイン分析ワークステーションは、選択されたアノテーションオブジェクトに接続されているアノテーションオブジェクト及び又はセルの属性を探索して、それぞれのシグナル・プロパティを特定する。曖昧でないシグナル・プロパティを特定できる場合、そのシグナル・プロパティは、接続されている全てのコンポーネントに伝搬され、配線アノテーションオブジェクト・ラベルが作成される。そうでない場合には、技術アナリストは、接続されているコンポーネント（複数）に伝搬させるべきシグナルラベルを入力するよう促される。技術アナリストからのシグナルラベルを指定する入力が受け付けられる。

本発明に係るデザイン分析ワークステーションの他の実施形態は、作成時にアノテーションオブジェクトに自動的にラベリングを行う機能を提供する。ラベルは、例えば数字ラベル又はテキストラベルとすることができる。複数の技術アナリストが複数のデザイン分析ワークステーションを用いて一つのＩＣを同時並行的に分析する本発明の一実施形態では、自動ラベリングの機能が、グローバルに固有なラベリングサフィックスを提供して、ラベリングの競合が起きないことを保証する。

デザイン分析ワークステーションは、測定を実行する機能も備える。測定ユーティリティは、コンポーネント間の距離、トレース幅などの、距離計測を実行する機能を備える。多角形コンポーネントにより覆われたエリアを表すエリア計測も取得されるものとすることができる。

アノテーションオブジェクトには、アノテーションオブジェクト・プロパティも関連付けることができる。アノテーションオブジェクト・プロパティを用いて、任意の情報をアノテーションオブジェクトに付加することができる。アノテーションオブジェクト・プロパティは、キー−バリュー・ペア（key-value pair）である。キーとバリューとは、キャラクタの任意のストリングである。各アノテーションオブジェクトは、任意の数の関連するアノテーションオブジェクト・プロパティを持つことができる。

アノテーションオブジェクトは、アノテーションオブジェクト・グループにまとめることもできる。アノテーションオブジェクト・グループは、属性とプロパティとを持つことができる。アノテーションオブジェクト・グループの属性とプロパティは、そのアノテーションオブジェクト・グループを構成するアノテーションオブジェクトの選択された属性とプロパティに対するオーバライド効果（overriding effect）を持ち得る。アノテーションオブジェクト・グループは、編集可能な属性を持ち、当該属性により、繰り返し構造、配列化されたコンポーネント、及び配列化されたセルを定義することができる。繰り返し構造の例は、信号バスである。メモリセルは、配列化されたセルの一例である。デザイン分析ワークステーションは、アノテーションオブジェクト及びアノテーションオブジェクト・グループに関連付けられた属性及びプロパティを表示する機能も提供する。

ポップアップウィンドウ（複数）は、それぞれ、アノテーションオブジェクト及びアノテーションオブジェクト・グループに関連する属性及びプロパティの情報を表示する。ポップアップウィンドウは、マウスクリック、キー押下、メニュー選択肢の起動等のインタラクティブ・イベントに応答して、デザイン分析ワークステーションにより表示される。ポップアップウィンドウは、一時的に表示されるものとすることもできるし、又はそのウィンドウを閉じるための技術アナリストによるアクションがあるまで表示が持続するように構成されるものとすることができる。

デザイン分析ワークステーションは、アノテーションオブジェクト又はアノテーションオブジェクト・グループに関連付けられている属性及び又はプロパティに関する抽出条件に基づいてアノテーションオブジェクトを選択する機能を、技術アナリストに提供する。抽出条件に基づくアノテーションオブジェクト又はオブジェクト・グループの選択は、任意選択で、再帰探索により行われる。その場合、再帰探索は、アノテーションオブジェクト・グループをアノテーションオブジェクト要素（複数）にまで構造分析する。アノテーションオブジェクト・グループの要素についての再帰探索は、抑制することができる。抽出条件に基づく探索は論理的に結合されるものとすることができ、アノテーションオブジェクトの選択基準はブール論理を用いて処理されるものとすることができる。

デザイン分析ワークステーションは、抽出条件探索を用いて選択されたアノテーションオブジェクトについてパンやズームを行うための機能も提供する。抽出条件探索を用いて選択されたアノテーションオブジェクトに対応するラベルは、探索結果ビューに表示される。パン機能又はズーム機能の起動は、望ましくは、探索結果ビューにリストされたアノテーションオブジェクトをダブルクリックすることにより行われる。

デザイン分析ワークステーションは、アノテーションオブジェクト及びアノテーションオブジェクト・グループの再帰的な編集を可能とする。再帰編集は、編集操作を中断して他の操作を開始又は実行することを含む。例えば、編集操作の際には、モザイクビューがパンされたりズームされたりする。再帰編集からもたらされる利点は、編集操作の途中でアノテーションオブジェクトを永久記憶装置（permanent storage）に保存できることである。望ましくは、再帰編集は、利用可能なリソースの制約の下で、際限なくネストすることができる。

一のスライスの、酸化物層とポリシリコン層の画像モザイクを結合させた部分から導出される画像モザイク比較ビューが作成される。画像モザイク比較ビューは、注目する二つ又はそれ以上のモザイクビューを選択することにより導出される。デザイン分析ワークステーションは、それぞれのモザイクビューから２つの「スナップショット」を引き出す。これらのスナップショットは、画像モザイク比較の中で結合される。

無操作結合（NoOp結合）は、選択されたモザイクビュー（複数）の単純な結合である。２つのスナップショットの加算結合（Add結合）は、選択されたモザイクビューのそれぞれのピクセル輝度をピクセル毎に加算する。加算結合は、異なる分解ステップにおいて集積回路の同じ位置について取得された画像モザイク（複数）を重ねる際に用いられる。２つのスナップショットのFirstMinusSecond表示は、第１のスナップショットのピクセル輝度から第２のスナップショットのピクセル輝度をピクセル毎に減算する。画像モザイク比較ビューは、モザイクビュー（複数）のFirstMinusSecond結合である。画像比較モザイクビューから共通構造が減算される。２つのスナップショットのSecondMinusFirst結合は、第２のスナップショットのピクセル輝度から第１のスナップショットのピクセル輝度をピクセル毎に減算する。異なる輝度を持つエリアは、明るい領域又は暗い領域として際立つように表示される。２つのスナップショットにおいて同じようなピクセル値を持つエリアは、画像モザイク比較ビュー内では、くすんだ灰色で表示される。

AbsoluteDifference結合では、ピクセル輝度がピクセル毎に減算されて絶対値が用いられる。その結果、ブライトネスの全範囲をカバーするようにコントラストが誇張される。これにより、例えば相似するエリア（複数）の明るさが暗い場合でも、AbsoluteDifference結合された画像モザイク比較ビューでは相違する部分が明るく表示されるので、似たようなエリア内で微小な相違部分を調査する際に非常に有用である。

Interweave結合は、同じエリアであるが異なる層を表示する画像モザイク（複数）の２つの部分を結合する際に有用である。２つのスナップショットのピクセルが、チェッカーボードパターンで交互に挟み込まれる。Interweave結合は、加算結合と同様の機能を持ち、ピクセル解像度を犠牲にして、ブライトネスと色の忠実性を改善する。

Flip結合も提供される。Flip結合は、二つ又はそれ以上のスナップショットを交互に表示する際に用いられる。スナップショットの交互表示は、相違部分が「動く」特徴部分として際立つように、選択された時間間隔で繰り返すことができる。

集積回路のデザインには反転構造が含まれる。スナップショットの有用な組合せを取得するため、反転機能が提供される。これにより、反転構造（複数）を方位反転させて重ねることができ、相違部分（もしあれば）が容易に観察される。望ましくは、画像処理ウィンドウはロックステップ・カーソルを表示し、望ましくはロックステップ・カーソルの動きは反転動作を考慮する。

上述したように、複数の技術アナリストが協働して、本発明に従うデザイン分析ワークステーションを用いて一つのチップから設計情報やレイアウト情報を抽出することができる。このため、設計及びレイアウトの並行的な抽出作業を支援するための機能が提供される。

設計及びレイアウトの並行抽出作業に資するため、デザイン分析ワークステーションには或る基本機能（複数）が求められる。これらの機能は、アノテーション所有権追跡、固有アノテーションラベル生成、アノテーションロッキング、及びアノテーションマージングを含む。これらの機能は、協働デザイン分析に求められる基本機能のみを示すものである。

アノテーション所有権追跡は、各アノテーションを作成した技術アナリストの個人識別標識（identification）を追跡し、その作成者によるそのアノテーションの修正のみを許可する。固有アノテーションラベル生成は、複数の技術アナリストが一つのプロジェクトについて同時に作業を行う場合にも、生成される各識別標識（identifier）がそのプロジェクトにおいて固有であることを保証する。アノテーションロッキングは、アノテーション作成者がアノテーションオブジェクトをロックすることを可能とする。これにより、そのアノテーションが他人により編集されるのを防止して、不慮の修正が行われるのを防止する。アノテーションマージングは、他の技術アナリストが所有するアノテーションオブジェクトのローディングを可能とする。

デザイン分析ワークステーションは、配線アノテーションオブジェクト及び又は接続アノテーションオブジェクトにより接続されたコンポーネント間のシグナル情報の伝搬に関する機能も提供する。配線アノテーションオブジェクト及び接続アノテーションオブジェクトは、それぞれ、シグナルキーを持つプロパティを有する。シグナルキーは、これに関連する配線又は接続が運ぶシグナルの名前を示す。シグナル伝搬処理では、一の特定の集積回路に関連付けられた配線アノテーションオブジェクトと接続アノテーションオブジェクトの全ての接続セットが探索される。最初のセットが選択され、一のシグナル・プロパティを持つそのセット内のアノテーションオブジェクト（複数）の位置が特定される。発見された全てのアノテーションオブジェクトのシグナル指定が同じシグナル値を持つときは、そのシグナル値がその接続セット内のすべてのアノテーションオブジェクトへ伝搬される。そのセットは破棄され、処理すべき他のセットが残っているときは、他の一のセットが選択されて処理が再開される。

アノテーションオブジェクトの接続セットが二つ又はそれ以上の異なるシグナル値を持つ場合は、競合が発生するまでシグナルの伝搬が試みられる。競合には、これを表示するため及び技術アナリストによる更なる調査のためのフラグが立てられる。シグナル競合は、電気的な短絡を表しており、通常はデザイン分析におけるエラーを指摘するものである。

デザイン分析ワークスステーションは、シグナル競合の閲覧（browsing）と解析のための機能を提供する。この機能は、その内部に少なくとも一つのシグナル競合の位置が表示されるポップアップビューを含む。望ましくは、競合の閲覧と解析のためのナビゲーションボタンが提供される。シグナル競合フラグにはすべて、或るプロパティ（複数）が付される。これらのプロパティには、「短絡（short）」値を持つ「エラー（error）」キーを持ったプロパティが含まれる。競合する各シグナルに関し、「シグナル（signal）」キーと「シグナルラベル（signal label）」値を持つプロパティが作成される。競合するシグナルを示すアノテーションオブジェクトのラベルは、技術アナリストがデザイン分析ワークステーションを用いて指定することもできる。シグナルの伝搬は、別の技術アナリストが作成したロックされたアノテーションオブジェクトにより防止される。そのような場合、望ましくは、シグナル競合にはフラグが立てられるが、シグナル値は伝搬されない。

デザイン分析ワークステーションは、相互接続されたアノテーションオブジェクトから設計情報を抽出するための機能も提供する。この設計情報の抽出は、コンポーネントと接続部のネットリストを生成するのに用いられる。ネットリストは、従来技術において周知である。

ここで用いた用語は、単に特定の実施形態を説明するためのものであって、本発明を限定することを意図したものではない。ここで用いられているように、文脈上そうでないことが明らかである場合を除き、単数形態の表現は、複数である形態をも含むことを意図するものである。さらに、本明細書に用いられている「備える」、「持つ」、「含む」、及び又は「有する」の語は、そこに記載された特徴（features）、完成体（integers）、ステップ、操作（operations）、要素（elements）、及び又はコンポーネントの存在を示すものであるが、一つ又は複数の他の特徴、完成体、ステップ、操作、要素、コンポーネント、及び又はこれらのグループの存在あるいは付加を排除するものではないことが理解されるであろう。

請求項における対応する構造、材料、行為、及び機能限定又は工程限定の全ての構成要素の等価物は、具体的に記載された他の請求項に記載の構成要素との組み合わせにおいてその機能を実行するための何らかの構造、機能、又は行為を含むことを意図するものである。種々の実施形態の説明は、例示及び説明を目的とするものであり、本発明を網羅的に示したものではなく、又は開示された形態に本発明を限定するもではない。本発明の範囲及び要旨を逸脱しない範囲において多くの改変及び変形が存在することは当業者にとり明らかであろう。ここに含まれる種々の実施形態は、本発明の原理及びその実用的応用を最も良く説明するため、及び、予期される特定の用途に適するように種々の修正を行った種々の実施形態に関し他の当業者が本発明を理解することができるように、選択され及び記載されたものである。

Claims (18)

1. 相補型金属酸化物半導体（ＣＭＯＳ）集積回路（ＩＣ）を調査する方法であって、
   コンタクトエッチストップ層（ＣＥＳＬ）の上の、前記ＣＭＯＳ−ＩＣの材料の少なくとも少量を除去して、当該ＣＭＯＳ−ＩＣの一の領域における前記ＣＥＳＬの少なくとも一部分を露出させるステップと、
   前記ＣＭＯＳ−ＩＣの前記領域をエッチングして、当該領域内に前記ＣＥＳＬの少なくとも少量が残存するように前記ＣＥＳＬの前記露出された部分を部分的に除去するステップと、
   前記領域内に残存するＣＥＳＬの状態を精査してＣＥＳＬの領域を区別するステップと、
   ＣＥＳＬの前記区別された領域に基づき、ｐチャネル金属酸化物半導体デバイス（ｐ−ＦＥＴ）を含むＣＭＯＳ−ＩＣの第１の領域と、ｎチャネル金属酸化物半導体デバイス（ｎ−ＦＥＴ）を含むＣＭＯＳ−ＩＣの第２の領域と、を特定するステップと、
   を有する、方法。
2. 前記ＣＭＯＳ−ＩＣに用いられたものと同じ作製プロセスを用いて形成されたｎ−ＦＥＴとｐ−ＦＥＴと、を有するデバイスの、断面を作成するステップと、
   前記断面を精査して、前記断面を生成したデバイスの、ｎ−ＦＥＴとは異なるｐ−ＦＥＴのＣＥＳＬ特性を特定するステップと、
   を更に有する、請求項１に記載の方法。
3. 前記ＣＥＳＬの厚さを測定するステップと、
   前記ＣＥＳＬの前記測定された厚さに基づいて、前記ＣＭＯＳ−ＩＣの前記領域をエッチングする時間長さを決定するステップと、
   を更に有する、請求項２に記載の方法。
4. 前記材料の少なくとも少量の前記除去は、ウェットエッチング、ドライエッチング、化学機械研磨（ＣＭＰ）、化学研磨、及び機械研磨で構成されるグループから選択された少なくとも一つのプロセスを含む、
   請求項１に記載の方法。
5. 前記時間長さは、予め定められた所定の時間期間である、請求項３に記載の方法。
6. 前記所定の時間期間は、３０秒と６０秒との間である、請求項５に記載の方法。
7. ｐ−ＦＥＴを覆うＣＥＳＬのエリアからｎ−ＦＥＴを覆うＣＥＳＬのエリアを区別できる程度に、前記ＣＥＳＬが十分にエッチング除去されているか否かを判断するステップと、
   前記ＣＥＳＬが未だ十分にエッチング除去されていないと判断されるときに、前記ＣＭＯＳ−ＩＣを、他の時間期間にわたり再度エッチングし、前記ＣＥＳＬの更に少なくとも少量を除去するステップと、
   を更に有する、請求項１に記載の方法。
8. 前記他の時間期間は前記時間長さ以下である、請求項７に記載の方法。
9. 前記エッチングはウェットエッチ・プロセスを用いる、請求項１に記載の方法。
10. 前記ウェットエッチ・プロセスは、水、フッ化水素酸、及び酢酸の混合液を用いる、請求項９に記載の方法。
11. ＣＭＯＳ−ＩＣの前記精査は走査型電子顕微鏡を用いて行われる、請求項１に記載の方法。
12. 前記第１の領域と前記第２の領域を特定する前記ステップは、
    第１の特性を有するＣＥＳＬに関連する第１のデバイスフットプリントを見つけ出すステップと、
    第２の特性を有するＣＥＳＬに関連する第２のデバイスフットプリントを見つけ出すステップと、
    前記第１のデバイスフットプリントを前記第１の領域として特定し、前記第２のデバイスフットプリントを前記第２の領域として特定するステップと、
    を有する、請求項１に記載の方法。
13. 前記第１の特性はＣＥＳＬの第１の量が残存することであり、前記第２の特性はＣＥＳＬの第２の量が残存することであって、
    ＣＥＳＬの前記第２の量は、ＣＥＳＬの前記第１の量よりも少ない、
    請求項１２に記載の方法。
14. ＣＥＳＬの前記第２の量はゼロである、請求項１３に記載の方法。
15. 前記第１の領域と前記第２の領域とを特定する前記ステップは、
    少なくとも少量のＣＥＳＬが残存する第１のデバイスフットプリントを見つけ出すステップと、
    ＣＥＳＬが何も残っていない第２のデバイスフットプリントを見つけ出すステップと、
    前記第１のデバイスフットプリントを前記第１の領域として特定し、前記第２のデバイスフットプリントを前記第２の領域として特定するステップと、
    を有する、請求項１に記載の方法。
16. 前記第１の領域と前記第２の領域とを特定する前記ステップは、
    ＣＥＳＬが殆ど乃至全く残っていない第１のデバイスフットプリントを見つけ出すステップと、
    第１のデバイスフットプリントより多くのＣＥＳＬが残存する第２のデバイスフットプリントを見つけ出すステップと、
    前記第１のデバイスフットプリントを前記第１の領域として特定し、前記第２のデバイスフットプリントを前記第２の領域として特定するステップと、
    を有する、請求項１に記載の方法。
17. 前記ＣＭＯＳ−ＩＣは、ｎ−ＦＥＴとｐ−ＦＥＴとを有し、当該ｎ−ＦＥＴと当該ｐ−ＦＥＴは、共に非導電材料の層の上面上に形成されている、
    請求項１に記載の方法。
18. 前記非導電材料の層は、シリコンの基板の上面上にある、
    請求項１７に記載の方法。

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