JP6024498B2 - 半導体駆動装置 - Google Patents

Description

本発明は、スイッチング素子に過電流が流れたとき、スイッチング素子のゲートとそのゲートに並列に接続されたキャパシタとを導通させる、半導体駆動装置に関する。

例えば特許文献１には、スイッチング素子の短絡時、スイッチング素子のゲート電圧をスイッチング素子の閾値電圧よりも少し高い電圧値まで高速に引き下げるため、スイッチング素子のゲートをそのゲートに並列に接続された０Ｖのキャパシタに導通させる技術が開示されている。

国際公開ＷＯ２００１／０６３７６４号

しかしながら、上述の従来技術では、スイッチング素子のゲートをキャパシタに導通させても、キャパシタの容量にばらつきがあると、スイッチング素子のゲート電圧が所望の電圧値にならない場合がある。例えば、ゲート電圧が高速のままスイッチング素子の閾値電圧よりも下回ったり、閾値電圧から離れた電圧で高速な電圧引き下げが終了したりすることがある。

本発明は、スイッチング素子に過電流が流れたとき、スイッチング素子のゲート電圧を所望の電圧値に高精度に変化させることができる、半導体駆動装置の提供を目的とする。

上記目的を達成するため、本発明は、
スイッチング素子のゲートに並列にスイッチを介して接続されたキャパシタと、
前記ゲートのゲート電圧が前記スイッチング素子の閾値電圧を含む所定電圧範囲内のとき前記スイッチをオンし、前記ゲート電圧が前記所定電圧範囲外のとき前記スイッチをオフして、前記キャパシタと前記ゲートとの接続と非接続とを切り替える、接続制御回路と、
前記ゲート電圧が前記所定電圧範囲の上限値よりも大きい場合、前記キャパシタの電圧を前記閾値電圧以上前記上限値以下の第１の電圧値に制御し、前記ゲート電圧が前記所定電圧範囲の下限値よりも小さい場合、前記キャパシタの電圧を前記下限値以上前記閾値電圧未満の第２の電圧値に制御する、電圧制御回路と、
前記スイッチング素子に過電流が検出された場合、前記ゲートと前記キャパシタとを前記スイッチをオンして導通させる過電流検出回路とを備える、半導体駆動装置を提供するものである。
上記目的を達成するため、本発明は、
スイッチング素子のゲートに並列にスイッチを介して接続されたキャパシタと、
前記ゲートのゲート電圧が前記スイッチング素子の閾値電圧を含む所定電圧範囲内のとき前記スイッチをオンし、前記ゲート電圧が前記所定電圧範囲外のとき前記スイッチをオフして、前記キャパシタと前記ゲートとの接続と非接続とを切り替える、接続制御回路と、
前記ゲート電圧が前記所定電圧範囲の上限値よりも大きい場合、前記キャパシタの電圧を前記上限値に制御し、前記ゲート電圧が前記所定電圧範囲の下限値よりも小さい場合、前記キャパシタの電圧を前記下限値に制御する、電圧制御回路と、
前記スイッチング素子に過電流が検出された場合、前記ゲートと前記キャパシタとを前記スイッチをオンして導通させる過電流検出回路とを備える、半導体駆動装置を提供するものである。

本発明によれば、過電流が流れたとき、スイッチング素子のゲートの電圧を所望の電圧値に高精度に変化させることができる。

本発明の一実施形態に係る半導体駆動装置の回路図 正常動作時のタイミングチャート 過電流検出時のタイミングチャート 電荷分配の説明図 従来回路のシミュレーション回路図 本発明の一実施形態に係る半導体駆動装置のシミュレーション回路図 過電流検出時の従来回路のシミュレーション波形 過電流検出時の本発明の一実施形態に係る半導体駆動装置のシミュレーション波形 過電流検出時の従来回路のシミュレーション波形 過電流検出時の本発明の一実施形態に係る半導体駆動装置のシミュレーション波形 過電流検出時の従来回路のシミュレーション波形 過電流検出時の本発明の一実施形態に係る半導体駆動装置のシミュレーション波形 過電流検出時の従来回路のシミュレーション波形 過電流検出時の本発明の一実施形態に係る半導体駆動装置のシミュレーション波形 スイッチの一例 本発明の一実施形態に係る半導体駆動装置の回路図

図１は、一実施形態に係る半導体駆動装置１の構成を示した回路図である。半導体駆動装置１は、集積回路によって構成されてもよいし、ディスクリート部品によって構成されてもよい。

半導体駆動装置１は、スイッチング素子Q1と、駆動回路３０と、過電流検出装置６０とを備え、スイッチング素子Q1を駆動及び過電流から保護する半導体回路である。スイッチング素子Q1は、過電流検出装置６０及び／又は駆動回路３０と共通の基板上の半導体素子でもよいし、過電流検出装置６０及び／又は駆動回路３０とは別の基板上の半導体素子でもよい。

スイッチング素子Q1は、絶縁ゲート型電圧制御半導体素子であって、オンオフ動作するものである。その具体例として、IGBT，MOSFETなどのパワートランジスタ素子が挙げられる。図１には、スイッチング素子Q1の一例であるIGBTが図示されている。以下、説明の便宜上、スイッチング素子Q1がIGBTであるとして、説明する。MOSFETの場合であれば、「コレクタ」を「ドレイン」に、「エミッタ」を「ソース」に置き換えて読むとよい。

スイッチング素子Q1のゲート端子Gは、例えば、そのゲート端子Gに直列接続されたゲート抵抗Rgを介して、駆動回路３０に接続される制御電極である。図１には、ゲート抵抗Rgとして、ゲートオン抵抗Ron及びゲートオフ抵抗Roffが例示されている。ゲートオン抵抗Ron及びゲートオフ抵抗Roffは単一のゲート抵抗に共通化してもよい。スイッチング素子Q1のコレクタ端子Cは、例えば、不図示の他の半導体スイッチング素子や負荷を介して、又は直接、第１の電源電位部（例えば、電源の正極等の高電位電源部）に接続される第１の主電極である。スイッチング素子Q1のエミッタ端子Eは、例えば、不図示の他の半導体スイッチング素子や負荷に、又は第２の電源電位部（例えば、グランド（GND）に接続される電源の負極等の低電位電源部）に接続される第２の主電極である。

スイッチング素子Q1のコレクタ端子Cとエミッタ端子Eとの間には、ダイオードD1が構成されている。ダイオードD1は、スイッチング素子Q1に並列に追加接続されたダイオードでもよいし、コレクタ端子Cとエミッタ端子Eとの間に形成される寄生素子であるボディダイオードでもよい。逆導通ＩＧＢＴのダイオード部をダイオードD1として用いることも可能である。

スイッチング素子Q1は、電極間に寄生容量を有している。スイッチング素子Q1には、ゲート端子Gとエミッタ端子Eとの間に寄生する入力容量Ciesと、ゲート端子Gとコレクタ端子Cとの間に寄生する帰還容量Cresと、コレクタ端子Cとエミッタ端子Eとの間に寄生する出力容量Coesとが、存在する。また、ダイオードD1にも、アノードとカソードとの間に寄生するダイオード容量Cdiが存在する。

スイッチング素子Q1は、ゲート端子Gのゲート電圧Vg1の電圧値に応じて、オン又はオフする。スイッチング素子Q1は、スイッチング素子Q1のオンオフが切り替わる閾値電圧Vthをゲート電圧特性として有し、ゲート電圧Vg1の電圧値が閾値電圧Vth以上のときにオンし、ゲート電圧Vg1の電圧値が閾値電圧Vth未満のときにオフする。ゲート電圧Vg1は、入力容量Ciesが生じる電極間の電位差であり、具体的には、ゲート端子Gとエミッタ端子Eとの間の電位差である。

駆動回路３０は、外部から供給される駆動信号に従って、ゲート抵抗Rgを介して、スイッチング素子Q1のゲート端子Gのゲート電圧Vg1を、スイッチング素子Q1をオン又はオフさせる電圧値に制御する駆動部である。駆動回路３０は、ゲート電圧Vg1を閾値電圧Vth以上の電圧値に変化させることによりスイッチング素子Q1をオンさせ、ゲート電圧Vg1を閾値電圧Vth未満の電圧値に変化させることによりスイッチング素子Q1をオフさせる。

図１の場合、駆動回路３０は、電源電圧Vccに設定された高電位電源部に接続されるハイサイドのスイッチング素子Q2と、グランド電圧GNDに設定された低電位電源部に接続されるローサイドのスイッチング素子Q3とを有している。スイッチング素子Q2,Q3は、スイッチング素子Q1と同様の素子でよく、例えば、MOSFETでもよいしバイポーラトランジスタでもよい。図１には、スイッチング素子Q2がＰチャネル型のMOSFETであり、且つ、スイッチング素子Q3がＮチャネル型のMOSFETである場合が、例示されている。

駆動回路３０は、ハイサイドのスイッチング素子Q2をオン且つローサイドのスイッチング素子Q3をオフすることにより、ゲート抵抗Rgに構成されるゲートオン抵抗Ronを介して、電源電圧Vccをゲート端子Gに印加する。これにより、ゲート電圧Vg1が閾値電圧Vth以上の電圧値になるため、スイッチング素子Q1はオンする。

一方、駆動回路３０は、ハイサイドのスイッチング素子Q2をオフ且つローサイドのスイッチング素子Q3をオンすることにより、ゲート抵抗Rgに構成されるゲートオフ抵抗Roffを介して、グランド電圧GNDをゲート端子Gに印加する。これにより、ゲート電圧Vg1が閾値電圧Vth未満の電圧値になるため、スイッチング素子Q1はオフする。

また、駆動回路３０は、所定の電流値以上の過電流がスイッチング素子Q1に流れたことが過電流検出装置６０によって検出された場合、ゲート抵抗Rgを介して、ゲート電圧Vg1を、スイッチング素子Q1を強制的にオフさせる電圧値に制御する。例えば図１の場合、駆動回路３０は、所定の電流値以上の過電流がスイッチング素子Q1に流れたことが過電流検出装置６０によって検出された場合、スイッチング素子Q2をオフ且つスイッチング素子Q3をオフする。なお、駆動回路３０は、所定の電流値以上の過電流がスイッチング素子Q1に流れたことが過電流検出装置６０によって検出された場合、スイッチング素子Q2をオフ且つスイッチング素子Q3をオンしてもよい。

駆動回路３０の具体例として、ＣＰＵ等を備えるマイクロコンピュータが挙げられる。なお、駆動回路３０は、マイクロコンピュータから供給される信号に従って、ゲート電圧Vg1を制御する回路でもよい。

過電流検出装置６０は、スイッチング素子Q1に流れる過電流の有無を検出する回路を含んだ回路である。過電流検出装置６０は、例えば、所定の電流値以上の過電流がスイッチング素子Q1に流れたことが検出された場合、過電流が検出されたことを表す過電流検出信号（異常信号）を出力する。一方、過電流検出装置６０は、例えば、所定の電流値以上の過電流がスイッチング素子Q1に流れたことが検出されない場合、過電流が検出されてないことを表す過電流非検出信号（正常信号）を出力する。

過電流検出装置６０は、図１の場合、短絡保護回路５０と、キャパシタ電圧制御回路４０とを備えている。短絡保護回路５０は、短絡検出回路２０と、ゲート電圧低減回路７０とを備えている。

短絡検出回路２０は、スイッチング素子Q1のコレクタ端子Cとエミッタ端子Eとの間に流れる過電流を検出する過電流検出回路である。スイッチング素子Q1に流れる過電流の検出方式は任意でよい。

短絡検出回路２０は、例えば、スイッチング素子Q1のエミッタ端子E又はコレクタ端子Cに直列に接続されるシャント抵抗等の過電流検出部に生ずるセンス電圧に基づいて、スイッチング素子Q1の過電流を検出する。

スイッチング素子Q1が電流センス機能付きの絶縁ゲート型電圧制御半導体素子である場合もある。この場合、短絡検出回路２０は、例えば、スイッチング素子Q1のセンスエミッタ端子ESに直列に接続されるセンス抵抗等の過電流検出部に生ずるセンス電圧に基づいて、スイッチング素子Q1の過電流を検出してもよい。

短絡検出回路２０は、スイッチング素子Q1に所定の電流値以上の過電流の流れが検出されない場合、過電流が検出されてないことを表す過電流非検出信号（例えば、ローレベルの検出信号SS1）を出力する。一方、短絡検出回路２０は、スイッチング素子Q1に所定の電流値以上の過電流の流れが検出された場合、過電流が検出されたことを表す過電流検出信号（例えば、ハイレベルの検出信号SS1）を出力する。

ゲート電圧低減回路７０は、スイッチング素子Q1に所定の電流値以上の過電流の流れが検出された場合、後述のキャパシタC1とは別の手段で、ゲート電圧Vg1を低下させる回路である。図１の場合、ゲート電圧低減回路７０は、抵抗RoffLと、ゲート端子Gに並列に抵抗RoffLを介して接続されたスイッチング素子Q4とを有している。スイッチング素子Q4は、抵抗RoffLと、グランド電圧GNDに設定された低電位電源部との間に挿入されている。

ゲート電圧低減回路７０は、スイッチング素子Q1に所定の電流値以上の過電流の流れが検出されない場合（例えば、過電流非検出信号が出力されている場合、過電流検出信号の出力が無い場合など）、スイッチング素子Q4をオフする。一方、ゲート電圧低減回路７０は、スイッチング素子Q1に所定の電流値以上の過電流の流れが検出された場合（例えば、過電流非検出信号の出力が無い場合、過電流検出信号が出力されている場合など）、スイッチング素子Q4をオンする。スイッチング素子Q4のオンにより、ゲート電圧Vg1の電圧値は低下する。

スイッチング素子Q4は、スイッチング素子Q1と同様の素子でよく、例えば、MOSFETでもよいしバイポーラトランジスタでもよい。図１には、スイッチング素子Q4がＮチャネル型のMOSFETである場合が例示されている。

キャパシタ電圧制御回路４０は、スイッチング素子Q1に所定の電流値以上の過電流が検出されない場合、キャパシタC1の電圧Vc1を、スイッチング素子Q1の閾値電圧Vthを含む所定電圧範囲内に制御する。キャパシタC1は、スイッチング素子Q1のゲート端子Gに並列に接続され、ゲート端子GにスイッチSW1を介して接続されている。キャパシタC1は、スイッチSW1と、グランド電圧GNDに設定された低電位電源部との間に挿入されている。

図１５は、半導体で構成されたスイッチSW1の一回路例である。図１５に例示されたスイッチSW1は、ゲートが共通に接続されたNチャネル型のMOSFET１５とNチャネル型のMOSFET１６とを直列に接続した構成である。この構成により、例えば、スイッチSW1をオフしてゲート端子GとキャパシタCとを非導通としたい場合に、漏れ電流がキャパシタCからゲート端子Gへ又はゲート端子GからキャパシタCへ流れることを防止できる。

図１の場合、キャパシタ電圧制御回路４０は、キャパシタ接続制御回路４１と、キャパシタ充電制御回路４２とを有している。

キャパシタ接続制御回路４１は、スイッチSW1をオンオフ駆動させることによって、キャパシタC1とゲート端子Gとの間の接続と非接続とを選択的に切り替え制御する回路である。キャパシタ接続制御回路４１は、例えば、ゲート電圧Vg1に応じて、キャパシタC1とゲート端子Gとの間の接続と非接続とを選択的に切り替える。

キャパシタ接続制御回路４１は、抵抗R1,R2,R3と、コンパレータCMP1,CMP2と、論理積回路AND1と、反転回路INV1,INV2とを備えている。

コンパレータCMP1は、キャパシタ接続判定用基準電圧の上限値Vaとゲート電圧Vg1との大小関係を比較した結果を出力する。コンパレータCMP1は、ゲート電圧Vg1が上限値Vaよりも大きい場合、ローレベルの信号を出力し、ゲート電圧Vg1が上限値Vaよりも小さい場合、ハイレベルの信号を出力する。上限値Vaは、抵抗R1と抵抗R2,R3とで抵抗分圧された一定値である。

コンパレータCMP2は、キャパシタ接続判定用基準電圧の下限値Vbとゲート電圧Vg1との大小関係を比較した結果を出力する。コンパレータCMP2は、ゲート電圧Vg1が下限値Vbよりも大きい場合、ハイレベルの信号を出力し、ゲート電圧Vg2が下限値Vbよりも小さい場合、ローレベルの信号を出力する。下限値Vbは、抵抗R1,R2と抵抗R3とで抵抗分圧された一定値である。

コンパレータCMP1,CMP2の各出力信号は、論理積回路AND1に入力され、論理積回路AND1の出力は、論理和回路OR1を介して、スイッチSW1に供給される。スイッチSW1は、ハイレベルの信号が入力されるとオンし、ローレベルの信号が入力されるとオフする。つまり、スイッチSW1は、スイッチング素子Q1に過電流が検出されない場合、ゲート電圧Vg1が上限値Va以上になる又は下限値Vb以下になることによって、オフする。

また、コンパレータCMP1の出力信号は、反転回路INV1を介して、キャパシタ充電制御回路４２のスイッチSW2に供給され、コンパレータCMP2の出力信号は、反転回路INV2を介して、キャパシタ充電制御回路４２のスイッチSW3に供給される。

キャパシタ充電制御回路４２は、スイッチSW2,SW3をオンオフ駆動することによって、キャパシタC1の電圧Vc1を制御する回路である。キャパシタ充電制御回路４２は、ゲート電圧Vg1に応じてキャパシタ接続制御回路４１によって生成された信号に基づいて、キャパシタC1の電圧Vc1を制御する。

キャパシタ充電制御回路４２は、抵抗R11,R21,R31と、スイッチSW2,SW3とを備えている。スイッチSW2,SW3は、ハイレベルの信号が入力されるとオンし、ローレベルの信号が入力されると、オフする。スイッチSW2,SW3は、スイッチSW1と同様の素子でよい。

スイッチSW1がオフ且つスイッチSW2がオン且つスイッチSW3がオフのとき、キャパシタC1は、キャパシタC1を充電する電圧の上限値Va1で充電される。上限値Va1は、抵抗R11と抵抗R21,R31とで抵抗分圧された一定値である。一方、スイッチSW1がオフ且つスイッチSW2がオフ且つスイッチSW3がオンのとき、キャパシタC1は、キャパシタC1を充電する電圧の下限値Vb1で充電される。下限値Vb1は、抵抗R11,R21と抵抗R31とで抵抗分圧された一定値である。

図２は、図1の構成において、過電流が検出されていない正常動作時のタイミングチャートである。キャパシタ電圧制御回路４０は、ゲート電圧Vg1に応じて、キャパシタC1の電圧Vc1を制御する。

キャパシタ接続制御回路４１のコンパレータCMP1とコンパレータCMP2は、ゲート電圧Vg1を観測し、「 Vb ＜ Vg1 ＜ Va 」のとき（期間ｔ２−ｔ５及びｔ７−ｔ１０）だけ、いずれもハイレベルの比較結果信号を出力する。これにより、スイッチSW1はオンし、スイッチSW2,SW3は共にオフする。スイッチSW1のオンにより、ゲート端子GとキャパシタC1は互いに接続されて導通し、スイッチSW2,SW3のオフにより、キャパシタC1へのキャパシタ充電制御回路４２による充電は行われない。したがって、「 Vb ＜ Vg1 ＜ Va 」のとき（期間ｔ２−ｔ５及びｔ７−ｔ１０）では、ゲート電圧Vg1とキャパシタC1の電圧Vc1の電圧値は、ほぼ同じである。

一方、「 Va ＜ Vg1 」のとき（期間ｔ５−ｔ７）、コンパレータCMP1はローベルの比較結果信号を出力し、コンパレータCMP2はハイレベルの比較結果信号を出力する。これにより、過電流が検出されてなければ（信号SS1がローレベル）、スイッチSW1はオフし、スイッチSW2はオンし、スイッチSW3はオフする。スイッチSW1のオフにより、ゲート端子GとキャパシタC1との接続は遮断される。スイッチSW2のオン且つスイッチSW3のオフにより、キャパシタC１と電圧ノード４３のみが接続される。したがって、「 Va ＜ Vg1 」のとき（期間ｔ５−ｔ７）では、ゲート電圧Vg1は、駆動回路３０のスイッチング素子Q2のオンにより電源電圧Vccまで上昇する一方、キャパシタC1の電圧Vc1は、閾値電圧Vth以上電源電圧Vcc未満の上限値Va1に固定される。

他方、「 Vg1 ＜ Vb 」のとき（タイミングｔ２よりも前の期間及びタイミングｔ１０よりも後の期間）、コンパレータCMP1はハイベルの比較結果信号を出力し、コンパレータCMP2はローレベルの比較結果信号を出力する。これにより、過電流が検出されてなければ（信号SS1がローレベル）、スイッチSW1はオフし、スイッチSW2はオフし、スイッチSW3はオンする。スイッチSW1のオフにより、ゲート端子GとキャパシタC1との接続は遮断される。スイッチSW2のオフ且つスイッチSW3のオンにより、キャパシタC１と電圧ノード４４のみが接続される。したがって、「 Vg1 ＜ Vb 」のとき（タイミングｔ２よりも前の期間及びタイミングｔ１０よりも後の期間）では、ゲート電圧Vg1は、駆動回路３０のスイッチング素子Q3のオンによりグランド電圧GNDまで低下する一方、キャパシタC1の電圧Vc1は、グランド電圧GNDよりも大きく閾値電圧Vth未満の下限値Vb1に固定される。

なお、図２の場合、Va＝Va1，Vb＝Vb1に設定されている。このように設定されると、キャパシタC1の電圧Vc1はスイッチSW1がオフした瞬間の電圧に固定される。スイッチSW1のオンオフが切り替わるタイミングで、ゲート電圧Vg1及びキャパシタC1の電圧Vc1が急激に変動することを防止できる。また、過電流が検出されない限り、キャパシタC1の電圧Vc1は、下限値Vb1から上限値Va1までの電圧範囲内に制御される。これにより、キャパシタC1の漏れ電流は最小限に抑えられるため、スイッチング素子Q1が長時間オン又はオフしていた後で駆動し始めた時に、キャパシタC1の電圧Vc1が不定にならず、電圧Vc1が不定なことによる誤動作を防止できる。

このように、キャパシタ電圧制御回路４０は、スイッチング素子Q1に所定の電流値以上の過電流が検出されない場合、キャパシタC1の電圧Vc1を、スイッチング素子Q1の閾値電圧Vthを含む所定電圧範囲内に制御する。

キャパシタ電圧制御回路４０は、ゲート電圧Vg1が閾値電圧Vth以上の場合である期間ｔ３‐ｔ９では、キャパシタC1の電圧Vc1を、閾値電圧Vth以上所定電圧範囲の上限値Va1以下の電圧値に制御する。特に、キャパシタ電圧制御回路４０は、ゲート電圧Vg1が閾値電圧Vth以上且つスイッチSW1がオフの場合である期間ｔ５−ｔ７では、キャパシタC1の電圧を、上限値Va1に制御する。上限値Va1は、閾値電圧Vth以上電源電圧Vcc未満の電圧値である。

一方、キャパシタ電圧制御回路４０は、ゲート電圧Vg1が閾値電圧Vth未満の場合であるタイミングｔ３よりも前またはタイミングｔ９よりも後の期間では、キャパシタC1の電圧を、所定電圧範囲の下限値Vb以上閾値電圧Vth未満の電圧値に制御する。特に、キャパシタ電圧制御回路４０は、ゲート電圧Vg1が閾値電圧Vth未満且つスイッチSW1がオフの場合であるタイミングｔ２よりも前またはタイミングｔ１０よりも後の期間では、キャパシタC1の電圧を、下限値Vb1に制御する。下限値Vｂ1は、０Vよりも大きく閾値電圧Vth未満の電圧値である。

なお、スイッチング素子Q1は、ゲート電圧Vg1が閾値電圧Vth以上である期間ｔ３‐ｔ９の間、オンしている。また、図２には、閾値電圧Vthがスイッチング素子Q1のミラー期間（ｔ３−ｔ４及びｔ８−ｔ９）におけるミラー電圧に一致している場合が示されているが、閾値電圧Vthは、下限値Vb1よりも大きくミラー電圧未満の電圧値に設定されてもよい。

図３は、図1の構成において、スイッチング素子Q1がオンしているときに過電流が検出された短絡保護動作時のタイミングチャートである。タイミングｔｓで過電流が発生すると、検出信号SS1がハイレベルとなる。そのため、駆動回路３０は、スイッチング素子Q1のオン状態が継続しないようにスイッチング素子Q2,Q3をオフする一方で、短絡保護回路５０は、スイッチSW1とスイッチング素子Q4をオンする。抵抗R11,R21,R31が抵抗RoffLに対して充分大きければ、スイッチSW2,SW3のオンオフ状態は、キャパシタC1の電圧Vc1にほとんど影響がない。

短絡保護回路５０がスイッチSW1をオンしてゲート端子GとキャパシタC1とを導通させることで、キャパシタC1と帰還容量Cresと入力容量Ciesとに蓄えられる電荷がバランスし、ゲート電圧Vg1は低下する。キャパシタC1の容量が帰還容量Cresの容量と入力容量Ciesの容量との和に対して充分に大きいとすれば、ゲート電圧Vg1は、キャパシタ電圧制御回路４２によって設定されていた上限値Va1よりも僅かに高い電圧値Va1＋αとなる。上限値Va1は、例えば、通常動作においてスイッチング素子Q1がオンし且つスイッチング素子Q1のコレクタ端子Cとエミッタ端子Eとの間の電圧が０Vになる最小の電圧値に設定すべきであり、過電流検出時に低下させたい電圧値と等しい。

一方、抵抗RoffLは、ゲート端子Gに直列に接続されたゲート抵抗Rgよりも高い抵抗値を有する抵抗成分である。したがって、スイッチング素子Q4のオンにより、ゲート電圧Vg1が電源電圧Vccから閾値電圧Vth１＋αまで低下後に、閾値電圧Vth１＋αまでの低下速度よりも低い速度で、ゲート電圧Vg1を低下させることができる。その結果、スイッチング素子Q1に大きなサージ電流が発生することを防止できる。

短絡保護時にスイッチング素子Q1を急にオフさせると大きなサージ電圧が発生する。しかしながら、上述のように、ゲート電圧Vg1を、スイッチング素子Q1がオフする直前のオフしない電圧値まで急速に下げ、その後ゆっくり下げる２段階オフを行うことが、安全で確実な保護方法である。

キャパシタC1の容量は帰還容量Cres及び入力容量Ciesの容量に対して充分に大きいと述べたが、図４を参照してキャパシタC1の容量の計算例を以下に示す。例えば、Cies＝１２００ｐF、Cres=５４ｐF、電源電圧VH＝８００V、Vcc＝１５V、Va1＝５Vとする。

以下の計算例では、スイッチSW1がオンした時のキャパシタC1の電圧の変化量αが０．５Vに等しくなるキャパシタC1の容量を求める。スイッチSW1のオンオフの前後でキャパシタC1及び寄生容量Cres,Ciesの電荷の合計は変化しないため、
C1×Va1 ＋ Cies×Vcc ＋ Cres×Vcc
＝ C1×(Va1＋α) ＋ Cies×(Va1+α) ＋ Cres×(Va1＋α−VH）
C１×α ＝ Cies×(Vcc−Va1−α) ＋ Cres×(Vcc−Va1−α＋VH)
C1 ＝ （Cies×(Vcc−Va1−α) ＋ Cres×(Vcc−Va1−α＋VH)）／α
≒０．１１μF
となる。

次に、上記計算例で示された各素子の定数値を用いてシミュレーションを行った結果を、上記の特許文献１で開示された回路の場合と比較して示す。

図５は、特許文献１で開示された回路のシミュレーション回路図であり、図６は、図１に示した半導体駆動装置１のシミュレーション回路図である。図５，図６は、過電流検出時に、スイッチング素子M2のゲートをキャパシタCsにスイッチS1を介して導通させたときの出力電圧OUT及びゲート電圧GATEの波形を測定するための回路図である。

スイッチング素子M2は、特許文献１のＩＧＢＴ１２に相当し、図１のスイッチング素子Q1に相当する。キャパシタCsは、特許文献１のコンデンサ８Ｆに相当し、図１のキャパシタC1に相当する。スイッチS1は、特許文献１のＭＯＳＦＥＴ８Ｄに相当し、図１のスイッチSW1に相当する。電流源I 1は、モータ等の負荷を表す。

図５の場合、短絡による過電流が検出される前の状態では、キャパシタCsの電圧は抵抗Rs４による放電により０Ｖである。過電流が検出されると、スイッチS1がオンすることにより、図７に示されるように、ゲート電圧GATEは５Ｖに維持される。

これに対し、図６の場合、短絡による過電流が検出される前の状態では、キャパシタCsの電圧は一定値５Ｖに維持されている。過電流が検出されると、スイッチS1がオン、スイッチング素子Q2がオフすることにより、図８に示されるように、ゲート電圧GATEは上述の計算どおりほぼ５．５Vになる。実回路では、この後、ゲート電圧をゆっくり引き下げることで、スイッチング素子を安全に保護できる。

次に、スイッチング素子M2の寄生容量がばらつきにより２倍になったことを想定して、同じMOSを２個並列に接続した場合のシミュレーション結果を、図９及び図１０に示す。図９は、図５に示した従来回路の場合を示し、図１０は、図６に示した本発明の実施形態の場合を示す。

図９に示されるように、従来回路では、キャパシタCsとスイッチング素子M2の容量のバランスでゲート電圧GATEを引き下げているため、スイッチング素子M2の容量が大きくなると、ゲート電圧GATEは、充分に下がらず、その後、抵抗Rs3,Rs4による分圧電圧にゆっくり近づいていく。

このように、従来技術では、スイッチング素子の容量がばらつきや素子変更等により大きくなると、ゲート電圧を所望の電圧値まで高精度に引き下げることができない。逆に、スイッチング素子の容量が小さいと、ゲート電圧が下がりすぎてスイッチング素子がオフしてしまう。これにより、スイッチング素子に急峻な電流変化が生じて、電流経路のインダクタンス等の影響により、過大なサージ電圧が発生するおそれがある。

これに対し、図１０に示されるように、本発明の実施形態では、ゲート電圧GATEは、図８の場合よりも若干上昇して６Ｖ程度になるが、電源電圧Vcc（＝１５Ｖ）から所望の電圧値に高精度に引き下げることができ、機能上、問題はない。実回路では、この後、ゲート電圧をゆっくり引き下げることで、スイッチング素子を安全に保護できる。

このように、本発明の実施形態では、スイッチング素子の寄生容量のばらつきに対して、ゲート電圧の引き下げ後の電圧値が安定している。また、スイッチング素子を別種のスイッチング素子に変更しても、キャパシタの電圧を所定の電圧範囲内に制御するため、キャパシタの容量定数を新たに適合する必要がなく、開発工数が少なくなる。

次に、スイッチング素子が上下に直列に接続された回路（例えば、モータ等を駆動するインバータなど）において、既に一方の素子が短絡故障している状態で、もう一方の素子がオンし始めて短絡保護が働く場合を想定したシミュレーション結果を示す。

図１１は、特許文献１で開示された回路のシミュレーション回路図であり、図１２は、図１に示した半導体駆動装置１のシミュレーション回路図である。図１１，図１２は、過電流検出時に、スイッチング素子M2のゲートをキャパシタCsにスイッチS1を介して導通させたときのスイッチング素子M2のドレイン電流及びゲート電圧GATEの波形を測定するための回路図である。一方の素子が短絡しているので、スイッチング素子M2に直接電源が接続されている。図１３は、図１１に示した従来回路の場合を示し、図１４は、図１２に示した本発明の実施形態の場合を示す。

図１３に示されるように、従来回路では、短絡による過電流が検出されると、スイッチS1がオンして、ゲート電圧GATEが低下する。この場合、スイッチング素子M2のドレイン電圧は変化しないため、スイッチング素子M2の帰還容量からの電荷の流入がない。しかしながら、キャパシタCsが引き込む電荷は、スイッチング素子M2の帰還容量と入力容量からの電荷とのバランスを取って設定されているため、帰還容量からの電荷がないと、ゲート電圧GATEが過大に低下する。ドレイン電流は一旦０Aまで落ち込んでおり、過大な電流変化が発生していることがわかる。

これに対し、図１４に示されるように、本発明の実施形態では、短絡による過電流が検出されると、ゲート電圧GATEが約５Vに高精度に引き下げられている。従来技術のように、スイッチング素子M2が一旦オフすることはなく、ドレイン電流も流れ続けている。実回路では、この後、ゲート電圧をゆっくり引き下げることで、スイッチング素子を安全に保護できる。

このように、本発明の実施形態の場合、過電流が検出されていないとき、キャパシタC1の電圧Vc1が所定電圧範囲内の電圧値に制御されている。そのため、過電流が検出されたときに、ゲート端子GとキャパシタC1とをスイッチSW1をオンして導通させると、ゲート電圧Vg1を所望の電圧値に高精度に変化させることができる。

また、キャパシタC1の電圧Vc1は所定電圧範囲内の電圧値に制御されている。このため、スイッチング素子Q1が長時間オン又はオフしていた後で駆動し始めた時でも、ゲート電圧Vg1が予期しない電圧値にならないので、スイッチング素子Q1の誤作動を防止できる。

また、スイッチSW1のオンオフが切り替わる時の電圧値とキャパシタC1を充電する電圧の上下限値を同じにすることで、過電流検出時のゲート電圧の低下速度を段階的に可変させるのに必要な回路を小型化できる。

また、キャパシタC1をゲート容量よりも充分大きく設定することで、ゲート容量が変わっても、過電流検出時にほぼ同じ設定電圧値までゲート電圧を低下させることができる。そのため、キャパシタC1やスイッチング素子Q1の容量のばらつきに対するロバスト性が高い。また、素子が変わった場合の適合が不要で、開発効率が向上する。また、直列に対向する素子が短絡していた状態でも、正常なスイッチング素子を過電流から確実に保護できる。

以上、半導体駆動装置を実施形態例により説明したが、本発明は上記実施形態例に限定されるものではない。他の実施形態例の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

例えば、図１６の半導体駆動装置２のように、コンパレータCMP1,CMP2の基準電圧の上限値Va及び下限値Vbを、キャパシタC1のバイアス電源と兼用してもよい。ただし、スイッチSW2，SW3がオンした際の上限値Va及び下限値Vbの変動を抑えるため、抵抗R1,R2,R3に比べて抵抗値の大きな抵抗R4,R5が、抵抗R1,R2,R3とスイッチSW2,SW3との間に直列に挿入されることが好ましい。

また、スイッチング素子Q1は、Pチャネル型のMOSFETでもよい。また、キャパシタC1に直列に抵抗を接続することによって、ゲート電圧を引き下げる速度を調整することができる。

１，２ 半導体駆動装置
２０ 短絡検出回路
３０ 駆動回路
４０ キャパシタ電圧制御回路
４１ キャパシタ接続制御回路
４２ キャパシタ充電制御回路
５０ 短絡保護回路
６０ 過電流検出装置
７０ ゲート電圧低減回路
C1 キャパシタ

Claims (4)

1. スイッチング素子のゲートに並列にスイッチを介して接続されたキャパシタと、
   前記ゲートのゲート電圧が前記スイッチング素子の閾値電圧を含む所定電圧範囲内のとき前記スイッチをオンし、前記ゲート電圧が前記所定電圧範囲外のとき前記スイッチをオフして、前記キャパシタと前記ゲートとの接続と非接続とを切り替える、接続制御回路と、
   前記ゲート電圧が前記所定電圧範囲の上限値よりも大きい場合、前記キャパシタの電圧を前記閾値電圧以上前記上限値以下の第１の電圧値に制御し、前記ゲート電圧が前記所定電圧範囲の下限値よりも小さい場合、前記キャパシタの電圧を前記下限値以上前記閾値電圧未満の第２の電圧値に制御する、電圧制御回路と、
   前記スイッチング素子に過電流が検出された場合、前記ゲートと前記キャパシタとを前記スイッチをオンして導通させる過電流検出回路とを備える、半導体駆動装置。
2. スイッチング素子のゲートに並列にスイッチを介して接続されたキャパシタと、
   前記ゲートのゲート電圧が前記スイッチング素子の閾値電圧を含む所定電圧範囲内のとき前記スイッチをオンし、前記ゲート電圧が前記所定電圧範囲外のとき前記スイッチをオフして、前記キャパシタと前記ゲートとの接続と非接続とを切り替える、接続制御回路と、
   前記ゲート電圧が前記所定電圧範囲の上限値よりも大きい場合、前記キャパシタの電圧を前記上限値に制御し、前記ゲート電圧が前記所定電圧範囲の下限値よりも小さい場合、前記キャパシタの電圧を前記下限値に制御する、電圧制御回路と、
   前記スイッチング素子に過電流が検出された場合、前記ゲートと前記キャパシタとを前記スイッチをオンして導通させる過電流検出回路とを備える、半導体駆動装置。
3. 前記スイッチング素子に過電流が検出された場合、前記キャパシタとは別の手段で、前記ゲートのゲート電圧を低下させる、請求項１又は２に記載の半導体駆動装置。
4. 前記別の手段は、前記ゲートに直列に接続されたゲート抵抗よりも高い抵抗値を有する抵抗成分である、請求項３に記載の半導体駆動装置。
   

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