JP6030202B2

JP6030202B2 - マルチレベル電源

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Publication number: JP6030202B2
Application number: JP2015176402A
Authority: JP
Inventors: ガビン・ワトキンス
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-02-24
Filing date: 2015-09-08
Publication date: 2016-11-24
Anticipated expiration: 2033-02-25
Also published as: FR2987522A1; GB2499653B; GB201203281D0; GB2499653A; FR2987522B1; US9787100B2; US20130221752A1; JP2016007134A; JP2013212042A

Description

関連出願

この出願は、２０１２年２月２４日に提出された英国特許出願第１２０３２８１．９号に基づく利益を主張するものであって、その全内容を援用する。

本明細書で説明する実施形態は、一般に、マルチレベル電源および複数の電源出力レベルを生成する方法に関する。

既知のマルチレベル電源には、複雑な駆動信号及び／又は網分離が必要であることや、互いに切り離された個別の入力電源を用いる必要があるといったいくつかの欠点がある。

本発明の実施形態は、一例として、以下の図面を参照して説明される。
図１は、既知のチャージポンプ倍電圧器を示す。図２は、２つのバイナリ入力によって制御されるマルチレベル電源を示す。図３は、図２の電源における種々の信号状態を示す。図４は、図２に示される回路の別のスイッチング状態を示す。図５は、３つのバイナリ入力によって制御されるマルチレベル電源を示す。図６は、図５の電源における信号状態を示す。図７は、接地基準及び線形直列パスエレメントを持つマルチレベル電源を示す。図８は、バイポーラ出力を持つ相補的なマルチレベル電源を示す。図９は、バイポーラ出力を持つ変圧器接続のマルチレベル電源を示す。図１０は、図９の電源における種々の信号状態を示す。図１１は、バイポーラ出力及び線形直列パスエレメントを有する変圧器接続のマルチレベル電源を示す。図１２は、図１１の線形直列パスエレメントをクラスＧ制御素子に置き換えた変形例を示す。図１３は、図１２におけるクラスＧ制御素子の使用の基礎となる一般原理を示す。

実施形態によれば、共通ノード、スイッチング構成、電荷蓄積デバイスおよび出力端子を共有する２つの電力源を含むマルチレベル電源が提供される。前記２つの電力源は第１の電位Ｖ_１、第２の電位Ｖ_２および第３の電位Ｖ_３を提供するように構成され、Ｖ_１＞Ｖ_２＞Ｖ_３である。前記スイッチング構成は、第１のスイッチング状態において電位Ｖ_１とＶ_３の間で前記電荷蓄積デバイスを充電し、第２のスイッチング状態において電位Ｖ_２と前記出力端子の間に前記電荷蓄積デバイスを接続するように構成される。

前記スイッチング構成は、第３のスイッチング状態において前記出力端子を電位Ｖ_２に接続し、かつ／または、第４のスイッチング状態において前記出力端子を電位Ｖ_１あるいはＶ_３に接続するように構成してもよい。

前記出力端子は第１段出力であってもよい。前記マルチレベル電源は、第２段出力を持つ第２の電荷蓄積デバイスをさらに含んでもよい。前記スイッチング構成は、第１の電荷蓄積デバイスが電位Ｖ_２と第１段出力ノードの間に接続される場合、第５のスイッチング状態において第１段出力及び第２段出力の間に第２の電荷蓄積デバイスを接続するように構成することができる。

前記出力端子は第１段出力であってもよい。前記マルチレベル電源は、第２段出力を持つ第２の電荷蓄積デバイスをさらに含んでもよい。前記スイッチング構成は、第１の電荷蓄積デバイスが電位Ｖ_２と前記第１段出力ノードの間に接続される場合、第５のスイッチング状態において充電のための第２の電荷蓄積デバイスを前記第１段出力ノードと電位Ｖ_１の間に接続し、または前記第１段出力ノードと電位Ｖ_３の間に接続するよう構成される。

前記出力端子に直列な可変減衰器をさらに提供してもよい。この減衰器は、出力電圧の調整可能な減衰のために提供することができる。

別の実施形態によれば、第１の上述したマルチレベル電源と、第２の上述したマルチレベル電源とを含むバイポーラマルチレベル電源が提供される。前記第２のマルチレベル電源のアーキテクチャは、前記第１のマルチレベル電源のアーキテクチャと対称的である。前記第１のマルチレベル電源の電位Ｖ_３と前記第２のマルチレベル電源の電位Ｖ_１は同じである。これらの両方の電位は接地電位であってもよい。前記第１及び第２のマルチレベル電源のスイッチング素子には異極性があってもよい。

別の実施形態によれば、正段及び負段を含むバイポーラマルチレベル電源が提供される。前記正段及び負段の各々は上述したマルチレベル電源を含む。前記バイポーラマルチレベル電源は、負荷に接続可能な二次側を持った変圧器をさらに含んでもよい。前記変圧器は第１の端子、第２の端子、及び共通端子を持つ。前記第１の端子は、前記正段の前記出力端子に接続され、あるいは接続可能であり、前記第２の端子は、前記負段の前記出力端子に接続され、あるいは接続可能である。前記共通端子は電位Ｖ_１あるいはＶ_３に接続される。

前記マルチレベル電源のいずれかのスイッチング構成は、ＭＯＳＦＥＴを含んでもよい。

マルチレベル電源は、前記スイッチング素子内のスイッチにバイナリ信号を供給するように構成された信号源を含んでもよい。

実施形態によれば、上述したマルチレベル電源を含む基地局または送信機が提供される。

実施形態によれば、第１の電源の第１の電位Ｖ_１と第２の電源の第２の電位Ｖ_３の間に第１の電荷蓄積デバイスを接続することにより該第１の電荷蓄積デバイスを充電することと、続いて、前記第１の電荷蓄積デバイスを前記第１の電源及び第２の電源によって共有される第３の電位Ｖ_２と前記出力端子との間に接続することとを含み、複数の出力レベルを生成することを含み、Ｖ_１＞Ｖ_２＞Ｖ_３である方法が提供される。

前記出力端子は第１段出力であってもよく、前記方法は、あるスイッチング状態においてＶ_１とＶ_３の間で第２の電荷蓄積デバイスを充電し、かつ／または、第１の電荷蓄積デバイスの別の端子がＶ_２に接続される場合、別のスイッチング状態において、前記出力端子に接続された前記第１の電荷蓄積デバイスの端子で生成された電位と、Ｖ_１とＶ_３のいずれかの間で前記第２の電荷蓄積デバイスを充電することと、前記第２の電荷蓄積デバイスをＶ_２と第２段出力の間で前記第１の電荷蓄積デバイスに直列に接続することと、をさらに含んでもよい。

上述の実施形態は、ＯＦＤＭ例えばＬＴＥまたはＤＶＢ標準規格のような、エンベロープ・トラッキングおよび変調を用いる高ＰＡＰＲ変調方式を意図したアンプの用途に適している。実施形態は、そのような高ＰＡＰＲ変調方式で使用されるアンプに及ぶのであり、これは、上述したようにマルチレベル電源を含む。

図１は、既知のチャージポンプ倍電圧器を示している。知られているように、トランジスターＱ５５およびＱ５８のゲートに印加される電圧は互いに位相が異なり、任意の特定時点において２つのトランジスターＱ５５およびＱ５８のうちの１つだけが導通する。

トランジスターＱ５８が導通しており、トランジスターＱ５５は導通していないスイッチング状態では、コンデンサーＣ１６およびＣ１７は電圧源Ｖ２１に対して並列である。したがって、このスイッチング状態において、コンデンサーＣ１６は電圧源Ｖ２１の出力電圧まで充電される。

トランジスターＱ５５が導通しており、トランジスターＱ５８が導通していないスイッチング状態では、コンデンサーＣ１６およびＣ１７は直列に切り替わる。これは、ダイオードＤ５０とコンデンサーＣ１７が端子を共有し、その電位は、電圧源Ｖ２１によって提供される電圧とコンデンサーＣ１６により蓄えられた電圧の合計であることを意味する。従って、コンデンサーＣ１７は、十分な電荷がコンデンサーＣ１７に渡されるまでの若干の初期スイッチングサイクルののち、当該スイッチング状態において電圧源Ｖ２１の出力電圧の２倍に充電される。ダイオードＤ５０が存在することにより、トランジスターＱ５８が導通しておりトランジスターＱ５５は導通していないスイッチング状態においてコンデンサーＣ１７に蓄えられた電荷がコンデンサーＣ１６に漏出することが防止される。ダイオードＤ４９は、ダイオードＤ４９およびＤ５０によって共有されるノードの電位が供給電圧を超過する場合にコンデンサーＣ１６の上側端子部電極を電源から分離する。

図２は、一実施形態による２つのバイナリ入力によって制御されるマルチレベル電源を示す。図３は、入力信号ＩＮ＿１およびＩＮ＿２、ならびにトランジスターＱ１、Ｑ２、Ｑ３のスイッチング状態に応じてノードＶ３、Ｖ４、そして出力ノードＶ５に現れる様々な電圧状態を示している。当然ながら、図２の回路の目的は、ノードＶ５に現れるものとして図３に示される様々な出力電圧を生成することであることに留意されたい。これら電圧の生成はコンデンサーＣ１を充電すること、および放電することを含んでいる。このコンデンサーの充電状態及び放電状態は図３の最終行に示される。トランジスターＱ１およびＱ２は異なる極性を持ち、これにより単一の入力信号（信号ＩＮ＿１）を用いて切り替えることができるのであるが、これに代えて、個別の入力信号の位相が異なる場合（図１のチャージポンプを参照して上述した、同一の極性を持つトランジスターの場合）と、入力信号の位相が同じ場合（反対の極性を持つトランジスターの場合）とについて、２つの別個の入力信号で切り替えられる同一の（あるいは異なる）極性を持った別個の２つのトランジスターを用いてもよいことを理解されたい。

トランジスターＱ１は、入力信号ＩＮ＿１がｈｉｇｈである場合に導通し、入力信号ＩＮ＿１がｌｏｗである場合には導通しない、ｎ−チャネルＭＯＳＦＥＴである。トランジスターＱ２は、トランジスターＱ１とは反対のスイッチング挙動を持つｐ−チャネルＭＯＳＦＥＴである。入力信号ＩＮ＿１がｌｏｗである場合、トランジスターＱ２は導通しており、トランジスターＱ１は導通していない。コンデンサーＣ１は、電圧源Ｖ１の正端子と電圧源Ｖ２の負端子の間に接続され、電圧Ｖ１およびＶ２の合計に一致する電圧にまで充電される（Ｖ２＝Ｖ１とする本実施形態においては２＊Ｖ１に一致）。これを図３の最終行（ラベル「Ｃ１」）に示した。

（入力信号ＩＮ＿１がｌｏｗであるときの）充電サイクル中にノードＶ５で得られる出力電圧は、第２の入力信号（入力信号ＩＮ＿２）のスイッチング状態に依存する。ＩＮ＿１とＩＮ＿２についてスイッチング状態の異なる組合せについて生成された出力電圧を以下に説明する。
ＩＮ＿１＝Ｌｏｗ
ＩＮ＿２＝Ｈｉｇｈの場合、Ｑ３は導通している。この場合、ノードＶ５は電圧源Ｖ２の負端子に接続される。したがって、ノードＶ５の出力電圧は電圧源Ｖ２の負端子の出力電圧に一致する。本実施形態では、この出力電圧を−Ｖ１と表す。この場合、ダイオードＤ１は、ノードＶ３およびＶ５を互いに切り離す。したがって、このスイッチング状態における負荷抵抗器ＲＬの両端の電圧差は、２＊Ｖ１である。

Ｑ３が導通していない（ＩＮ＿２＝Ｌｏｗ）場合、出力ノードＶ５は、電圧源Ｖ１（ダイオードＤ１による）の正端子に接続され、ノードＶ５で提供される出力電圧は、電圧源Ｖ１の正端子で電圧に一致する。結果として、ゼロ電圧差が負荷抵抗器ＲＬに印加される。
ＩＮ＿１＝Ｈｉｇｈ
入力信号ＩＮ＿１がＨｉｇｈである場合、トランジスターＱ２は導通しておらず、トランジスターＱ１は導通している。この状態において、電圧源Ｖ１の正端子のみが正の出力端子に接続され、ノードＶ３は接地される。出力ノードＶ５に現れる電圧はトランジスターＱ３のスイッチング状態に依存する。

トランジスターＱ３が導通している場合（ＩＮ＿２＝Ｈｉｇｈ）、ノードＶ５はコンデンサーＣ１の負端子に接続される。コンデンサーＣ１は２＊Ｖ１に充電されており、コンデンサーＣ１の正端子は接地電位であるとすれば、ノードＶ５の出力電圧は−２＊Ｖ１である。ダイオードＤ２の存在は、電圧源Ｖ２への電流を阻止する。このスイッチング状態では、出力負荷ＲＬの両端の電圧は３＊Ｖ１であり、コンデンサーＣ１は、トランジスターＱ３を通じてノードＶ５に放電する。

トランジスターＱ３が導通していない（ＩＮ＿２＝Ｌｏｗ）場合、ノードＶ５はダイオードＤ１を介してノードＶ３に接続され、Ｖ５は接地電位である。コンデンサーＣ１が２＊Ｖ１に充電されると、コンデンサーＣ１の正端子は接地であるから、ノードＶ４の電位は、電圧源Ｖ２の負端子の電位よりも負（−２＊Ｖ１）である。結果として、ダイオードＤ２は、このスイッチング状態におけるコンデンサーＣ１の放電を防ぐ。このスイッチング状態では、出力負荷ＲＬの両端の電圧はＶ１である。

図４は、入力信号ＩＮ＿１およびＩＮ＿２の状態によって３つの入力端子を図２の回路の２つの出力端子（ラベルＶ１、０Ｖおよび−Ｖ２は、図２の電圧源のそれぞれの端子にて求められる電位に対応する）に接続する方法の単純化された実例である。図４Ａ、Ｂ）およびＣ）は、出力端子において、２つの直列接続された電源から通常では利用可能な電圧差を提供しているのに対し、図４Ｄのスイッチング状態は、出力において、２つの直列接続された電圧源から通常では利用可能でない別の電圧差（３＊Ｖ１）を提供していることを理解されたい。この付加的な電圧出力レベルは、電荷蓄積デバイス（図２の実施形態において特にコンデンサーＣ１、ただし本開示は容量性電荷蓄積に制限されない）の存在のために生成される。この補足出力電圧レベルの生成は、図４Ｄのスイッチング状態の前に電荷蓄積デバイスはＶ１と−Ｖ２の間で充電されていることから、可能である。電荷蓄積デバイスは、このように非接地電源として働く。

補完するならば、図４Ａに示される出力端子における０ボルトの電位差は、両方の出力端子を接地電位あるいは−Ｖ２電位に接続することによっても勿論達成することができる。図４Ｃに示されたＶ１の電位差は、２つの出力端子をそれぞれ接地電位および−Ｖ２電位に接続することにより同等に達成することができる。

同様に、接地電位以外の電位に直列に接続された電荷蓄積デバイスを切り替えることにより、図２〜４に示されたもの以外の別の出力電圧レベルを生成できることを理解されたい。例えば、電圧源Ｖ１の正端子に電荷蓄積デバイスを直列に接続すれば、正の出力端子での電位を３＊Ｖ１にブースティングすることができる（このため、図２の電荷蓄積デバイスの下側の端子は、電位Ｖ１に接続される必要があり、図２に示されるものに加えて、この目的のためにスイッチング素子が要であることに留意されたい）。出力端子Ｖ５を電位−Ｖ２に同時に接続した場合、２つの出力端子間の電位差は４＊Ｖ１となる（Ｖ２＝Ｖ１）。

図２の回路は同じ電圧出力（Ｖ１）を持った２つの電圧源を用いているが、これは必須ではなく、ノードＶ５における所望の電圧出力レベルに代えて、２つの異なる電圧出力を持った電圧源を用いてもよいことに留意されたい。

図２におけるコンデンサーＣ１の使用は、共通電源が用いられることを可能にする。これは、個別の非接地電源が必要となる既知のカスケード電源ソリューションと比較して有意な利点である。そのようなカスケード電源供給の非接地電源部は光学アイソレータを通じた制御がしばしば必要となる。光学アイソレータの使用は、有意な遅延をもたらし、電力消費の増加を招くことがある。これに対し、図２の電源の制御は、共通電源の使用により簡素化される。

以上説明したアーキテクチャならびに下記に述べる別の実施形態は、電力消費及び必要となる電源数の両方において効率的な広帯域幅のマルチレベル電源を提供する。

図２では、電力がＲＬによって正の供給レールに返されているが、ＰチャネルＭＯＳＦＥＴを用いるならば、負供給レールにも同等に電力を返すことができる。したがって図２の回路の変形均等物は、図５に示す回路の基礎を形成している。図５は、この回路の変形を示しており、電荷蓄積デバイス（図２のコンデンサーＣ１および図５のコンデンサーＣ４）と出力スイッチング素子（図２のトランジスターＱ３および図５のトランジスターＱ５９）との間にカスケード接続された別のスイッチング段をさらに具備する。別のスイッチング素子Ｑ６０が図５の回路に設けられており、ダイオードＤ７およびＤ８、コンデンサーＣ４およびトランジスターＱ６０で共有されるノードに印加される中間の出力電圧Ｖ６／Ｖ７および２＊Ｖ７が負荷ＲＬに印加され、同様に、第２のスイッチング段の入力ノード、すなわちダイオードＤ９およびＤ１０、およびトランジスターＱ１０によって共有されるノードに印加されることを保証する。図６は、図５の回路において生成された電位を示す電圧レベル図を示している。図５の回路において、Ｖ６＝Ｖ７であり、２つの電圧源を接続するノードは、接地電位にある。しかしながら、２つの電圧源の出力は同じである必要はないし、電圧源間の共有のノードを接地電位とする必要もないことを理解されたい。

トランジスターＱ１２およびＱ１３スイッチの導通状態は同じ入力信号ＩＮ＿３に依存する。これらの２つのトランジスターは異極性であるとともに、一方のトランジスターが導通している時、他方のトランジスターは非導通になる。トランジスターＱ１３が導通している場合、コンデンサーＣ４は電圧＋Ｖ６／＋Ｖ７と−Ｖ７の間に接続され、したがって、電圧２＊Ｖ７まで充電する。トランジスターＱ１３が非導通状態に切り替わり、トランジスターＱ１２が導通状態に切り替わると、その２つのトランジスターによって共有されるノードは接地電位になる。コンデンサーＶ４に蓄えられた電圧（２＊Ｖ７）は、ダイオードＤ８およびコンデンサーＣ４によって共有されるノードの電位を接地より上の２＊Ｖ７にブースティングする。Ｄ８は非導通となり、コンデンサーＣ４からの電荷の電圧源Ｖ６への漏出を防ぐ。図５の回路のこの動作は、図２の回路の動作と似ている。

（ダイオードＤ８、トランジスターＱ１２およびＱ１３、コンデンサーＣ４を含む）上述した図５の回路の第一段は、（破線領域における）カスケード接続された別のスイッチング段に接続しているノードに、４つの異なる電圧を提供する。これらはコンデンサーＣ４およびダイオードＤ８、接地電位によって共有されるノードの（トランジスターＱ１２およびＱ１３のスイッチング状態に応じた）２＊Ｖ７およびＶ７、または、トランジスターＱ１２およびＱ１３、コンデンサーＣ４によって共有されるノードの（トランジスターＱ１２およびＱ１３のスイッチング状態に応じた）−Ｖ７である。−Ｖ７の電圧は、負電力レールにおいて提供される。

図５の回路の第一段における充電動作に類似し、トランジスターＱ１１は導通しているがＱ１０は非導通であり、ダイオードＤ８およびコンデンサーＣ４によって共有されるノードで提供される電圧が２＊Ｖ７である場合、トランジスターＱ１０およびＱ１１はコンデンサーＣ５を３＊Ｖ７に充電する。

４つの電力源Ｖ６、Ｖ７、Ｃ４およびＣ５をカスケード接続することにより、図６に示した負荷ＲＬの出力電圧Ｖ＿ＲＬを達成することができる。

トランジスターＱ１１およびＱ１３が導通し、トランジスターＱ５９およびＱ６０は非導通である場合（図６のスイッチング状態１）、０ボルトの負荷電圧Ｖ＿ＲＬが生成される。コンデンサーＣ４およびダイオードＤ９によって共有されるノードは、−Ｖ７の電位にあり、トランジスターＱ１０、Ｑ１１およびコンデンサーＣ５によって共有されるノードはそのままである。したがって、ＲＬの上側端子部電極の電圧は−Ｖ７であって、ゼロ電位差を生じさせる。このスイッチング状態にあって、コンデンサーＣ４は２＊Ｖ７の電圧差に充電される。

トランジスターＱ１２が導通しており、トランジスターＱ５９およびＱ６０が非導通である場合（図６のスイッチング状態２）、Ｖ７の負荷電圧Ｖ＿ＲＬが生成される。このスイッチング状態において、トランジスターＱ１２およびＱ１３、コンデンサーＣ４およびダイオードＤ９によって共有されるノードは接地電位にあり、トランジスターＱ１０およびＱ１１、コンデンサーＣ５によって共有されるノードは電位−Ｖ７にある。ダイオードＤ９およびＤ１０は導通しており、ＲＬの上側端子部電極を接地電位にする。したがって、負荷ＲＬの両端の電位差はＶ７である。このスイッチング状態では、コンデンサーＣ４に蓄えられた電圧が、ダイオードＤ７およびＤ８、コンデンサーＣ４、トランジスターＱ６０によって共有されたノードの電圧を２＊Ｖ７にブースティングすることから、ダイオードＤ８は非導通である。

トランジスターＱ１１、Ｑ１３およびＱ６０が導通しており、トランジスターＱ５９が非導通である場合（図６のスイッチング状態３）、２＊Ｖ７の負荷電圧Ｖ＿ＲＬが生成される。電位Ｖ７はトランジスターＱ６０によって負荷ＲＬの上側端子部電極に印加される。ダイオードＤ９の陽極は−Ｖ７の電位にあるので、ダイオードＤ９は非導通である。したがって、負荷ＲＬの両端の電位は２＊Ｖ７である。

３＊Ｖ７の負荷電圧Ｖ＿ＲＬは、図６の状態４および５として示された２つの異なるスイッチング状態によって達成することができる。第１のスイッチング状態（図６のスイッチング状態４）において、トランジスターＱ１１、Ｑ１２およびＱ６０は導通しているが、トランジスターＱ５９は非導通である。電圧源によって共有される接地電位は、トランジスターＱ１２を通して、トランジスターＱ１２およびＱ１３、コンデンサーＣ４、ダイオードＤ９によって共有されたノードに印加される。ダイオードＤ７およびＤ８、コンデンサーＣ４、トランジスターＱ６０によって共有されたノードの電位は、コンデンサーＣ４に蓄えられた電荷によって２＊Ｖ７にブースティングされ、ダイオードＤ８は非導通となる。この電位はトランジスターＱ６０およびダイオードＤ１０を通して負荷ＲＬの上側端子部電極に渡され、ダイオードＤ９は非導通となる。したがって、負荷ＲＬの両端の電位差Ｖ＿ＲＬは３＊Ｖ７である。このスイッチング状態では、コンデンサーＣ４は放電される。したがって、（ダイオードＤ７を通した）ブースティング後の電圧２＊Ｖ７と、（トランジスターＱ１１を通した）−Ｖ７との間に接続されたコンデンサーＣ５は、コンデンサーＣ４によって３＊Ｖ７に充電される。

第２のスイッチング状態（図６に示されるスイッチング状態５）において、トランジスターＱ１０、Ｑ１３およびＱ５９は導通しており、トランジスターＱ６０は非導通である。このスイッチング状態において、コンデンサーＣ４は（トランジスターＱ１３を通して）電圧Ｖ７と−Ｖ７の間で充電される。トランジスターＱ１０およびＱ６０ならびにダイオードＤ９およびＤ１０によって共有されるノードは−Ｖ７の電位にある。コンデンサーＣ５は３＊Ｖ７の電圧を保持し、これによりダイオードＤ７、コンデンサーＣ５、トランジスターＱ５９の間で共有されるノードは２＊Ｖ７の電位にブースティングされ、ダイオードＤ７は非導通となる。この電位はＲＬに接続している上部出力端子にも印加され、ダイオードＤ１０は非導通となる。このスイッチング状態において、コンデンサーＣ５は放電し、コンデンサーＣ４は充電される。

トランジスターＱ１０、Ｑ１２およびＱ５９が導通しているならば、トランジスターＱ６０が非導通である場合（図６のスイッチング状態６）に４＊Ｖ７の負荷電圧Ｖ＿ＲＬが達成される。接地電位は、トランジスターＱ１０およびＱ１２およびダイオードＤ９を通して、コンデンサーＣ５およびトランジスターＱ１０、およびＱ１１によって共有されるノードに印加される。コンデンサーＣ５は、３＊Ｖ７の電圧を蓄え、ダイオードＤ７、コンデンサーＣ５およびトランジスターＱ５９によって共有されるノードの電位を３＊Ｖ７にブースティングする。この電位はトランジスターＱ５９を通して負荷ＲＬの上側端子部電極に印加される。トランジスターＱ１２およびＱ１３、コンデンサーＣ４およびダイオードＤ９によって共有されたノードの電位は接地であることに留意されたい。これは、コンデンサーＣ４に蓄積された電荷が、ダイオードＤ７およびＤ８、コンデンサーＣ４およびトランジスターＱ１０によって共有されたノードの電位を２＊Ｖ７にブースティングすることを意味する。したがってダイオードＤ８は非導通となる。ダイオードＤ７、コンデンサーＣ５、トランジスターＱ５９の間で共有されたノードの電位３＊Ｖ７は、ダイオードＤ７の陽極の２＊Ｖ７電位に照らして、ダイオードＤ７を非導通にする。こうしてコンデンサーＣ４は蓄えられた電荷を保持する一方で、コンデンサーＣ５はこのスイッチング状態において放電する。

５＊Ｖ７および６＊Ｖ７のＶ＿ＲＬの負荷電圧は、図６に示されるスイッチング状態７および８のそれぞれにおいて生成される。両方のスイッチング状態において、トランジスターＱ１０、Ｑ５９およびＱ６０は導通している。２つのスイッチング状態は、スイッチング状態７ではトランジスターＱ１３は導通しており、トランジスターＱ１２は非導通である一方、スイッチング状態８ではトランジスターＱ１３が非導通であってトランジスターＱ１２は導通しているという点で互いに異なる。

両方のスイッチング状態において、コンデンサーＣ５の下側端子／ダイオードＤ９およびＤ１０、およびトランジスターＱ１０およびＱ６０によって共有されたノードに印加される電位は、コンデンサーＣ５に蓄えられた電圧すなわち３＊Ｖ７によってブースティングされる。２つのスイッチング状態は、ダイオードＤ９およびＤ１０、およびトランジスターＱ１０およびＱ６０によって共有されたノードに（トランジスターＱ６０によって）印加される電位が異なる。２つのスイッチング状態においてこのノードに印加された異なる電位は、トランジスターＱ１２およびＱ１３、コンデンサーＣ４およびダイオードＤ９によって共有されたノードの電位のブースティングに起因する。このノードの電位はＣ４に蓄えられた電圧２＊Ｖ７によってブースティングされる。スイッチング状態７において、トランジスターＱ１３は導通している。その結果、−Ｖ７の電圧はコンデンサーＣ４によってＶ７の電圧にブースティングされる。この電圧はコンデンサーＣ５によって４＊Ｖ７にブースティングされ、５＊Ｖ７の出力電位差を生じさせる。スイッチング状態８において、トランジスターＱ１２は導通している。その結果、接地電位はコンデンサーＣ４によって２＊Ｖ７の電圧にブースティングされる。この電圧はコンデンサーＣ５によって５＊Ｖ７にブースティングされ、６＊Ｖ７の出力電位差を生じさせる。

図５の回路の上記の説明により、コンデンサーＣ５は３＊Ｖ７の電圧に充電される。しかしながら、コンデンサーＣ５を２＊Ｖ７の電圧に充電することも可能であることを理解されたい。上記の説明の一部において、出力電圧は、上記の説明から当業者であればただちに明らかとなる別の方法で生成してもよい。

ここで、図７に示される回路を参照すると、この回路は、トランジスターＱ５９と接続された図５の回路（トランジスターＱ１２およびＱ１３、ダイオードＤ８およびコンデンサーＣ４を含む）の第一段に類似しているが、負荷ＲＬに直列な付加トランジスターＱ１７を具備する。図７の回路は、図２の回路の変形にも類似しているが、電力が負供給レールに戻され、トランジスターＱ１７をさらに含むように変形されていることを理解されたい。

図２および図５の回路例では、図３および図６にそれぞれ示した離散的な電圧レベルのみしか出力に印加できないことを認識されたい。これを改良するために、図７では、トランジスターＱ１７の両端の電圧降下が負荷ＲＬの電圧出力を滑らかに変化させるように、トランジスターＱ１７に印加されるゲート電圧を変化させる。トランジスターＱ１７のゲートに印加された入力信号は（上述のＩＮ＿１乃至ＩＮ＿５のように）バイナリ信号ではなく、トランジスターＱ１７のチャネルに、トランジスターＱ１４およびダイオードＤ１２とともにトランジスターＱ１７が共有するノードに印加された電圧を所望の出力電圧Ｖ＿ＲＬに低減する電圧降下をもたらす信号レベルを有する線形のアナログ信号であることを理解されたい。

図７の回路と、図２および５の回路との相違点は、アースに接続されるのは、（２つの電圧源によって共有される端子ではなく）電圧源Ｖ９の負端子であるということである。この変更はトランジスターＱ１７を使用することとは独立しており、図２および５に示される回路において同等になすことができる。

ここで図８の回路を参照すると、この回路は、図７の回路のミラー変形を加えることにより図７の回路を拡張するものであって、トランジスターの極性も反転させる。図のように、図７において用いられる調整トランジスターＱ１７は、図８の回路の二等分のどちらにも含まれていない。しかしながら、図８の回路の半分におけるこのトランジスターの省略は、線形の信号を生成する場合には必須ではない。

図８の回路の半分の各々の動作は、図２の回路の動作と同じであるか、あるいは図７の回路の等価部分の動作と同じである。図８の回路は負荷ＲＬの両端に正負の電圧を印加することを可能にする。テーブル１は、負荷ＲＬに印加することができる電圧の範囲を、関連するトランジスターの必要なスイッチング状態とともに示している。
テーブル１：左欄に示すように出力負荷電圧を印加するための関連するトランジスターのスイッチング状態

図８の回路は、（半回路のそれぞれに２つとして）４つのバイナリ信号入力に依存する。信号入力のすべての組合せはこの回路において用いることができるとは限らないことを理解されたい。トランジスターのスイッチングは、例えば、上記の要約された方法のいずれかで単一の電位だけが負荷ＲＬに印加されるように行なわれなければならない。他の電位が負荷ＲＬに印加されるのを遮断するために必要なトランジスターは、それに応じて切り替えられる。他のトランジスターは、が電圧ブースティングについて用いられない場合、１つのコンデンサーあるいは両コンデンサーの充電を可能にするために切り替えられてもよい。

図８に示されるようなＰチャネルとＮチャネル構造を組み合わせることにより、正負の両方の遷移を接地基準近傍で達成することができるバイポーラ出力が実現される。図７に詳述されるような線形の出力信号を達成するために、ＰチャネルとＮチャネルの直列パスエレメントを図８に組み合わせることが可能である。

４つの電圧源を提供しなければならないが、正負電圧レベルを提供することができるという利点が図８の回路において達成されることを理解されたい。ここで、４つの電圧源を用いることなく負荷ＲＬに正ならびに負の電圧を印加することができる更なる実施形態を図９に示す。図９の回路は、２つの一次巻線を持った変圧器を用いる。この変圧器の一次側の中心／共通端子は、電位の＋Ｖ３に恒久に接続される。正負電圧は、変圧器の一次側の上側端子部電極（ダイオードＤ３およびトランジスターＱ６とノードを共有する端子）に負電位を印加し、または、変圧器の一次側の下側端子（ダイオードＤ５およびトランジスターＱ９とノードを共有する端子）に正電位を印加することにより、変圧器の二次側に引き起こされる。変圧器の一次側の２分の１だけが常に使用される。

図示の実施形態では、変圧器は一次巻線の二等分に等しい巻数となるように構成される。実施形態において各々、一次側の半分は、二次側に給与電圧の１：１変換を提供する。しかしながら、１：１変換が必須ではないことを認識されたい。他の比率が所望の出力電圧に応じて選択されてもよい。一次および二次側の１：１変換が達成されるように変圧器が構成される場合、負荷に印加される電圧Ｖ＿ＲＬは、現在使用中の変圧器の一次側の半分に印加された電圧差と同じ電圧である。様々な負荷電圧Ｖ＿ＲＬの生成のために適用される入力信号を図１０に示す。テーブル２は、様々な負荷電圧Ｖ＿ＲＬを達成するのに必要なスイッチング状態の一覧である。

テーブル２：左欄に説明するように出力負荷電圧を印加するための関連するトランジスターのスイッチング状態

図１１は、図９の回路において、図７を参照して説明した直列パスエレメントと同じように滑らかな出力信号を提供する直列パスエレメントＱ２２を含めたものである。図１１に示されるトランジスターＱ２２はクラスＡモードで動作することを認識されたい。これは非能率をもたらすが、２つの電源Ｖ１１およびＶ１２の供給電圧より低い供給電圧を持った電源から電流を引き出すために接続された第２のトランジスターがクラスＧアンプを形成するように回路に含まれるならば、回避することができる。そのような回路の一例を図１２に示す。

図９、図１１、図１２に示される変圧器の２つの一次巻線のどちらかの両端の電位は、中央端子に印加された電圧（この電位は、図９に示される回路におけるＶ３であり、（図１１において用いられる線形直列パスエレメントＱ２２の変更効果により）、図１１に示される回路における接地とＶ３の間）と、一次巻線の上側または下側端子に印加された電位（上述したように、これらの電位は接地電位、−Ｖ３、−２＊Ｖ３、−３＊Ｖ３である）との差である。したがって、図９の回路の変圧器の一次巻線に印加される電位は、Ｖ_{ｐｒｉｍａｒｙ}＝Ｖ３＋ｎ＊Ｖ３と表すことができ、ｎは、値０、１、２あるいは３を取り得る整数である。

直列パスエレメントは、一次巻線の中央端子に印加された電位のＶ３を接地電位とＶ３の間の任意の電位値に低減する電圧降下を引き起こし得る。したがって、図１１に示される回路の変圧器の一次巻線に印加された電位は、Ｖ_{ｐｒｉｍａｒｙ}＝ｃ_Ｖ３＊Ｖ３＋ｎ＊Ｖ３と表すことができ、ｎは、値０、１、２あるいは３を取り得る整数である。ｃ_Ｖ３は、Ｑ２２によって変圧器の一次巻線の共通端子に印加された電位の減衰を反映する、１未満のスケーリングファクタである。

図１１の回路の効率は、Ｑ２２両端の電位降下の増加にともない低減することを理解されたい。図１２の回路は、別の電源Ｖ１５の提供によりこの問題を緩和する。Ｖ１５によって供給される電圧は供給電圧Ｖ１３より低い。これは、ｃ_Ｖ３＊Ｖ３を要する電圧Ｖ_{ｐｒｉｍａｒｙ}がＶ１５より小さいことが望まれる場合、図１２に示される回路は、トランジスターＱ６６のゲートに適切な入力信号を印加することにより、トランジスターＱ６６、Ｑ６８および変圧器によって共有されるノードをＶ３から分離することが可能であることを意味する。その後、トランジスターＱ６８に適切な入力信号を印加することにより、電圧源Ｖ１５をトランジスターＱ６６、Ｑ６８および変圧器によって共有されるノードに接続することができる。この場合、その出力信号Ｖ_{ｐｒｉｍａｒｙ}はＶ_{ｐｒｉｍａｒｙ}＝ｃ_Ｖ１５＊Ｖ１５＋ｎ＊Ｖ１３と表すことができ、ｎは、値０、１、２あるいは３を取り得る整数である。ｃ_Ｖ１５は、Ｑ６８によって変圧器の一次巻線の共通端子に印加された電位の減衰を反映する、１未満のスケーリングファクタである。

この構成は、図１２回路において、Ｖ１３からの極度に減じられた電圧供給を、電圧源Ｖ１５からのそれほど極度に減じられない電圧供給に置き換えることによりＶ１５以下へのＶ１３（図１１のＶ３）の減衰を要求する出力電圧を生成することができることから、図１１の回路と比較して効率が好ましいものとなる。

クラスＧ配置は、図９、図１１および図１２の変圧器の実施形態に役立つばかりでないことを理解されたい。より一般に、図１２に示されるクラスＧネットワークは、接地電位以外の供給電位が１つの負荷端子に印加され、スイッチング電位が別の負荷端子に印加される任意の構成に有用である。これは、例えば、図２に示された回路の場合である。

図１３に示された別の実施形態において、（図７の回路の場合のとおり、切り替えられた出力電位と負荷の間に直列に提供される直列パスエレメントとは反対に）直列パスエレメントＱ_Ａが、非スイッチング供給電位Ｖ_Ａおよび負荷端子に直列に提供される。この実施形態において負荷Ｖ＿ＲＬの両端に印加される電圧はｃ＊Ｖ_Ａ＊Ｖ_{ｓｗｉｔｃｈｅｄ}であり、ｃは供給電圧Ｖ_Ａの減衰を表わす定数であり、Ｖ_Ａ≠０Ｖであり、Ｖ_{ｓｗｉｔｃｈｅｄ}は、図１３の破線で示されたスイッチング網によって供給される電圧であることを理解されたい。図１３において用いられるスイッチング網は、上述の回路網のいずれかとすることができ、電源と負荷の間の直接接続は図１３に示した接続によって提供される。

図１１の回路の場合と同様、図１３に示される回路は、ｃ値の減少に伴い効率の低下を被る。この問題は、電圧源Ｖ_Ｂ、直列パスエレメントＱ_Ｂ、および図１２に関して上述したものと同様の方法により緩和され、図１２を参照して上述したものと同様の効率向上を達成することができる。

スイッチング網に接続された２つの電力源によって供給された電圧（例えば図１２のＶ１３およびＶ１４）は、スイッチング網におけるコンデンサーに蓄えることが可能な電圧を規定することが理解される。蓄えられた電圧は、共通接続の電力源の供給電圧をブースティング可能な量を定める。したがって、２つの共通接続の電力源によって供給される電圧は、負荷の１つの端子に印加される電位間の差を定める。図１２および図１３に示した実施形態を例外として、上述の実施形態のすべてにおいて、図１２および図１３において異なる電源（Ｖ１５およびＶ_Ｂそれぞれ）を時には用いることにより、共通接続電源によって提供されるいずれかの供給電圧は、（直接あるいは直列パスエレメントを介して）別の負荷端子に印加される。この供給電圧は、負荷に基準電圧を供給し、これに対して負荷の両端の電圧降下が形成される。

図１２および図１３に関して上述したように、共通接続電源から負荷端子に提供される供給電圧を、例えば図１２および図１３における電圧源Ｖ１５およびＱ_Ｂから（直列パスエレメントによる減衰に従う）より低い供給電圧に置き換えることが有利であるという状況がある。ここまでの実施形態の説明では、スイッチング網に供給される供給電圧Ｖ１３／Ｖ_Ａよりも低い補給の供給電圧を提供する補給電力供給Ｖ１５／Ｖ_Ｂに注目していた。上記の説明から理解されるように、スイッチング網に提供される供給電圧は負荷端子のうちの１つに印加される電圧間のステップ幅を規定する。しかしながら、電圧Ｖ_Ｂは電圧Ｖ_Ａより低い必要はなく、Ｖ_Ｂ＞Ｖ_Ａであって、Ｖ_Ｂが負荷端子に接続され、減じられた供給電圧がＶ_Ａと同じくらい低くなるまでＱ_Ｂによって減じられるという状況を想定することができる。この点でＱ_Ｂは負荷端子からＶ_Ｂを分離するために切り替えることができ、Ｑ_Ａによって負荷端子にＶ_Ａを接続することが可能である。

実施形態のマルチレベル電源アーキテクチャが効率を向上することを示した。シヌソイド入力を持った標準クラスＢ増幅器は例えば７８．５％の効率を持つが、図１１の回路の効率は８９％である。そのＰＡＰＲとともに信号に影響するならばクラスＢ増幅器に関する改善は最も大きいことを理解されたい。

実施形態においては、いくつかの異なる電圧をバイナリ制御方法で負荷抵抗に生成することができる。バイナリウェイト・スイッチングは、既知のマルチレベル電源と比較した場合、コンポーネントの数を大幅に増加させることなく、要求される電源の数を低減する。

ＭＯＳＦＥＴが上述の実施形態において用いられるが、そのようなトランジスターの使用は必須ではなく、好ましい実施形態に関して上述したトランジスターのスイッチング挙動が繰り返される限り、（バイポーラ接合トランジスターまたは絶縁ゲートバイポーラトランジスターのような）他の種類のトランジスターや、他の形式のスイッチング素子を実施形態の実施に用いることができることを理解されたい。

低消費電力ＭＯＳＦＥＴスイッチが用いられる場合、高速のスイッチング速度を達成可能である。この場合、実施形態のアーキテクチャは、広帯域の分離周波数エンベロープ被変調増幅器アーキテクチャにおけるクラスＢあるいはクラスＧ増幅器の置換に適したものとなる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims

第１のノードに接続される第１の端子と、第２の端子とを持ち、前記第１の端子と前記第２の端子との間に第１の電圧を発生する第１の電源と、
前記第１の電源の第２の端子に接続される第１の端子と、第２の端子とを持ち、前記第１の端子と前記第２の端子との間に第２の電圧を発生する第２の電源と、
前記第１の電源の第１の端子および第２の端子のいずれか一方を第２のノードに接続するように相補的にＯＮ／ＯＦＦ動作する第１のスイッチング素子および第２のスイッチング素子を含む第１のスイッチング素子対と、
第３のノードと第４のノードとの間を短絡または開放するようにＯＮ／ＯＦＦ動作する第３のスイッチング素子と、
前記第２のノードと前記第３のノードとの間に挿入される第１の整流素子と、
前記第２の電源の第２の端子と前記第４のノードとの間に挿入される第２の整流素子と、
前記第２のノードに接続される第１の端子と前記第４のノードに接続される第２の端子とを持つ第１のコンデンサと
を具備し、
第１のスイッチング状態において、前記第１のスイッチング素子対は前記第１の電源の第１の端子を前記第２のノードに接続し、前記第３のスイッチング素子は前記第３のノードと前記第４のノードとの間を短絡し、前記第１の整流素子は非導通となり、前記第１のコンデンサは前記第１の電圧および前記第２の電圧の和によって充電され、
第２のスイッチング状態において、前記第１のスイッチング素子対は前記第１の電源の第２の端子を前記第２のノードに接続し、前記第３のスイッチング素子は前記第３のノードと前記第４のノードとの間を短絡し、前記第１の整流素子および前記第２の整流素子は非導通となり、前記第１のコンデンサの第１の端子の電位が前記第１の電源の第２の端子の電位によってリセットされ、前記第３のノードの電位が前記第１のコンデンサの第２の端子の電位に略一致する、
マルチレベル電源。
第３のスイッチング状態において、前記第１のスイッチング素子対は前記第１の電源の第２の端子を前記第２のノードに接続し、前記第３のスイッチング素子は前記第３のノードと前記第４のノードとの間を開放し、前記第２の整流素子は非導通となり、前記第１のコンデンサの第１の端子の電位および前記第３のノードの電位が前記第１の電源の第２の端子の電位によってリセットされ、
第４のスイッチング状態において、前記第１のスイッチング素子対は前記第１の電源の第１の端子を前記第２のノードに接続し、前記第３のスイッチング素子は前記第３のノードと前記第４のノードとの間を開放し、前記第１のコンデンサの第１の端子の電位および前記第３のノードの電位が前記第１の電源の第１の端子の電位によってリセットされる、
請求項１記載のマルチレベル電源。
第５のノードと第６のノードとの間に挿入される第２のコンデンサと、
前記第１のノードおよび第３のノードのいずれか一方を前記第６のノードに接続するように相補的にＯＮ／ＯＦＦ動作する第４のスイッチング素子および第５のスイッチング素子を含む第２のスイッチング素子対と、
前記第４のノードと前記第５のノードとの間に挿入される第３の整流素子と、
前記第５のノードと第７のノードとの間を短絡または開放するようにＯＮ／ＯＦＦ動作する第６のスイッチング素子と、
前記第３のノードと前記第７のノードとの間に挿入される第４の整流素子と
をさらに具備し、
前記第２のスイッチング状態は、第５のスイッチング状態を包含し、
前記第５のスイッチング状態において、前記第２のスイッチング素子対は前記第３のノードを前記第６のノードに接続し、前記第３の整流素子および前記第４の整流素子は非導通となり、前記第６のスイッチング素子は前記第５のノードと前記第７のノードとの間を短絡する、
請求項１または請求項２記載のマルチレベル電源。
第５のノードと第６のノードとの間に挿入される第２のコンデンサと、
前記第１のノードおよび第３のノードのいずれか一方を前記第６のノードに接続するように相補的にＯＮ／ＯＦＦ動作する第４のスイッチング素子および第５のスイッチング素子を含む第２のスイッチング素子対と、
前記第４のノードと前記第５のノードとの間に挿入される第３の整流素子と、
前記第５のノードと第７のノードとの間を短絡または開放するようにＯＮ／ＯＦＦ動作する第６のスイッチング素子と、
をさらに具備し、
前記第２のスイッチング状態は、第６のスイッチング状態を包含し、
前記第６のスイッチング状態において、前記第２のスイッチング素子対は前記第１のノードを前記第６のノードに接続し、前記第６のスイッチング素子は前記第５のノードと前記第７のノードとの間を開放する、
請求項１または請求項２記載のマルチレベル電源。
請求項１乃至請求項４のいずれか１項に記載のマルチレベル電源に相当する第１のマルチレベル電源および第２のマルチレベル電源を具備し、
前記第２のマルチレベル電源および前記第１のマルチレベル電源のアーキテクチャは対称的であって、
前記第１のマルチレベル電源に含まれる第２の電源の第２の端子の電位は、前記第２のマルチレベル電源に含まれる第１の電源の第１の端子の電位と略一致する、
マルチレベル電源。
正段および負段を含み、
前記正段および前記負段の各々は、請求項１乃至請求項４のいずれか１項に記載のマルチレベル電源と、負荷に接続可能な二次側を持つ変圧器とを備え、
前記変圧器は、第１の端子、第２の端子および共通端子を持ち、前記第１の端子は、前記正段の出力端子に接続され、あるいは接続可能であり、前記第２の端子は、前記負段の出力端子に接続され、あるいは接続可能であり、前記共通端子は前記マルチレベル電源に含まれる第１の電源の第１の端子または第２の電源の第２の端子に接続される、
マルチレベル電源。
出力に直列な第１の可変減衰器をさらに具備する、請求項１乃至請求項６のいずれか１項に記載のマルチレベル電源。
前記第１の可変減衰器の第１の端子は、前記第１の電源の第１の端子若しくは第２の端子または前記第２の電源の第２の端子に接続され、
前記マルチレベル電源は、前記第１の可変減衰器の第１の端子に印加される電圧とは異なる電圧を発生して前記出力に供給する第３の電源をさらに具備する、
請求項７記載のマルチレベル電源。
前記出力と前記第３の電源との間に第２の可変減衰器をさらに具備する、請求項８記載のマルチレベル電源。
前記第１の可変減衰器および前記第２の可変減衰器の少なくとも一方に、減衰量を調節するための駆動信号を供給する駆動回路をさらに具備する、請求項９記載のマルチレベル電源。
前記第１のスイッチング素子、前記第２のスイッチング素子および前記第３のスイッチング素子は、ＭＯＳＦＥＴを含む、請求項１乃至請求項１０のいずれか１項に記載のマルチレベル電源。
前記第１のスイッチング素子、前記第２のスイッチング素子および前記第３のスイッチング素子にバイナリ信号を供給する信号源をさらに具備する、請求項１乃至請求項１１のいずれか１項に記載のマルチレベル電源。
請求項１乃至請求項１２のいずれか１項に記載のマルチレベル電源を含む基地局または送信機。
第１のノードに接続される第１の端子と、第２の端子とを持ち、前記第１の端子と前記第２の端子との間に第１の電圧を発生する第１の電源と、
前記第１の電源の第２の端子に接続される第１の端子と、第２の端子とを持ち、前記第１の端子と前記第２の端子との間に第２の電圧を発生する第２の電源と、
前記第１の電源の第１の端子および第２の端子のいずれか一方を第２のノードに接続するように相補的にＯＮ／ＯＦＦ動作する第１のスイッチング素子および第２のスイッチング素子を含む第１のスイッチング素子対と、
第３のノードと第４のノードとの間を短絡または開放するようにＯＮ／ＯＦＦ動作する第３のスイッチング素子と、
前記第２のノードと前記第３のノードとの間に挿入される第１の整流素子と、
前記第２の電源の第２の端子と前記第４のノードとの間に挿入される第２の整流素子と、
前記第２のノードに接続される第１の端子と前記第４のノードに接続される第２の端子とを持つ第１のコンデンサと
を具備する、マルチレベル電源の制御方法であって、
第１のスイッチング状態において、前記第１のスイッチング素子対に前記第１の電源の第１の端子を前記第２のノードに接続させ、前記第３のスイッチング素子に前記第３のノードと前記第４のノードとの間を短絡させ、前記第１の整流素子を非導通とし、前記第１のコンデンサを前記第１の電圧および前記第２の電圧の和によって充電することと、
第２のスイッチング状態において、前記第１のスイッチング素子対に前記第１の電源の第２の端子を前記第２のノードに接続させ、前記第３のスイッチング素子に前記第３のノードと前記第４のノードとの間を短絡させ、前記第１の整流素子および前記第２の整流素子を非導通とし、前記第１のコンデンサの第１の端子の電位が前記第１の電源の第２の端子の電位によってリセットされ、前記第３のノードの電位を前記第１のコンデンサの第２の端子の電位に略一致させることと
を具備する、
制御方法。
前記マルチレベル電源は、
第５のノードと第６のノードとの間に挿入される第２のコンデンサと、
前記第１のノードおよび第３のノードのいずれか一方を前記第６のノードに接続するように相補的にＯＮ／ＯＦＦ動作する第４のスイッチング素子および第５のスイッチング素子を含む第２のスイッチング素子対と、
前記第４のノードと前記第５のノードとの間に挿入される第３の整流素子と、
前記第５のノードと第７のノードとの間を短絡または開放するようにＯＮ／ＯＦＦ動作する第６のスイッチング素子と、
前記第３のノードと前記第７のノードとの間に挿入される第４の整流素子と
をさらに具備し、
前記第２のスイッチング状態は、第５のスイッチング状態および第６のスイッチング状態を包含し、
前記制御方法は、
前記第５のスイッチング状態において、前記第２のスイッチング素子対に前記第３のノードを前記第６のノードに接続させ、前記第３の整流素子および前記第４の整流素子を非導通とし、前記第６のスイッチング素子に前記第５のノードと前記第７のノードとの間を短絡させることと、
前記第６のスイッチング状態において、前記第２のスイッチング素子対に前記第１のノードを前記第６のノードに接続させ、前記第６のスイッチング素子に前記第５のノードと前記第７のノードとの間を開放させることと
をさらに具備する、
請求項１４記載の制御方法。