JP6030879B2 - ボルテージレギュレータ - Google Patents

Description

本発明は、ボルテージレギュレータに関し、より詳しくは起動時の突入電流を防止する技術に関する。

図４に、従来の起動時の突入電流を防止する回路を備えたボルテージレギュレータの回路図を示す。
従来のボルテージレギュレータは、出力トランジスタＭ１、ＯＮＯＦＦ回路１１、カウンタ回路１２、基準電圧回路である定電流源Ｑ１と抵抗Ｒ３、誤差増幅回路Ａ１、短絡電流制限回路ＭＢ、出力電流制限回路ＭＡ、スイッチ１３、トランジスタＭ２、Ｍ３を備える。

従来のボルテージレギュレータは、電流制限値の高い第１出力電流制限回路ＭＡ１と電流制限値の低い第２出力電流制限回路ＭＡ２とを備え、起動した時は第２出力電流制限回路ＭＡ２を動作させ、所定の時間後に第１出力電流制限回路ＭＡ１へ切り替えることによって、起動時の突入電流を防止する（例えば特許文献１参照）。

特開２００３‐２７１２５１号公報

しかしながら、図４に示す従来のボルテージレギュレータでは、電流制限値の異なる保護回路と、突入電流を制限する期間を設けるカウンタ回路が必要となり、チップ面積が増大し、且つ消費電流も増加するという課題がある。

本発明は、上記課題を解決するためになされたものであり、本発明の突入電流を防止する回路を備えたボルテージレギュレータは以下のような構成とした。

過電流保護回路は、ゲートが誤差増幅回路の出力端子と接続され、ドレインがセンス抵抗に接続された第一のセンストランジスタと、ゲートが誤差増幅回路の出力端子と接続された第二のセンストランジスタと、ゲートが制御回路の出力端子と接続され、ソースが前記第二のセンストランジスタのドレインと接続され、ドレインがセンス抵抗に接続された制御トランジスタと、を備え、制御トランジスタは、基準電圧が所定の電圧を超えるまで制御回路が出力する検出信号を受けてオンする、構成としたボルテージレギュレータ。

本発明の過電流保護回路を備えたボルテージレギュレータによれば、簡便な回路を用いているのでチップ面積の増加を抑え、且つ消費電流の増加を抑えることが可能である。
また、誤差増幅回路の差動対をなすトランジスタと同じ構成のトランジスタを使用することによって、製造バラツキを抑制できる。

本実施形態のボルテージレギュレータを示す回路図である。 本実施形態のボルテージレギュレータの一例を示す回路図である。 本実施形態のボルテージレギュレータの一例を示す回路図である。 従来のボルテージレギュレータを示す回路図である。

図１は、本実施形態のボルテージレギュレータを示す回路図である。
本実施形態のボルテージレギュレータは、誤差増幅回路１と、制御回路２と、過電流保護回路３と、基準電圧回路４と、出力トランジスタ５と、分圧抵抗６と、を備えている。

誤差増幅回路１は、例えば、トランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４と定電流源Ｉ１１からなる初段の誤差増幅回路と、トランジスタＭ１５と定電流源Ｉ１２からなる２段目の増幅回路と、からなる。制御回路２は、電源端子と接地端子の間に直列に接続された抵抗Ｒ２１及びトランジスタＭ２１と、インバータ２２とを備えている。

誤差増幅回路１は、基準電圧回路４の出力端子が反転入力端子に接続され、分圧抵抗６の出力端子が非反転入力端子に接続される。出力トランジスタ５は、誤差増幅回路１の出力端子がゲートに接続され、電源端子にソースが接続され、ボルテージレギュレータの出力端子にドレインが接続される。制御回路２は、基準電圧回路４の出力端子がトランジスタＭ２１のゲートに接続され、インバータ２２の出力端子が過電流保護回路３の第二の入力端子に接続される。インバータ２２の入力端子は、抵抗Ｒ２１とトランジスタＭ２１の接続ノードと接続される。過電流保護回路３は、誤差増幅回路１の出力端子が第一の入力端子に接続され、出力端子は出力トランジスタ５のゲートに接続される。

過電流保護回路３は、例えば図２に示すような、センストランジスタＭ３１と、センス抵抗Ｒ３１と、トランジスタＭ３２と、抵抗Ｒ３２と、トランジスタＭ３３と、を備えた垂下型の過電流保護回路である。また、例えば図３に示すような、センストランジスタＭ３１と、センス抵抗Ｒ３１と、トランジスタＭ３２と、抵抗Ｒ３２と、トランジスタＭ３３と、を備えたフの字型の過電流保護回路である。図２の垂下型の過電流保護回路３は、トランジスタＭ３２のソースは接地端子に接続される。図３のフの字型の過電流保護回路３は、トランジスタＭ３２のソースはボルテージレギュレータの出力端子に接続される。

過電流保護回路３は、更に、誤差増幅回路１の出力端子がゲートに接続された第二のセンストランジスタＭ３４と、第二のセンストランジスタＭ３４のドレインがソースに接続され、ドレインがセンス抵抗Ｒ３１に接続された制御トランジスタＭ３５を備えている。

以下、図面を参照して、本実施形態のボルテージレギュレータの動作を説明する。
誤差増幅回路１は、基準電圧回路４が出力する基準電圧Ｖｒｅｆと分圧抵抗６が出力する帰還電圧Ｖｆｂを入力し、その差を増幅して、制御電圧として出力端子から出力する。
出力トランジスタ５は、ボルテージレギュレータの出力端子の電圧が一定になるように、誤差増幅回路１の出力する制御電圧でゲートを制御される。過電流保護回路３は、誤差増幅回路１の出力する制御電圧を監視し、ボルテージレギュレータの出力端子に過電流が流れたことを検出すると、出力トランジスタ５のゲート電圧を高くして、出力電流が小さくなるように制御する。

ここで、ボルテージレギュレータに電源が投入されたときの動作を説明する。
電源投入時、出力トランジスタ５はオフしているので、ボルテージレギュレータの出力端子の電圧Ｖｏｕｔは接地電圧に等しい。即ち、帰還電圧Ｖｆｂは接地電圧に等しい。そして、基準電圧ＶｒｅｆがトランジスタＭ１２の閾値電圧を越えると、誤差増幅回路１の出力する制御電圧はロウレベルになって、出力トランジスタ５はオンする。この時、出力トランジスタ５は急峻にオンするので、ボルテージレギュレータの出力端子に突入電流が発生する。

図２に示す垂下型の過電流保護回路３では、センストランジスタＭ３１が出力トランジスタ５と同様にオンして、センス抵抗Ｒ３１に電流が流れて、センス抵抗Ｒ３１の両端には電圧が発生する。トランジスタＭ３２のゲート電圧が高くなってオンするので、トランジスタＭ３３がオンして、出力トランジスタ５のゲート電圧をハイレベルに持ち上げる。このようにして、ボルテージレギュレータは、出力端子の過電流を減少させる。

ここで、制御回路２のトランジスタＭ２１の閾値は、誤差増幅回路１のトランジスタＭ１２よりも高く設定されている。即ち、基準電圧ＶｒｅｆがトランジスタＭ１２の閾値電圧を越えて、トランジスタＭ２１の閾値電圧を越えるまでの間は、制御回路２の出力端子の出力はロウレベルである。過電流保護回路３の制御トランジスタＭ３５は、ゲートがロウレベルなのでオンする。即ち、第二のセンストランジスタＭ３４の電流もセンス抵抗Ｒ３１に流れる。従って、基準電圧ＶｒｅｆがトランジスタＭ２１の閾値電圧を越えまでは、二つのセンストランジスタＭ３１、Ｍ３４からセンス抵抗Ｒ３１に電流が流れるので、その両端の電圧は早く高くなり、より早く出力端子の過電流を小さくすることが出来る。

その後、基準電圧Ｖｒｅｆが制御回路２のトランジスタ２１の閾値を超えると、制御回路２の出力が反転し、過電流保護回路３の制御トランジスタＭ３５がオフする。従って、センス抵抗Ｒ３１に流れる電流は、トランジスタＭ３１のみから供給されるようになる。

以上説明したように、本実施形態のボルテージレギュレータは、突入電流発生期間中はセンス抵抗Ｒ３１に流れる電流が、第二のセンストランジスタＭ３４が流す量だけ増加するので、通常動作時の過電流保護回路の電流制限値よりも小さい値でトランジスタＭ３２の閾値電圧に達し、出力トランジスタ５の動作を制限することが可能である。

図３に示すフの字型過電流保護回路３についても、図２と同様の回路が設けられていて、同様の動作をすることによって、突入電流発生期間中に出力トランジスタ５の動作を制限することが可能である。

なお、本実施形態のボルテージレギュレータでは、垂下型過電流保護回路３と制御回路２の組み合わせと、フの字型過電流保護回路と制御回路２の組み合わせを例にとって説明したが、垂下型過電流保護回路とフの字型過電流保護回路の両方と制御回路２の組み合わせた構成としても、同様の効果を奏することが可能である。

１ 誤差増幅回路
２ 制御回路
３ 過電流保護回路

Claims (3)

1. 制御電圧に応じた電流を出力端子に出力する出力トランジスタと、
   基準電圧回路から出力される基準電圧と前記出力端子の出力電圧を抵抗分圧した分圧電圧とを比較し、前記出力トランジスタへ前記制御電圧を出力する誤差増幅回路と、
   前記出力トランジスタが出力する出力電流が所定の電流制限値に達した時、前記出力トランジスタへ制御信号を出力する過電流保護回路と、
   前記基準電圧が前記誤差増幅回路の差動対をなす前記基準電圧回路の出力端子に接続されたトランジスタの閾値電圧を超えるまで、前記過電流保護回路に検出信号を出力する制御回路と、を備え、
   前記過電流保護回路は、
   ゲートが前記誤差増幅回路の出力端子と接続され、ドレインがセンス抵抗に接続された第一のセンストランジスタと、
   ゲートが前記誤差増幅回路の出力端子と接続された第二のセンストランジスタと、
   ゲートが前記制御回路の出力端子と接続され、ソースが前記第二のセンストランジスタのドレインと接続され、ドレインが前記センス抵抗に接続された制御トランジスタと、を備え、
   前記制御トランジスタは、前記制御回路が出力する前記検出信号を受けてオンする、ことを特徴とするボルテージレギュレータ。
2. 前記制御回路は、
   ソースが接地され、ゲートが前記基準電圧回路の出力端子に接続されたトランジスタと、
   一端が電源電圧に接続され、他端が前記トランジスタのドレインと接続された抵抗素子と、
   入力端子が前記トランジスタと前記抵抗素子の接続ノードと接続されたインバータと、を備え、
   前記トランジスタの閾値電圧は、前記誤差増幅回路の差動対をなす前記基準電圧回路の出力端子に接続されたトランジスタの閾値電圧より高い、ことを特徴とする請求項１に記載のボルテージレギュレータ。
3. 前記過電流保護回路は、垂下型の過電流保護回路、またはフの字型の過電流保護回路、または垂下型の過電流保護回路とフの字型の過電流保護回路である、ことを特徴とする請求項１または２に記載のボルテージレギュレータ。

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