JP6069059B2 - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

Info

Publication number
JP6069059B2
JP6069059B2 JP2013060076A JP2013060076A JP6069059B2 JP 6069059 B2 JP6069059 B2 JP 6069059B2 JP 2013060076 A JP2013060076 A JP 2013060076A JP 2013060076 A JP2013060076 A JP 2013060076A JP 6069059 B2 JP6069059 B2 JP 6069059B2
Authority
JP
Japan
Prior art keywords
layer
barrier layer
silicon carbide
insulating film
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013060076A
Other languages
English (en)
Other versions
JP2014187128A (ja
Inventor
山田　俊介
俊介 山田
拓 堀井
拓 堀井
正貴 木島
正貴 木島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Renesas Electronics Corp
Original Assignee
Sumitomo Electric Industries Ltd
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd, Renesas Electronics Corp filed Critical Sumitomo Electric Industries Ltd
Priority to JP2013060076A priority Critical patent/JP6069059B2/ja
Priority to CN201480008928.2A priority patent/CN104995739B/zh
Priority to DE112014001569.5T priority patent/DE112014001569B4/de
Priority to US14/769,472 priority patent/US9472635B2/en
Priority to PCT/JP2014/052543 priority patent/WO2014148131A1/ja
Publication of JP2014187128A publication Critical patent/JP2014187128A/ja
Application granted granted Critical
Publication of JP6069059B2 publication Critical patent/JP6069059B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/664—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a barrier layer between the layer of silicon and an upper metal or metal silicide layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
    • H10D64/0115—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors to silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/665—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of elemental metal contacting the insulator, e.g. tungsten or molybdenum
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)

Description

本発明は、炭化珪素半導体装置に関し、特に、アルミニウムを含有する材料から作られた配線層が設けられた炭化珪素半導体装置に関する。
炭化珪素半導体装置として、炭化珪素基板と、それにオーミックに接続された主電極とを有するものがある。たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の場合、主電極のひとつであるソース電極として、炭化珪素基板上のオーミック電極が必要となる。接触抵抗の低いオーミック電極としてはアルミニウム（Ａｌ）を含有するものが知られている。またオーミック電極上には、通常、配線層が設けられる。配線層の材料としては、Ａｌまたはその合金がしばしば用いられる。たとえば、国際公開第２００９／１２８３８２号（特許文献１）によれば、Ｔｉ、ＡｌおよびＳｉを含有するソース電極と、その上に設けられＡｌからなる配線層とを有するＭＯＳＦＥＴが開示されている。
国際公開第２００９／１２８３８２号
上記従来の技術においては、配線層中のＡｌ原子が主電極中に拡散することで、主電極中のＡｌ原子濃度が変動することがあった。この結果、主電極の特性が変動してしまうことがあった。
本発明は上記のような課題を解決するためになされたのものである。本発明の主たる目的は、安定した特性を有する主電極が設けられた炭化珪素半導体装置を提供することである。
本発明の炭化珪素半導体装置は、炭化珪素基板と、主電極と、第１のバリア層と、配線層とを有する。主電極は、炭化珪素基板上に直接設けられている。第１のバリア層は、主電極上に設けられており、アルミニウムを含有しない導電性材料から作られている。配線層は、第１のバリア層上に設けられており、第１のバリア層によって電極から隔てられており、アルミニウムを含有する材料から作られている。
本発明によれば、主電極中のアルミニウム原子濃度の変動を抑制することにより、主電極の特性の変動を抑制することができる。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法を概略的に示すフロー図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態４における炭化珪素半導体装置の構成を概略的に示す部分断面図である。
以下、図面を参照して、本発明の実施の形態について説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。
はじめに、実施の形態の概要について、以下の(i)〜(xiii)に記す。
(i) 炭化珪素半導体装置１０１〜１０４は、炭化珪素基板１０と、主電極５２と、第１のバリア層７０ａ，７０ｐと、配線層６０とを有する。主電極５２は、炭化珪素基板１０上に直接設けられている。第１のバリア層７０ａ，７０ｐは、主電極５２上に設けられており、アルミニウムを含有しない導電性材料から作られている。配線層６０は、第１のバリア層７０ａ，７０ｐ上に設けられており、第１のバリア層７０ａ，７０ｐによって主電極５２から隔てられており、アルミニウムを含有する材料から作られている。
この炭化珪素半導体装置１０１〜１０４によれば、配線層６０と主電極５２との間に第１のバリア層７０ａ，７０ｐが設けられることによって、配線層６０中のアルミニウム原子が主電極５２中へ拡散することが抑制される。これにより、主電極５２中のアルミニウム原子濃度の変動を抑制することができる。よって主電極５２の特性、特にオーミック特性の変動を抑制することができる。
(ii) 主電極５２にはアルミニウムが添加されていてもよい。
これにより主電極５２の接触抵抗を低減することができる。また上述したようにアルミニウム原子濃度の変動が抑制されることで、アルミニウム添加による接触抵抗の低減を安定的に行なうことができる。
(iii) 炭化珪素半導体装置１０１〜１０４はさらに、ゲート電極３０および層間絶縁膜４０を有してもよい。ゲート電極３０は炭化珪素基板１０上に設けられている。層間絶縁膜４０は、ゲート電極と配線層６０との間を絶縁するようにゲート電極上に設けられており、コンタクトホールＣＨを有する。主電極５２はコンタクトホールＣＨにおいて炭化珪素基板１０と接している。第１のバリア層７０ａ，７０ｐは、配線層６０と層間絶縁膜４０との間に位置する部分を含む。
これにより、配線層６０と層間絶縁膜４０との間に第１のバリア層７０ａ，７０ｐが設けられる。よって、配線層６０中のアルミニウム原子が層間絶縁膜４０中へ拡散することが抑制される。よって層間絶縁膜４０の劣化が抑制される。
(iv) 第１のバリア層７０ａ，７０ｐは、主電極５２上において主電極５２の端部Ｅ５２まで延在する部分Ｘ７０と、端部Ｅ５２からさらに延在する部分Ｒ７０とを有してもよい。
これにより、第１のバリア層７０ａ，７０ｐによるＡｌ原子の拡散防止を、より確実に行なうことができる。
(v) 第１のバリア層７０ａは、主電極５２および層間絶縁膜４０を全体的に覆っていてもよい。
これにより第１のバリア層７０ａが、層間絶縁膜４０中へのＡｌ原子の拡散を層間絶縁膜４０全体にわたって防止することができる。よって、層間絶縁膜４０の劣化がより抑制される。
(vi) 炭化珪素半導体装置１０１〜１０４はさらに第２のバリア層５０ａ，５０ｐを有してもよい。第２のバリア層５０ａ，５０ｐは、層間絶縁膜４０上に直接設けられ、層間絶縁膜４０と主電極５２とを隔てる。第２のバリア層５０ａ，５０ｐは、アルミニウムを含有する材料とは異なる材料から作られている。
これにより、主電極５２中のアルミニウム原子が層間絶縁膜４０中へ拡散することが抑制される。よって、層間絶縁膜４０の劣化がより抑制される。
(vii) 第２のバリア層５０ａ，５０ｐは、主電極５２上において主電極５２の端部Ｅ５２まで延在する部分Ｘ５０と、端部Ｅ５２からさらに延在する部分Ｒ５０とを有してもよい。
これにより、第２のバリア層５０ａ，５０ｐによるＡｌ原子の拡散防止を、より確実に行なうことができる。
(viii) 第２のバリア層５０ａは、層間絶縁膜４０を全体的に覆っていてもよい。
これにより第２のバリア層５０ａが、層間絶縁膜４０中へのＡｌ原子の拡散を層間絶縁膜４０全体にわたって防止することができる。よって、層間絶縁膜４０の劣化がより抑制される。
(ix) 第１のバリア層７０ａ，７０ｐは多層構造を有してもよい。
これにより、第１のバリア層７０ａ，７０ｐのうち、主電極５２に面する部分７１ａ，７１ｐと、配線層６０に面する部分７２ａ，７２ｐとで、適した材料を独立して選択することができる。
(x) 第１のバリア層７０ａ，７０ｐは金属層を含んでもよい。
(xi) 金属層は、Ｔｉ層、ＴｉＷ層、Ａｕ層およびＰｔ層のいずれかであってもよい。
(xii) 第１のバリア層７０ａ，７０ｐはＴｉＮ層７２ａ，７２ｐを含んでもよい。
(xiii) 第１のバリア層７０ａ，７０ｐは、ＴｉＮ層７２ａ，７２ｐと、主電極５２の間に設けられＴｉＮ層７２ａ，７２ｐおよび主電極５２の各々に接するＴｉ層７１ａ，７１ｐとを含んでもよい。
次に、本願発明の実施の形態のより詳細な説明として、以下に実施の形態１〜４について説明する。
（実施の形態１）
図１を参照して、ＭＯＳＦＥＴ１０１（炭化珪素半導体装置）は、エピタキシャル基板１０（炭化珪素基板）と、ゲート絶縁膜２０と、ゲート電極３０と、層間絶縁膜４０と、ソース電極５２（主電極）と、ドレイン電極７９と、第１のバリア層７０ａと、第２のバリア層５０ｐと、配線層６０とを有する。
エピタキシャル基板１０は炭化珪素から作られている。エピタキシャル基板１０はベース基板１１およびエピタキシャル層１２を有する。エピタキシャル層１２は、エピタキシャル基板１０の主表面１０Ａをなしている。ベース基板１１はエピタキシャル基板１０の主表面１０Ｂをなしている。エピタキシャル層１２は、ドリフト領域１３と、ボディ領域１４と、ソース領域１５と、コンタクト領域１６とを有する。ベース基板１１は、たとえばＮ（窒素）等のｎ型不純物を含むことにより導電型がｎ型（第１導電型）となっている。
ドリフト領域１３は、ベース基板１１の主表面上に形成されたエピタキシャル成長層である。ドリフト領域１３は、ベース基板１１と同様に、たとえばＮ（窒素）等のドナーを含むことにより導電型がｎ型となっており、その濃度はベース基板１１よりも低くなっている。ボディ領域１４は、エピタキシャル基板１０の主表面１０Ａ上に位置する部分を含む。ボディ領域１４は、たとえばＡｌ（アルミニウム）またはＢ（硼素）などのアクセプタを含むことにより、導電型がｐ型（第２導電型）となっている。ソース領域１５は、主表面１０Ａ上に位置する部分を含み、ボディ領域１４に取り囲まれるように各ボディ領域１４内に形成されている。ソース領域１５は、たとえばＰ（リン）などのドナーを含むことにより、ベース基板１１およびドリフト領域１３と同様に導電型がｎ型となっている。また、ソース領域１５に含まれるｎ型不純物の濃度は、ドリフト領域１３に含まれるｎ型不純物の濃度よりも高くなっている。コンタクト領域１６は、ソース領域１５と同様に、主表面１０Ａ上に位置する部分を含みつつボディ領域１４に取り囲まれ、かつソース領域１５に隣接するように各ボディ領域１４内に形成されている。コンタクト領域１６は、ボディ領域１４と同様に、たとえばＡｌ（アルミニウム）やＢ（硼素）などのアクセプタを含むことにより導電型がｐ型となっており、その濃度は、ボディ領域１４よりも高くなっている。
ゲート絶縁膜２０は、好ましくはＳｉＯ2（二酸化珪素）膜であり、たとえば熱酸化膜である。ゲート絶縁膜２０は、主表面１０Ａ上においてソース領域１５およびドリフト領域１３の間のボディ領域１４を被覆している部分を有する。ゲート電極３０はゲート絶縁膜２０を介してエピタキシャル基板１０上に設けられている。ゲート電極３０は、ゲート絶縁膜２０を介してソース領域１５およびドリフト領域１３の間のボディ領域１４に対向する部分を有する。ゲート電極３０は導電体から作られており、たとえば、不純物が添加されたポリシリコンから作られている。なおゲート絶縁膜２０の材料はＳｉＯ2に限定されるものではなく、たとえばＳｉ3Ｎ4から作られていてもよい。
層間絶縁膜４０は、ゲート絶縁膜２０上においてゲート電極３０を取り囲むように形成されている。層間絶縁膜４０は、ゲート電極３０と配線層６０との間を絶縁するようにゲート電極３０上に設けられている。層間絶縁膜４０は、ゲート電極３０から離れて配置されたコンタクトホールＣＨを有する。コンタクトホールＣＨは、エピタキシャル基板１０の主表面１０Ａを部分的に露出する底面ＢＴと、底面ＢＴを取り囲む側壁面ＳＷとを有する。コンタクトホールＣＨは、ソース領域１５およびコンタクト領域１６の各々を露出するように形成されている。層間絶縁膜４０は、たとえばＳｉＯ2（二酸化珪素）膜である。
ソース電極５２は、エピタキシャル基板１０に接するように、エピタキシャル基板１０上に直接設けられている。具体的には、ソース電極５２はコンタクトホールＣＨにおいて、ソース領域１５およびコンタクト領域１６の各々と接している。ソース電極５２は、第２のバリア層５０ｐを介して、層間絶縁膜４０の側壁面ＳＷ上、およびゲート絶縁膜２０の端面上に位置する部分を有する。これによりソース電極５２は、層間絶縁膜４０およびゲート絶縁膜２０の各々から隔てられている。ソース電極５２にはアルミニウムが添加されていることが好ましく、たとえばＴｉＡｌＳｉ合金から作られている。
第１のバリア層７０ａはソース電極５２上に設けられている。第１のバリア層７０ａは、アルミニウムを含有しない導電性材料から作られている。第１のバリア層７０ａは、ソース電極５２および層間絶縁膜４０を全体的に覆っている。第１のバリア層７０ａは、配線層６０と層間絶縁膜４０との間に位置する部分を含む。第１のバリア層７０ａは多層構造を有してもよい。本実施の形態においては、第１のバリア層７０ａは、下層７１ａと、下層７１ａ上に設けられた上層７２ａとを有する。第１のバリア層７０ａは金属層を含んでもよい。金属層は、Ｔｉ層、ＴｉＷ層、Ａｕ層およびＰｔ層のいずれかであってもよい。第１のバリア層７０ａはＴｉＮ層を含んでもよい。具体的には上層７２ａがＴｉＮ層であってもよい。第１のバリア層７０ａは、下層７１ａとしてＴｉ層を有してもよい。このＴｉ層は、上層７２ａとしてのＴｉＮ層と、ソース電極５２との間に設けられ、かつＴｉＮ層とソース電極５２との各々に接してもよい。
第２のバリア層５０ｐは、層間絶縁膜４０とソース電極５２とを隔てるように、層間絶縁膜４０上に直接設けられている。第２のバリア層５０ｐは、ソース電極５２上においてソース電極５２の端部Ｅ５２まで延在する部分である並列部分Ｘ５０を有する。第２のバリア層５０ｐは、端部Ｅ５２からさらに延在する部分である延長部分Ｒ５０を有していることが好ましい。第２のバリア層５０ｐは、アルミニウムを含有する材料とは異なる材料から作られている。また第２のバリア層５０ｐはＳｉＯ2とは異なる材料から作られている。第２のバリア層５０ｐは、第１のバリア層７０ａの材料として好適なものと同様の材料から作られていてもよく、たとえば窒化チタン（ＴｉＮ）、チタンタングステン（ＴｉＷ）、または窒化タンタル（ＴａＮ）から作られている。第２のバリア層５０ｐの厚さは、２５ｎｍ以上１５０ｎｍ以下が好ましい。
配線層６０は、第１のバリア層７０ａ上に設けられており、第１のバリア層７０ａによってソース電極５２から隔てられている。配線層６０は、Ａｌを含有する材料から作られており、たとえばＡｌから作られている。配線層６０は、第１のバリア層７０ａおよびソース電極５２を介して、ソース領域１５に接続されている。
ドレイン電極７９は、エピタキシャル基板１０の主表面１０Ａと反対の主表面１０Ｂ上に形成されている。ドレイン電極７９は、ソース電極５２の材料として好適なものと同様の材料から作られていており、たとえばＴｉＡｌＳｉ合金から作られている。
本実施の形態によれば、配線層６０とソース電極５２との間に第１のバリア層７０ａが設けられることによって、配線層６０中のアルミニウム原子がソース電極５２中へ拡散することが抑制される。これにより、ソース電極５２中のＡｌ原子濃度の変動を抑制することができる。よってソース電極５２の特性、特にオーミック特性の変動を抑制することができる。
ソース電極５２にＡｌが添加されている場合、ソース電極５２の接触抵抗を低減することができる。また上述したようにＡｌ原子濃度の変動が抑制されることで、Ａｌ添加による接触抵抗の低減を安定的に行なうことができる。
第１のバリア層７０ａは、配線層６０と層間絶縁膜４０との間に位置する部分を含む。これにより、配線層６０と層間絶縁膜４０との間に第１のバリア層７０ａが設けられる。よって、配線層６０中のＡｌ原子が層間絶縁膜４０中へ拡散することが抑制される。よって層間絶縁膜４０の劣化が抑制される。
第１のバリア層７０ａは、ソース電極５２および層間絶縁膜４０を全体的に覆っている。これにより第１のバリア層７０ａが、層間絶縁膜４０中へのＡｌ原子の拡散を層間絶縁膜４０全体にわたって防止することができる。よって、層間絶縁膜４０の劣化がより抑制される。
第１のバリア層７０ａが多層構造として下層７１ａおよび上層７２ａを有する場合、下層７１ａと上層７２ａとで適した材料を独立して選択することができる。具体的には、下層７１ａの材料としてソース電極５２との密着性が高いもの（たとえばＴｉ）を選択し、上層７２ａの材料としてＡｌの拡散の抑制に適したもの（たとえばＴｉＮ）を選択することができる。
第２のバリア層５０ｐにより、ソース電極５２中のＡｌ原子が層間絶縁膜４０中へ拡散することが抑制される。よって、層間絶縁膜４０の劣化がより抑制される。第２のバリア層５０ｐが延長部分Ｒ５０を有する場合、第２のバリア層５０ｐによるＡｌ原子の拡散防止を、より確実に行なうことができる。
図２を参照して、次に、ＭＯＳＦＥＴ１０１の製造方法の一例について説明する。
まず、基板準備工程（Ｓ１０）が実施される。工程（Ｓ１０）では、工程（Ｓ１１）〜（Ｓ１４）が実施されることにより、エピタキシャル基板１０が準備される。まず、工程（Ｓ１１）として、ベース基板準備工程が実施される。この工程（Ｓ１１）では、たとえば４Ｈ−ＳｉＣからなるインゴットをスライスすることにより、導電型がｎ型のベース基板１１が準備される。次に、工程（Ｓ１２）として、エピタキシャル成長層形成工程が実施される。この工程（Ｓ１２）では、エピタキシャル成長により、ベース基板１１の主表面上に導電型がｎ型のエピタキシャル層１２が形成される。次に、工程（Ｓ１３）として、イオン注入工程が実施される。この工程（Ｓ１３）では、まず、たとえばＡｌイオンが、エピタキシャル基板１０の主表面１０Ａを含む領域に注入されることにより、エピタキシャル層１２内に導電型がｐ型のボディ領域１４が形成される。次に、たとえばＰイオンが、上記Ａｌイオンの注入深さよりも浅い深さでボディ領域１４内に注入されることにより、導電型がｎ型のソース領域１５が形成される。そして、たとえばＡｌイオンが、ボディ領域１４内にさらに注入されることにより、ソース領域１５と隣接し、かつソース領域１５と同等の深さを有し、導電型がｐ型のコンタクト領域１６が形成される。また、エピタキシャル層１２において、ボディ領域１４、ソース領域１５およびコンタクト領域１６のいずれも形成されない領域は、ドリフト領域１３となる。次に、工程（Ｓ１４）として、活性化アニール工程が実施される。この工程（Ｓ１４）では、エピタキシャル基板１０を加熱することにより、上記工程（Ｓ１３）にて導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成する。上記工程（Ｓ１１）〜（Ｓ１４）が実施されることにより、エピタキシャル基板１０が準備される。
次に、工程（Ｓ２０）として、ゲート絶縁膜形成工程が実施される。この工程（Ｓ２０）では、たとえば酸素を含む雰囲気中においてエピタキシャル基板１０を熱酸化することにより、エピタキシャル基板１０の主表面１０Ａを覆うゲート絶縁膜２０が形成される。
次に、工程（Ｓ３０）として、ゲート電極形成工程が実施される。この工程（Ｓ３０）では、たとえばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、不純物を含むポリシリコンからなるゲート電極３０がゲート絶縁膜２０上に形成される。
次に、工程（Ｓ４０）として、層間絶縁膜形成工程が実施される。この工程（Ｓ４０）では、たとえばＰ（Ｐｌａｓｍａ）−ＣＶＤ法により、ＳｉＯ2（二酸化珪素）からなる層間絶縁膜４０が、ゲート絶縁膜２０とともにゲート電極３０を取り囲むようにゲート絶縁膜２０上に形成される。
次に、工程（Ｓ５０）として、コンタクトホール形成工程が実施される。具体的には、たとえば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いて層間絶縁膜４０およびゲート絶縁膜２０を貫通するようにエッチングが行われることで、コンタクトホールＣＨが形成される。
次に、工程（Ｓ６０）として、第２のバリア層形成工程が実施される。この工程（Ｓ６０）では、たとえばスパッタリングにより、第２のバリア層５０ｐが、コンタクトホールＣＨの底面ＢＴおよび側壁面ＳＷ、ならびに層間絶縁膜４０の上面上に接触するように形成される。
次に、工程（Ｓ７０）として、エッチング工程が実施される。この工程（Ｓ７０）では、第２のバリア層５０ｐのパターニングが行われる。具体的には、第２のバリア層５０ｐを残存させる領域にレジストパターンを形成し、このレジストパターンをマスクとして、エピタキシャル基板１０の主表面１０Ａ側よりドライエッチングが実施される。これにより、層間絶縁膜４０の上面上およびコンタクトホールＣＨの底面ＢＴ上に形成された第２のバリア層５０ｐの一部が除去され、第２のバリア層５０ｐは底面ＢＴから側壁面ＳＷ上を上方に向かって延在するように形成される。このとき、コンタクトホールＣＨ内においてエピタキシャル基板１０の主表面１０Ａ（ソース領域１５およびコンタクト領域１６の上面）は再び露出される。
次に、工程（Ｓ８０）として、ソース電極形成工程が実施される。この工程（Ｓ８０）では、主表面１０Ａ上のソース電極５２と、主表面１０Ｂ上のドレイン電極７９とが形成される。主表面１０Ａ上において、たとえばスパッタリングにより、Ｔｉを含む第１金属膜と、第１金属層上に接触しＡｌを含む第２金属膜と、第２金属層上に接触しＳｉを含む第３金属膜とを有する積層膜が形成される。なお積層膜の代わりに、Ｔｉ、ＡｌおよびＳｉを同時にスパッタリングすることにより、混合されたＴｉ、ＡｌおよびＳｉを有する混合膜が形成されてもよい。次に、積層膜（または混合膜）がパターニングされる。また主表面１０Ｂ上においても、上述した積層膜または混合膜が形成される。次に、合金化アニール工程が実施される。この工程により、Ｔｉ、ＡｌおよびＳｉの合金化が進行し、その結果ＴｉＡｌＳｉ合金からなり、エピタキシャル基板１０にオーミック接触するソース電極５２およびドレイン電極７９が形成される。アニール温度は、例えば、１０００℃程度としてもよい。
次に、工程（Ｓ９０）として、第１のバリア層７０ａが形成される。具体的には、下層７１ａが形成され、下層７１ａ上に上層７２ａが形成される。
次に、工程（Ｓ１００）として、配線形成工程が実施される。この工程（Ｓ１００）では、たとえば蒸着法により、Ａｌなどの導電体からなる配線層６０が、ソース電極５２上に接触するように形成される。
上記工程（Ｓ１０）〜（Ｓ１００）が実施されることにより、ＭＯＳＦＥＴ１０１が製造され得る。
（実施の形態２）
図３を参照して、本実施の形態のＭＯＳＦＥＴ１０２（炭化珪素半導体装置）は、第１のバリア層７０ｐおよび第２のバリア層５０ａを有する。第１のバリア層７０ｐは多層構造として下層７１ｐおよび上層７２ｐを有する。第１のバリア層７０ｐは、第１のバリア層７０ａ（図１）と異なり、層間絶縁膜４０を全体的ではなく部分的に覆っている。第１のバリア層７０ａは、ソース電極５２上においてソース電極５２の端部Ｅ５２まで延在する部分である並列部分Ｘ７０と、端部Ｅ５２からさらに延在する部分である延長部分Ｒ７０とを有する。第２のバリア層５０ａは、層間絶縁膜４０を全体的に覆っている。なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
本実施の形態によれば、第１のバリア層７０ｐに延長部分Ｒ７０が設けられることにより、第１のバリア層７０ｐが並列部分Ｘ７０のみからなる場合に比して、第１のバリア層７０ｐによるＡｌ原子の拡散防止を、より確実に行なうことができる。また第２のバリア層５０ａが層間絶縁膜４０を全体的に覆っていることにより、第２のバリア層５０ａが、層間絶縁膜４０中へのＡｌ原子の拡散を層間絶縁膜４０全体にわたって防止することができる。よって、層間絶縁膜４０の劣化がより抑制される。
（実施の形態３）
図４を参照して、本実施の形態のＭＯＳＦＥＴ１０３（炭化珪素半導体装置）は、第１のバリア層７０ａおよび第２のバリア層５０ａを有する。なお、上記以外の構成については、上述した実施の形態１または２の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
（実施の形態４）
図５を参照して、本実施の形態のＭＯＳＦＥＴ１０４（炭化珪素半導体装置）は、第１のバリア層７０ｐおよび第２のバリア層５０ｐを有する。なお、上記以外の構成については、上述した実施の形態１〜３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
上記各実施の形態においては、ＭＯＳＦＥＴのゲート構造としてプレーナ型のものを示したが、ゲート構造はトレンチ型であってもよい。また炭化珪素半導体装置はＭＯＳＦＥＴ以外のトランジスタであってもよく、たとえば、主電極としてエミッタ電極を有するＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｏｔｏｒ）であってもよい。またトランジスタは絶縁ゲートを有するものに限定されるものではなく、たとえば、接合ゲートを有する接合型電界効果トランジスタであってもよい。また炭化珪素半導体装置はトランジスタに限定されるものではなく、トランジスタの代わりに、またはトランジスタと共に、たとえばダイオードなどの他の素子を有してもよい。
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１０ エピタキシャル基板（炭化珪素基板）
１０Ａ，１０Ｂ 主表面
１１ ベース基板
１２ エピタキシャル層
１３ ドリフト領域
１４ ボディ領域
１５ ソース領域
１６ コンタクト領域
２０ ゲート絶縁膜
３０ ゲート電極
４０ 層間絶縁膜
５０ａ，５０ｐ 第２のバリア層
５２ ソース電極（主電極）
６０ 配線層
７０ａ，７０ｐ 第１のバリア層
７１ａ，７１ｐ 下層
７２ａ，７２ｐ 上層
７９ ドレイン電極
１０１〜１０４ ＭＯＳＦＥＴ（炭化珪素半導体装置）
ＢＴ 底面
ＣＨ コンタクトホール
Ｅ５２ 端部
Ｒ５０，Ｒ７０ 延長部分
ＳＷ 側壁面
Ｘ５０，Ｘ７０ 並列部分

Claims (11)

  1. 炭化珪素基板と、
    前記炭化珪素基板上に直接設けられた主電極と、
    前記主電極上に設けられ、アルミニウムを含有しない導電性材料から作られた第１のバリア層と、
    前記第１のバリア層上に設けられ、前記第１のバリア層によって前記主電極から隔てられ、アルミニウムを含有する材料から作られた配線層と、
    前記炭化珪素基板上に設けられたゲート電極と、
    前記ゲート電極と前記配線層との間を絶縁するように前記ゲート電極上に設けられ、コンタクトホールを有する層間絶縁膜とを備え、前記主電極は前記コンタクトホールにおいて前記炭化珪素基板と接しており、
    前記第１のバリア層は、前記配線層と前記層間絶縁膜との間に位置する部分を含み、
    前記層間絶縁膜上に直接設けられ、前記層間絶縁膜と前記主電極とを隔て、アルミニウムを含有する材料とは異なる材料から作られた第２のバリア層をさらに備え、
    前記主電極は、前記第１のバリア層と前記第２のバリア層とに挟まれた部分を有する、炭化珪素半導体装置。
  2. 前記主電極にはアルミニウムが添加されている、請求項１に記載の炭化珪素半導体装置。
  3. 前記第１のバリア層は、前記主電極上において前記主電極の端部まで延在する部分と、前記端部からさらに延在する部分とを有する、請求項１に記載の炭化珪素半導体装置。
  4. 前記第１のバリア層は、前記主電極および前記層間絶縁膜を全体的に覆っている、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記第２のバリア層は、前記主電極上において前記主電極の端部まで延在する部分と、前記端部からさらに延在する部分とを有する、請求項１に記載の炭化珪素半導体装置。
  6. 前記第２のバリア層は、前記層間絶縁膜を全体的に覆っている、請求項１〜５のいずれか１項に記載の炭化珪素半導体装置。
  7. 前記第１のバリア層は多層構造を有する、請求項１〜６のいずれか１項に記載の炭化珪素半導体装置。
  8. 前記第１のバリア層は金属層を含む、請求項１〜７のいずれか１項に記載の炭化珪素半導体装置。
  9. 前記金属層は、Ｔｉ層、ＴｉＷ層、Ａｕ層およびＰｔ層のいずれかである、請求項８に記載の炭化珪素半導体装置。
  10. 前記第１のバリア層はＴｉＮ層を含む、請求項１〜９のいずれか１項に記載の炭化珪素半導体装置。
  11. 前記第１のバリア層は、前記ＴｉＮ層と、前記主電極の間に設けられ前記ＴｉＮ層および前記主電極の各々に接するＴｉ層とを含む、請求項１０に記載の炭化珪素半導体装置。
JP2013060076A 2013-03-22 2013-03-22 炭化珪素半導体装置 Active JP6069059B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013060076A JP6069059B2 (ja) 2013-03-22 2013-03-22 炭化珪素半導体装置
CN201480008928.2A CN104995739B (zh) 2013-03-22 2014-02-04 碳化硅半导体器件
DE112014001569.5T DE112014001569B4 (de) 2013-03-22 2014-02-04 Siliziumkarbid-Halbleitervorrichtung
US14/769,472 US9472635B2 (en) 2013-03-22 2014-02-04 Silicon carbide semiconductor device
PCT/JP2014/052543 WO2014148131A1 (ja) 2013-03-22 2014-02-04 炭化珪素半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013060076A JP6069059B2 (ja) 2013-03-22 2013-03-22 炭化珪素半導体装置

Publications (2)

Publication Number Publication Date
JP2014187128A JP2014187128A (ja) 2014-10-02
JP6069059B2 true JP6069059B2 (ja) 2017-01-25

Family

ID=51579826

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013060076A Active JP6069059B2 (ja) 2013-03-22 2013-03-22 炭化珪素半導体装置

Country Status (5)

Country Link
US (1) US9472635B2 (ja)
JP (1) JP6069059B2 (ja)
CN (1) CN104995739B (ja)
DE (1) DE112014001569B4 (ja)
WO (1) WO2014148131A1 (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112014001741B4 (de) * 2013-03-29 2025-10-23 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen der Halbleitervorrichtung
JP6304909B2 (ja) * 2015-01-16 2018-04-04 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6272255B2 (ja) * 2015-02-20 2018-01-31 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6627359B2 (ja) * 2015-09-17 2020-01-08 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6772495B2 (ja) * 2016-03-16 2020-10-21 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
KR102236398B1 (ko) * 2020-09-22 2021-04-02 에스케이씨 주식회사 웨이퍼의 세정방법 및 불순물이 저감된 웨이퍼

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7598576B2 (en) * 2005-06-29 2009-10-06 Cree, Inc. Environmentally robust passivation structures for high-voltage silicon carbide semiconductor devices
JP5309454B2 (ja) * 2006-10-11 2013-10-09 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5286677B2 (ja) * 2007-03-13 2013-09-11 トヨタ自動車株式会社 Ｐ型４Ｈ−ＳｉＣ基板上のオーミック電極の形成方法
JP2009194127A (ja) * 2008-02-14 2009-08-27 Panasonic Corp 半導体装置およびその製造方法
JP5477286B2 (ja) * 2008-04-15 2014-04-23 住友電気工業株式会社 半導体装置およびその製造方法
JP2010087397A (ja) * 2008-10-02 2010-04-15 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5860580B2 (ja) * 2009-05-25 2016-02-16 日産自動車株式会社 半導体装置及びその製造方法
JP5694119B2 (ja) * 2010-11-25 2015-04-01 三菱電機株式会社 炭化珪素半導体装置

Also Published As

Publication number Publication date
DE112014001569T5 (de) 2015-12-24
JP2014187128A (ja) 2014-10-02
CN104995739B (zh) 2017-10-03
WO2014148131A1 (ja) 2014-09-25
DE112014001569B4 (de) 2024-12-05
CN104995739A (zh) 2015-10-21
US9472635B2 (en) 2016-10-18
US20160027891A1 (en) 2016-01-28

Similar Documents

Publication Publication Date Title
JP5525940B2 (ja) 半導体装置および半導体装置の製造方法
JP4858791B2 (ja) 半導体装置およびその製造方法
JP7786512B2 (ja) 半導体装置
JP6193434B2 (ja) 半導体装置
JP6069059B2 (ja) 炭化珪素半導体装置
JP5728954B2 (ja) 炭化珪素半導体装置の製造方法
JP2006024880A (ja) 半導体装置及びその製造方法
US9177856B2 (en) Semiconductor device and method for manufacturing same
JP2019106507A (ja) 炭化シリコン半導体装置及びその製造方法
JP2018110164A (ja) 半導体装置
JP7605241B2 (ja) トレンチ型半導体装置の製造方法
JP2007184553A (ja) 半導体装置及びその製造方法
US10790373B2 (en) Semiconductor device and method of manufacturing same
JP4802542B2 (ja) 炭化珪素半導体装置
JP6068918B2 (ja) 半導体装置およびその製造方法
JP2013004539A (ja) 半導体装置、金属膜の製造方法及び半導体装置の製造方法
US20130149853A1 (en) Method for manufacturing semiconductor device
JP7663035B2 (ja) 炭化珪素半導体装置およびその製造方法
JP7439825B2 (ja) 半導体装置
JP5499449B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2024154505A (ja) 化合物半導体装置
JP5991629B2 (ja) 半導体装置および半導体装置の製造方法
JP2025070787A (ja) スイッチング素子とその製造方法
JP2018049877A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151028

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160531

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160721

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161226

R150 Certificate of patent or registration of utility model

Ref document number: 6069059

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250