JP6070073B2 - 薄膜トランジスタアレイ - Google Patents
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Description
本発明は、印刷技術を用いた薄膜トランジスタアレイに関する。
情報技術の目覚しい発展により、現在ではノート型パソコンや携帯情報端末などでの情報の送受信が頻繁に行われている。近い将来、場所を選ばずに情報をやり取りできるユビキタス社会が来るであろうことは周知の事実である。そのような社会においては、より軽量、薄型の情報端末が望まれる。
現在半導体材料の主流は、シリコン系であり、製造方法としてはフォトリソグラフィーを用いたものが一般的である。
現在半導体材料の主流は、シリコン系であり、製造方法としてはフォトリソグラフィーを用いたものが一般的である。
一方で、印刷技術を用いて電子部材を製造するプリンタブルエレクトロニクスが注目されている。印刷技術を用いることで、フォトリソグラフィーよりも装置や製造コストが下がり、また真空や高温を必要としないことからプラスチック基板が利用できる、などのメリットが挙げられる。
この場合、半導体材料としては、有機溶媒に可溶な有機半導体や酸化物半導体前駆体などを用いることが多い。これにより、半導体層を印刷法により形成できるためである。例えば特許文献１では、インクジェット法により有機半導体層を形成している。また、例えば特許文献２においては、フレキソ印刷により有機半導体層を形成している。また、例えば特許文献３においては、凸版オフセット印刷により有機半導体層を形成している。
しかしながら、インクジェット法を用いる場合、一般的に有機半導体は溶媒に対する溶解度が低いため、ノズル近傍において有機半導体が析出して吐出不良が起きることがしばしばある。また、微細パターンをインクジェット法により実現するためには、パターン形成部の周囲に隔壁を設ける必要や、光照射などを用いて予め基板表面の濡れ性を制御する必要などがあるため、煩雑である上、低コスト化には不向きという課題がある。
また、フレキソ印刷を用いる場合、アニロックスから有機半導体溶液をフレキソ版に転写する際に、フレキソ版の凸部がアニロックスの凹部に入る場合と土手の部分にかかる場合とで転写される液量が異なり、成膜された膜の厚さにばらつきが生じる。膜厚のばらつきは、薄膜トランジスタの特性のばらつきとなる。
また、凸版オフセット印刷を用いる場合、離型性を有するブランケット全面にインキを塗布した後、不要な部分を除去することで所望のパターンを得るため、インキの利用効率が悪く低コスト化に寄与できない。除去したインキを再度回収して利用することも可能であるが、通常凸版オフセット印刷に用いられるブランケットはシリコーン製であり、残留シリコーンオリゴマーがインキに混入するため、インキを再度精製する必要がある。
また、凸版オフセット印刷を用いる場合、離型性を有するブランケット全面にインキを塗布した後、不要な部分を除去することで所望のパターンを得るため、インキの利用効率が悪く低コスト化に寄与できない。除去したインキを再度回収して利用することも可能であるが、通常凸版オフセット印刷に用いられるブランケットはシリコーン製であり、残留シリコーンオリゴマーがインキに混入するため、インキを再度精製する必要がある。
上記の事情を鑑み、本発明では高スループットでアライメント精度良く、高いオンオフ比を有し、素子間でのばらつきが小さい薄膜トランジスタアレイを実現すべく鋭意検討した結果、薄膜トランジスタアレイの配置を、有機半導体層をストライプの形状で形成できるように最適化し、有機半導体層をストライプの形状で且つ非チャネル領域のストライプ幅がチャネル領域のストライプ幅よりも細く形成することにより上記の特性を有する薄膜トランジスタアレイおよびその製造方法を見出した。
本発明は、上述の課題を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
上述した課題を解決するために、本発明のある態様による薄膜トランジスタアレイは、絶縁基板上に形成されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して形成されたソース電極及びドレイン電極と、少なくとも前記ソース電極及び前記ドレイン電極に囲まれた前記ゲート電極の領域上に形成された半導体層と、によって構成される薄膜トランジスタと、前記絶縁基板上に形成されたキャパシタ電極と、前記キャパシタ電極上に前記ゲート絶縁膜を介して形成された前記ドレイン電極と接続されている画素電極と、によって構成されるキャパシタと、の組み合わせが第１の方向及び直交する第２の方向にマトリックス状に複数配置され、前記マトリックスの第１の方向に配置された複数の前記薄膜トランジスタの前記ソース電極を相互に接続する複数のソース配線と、前記マトリックスの第２の方向に配置された複数の前記薄膜トランジスタの前記ゲート電極を相互に接続する複数のゲート配線と、前記マトリックスの第２の方向に配置された複数の前記キャパシタの前記キャパシタ電極を相互に接続する複数のキャパシタ配線と、前記マトリックスの第１の方向に配置された複数の前記薄膜トランジスタの前記半導体層を相互に接続する複数の半導体層接続線と、を有する薄膜トランジスタアレイであって、前記マトリックスの第２の方向において、前記半導体層接続線の幅が前記薄膜トランジスタの前記半導体層の幅よりも狭く、前記ソース電極は、前記ソース配線に形成された切り欠き部であり、前記ソース配線から前記第２の方向に延びる凸部を有さず、前記ソース配線の前記切り欠き部が形成された側に、前記ソース配線と前記半導体層接続線とが重ならない領域を有することを特徴とする。
上述した課題を解決するために、本発明のある態様による薄膜トランジスタアレイは、絶縁基板上に形成されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して形成されたソース電極及びドレイン電極と、少なくとも前記ソース電極及び前記ドレイン電極に囲まれた前記ゲート電極の領域上に形成された半導体層と、によって構成される薄膜トランジスタと、前記絶縁基板上に形成されたキャパシタ電極と、前記キャパシタ電極上に前記ゲート絶縁膜を介して形成された前記ドレイン電極と接続されている画素電極と、によって構成されるキャパシタと、の組み合わせが第１の方向及び直交する第２の方向にマトリックス状に複数配置され、前記マトリックスの第１の方向に配置された複数の前記薄膜トランジスタの前記ソース電極を相互に接続する複数のソース配線と、前記マトリックスの第２の方向に配置された複数の前記薄膜トランジスタの前記ゲート電極を相互に接続する複数のゲート配線と、前記マトリックスの第２の方向に配置された複数の前記キャパシタの前記キャパシタ電極を相互に接続する複数のキャパシタ配線と、前記マトリックスの第１の方向に配置された複数の前記薄膜トランジスタの前記半導体層を相互に接続する複数の半導体層接続線と、を有する薄膜トランジスタアレイであって、前記マトリックスの第２の方向において、前記半導体層接続線の幅が前記薄膜トランジスタの前記半導体層の幅よりも狭く、前記ソース電極は、前記ソース配線に形成された切り欠き部であり、前記ソース配線から前記第２の方向に延びる凸部を有さず、前記ソース配線の前記切り欠き部が形成された側に、前記ソース配線と前記半導体層接続線とが重ならない領域を有することを特徴とする。
この構成によれば、複数の半導体層接続線が縦方向にストライプ状に配置されているので、高いスループットとアライメント精度を実現することが出来るとともに、半導体層接続線の幅がチャネル領域の半導体層の幅よりも細いことにより画素電極の面積を大きくすることが出来る。従って、薄膜トランジスタアレイをディスプレイ駆動用背面板として用いた際に、電荷保持容量を大きくすることが出来るためにより安定した駆動を実現できる。
また、この構成によれば、複数の半導体層接続線がソース配線の方向と同じであることにより、半導体層接続線でつながった隣り合うトランジスタ間でのリーク電流を低減することが出来る。
また、この構成によれば、ソース電極がソース配線から飛び出した凸部として形成するよりも薄膜トランジスタが占める面積を小さくでき、画素の開口率を大きくすることができる。また、ソース配線に平行な方向で隣接する画素薄膜トランジスタを電気的に独立させることが出来るので、オフ電流を低減することが出来る。
上述した課題を解決するために、本発明の他の態様による薄膜トランジスタアレイは、前記半導体層及び前記半導体層接続線が有機半導体であることを特徴とする。
また、この構成によれば、ソース電極がソース配線から飛び出した凸部として形成するよりも薄膜トランジスタが占める面積を小さくでき、画素の開口率を大きくすることができる。また、ソース配線に平行な方向で隣接する画素薄膜トランジスタを電気的に独立させることが出来るので、オフ電流を低減することが出来る。
上述した課題を解決するために、本発明の他の態様による薄膜トランジスタアレイは、前記半導体層及び前記半導体層接続線が有機半導体であることを特徴とする。
この構成によれば、半導体層が有機半導体であることにより半導体層を印刷法により形成することが可能となるため、薄膜トランジスタアレイの製造プロセスが容易になるとともに低コスト化を実現できる。
上述した課題を解決するために、本発明の他の態様による薄膜トランジスタアレイは、前記画素電極が前記半導体層に重ならないことを特徴とする。
この構成によれば、画素電極が半導体層に接触しないので、ソース配線と画素電極の間でオフ状態においても電流が流れることがなく、オン／オフ比を大きくできる。
上述した課題を解決するために、本発明の他の態様による薄膜トランジスタアレイは、前記画素電極が前記半導体層に重ならないことを特徴とする。
この構成によれば、画素電極が半導体層に接触しないので、ソース配線と画素電極の間でオフ状態においても電流が流れることがなく、オン／オフ比を大きくできる。
上述した課題を解決するために、本発明の他の態様による薄膜トランジスタアレイは、前記絶縁基板がフレキシブル基板であることを特徴とする。
この構成によれば、絶縁基板がフレキシブル基板であることにより薄膜トランジスタアレイに可撓性や耐衝撃性、軽量性を付与することが出来るので、薄膜トランジスタアレイで駆動するデバイスにもこれらの特性を付与することが出来る。
この構成によれば、絶縁基板がフレキシブル基板であることにより薄膜トランジスタアレイに可撓性や耐衝撃性、軽量性を付与することが出来るので、薄膜トランジスタアレイで駆動するデバイスにもこれらの特性を付与することが出来る。
以上説明したように、本発明によれば薄膜トランジスタアレイの配置を、半導体層をストライプ形状で形成できるように最適化することで、半導体層を印刷法で形成しても高いスループットとアライメント精度を実現することが出来、且つ非チャネル領域のストライプ幅がチャネル領域のストライプ幅よりも細くすることで薄膜トランジスタアレイの配置がより容易になる。
以下、薄膜トランジスタアレイの実施形態について図面に従って説明する。以下に参照する各図において、他の図と同等部分は同一符号を付して説明する。
（第１の実施形態）
先ず、第１の実施形態に係る薄膜トランジスタアレイの構成について、図１を参照して説明する。図１は、第１の実施形態に係る薄膜トランジスタアレイの構成を示す平面図である。なお、図１の薄膜トランジスタアレイは、薄膜トランジスタ及びキャパシタが第１の方向（図１では縦方向）及び第２の方向（図１では横方向）に配置されている。本実施形態では、３行×３列のマトリックス状に配置されている。
（第１の実施形態）
先ず、第１の実施形態に係る薄膜トランジスタアレイの構成について、図１を参照して説明する。図１は、第１の実施形態に係る薄膜トランジスタアレイの構成を示す平面図である。なお、図１の薄膜トランジスタアレイは、薄膜トランジスタ及びキャパシタが第１の方向（図１では縦方向）及び第２の方向（図１では横方向）に配置されている。本実施形態では、３行×３列のマトリックス状に配置されている。
図1に示すように、１つの薄膜トランジスタは、ゲート電極２１とソース電極２７とドレイン電極２６と半導体層１３とから構成されている。半導体層１３は、ゲート電極２１とソース電極２７及びドレイン電極２６とが重なっている領域上かつソース電極２７及びドレイン電極２６に少なくとも囲まれたゲート電極２１の領域上に形成されている。
また、１つのキャパシタは、キャパシタ電極２３と画素電極２５とから構成されている。ドレイン電極２６と画素電極２５とは相互に接続されており、対となる薄膜トランジスタがオン状態になると、ドレイン電極２６から画素電極２５に電流が流れ、キャパシタが充電され、画素が点灯する。
また、１つのキャパシタは、キャパシタ電極２３と画素電極２５とから構成されている。ドレイン電極２６と画素電極２５とは相互に接続されており、対となる薄膜トランジスタがオン状態になると、ドレイン電極２６から画素電極２５に電流が流れ、キャパシタが充電され、画素が点灯する。
横方向に並んだ各薄膜トランジスタを構成するゲート電極２１は、ゲート配線２２により相互に接続されている。縦方向に並んだ各薄膜トランジスタを構成するソース電極２７は、ソース配線２８により相互に接続されている。縦方向に並んだ薄膜トランジスタを構成する半導体層１３は、半導体層接続線１２により相互に接続されている。半導体層接続線１２は、ソース配線２８と同じ方向になるよう形成されている。横方向に並んだキャパシタのキャパシタ電極２３は、キャパシタ配線２４により相互に接続されている。
次に、第１の実施形態に係る薄膜トランジスタアレイの断面構造について、図２を参照して説明する。図２は、第１の実施形態に係る薄膜トランジスタアレイの断面構造を示す断面図である。図２は、図１のａからｂの点線に沿った断面を示している。
図２に示すように、ゲート電極２１は、絶縁基板１０上に形成され、ゲート電極２１上にゲート絶縁膜１１を介してソース電極２７とドレイン電極２６とが形成されている。ソース電極２７は、ソース配線２８に接続されている。半導体層１３は、ゲート電極２１とソース電極２７及びドレイン電極２６とが重なっている領域上かつソース電極２７及びドレイン電極２６に少なくとも囲まれたゲート電極２１の領域上に形成されている。半導体層１３は、半導体層接続線１２に接続されている。
図２に示すように、ゲート電極２１は、絶縁基板１０上に形成され、ゲート電極２１上にゲート絶縁膜１１を介してソース電極２７とドレイン電極２６とが形成されている。ソース電極２７は、ソース配線２８に接続されている。半導体層１３は、ゲート電極２１とソース電極２７及びドレイン電極２６とが重なっている領域上かつソース電極２７及びドレイン電極２６に少なくとも囲まれたゲート電極２１の領域上に形成されている。半導体層１３は、半導体層接続線１２に接続されている。
キャパシタ電極２３は、絶縁基板１０上に形成され、キャパシタ電極２３上にゲート絶縁膜１１を介して画素電極２５が形成されている。画素電極２５は、ドレイン電極２６と接続されている。
第１の実施形態において、半導体層接続線１２は、複数の薄膜トランジスタにまたがるストライプ形状とすることが望ましい。これにより、薄膜トランジスタを高いスループットでアライメント精度も高く製造することができ、且つ、トランジスタ素子間のばらつきが小さく、オンオフ比が高い薄膜トランジスタを製造できる。
第１の実施形態において、半導体層接続線１２は、複数の薄膜トランジスタにまたがるストライプ形状とすることが望ましい。これにより、薄膜トランジスタを高いスループットでアライメント精度も高く製造することができ、且つ、トランジスタ素子間のばらつきが小さく、オンオフ比が高い薄膜トランジスタを製造できる。
また、非チャネル領域の半導体層接続線１２の幅がチャネル領域の半導体層１３の幅よりも細いことにより、画素電極２５の面積を大きくとることが出来る。すなわち、非チャネル領域の半導体層接続線１２の幅がチャネル領域と等しいか太い場合には、画素電極２５はリーク電流を押さえるために薄膜トランジスタとは接触しない方が好ましいため、画素電極２５を小さくする必要がある。しかしながら、非チャネル領域の半導体層接続線１２の幅が細い場合には、薄膜トランジスタと接触しない程度に画素電極２５を大きくすることが可能なため、キャパシタ電極２３も大きくすることで電荷保持容量を大きくすることが出来、薄膜トランジスタアレイを用いてディスプレイなどを駆動する場合には安定した駆動を実現することが出来る。
本実施形態において、絶縁基板１０にはフレキシブルな基板を用いることが望ましい。一般的に用いられる材料として、例えばポリエチレンテレフタレート（ＰＥＴ）やポリイミド、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネートなどのプラスチック材料が挙げられる。石英などのガラス基板やシリコンウェハなども絶縁基板１０として用いることは可能であるが、薄型化、軽量化、フレキシブル化を考慮するとプラスチック基板が好ましい。また、各製造プロセスに用いられる温度などを考慮すると、絶縁基板１０としてＰＥＮやポリイミドなどを用いることが望ましい。
本実施形態において、電極材料として用いられる材料は特に限定されるものではないが、一般的に用いられる材料には金、白金、ニッケル、インジウム錫酸化物などの金属、あるいは酸化物の薄膜若しくはポリ（エチレンジオキシチオフェン）／ポリスチレンスルホネート（ＰＥＤＯＴ／ＰＳＳ）やポリアニリンなどの導電性高分子や、金や銀、ニッケルなどの金属コロイド粒子を分散させた溶液、若しくは銀などの金属粒子を導電材料として用いた厚膜ペーストなどがある。また、電極の形成方法としては特に限定されるものではなく、蒸着やスパッタなどの乾式成膜法であってもよい。しかしながら、フレキシブル化、低コスト化などを考慮するとスクリーン印刷、反転オフセット印刷、凸版印刷、インクジェット法などの湿式成膜法により形成することが望ましい。
本実施形態において、ゲート絶縁膜１１として用いられる材料は特に限定されるものではないが、一般的に用いられる材料にはポリビニルフェノール、ポリメタクリル酸メチル、ポリイミド、ポリビニルアルコール、エポキシ樹脂などの高分子溶液、アルミナやシリカゲルなどの粒子を分散させた溶液などがある。また、ＰＥＴやＰＥＮ、ＰＥＳなどの薄膜フィルムをゲート絶縁膜１１として用いてもよい。
本実施形態において、半導体層１３や半導体層接続線１２として用いられる材料は特に限定されるものではないが、一般に用いられる材料にはポリチオフェン、ポリアリルアミン、フルオレンビチオフェン共重合体、およびそれらの誘導体のような高分子系有機半導体材料、およびペンタセン、テトラセン、銅フタロシアニン、ペリレン、およびそれらの誘導体のような低分子系有機半導体材料を用いてもよい。しかしながら、低コスト化、フレキシブル化、大面積化を考慮すると、印刷法が適用できる有機半導体材料を用いることが望ましい。また、カーボンナノチューブあるいはフラーレンなどの炭素化合物や半導体ナノ粒子分散液なども半導体材料として用いてもよい。
半導体層１３や半導体層接続線１２を形成する印刷方法としては、グラビア印刷、オフセット印刷、スクリーン印刷およびインクジェット法など、公知の方法を用いることが出来る。一般的に、上記の有機半導体材料は、溶媒に対する溶解度が低いため、低粘度溶液の印刷に適した凸版印刷、反転オフセット印刷、インクジェット法、ディスペンサを用いることが望ましい。特に凸版印刷は、印刷時間が短くインク使用量が少ないので最も好ましく、且つストライプの形状の印刷に適している。半導体層接続線１２をストライプ形状とすることで、アニロックスの凹凸による膜厚のばらつきの分布がストライプ形状内では平均化されて、半導体層１３や半導体層接続線１２の膜厚が一定となり、ＴＦＴ特性を均一化できる。
尚、本実施形態の薄膜トランジスタアレイには、必要に応じて封止層や層間絶縁膜、上部画素電極、ガスバリア層、平坦化膜などを形成してもよい。
また、薄膜トランジスタアレイにおいて、ソース・ドレインの呼称は便宜上のものであり、逆に呼んでもよい。本実施形態においては、ソース配線２８に接続された電極をソース電極２７とし、画素電極２５に接続された電極をドレイン電極２６と呼んでいる。
また、薄膜トランジスタアレイにおいて、ソース・ドレインの呼称は便宜上のものであり、逆に呼んでもよい。本実施形態においては、ソース配線２８に接続された電極をソース電極２７とし、画素電極２５に接続された電極をドレイン電極２６と呼んでいる。
（第２の実施形態）
次に、第２の実施形態に係る薄膜トランジスタアレイの構成について、図３を参照して説明する。図３は、第２の実施形態に係る薄膜トランジスタアレイの構成を示す平面図である。なお、図３の薄膜トランジスタアレイは、薄膜トランジスタ及びキャパシタが第１の方向（図３では縦方向）及び第２の方向（図３では横方向）に配置されている。本実施形態では、３行×３列のマトリックス状に配置されている。
次に、第２の実施形態に係る薄膜トランジスタアレイの構成について、図３を参照して説明する。図３は、第２の実施形態に係る薄膜トランジスタアレイの構成を示す平面図である。なお、図３の薄膜トランジスタアレイは、薄膜トランジスタ及びキャパシタが第１の方向（図３では縦方向）及び第２の方向（図３では横方向）に配置されている。本実施形態では、３行×３列のマトリックス状に配置されている。
図３に示すように、１つの薄膜トランジスタは、ゲート電極２１とソース電極２７とドレイン電極２６と半導体層１３とから構成されている。半導体層１３は、ゲート電極２１とソース電極２７及びドレイン電極２６とが重なっている領域上かつソース電極２７及びドレイン電極２６に少なくとも囲まれたゲート電極２１の領域上に形成されている。
また、１つのキャパシタは、キャパシタ電極２３と画素電極２５とから構成されている。ドレイン電極２６と画素電極２５とは相互に接続されており、対となる薄膜トランジスタがオン状態になると、ドレイン電極２６から画素電極２５に電流が流れ、キャパシタが充電され、画素が点灯する。
また、１つのキャパシタは、キャパシタ電極２３と画素電極２５とから構成されている。ドレイン電極２６と画素電極２５とは相互に接続されており、対となる薄膜トランジスタがオン状態になると、ドレイン電極２６から画素電極２５に電流が流れ、キャパシタが充電され、画素が点灯する。
横方向に並んだ各薄膜トランジスタを構成するゲート電極２１は、ゲート配線２２により相互に接続されている。縦方向に並んだ各薄膜トランジスタを構成するソース電極２７は、ソース配線２８により相互に接続されている。縦方向に並んだ薄膜トランジスタを構成する半導体層１３は、半導体層接続線１２により相互に接続されている。半導体層接続線１２は、ソース配線２８と同じ方向になるよう形成されている。横方向に並んだキャパシタのキャパシタ電極２３は、キャパシタ配線２４により相互に接続されている。
第２の実施形態において、半導体層接続線１２は、複数の薄膜トランジスタにまたがるストライプ形状とすることが望ましい。これにより、薄膜トランジスタを高いスループットでアライメント精度も高く製造することができ、且つ、トランジスタ素子間のばらつきが小さく、オンオフ比が高い薄膜トランジスタを製造できる。
また、非チャネル領域の半導体層接続線１２の幅がチャネル領域の半導体層１３の幅よりも細いことにより、画素電極２５の面積を大きくとることが出来る。すなわち、非チャネル領域の半導体層接続線１２の幅がチャネル領域と等しいか太い場合には、画素電極２５はリーク電流を押さえるために薄膜トランジスタとは接触しない方が好ましいため、画素電極２５を小さくする必要がある。しかしながら、非チャネル領域の半導体層接続線１２の幅が細い場合には、薄膜トランジスタと接触しない程度に画素電極２５を大きくすることが可能なため、キャパシタ電極２３も大きくすることで電荷保持容量を大きくすることが出来、薄膜トランジスタアレイを用いてディスプレイなどを駆動する場合には安定した駆動を実現することが出来る。
また、非チャネル領域の半導体層接続線１２の幅がチャネル領域の半導体層１３の幅よりも細いことにより、画素電極２５の面積を大きくとることが出来る。すなわち、非チャネル領域の半導体層接続線１２の幅がチャネル領域と等しいか太い場合には、画素電極２５はリーク電流を押さえるために薄膜トランジスタとは接触しない方が好ましいため、画素電極２５を小さくする必要がある。しかしながら、非チャネル領域の半導体層接続線１２の幅が細い場合には、薄膜トランジスタと接触しない程度に画素電極２５を大きくすることが可能なため、キャパシタ電極２３も大きくすることで電荷保持容量を大きくすることが出来、薄膜トランジスタアレイを用いてディスプレイなどを駆動する場合には安定した駆動を実現することが出来る。
さらに、第２の実施形態においては図３に示すように、ソース電極を複数の凸部を有するクシ歯状とし、このソース電極の複数の凸部を薄膜トランジスタとなる領域の最も外側にし、さらに、この薄膜トランジスタとなる領域の最も外側に位置するソース電極の複数の凸部の先端が半導体層に覆われないよう半導体層を配置することが望ましい。これにより、隣接する薄膜トランジスタ間の、ソース電極とドレイン電極との間でのリーク電流の発生を抑えることができる。
より詳細に説明すると、ある薄膜トランジスタのソース電極と、これに隣接する薄膜トランジスタのドレイン電極が半導体層等を介して電気的に接続されている場合、ソース電極とドレイン電極との電位が異なるため電流が発生してしまう。これに対し、図３の構成では隣接するトランジスタ間のソース電極とドレイン電極の間に、薄膜トランジスタの最も外側に配置されているソース電極の凸部が配置されているため、リーク電流を流れにくくすることができる。
また、図３の構成では薄膜トランジスタの最も外側に配置されているソース電極の凸部が半導体層に覆われていないため、薄膜トランジスタのドレイン電極は同一薄膜トランジスタ内のソース電極とだけ半導体層を介して電気的に接続されることになるため、リーク電流が発生しにくくなる。
第２の実施形態において、絶縁基板１０、各種電極材料、ゲート絶縁膜、半導体層及び半導体層接続線は第１の実施形態と同じものを使用することができ、その形成方法も第１の実施形態で挙げたものを適用することができる。
第２の実施形態において、絶縁基板１０、各種電極材料、ゲート絶縁膜、半導体層及び半導体層接続線は第１の実施形態と同じものを使用することができ、その形成方法も第１の実施形態で挙げたものを適用することができる。
（第３の実施形態）
次に、第３の実施形態に係る薄膜トランジスタアレイの構成について、図４を参照して説明する。図４は、第３の実施形態に係る薄膜トランジスタアレイの構成を示す平面図である。なお、図４の薄膜トランジスタアレイは、薄膜トランジスタ及びキャパシタが第１の方向（図４では縦方向）及び第２の方向（図４では横方向）に配置されている。本実施形態では、３行×３列のマトリックス状に配置されている。
次に、第３の実施形態に係る薄膜トランジスタアレイの構成について、図４を参照して説明する。図４は、第３の実施形態に係る薄膜トランジスタアレイの構成を示す平面図である。なお、図４の薄膜トランジスタアレイは、薄膜トランジスタ及びキャパシタが第１の方向（図４では縦方向）及び第２の方向（図４では横方向）に配置されている。本実施形態では、３行×３列のマトリックス状に配置されている。
図４に示すように、１つの薄膜トランジスタは、ゲート電極２１とソース電極２７とドレイン電極２６と半導体層１３とから構成されている。半導体層１３は、ゲート電極２１とソース電極２７及びドレイン電極２６とが重なっている領域上かつソース電極２７及びドレイン電極２６に少なくとも囲まれたゲート電極２１の領域上に形成されている。
また、１つのキャパシタは、キャパシタ電極２３と画素電極２５とから構成されている。ドレイン電極２６と画素電極２５とは相互に接続されており、対となる薄膜トランジスタがオン状態になると、ドレイン電極２６から画素電極２５に電流が流れ、キャパシタが充電され、画素が点灯する。
また、１つのキャパシタは、キャパシタ電極２３と画素電極２５とから構成されている。ドレイン電極２６と画素電極２５とは相互に接続されており、対となる薄膜トランジスタがオン状態になると、ドレイン電極２６から画素電極２５に電流が流れ、キャパシタが充電され、画素が点灯する。
横方向に並んだ各薄膜トランジスタを構成するゲート電極２１は、ゲート配線２２により相互に接続されている。縦方向に並んだ各薄膜トランジスタを構成するソース電極２７は、ソース配線２８により相互に接続されている。縦方向に並んだ薄膜トランジスタを構成する半導体層１３は、半導体層接続線１２により相互に接続されている。半導体層接続線１２は、ソース配線２８と同じ方向になるよう形成されている。横方向に並んだキャパシタのキャパシタ電極２３は、キャパシタ配線２４により相互に接続されている。
第３の実施形態において、半導体層接続線１２は、複数の薄膜トランジスタにまたがるストライプ形状とすることが望ましい。これにより、薄膜トランジスタを高いスループットでアライメント精度も高く製造することができ、且つ、トランジスタ素子間のばらつきが小さく、オンオフ比が高い薄膜トランジスタを製造できる。
また、非チャネル領域の半導体層接続線１２の幅がチャネル領域の半導体層１３の幅よりも細いことにより、画素電極２５の面積を大きくとることが出来る。すなわち、非チャネル領域の半導体層接続線１２の幅がチャネル領域と等しいか太い場合には、画素電極２５はリーク電流を押さえるために薄膜トランジスタとは接触しない方が好ましいため、画素電極２５を小さくする必要がある。しかしながら、非チャネル領域の半導体層接続線１２の幅が細い場合には、薄膜トランジスタと接触しない程度に画素電極２５を大きくすることが可能なため、キャパシタ電極２３も大きくすることで電荷保持容量を大きくすることが出来、薄膜トランジスタアレイを用いてディスプレイなどを駆動する場合には安定した駆動を実現することが出来る。
また、非チャネル領域の半導体層接続線１２の幅がチャネル領域の半導体層１３の幅よりも細いことにより、画素電極２５の面積を大きくとることが出来る。すなわち、非チャネル領域の半導体層接続線１２の幅がチャネル領域と等しいか太い場合には、画素電極２５はリーク電流を押さえるために薄膜トランジスタとは接触しない方が好ましいため、画素電極２５を小さくする必要がある。しかしながら、非チャネル領域の半導体層接続線１２の幅が細い場合には、薄膜トランジスタと接触しない程度に画素電極２５を大きくすることが可能なため、キャパシタ電極２３も大きくすることで電荷保持容量を大きくすることが出来、薄膜トランジスタアレイを用いてディスプレイなどを駆動する場合には安定した駆動を実現することが出来る。
さらに、第３の実施形態においては図４に示すように、ソース電極２７はソース配線２８に対して形成された切り欠きとして形成されている。これにより、ソース電極がソース配線から飛び出した凸部として形成するよりも薄膜トランジスタが占める面積を小さくでき、画素の開口率を大きくすることができる。
また、第３の実施形態においては図４に示すように、半導体層接続線１２はソース配線２８と重ならない領域を、ソース配線の切り欠きが形成された側（即ちソース電極が形成されたチャネル領域が存在する側）に有する。これにより、隣接する薄膜トランジスタ間の、ソース電極とドレイン電極との間でのリーク電流の発生を抑えることができる。
より詳細に説明すると、ある薄膜トランジスタのソース電極と、これに隣接する薄膜トランジスタのドレイン電極が半導体層等を介して電気的に接続され、隣接する薄膜トランジスタ同士が異なる駆動を行う場合、ソース電極とドレイン電極との電位が異なるため電流が発生してしまう。これに対し、図４の構成では隣接するトランジスタ間のソース電極とドレイン電極の間にソース配線が存在するため、リーク電流を流れにくくすることができる。
第３の実施形態において、絶縁基板１０、各種電極材料、ゲート絶縁膜、半導体層及び半導体層接続線は第１の実施形態と同じものを使用することができ、その形成方法も第１の実施形態で挙げたものを適用することができる。
より詳細に説明すると、ある薄膜トランジスタのソース電極と、これに隣接する薄膜トランジスタのドレイン電極が半導体層等を介して電気的に接続され、隣接する薄膜トランジスタ同士が異なる駆動を行う場合、ソース電極とドレイン電極との電位が異なるため電流が発生してしまう。これに対し、図４の構成では隣接するトランジスタ間のソース電極とドレイン電極の間にソース配線が存在するため、リーク電流を流れにくくすることができる。
第３の実施形態において、絶縁基板１０、各種電極材料、ゲート絶縁膜、半導体層及び半導体層接続線は第１の実施形態と同じものを使用することができ、その形成方法も第１の実施形態で挙げたものを適用することができる。
以下、薄膜トランジスタアレイの実施例について図面に従って説明する。
先ず、実施例１について説明する。本実施例では、図１、図２に示すようなボトムゲート・ボトムコンタクト型薄膜トランジスタアレイの製造方法を示す。絶縁基板１０として、ポリエチレンナフタレート（ＰＥＮ）フィルム（帝人デュポン製）を用いた。銀ナノ粒子を分散させたインキ（ハリマ化成製）を用い、インクジェット法でゲート電極２１、ゲート配線２２、キャパシタ電極２３、キャパシタ配線２４を得た。ゲート絶縁膜１１として、ポリイミド（三菱ガス化学製ネオプリム）をダイコーターにより塗布し、１８０℃で１時間乾燥させてゲート絶縁膜１１を形成した。
先ず、実施例１について説明する。本実施例では、図１、図２に示すようなボトムゲート・ボトムコンタクト型薄膜トランジスタアレイの製造方法を示す。絶縁基板１０として、ポリエチレンナフタレート（ＰＥＮ）フィルム（帝人デュポン製）を用いた。銀ナノ粒子を分散させたインキ（ハリマ化成製）を用い、インクジェット法でゲート電極２１、ゲート配線２２、キャパシタ電極２３、キャパシタ配線２４を得た。ゲート絶縁膜１１として、ポリイミド（三菱ガス化学製ネオプリム）をダイコーターにより塗布し、１８０℃で１時間乾燥させてゲート絶縁膜１１を形成した。
次に、銀ナノ粒子を分散させたインキ（ハリマ化成製）を用い、インクジェット法でソース電極２７、ドレイン電極２６およびソース配線２８、画素電極２５を形成した。半導体材料として、６，１３−ビス（トリイソプロピルシリルエチニル）ペンタセン（ＴＩＰＳ−ペンタセン）（Ａｌｄｒｉｃｈ製）を用いた。テトラリン（関東化学製）に２重量％で溶解させたものをインキとして用いた。また凸版として感光性樹脂凸版を用いて、１５０線のアニロックスロールを用いて凸版印刷により非チャネル領域のストライプ幅がチャネル領域のストライプ幅よりも細いストライプ形状の半導体を印刷し、１００℃で６０分乾燥させて半導体層１３や半導体層接続線１２を形成した。
以上に述べた本実施例１によれば、以下の効果が得られる。
本実施例１では、トランジスタ特性のばらつきが小さい薄膜トランジスタアレイを作製することができる。
以上に述べた本実施例１によれば、以下の効果が得られる。
本実施例１では、トランジスタ特性のばらつきが小さい薄膜トランジスタアレイを作製することができる。
＜比較例１＞
図６は、比較例１の薄膜トランジスタアレイの構成を示す平面図である。
図６に示す比較例１の薄膜トランジスタアレイは、実施例１の薄膜トランジスタアレイに対して、非チャネル領域の半導体層接続線１２の幅とチャネル領域の半導体層１３の幅を等しくした。この結果、実施例１と比較して画素電極２５に半導体層接続線１２が接触しているため、ソース電極２７と画素電極２５の間でオフ状態においても電流が流れてしまい、オン／オフ比が小さくなり、良好なトランジスタ特性が得られなかった。
図６は、比較例１の薄膜トランジスタアレイの構成を示す平面図である。
図６に示す比較例１の薄膜トランジスタアレイは、実施例１の薄膜トランジスタアレイに対して、非チャネル領域の半導体層接続線１２の幅とチャネル領域の半導体層１３の幅を等しくした。この結果、実施例１と比較して画素電極２５に半導体層接続線１２が接触しているため、ソース電極２７と画素電極２５の間でオフ状態においても電流が流れてしまい、オン／オフ比が小さくなり、良好なトランジスタ特性が得られなかった。
＜比較例２＞
図７は、比較例２の薄膜トランジスタアレイの構成を示す平面図である。
図７に示す比較例２の薄膜トランジスタアレイは、実施例１の薄膜トランジスタアレイに対して、画素電極２５に半導体層接続線１２が接触しないように画素電極２５を小さくした。この結果、リーク電流は小さくなりオン／オフ比は大きくなったが、画素電極２５が小さくなったために電荷保持容量が小さくなった。
図７は、比較例２の薄膜トランジスタアレイの構成を示す平面図である。
図７に示す比較例２の薄膜トランジスタアレイは、実施例１の薄膜トランジスタアレイに対して、画素電極２５に半導体層接続線１２が接触しないように画素電極２５を小さくした。この結果、リーク電流は小さくなりオン／オフ比は大きくなったが、画素電極２５が小さくなったために電荷保持容量が小さくなった。
＜比較例３＞
図８は、比較例３の薄膜トランジスタアレイの構成を示す平面図である。
図８に示す比較例３の薄膜トランジスタアレイは、実施例１の薄膜トランジスタアレイに対して、半導体層接続線１２を削除した。この結果、オン／オフ比や電荷保持容量は変わらなかったものの、トランジスタ特性のばらつきが大きい結果となった。
図８は、比較例３の薄膜トランジスタアレイの構成を示す平面図である。
図８に示す比較例３の薄膜トランジスタアレイは、実施例１の薄膜トランジスタアレイに対して、半導体層接続線１２を削除した。この結果、オン／オフ比や電荷保持容量は変わらなかったものの、トランジスタ特性のばらつきが大きい結果となった。
１０・・・絶縁基板
１１・・・ゲート絶縁膜
１２・・・半導体層接続線
１３・・・半導体層
２１・・・ゲート電極
２２・・・ゲート配線
２３・・・キャパシタ電極
２４・・・キャパシタ配線
２５・・・画素電極
２６・・・ドレイン電極
２７・・・ソース電極
２８・・・ソース配線
１１・・・ゲート絶縁膜
１２・・・半導体層接続線
１３・・・半導体層
２１・・・ゲート電極
２２・・・ゲート配線
２３・・・キャパシタ電極
２４・・・キャパシタ配線
２５・・・画素電極
２６・・・ドレイン電極
２７・・・ソース電極
２８・・・ソース配線
Claims (4)
- 絶縁基板上に形成されたゲート電極と、前記ゲート電極上にゲート絶縁膜を介して形成されたソース電極及びドレイン電極と、少なくとも前記ソース電極及び前記ドレイン電極に囲まれた前記ゲート電極の領域上に形成された半導体層と、によって構成される薄膜トランジスタと、
前記絶縁基板上に形成されたキャパシタ電極と、前記キャパシタ電極上に前記ゲート絶縁膜を介して形成された前記ドレイン電極と接続されている画素電極と、によって構成されるキャパシタと、
の組み合わせが第１の方向及び直交する第２の方向にマトリックス状に複数配置され、
前記マトリックスの第１の方向に配置された複数の前記薄膜トランジスタの前記ソース電極を相互に接続する複数のソース配線と、
前記マトリックスの第２の方向に配置された複数の前記薄膜トランジスタの前記ゲート電極を相互に接続する複数のゲート配線と、
前記マトリックスの第２の方向に配置された複数の前記キャパシタの前記キャパシタ電極を相互に接続する複数のキャパシタ配線と、
前記マトリックスの第１の方向に配置された複数の前記薄膜トランジスタの前記半導体層を相互に接続する複数の半導体層接続線と、
を有する薄膜トランジスタアレイであって、
前記マトリックスの第２の方向において、前記半導体層接続線の幅が前記薄膜トランジスタの前記半導体層の幅よりも狭く、
前記ソース電極は、前記ソース配線に形成された切り欠き部であり、前記ソース配線から前記第２の方向に延びる凸部を有さず、
前記ソース配線の前記切り欠き部が形成された側に、前記ソース配線と前記半導体層接続線とが重ならない領域を有することを特徴とする薄膜トランジスタアレイ。 - 前記半導体層及び前記半導体層接続線が有機半導体であることを特徴とする請求項１に記載の薄膜トランジスタアレイ。
- 前記画素電極が前記半導体層に重ならないことを特徴とする請求項１または２に記載の薄膜トランジスタアレイ。
- 前記絶縁基板がフレキシブル基板であることを特徴とする請求項１乃至３のいずれか１項に記載の薄膜トランジスタアレイ。
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