JP6073371B2

JP6073371B2 - 広帯域増幅器

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Publication number: JP6073371B2
Application number: JP2014551051A
Authority: JP
Inventors: 英悟桑田; 山中　宏治; 宏治山中; 大塚　浩志; 浩志大塚; 祐桐越; 宣卓加茂
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2012-12-03
Filing date: 2013-11-26
Publication date: 2017-02-01
Anticipated expiration: 2033-11-26
Also published as: US9647615B2; JPWO2014087886A1; WO2014087886A1; US20150229283A1; EP2928074A4; EP2928074A1; EP2928074B1

Description

本発明は、広帯域増幅器に関する。

図１６は従来の広帯域増幅器の構成を示す回路図である。
図１６において、従来の広帯域増幅器は、複数のトランジスタ１、各々のトランジスタ１のゲート端子に接続された安定化回路２及びインピーダンス整合回路３から構成される。
従来の広帯域増幅器では、トランジスタ１に安定化回路２を接続し、広帯域な安定化を実現した上で、安定化回路２に並列にインピーダンス整合回路３を接続して、広帯域なインピーダンス整合を実現していた。
なお、従来の技術の関連文献として、下記非特許文献１がある

G. Mouginot et al.，"Three Stage 6-18 GHz High Gain and High Power Amplifier based on GaN Technology，"2010 IEEE MTT Symposium, pp.1392-1395，May，2010.

従来の広帯域増幅器は以上のように構成されているので、一つのトランジスタ１に対して、安定化回路２及びインピーダンス整合回路３がそれぞれ並列に並んでいるため、回路が大きくなるなどの課題があった。

本発明は、回路を小型化する広帯域増幅器を得ることを目的とする。

本発明の広帯域増幅器は、複数のトランジスタと、並列コンデンサ及び該並列コンデンサの一端を低電位電極に接続するビアホールを含み、各々の伝送線路を介して各々のトランジスタの入力端子に接続されたインピーダンス整合回路とを備え、いずれか二つのトランジスタに各々接続されたインピーダンス整合回路のビアホール同士を共用化したものである。

本発明によれば、二つのトランジスタに各々接続されたインピーダンス整合回路の並列コンデンサの一端を低電位電極に接続するビアホール同士を共用化した。
よって、回路を小型化することができる効果がある。また、このように二つのトランジスタに各々接続されたコンデンサの一端同士を接続させることにより、高周波において二つのトランジスタの電位をそろえることができ、動作を均一化させ発振等を防止することができる。

本発明の実施の形態１による広帯域増幅器の構成を示す回路図である。ビアホールを共用化せず、ビアホールのインダクタンスを考慮しない場合の広帯域増幅器を示す等価回路図である。図３の電圧定在波比（ＶＳＷＲ）を示す周波数特性図である。ビアホールを共用化せず、ビアホールのインダクタンスを５０ｐＨとした場合の広帯域増幅器を示す等価回路図である。図４の電圧定在波比（ＶＳＷＲ）を示す周波数特性図である。ビアホールを共用化し、ビアホールのインダクタンスを５０ｐＨとした場合の広帯域増幅器を示す等価回路図である。図６の電圧定在波比（ＶＳＷＲ）を示す周波数特性図である。図２に応じたインピーダンスのずれ量（Ｄｉｆｆ）を計算するための広帯域増幅器を示す等価回路図である。図６に応じたインピーダンスのずれ量（Ｄｉｆｆ）を計算するための広帯域増幅器を示す等価回路図である。図８のインピーダンスのずれ量（Ｄｉｆｆ）を示す周波数特性図である。図９のインピーダンスのずれ量（Ｄｉｆｆ）を示す周波数特性図である。本発明の実施の形態２による広帯域増幅器の構成を示す回路図である。ビアホールを共用化せず、ビアホールのインダクタンスを考慮しない場合の広帯域増幅器を示す等価回路図である。図１３の電圧定在波比（ＶＳＷＲ）を示す周波数特性図である。本発明の実施の形態２による他の広帯域増幅器の構成を示す回路図である。従来の広帯域増幅器の構成を示す回路図である。

以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図１は本発明の実施の形態１による広帯域増幅器の構成を示す回路図である。
図１において、本実施の形態１の広帯域増幅器は、複数のＦＥＴ(Field Effect Transistor)からなるトランジスタ１、各々のトランジスタ１のゲート端子（入力端子）に各々伝送線路６を介して接続された安定化回路２、ショートスタブ４、及びインピーダンス整合回路５から構成される。

トランジスタ１のソース端子は、ビアホール１ａを介してグランド（低電位電極）に接続される。
安定化回路２は、インダクタ２ａ、抵抗２ｂ、コンデンサ２ｃ、及びコンデンサ２ｃの一端をグランドに接続するビアホール２ｄから構成される。
ショートスタブ４は、インダクタ４ａ、コンデンサ４ｂ、及びコンデンサ４ｂの一端をグランドに接続するビアホール４ｃから構成される。

インピーダンス整合回路５は、インダクタ５ａ、並列コンデンサ５ｃ、及び並列コンデンサ５ｃの一端をグランドに接続するビアホール５ｅから構成され、ビアホール５ｅ同士は共用化される。
又、インダクタ５ｂ、並列コンデンサ５ｄ、及び並列コンデンサ５ｄの一端をグランドに接続するビアホール５ｆから構成され、ビアホール５ｆ同士は共用化される。
このように、インピーダンス整合回路５において、インダクタ、並列コンデンサ、及びビアホールは、多段構成され、二つのトランジスタ１間でビアホール同士は共用化される。
伝送線路６は、動作周波数のλ／４（λ：波長）よりも短く形成される。

実際にトランジスタ１のパラメータを仮定し、本実施の形態１が効果を得られることを説明する。

図２は図１において、インピーダンス整合回路５のビアホールを共用化せず、更に、ビアホールのインダクタンスを考慮しない、トランジスタ１のセル数は２セルの場合の等価回路図である。
トランジスタ１に安定化回路２を付加した状態のインピーダンスをＲ(５Ω)とＣ(２ｐＦ)の直列回路７とする。
伝送線路６が十分に細くインダクタに近似できるとして、伝送線路６のインダクタンスを１２３ｐＨとすることで、中心周波数でのリアクタンスを０にする。
更に、特性インピーダンスが２．５Ω、中心周波数でλ／４長のショートスタブ４を利用して、誘導性の領域にある高域を容量性の領域へ、容量性の領域にある低域を誘導性の領域へとインピーダンス変成する。

更に、チェビシェフ形のＬ（Ｌ１〜Ｌ３）とＣ（Ｃ１〜Ｃ３）を用いた３段のＬＰＦで５０Ωにインピーダンス変成を行い広帯域なインピーダンス整合を実現する。
ＬＰＦのパラメータをトランジスタに近い部品から順にＬ１＝９３．１ｐＨ，Ｃ１＝１．５７２ｐＦ，Ｌ２＝３０２ｐＨ，Ｃ２＝０．６０４ｐＦ，Ｌ３＝７８６ｐＨ，Ｃ３＝０．１８６ｐＦと設定した場合の増幅器のＶＳＷＲ（電圧定在波比）の周波数特性を図３に示す。
図３の計算結果は、規格化周波数０．８９〜１．２の広帯域において、ＶＳＷＲが１．５未満と良好なインピーダンス整合が得られる．

図４は図１において、インピーダンス整合回路５のビアホールを共用化せず、更に、ビアホール８のインダクタンスを５０ｐＨとし、トランジスタ１のセル数は２セルの場合の等価回路図である。
コンデンサ単体のリアクタンスとコンデンサ＋５０ｐＨのリアクタンスを同じにするため、下式（１）に基づいてコンデンサの値を修正する。
なお、下式（１）において元になるコンデンサをＣ、補正後のコンデンサをＣ’、ビアホールのインダクタンスをＬ，中心角周波数をωとする。

上式（１）を用いて、変換後のコンデンサの値は、Ｃ１’＝１．２ｐＦ，Ｃ２’＝０．５４ｐＦ，Ｃ３’＝０．１７９ｐＦになる。
この値を用いて、ビアホールのインダクタンスを考慮した条件の増幅器のＶＳＷＲの周波数特性を図５に示す。
図５の計算結果も図３と同様に、計算結果は、規格化周波数０．８９〜１．２の広帯域においてＶＳＷＲが１．５未満と良好なインピーダンス整合が得られる。

図６は図１と同様に、インピーダンス整合回路５のビアホールを共用化し、更に、ビアホール５ｅ，５ｆ，５ｇのインダクタンスを５０ｐＨとし、トランジスタ１のセル数は２セルの場合の等価回路図である。
同様に上式（１）を用いて、コンデンサの値を補正すると、Ｃ１”＝０．９７ｐＦ，Ｃ２”＝０．４８８ｐＦ，Ｃ３”＝０．１５８ｐＦになる。
更に、Ｌ３”の値を微調整し、０．７ｐＨとする。
この値を用いて、ビアホールのインダクタンスを考慮した条件の増幅器のＶＳＷＲの周波数特性を図７に示す。
図７の計算結果も図３、図５と同様に、計算結果は、規格化周波数０．８９〜１．２の広帯域においてＶＳＷＲが１．５未満と良好なインピーダンス整合が得られる。

又、本実施の形態１の回路と従来の回路とで、トランジスタのばらつきに対するインピーダンスのズレ量について説明する。
計算する回路図について、図２に対応する回路図を図８、図６に対応する本実施の形態１の回路図を図９に示す。
図８及び図９の各図において、Ｚ１，Ｚ２の間のインピーダンスのズレ量を比較する。
比較するための基準を求める式として、下式（２）を用いる。
ただし、Ｚ２^―は、Ｚ２の共役複素数である。

図８及び図９において、安定化回路２による直列回路７のコンデンサＣＶの値が２ｐＦから４ｐＦまで０．５ｐＦ刻みで変化した場合のＤｉｆｆ（ずれ量）の計算結果をそれぞれ図１０及び図１１に示す。
なお、図１０及び図１１において、四つのライン下からライン上に向かって順に、コンデンサＣＶの値が２ｐＦから４ｐＦである。
図１０及び図１１に示したように、図２に対応する図８の回路図では、０．４１程度あったずれ量を、本実施の形態１に対応する図９の回路図では、０．４まで小さくすることができる。

以上のように、本実施の形態１によれば、二つのトランジスタ１に各々接続されたインピーダンス整合回路５の並列コンデンサ５ｃ，５ｄの一端をグランドに接続するビアホール５ｅ，５ｆ同士を共用化した。
よって、従来の回路では、ＬＰＦ形のインピーダンス整合回路３に対して段数とトランジスタ１のセル数を掛けた数だけビアホールが必要であったが、本実施の形態１の回路では、ＬＰＦ形のインピーダンス整合回路５のビアホール数を半減させ、回路を小型化することができる。
又、基板やＩＣの大きさを小型化することで、高周波回路を必要とするシステムを小型化することができる。

又、安定化回路２、ショートスタブ４及びインピーダンス整合回路５のインダクタ及びビアホールのインダクタンス、並列コンデンサのキャパシタンスを最適値に設定するようにした。
よって、広帯域なインピーダンス整合を実現しつつ、従来の回路と比較して、トランジスタ１のばらつきによるインピーダンスのずれ量を小さくすることができる。
このトランジスタ１のばらつきによるインピーダンスのずれ量を小さくすることで、増幅性能のばらつき及びループ発振などの寄生発振を抑制することができる。なお、発振抑圧という面では、トランジスタ１に対する回路とトランジスタ２に対する回路の間に抵抗（アイソレーション抵抗と言われる）を装荷することで、より発振抑圧効果を得ることもできる。

実施の形態２．
図１２は本発明の実施の形態２による広帯域増幅器の構成を示す回路図である。
図１２において、本実施の形態２の広帯域増幅器は、複数のトランジスタ１、各々のトランジスタ１のゲート端子に各々伝送線路６を介して接続された安定化回路２、及びインピーダンス整合回路９から構成される。
よって、本実施の形態２では、前記実施の形態１で示したショートスタブ４が接続されていない。

インピーダンス整合回路９は、インダクタ９ａ、並列コンデンサ９ｃ、及び並列コンデンサ９ｃの一端をグランドに接続するビアホール９ｅから構成され、ビアホール９ｅは、トランジスタ１のソース端子をグランドに接続するビアホール９ｅと共用化される。
又、インダクタ９ｂ、並列コンデンサ９ｄ、及び並列コンデンサ９ｄの一端をグランドに接続するビアホール９ｆから構成され、ビアホール９ｆ同士は共用化される。
このように、インピーダンス整合回路９において、インダクタ、並列コンデンサ、及びビアホールは、多段構成され、一段目のビアホール９ｅは、トランジスタ１のソース端子をグランドに接続するビアホール９ｅと共用化され、二段目以降のビアホール同士は二つのトランジスタ１間で共用化される。

実際にトランジスタ１のパラメータを仮定し、本実施の形態２が効果を得られることを説明する。

図１３は図１２において、インピーダンス整合回路９のビアホールを共用化せず、更に、ビアホールのインダクタンスを考慮しない、トランジスタ１のセル数は２セルの場合の等価回路図である。
トランジスタ１に安定化回路２を付加した状態のインピーダンスをＲ(５Ω)とＣ(２ｐＦ)の直列回路７とする。
伝送線路６が十分に細くインダクタに近似できるとして、伝送線路６のインダクタンスを１２３ｐＨとすることで、中心周波数でのリアクタンスを０にする。
更に、直列インダクタ８ａ（０．１ｎＨ）と並列キャパシタ８ｃ（１．４ｐＦ）を利用して、誘導性の領域にある高域を容量性の領域へ、容量性の領域にある低域を誘導性の領域へとインピーダンス変成する。

更に、チェビシェフ形のＬ（Ｌ１〜Ｌ３）とＣ（Ｃ１〜Ｃ３）を用いた３段のＬＰＦで５０Ωにインピーダンス変成を行い広帯域なインピーダンス整合を実現する。
ＬＰＦのパラメータをトランジスタに近い部品から順にＬ１＝１８１ｐＨ，Ｃ１＝０．６５４ｐＦ，Ｌ２＝４２０ｐＨ，Ｃ２＝０．３４５ｐＦ，Ｌ３＝７９４ｐＨ，Ｃ３＝０．１４９ｐＦと設定した場合の増幅器のＶＳＷＲ（電圧定在波比）の周波数特性を図１４に示す。
図１４の計算結果は、規格化周波数０．８９〜１．２の広帯域において、ＶＳＷＲが１．５未満と良好なインピーダンス整合が得られる．

図１３と図２に注目すると、その差異はショートスタブ４、インダクタ９ａ及び並列コンデンサ９ｃである。
図１３回路であっても、ビアホールの共用化は可能であるため、前記実施の形態１の図４以降の説明で述べたように、図１２の広帯域増幅器により、広帯域なインピーダンス整合を実現しつつ、従来の回路と比較して、トランジスタ１のばらつきによるインピーダンスのずれ量を小さくすることができる。
このトランジスタ１のばらつきによるインピーダンスのずれ量を小さくすることで、増幅性能のばらつき及びループ発振などの寄生発振を抑制することができる。

又、二つのトランジスタ１に各々接続されたインピーダンス整合回路９の並列コンデンサ９ｄの一端をグランドに接続するビアホール９ｆ同士を共用化した。
更に、並列コンデンサ９ｃの一端をグランドに接続するビアホール９ｅを、トランジスタ１のソース端子をグランドに接続するビアホール９ｅと共用化した。
よって、従来の回路では、ＬＰＦ形のインピーダンス整合回路３に対して段数とトランジスタ１のセル数を掛けた数だけビアホールが必要であったが、本実施の形態２の回路では、ＬＰＦ形のインピーダンス整合回路９のビアホール数を半減させ、回路を小型化することができる。
又、基板やＩＣの大きさを小型化することで、高周波回路を必要とするシステムを小型化することができる。

図１５は本発明の実施の形態２による他の広帯域増幅器の構成を示す回路図である。
図１５において、図１２では接続されていなかったショートスタブ４を接続したものである。
この場合においても、図１２に示した構成と同様な効果が得られる。

以上のように、本実施の形態２によれば、前記実施の形態と同様な効果が得られる。

なお、前記実施の形態では、トランジスタ１として、ＦＥＴを適用したものについて説明したが、トランジスタ１として、ＢＪＴ（Bipolar Junction Transistor）を適用しても良く、同様な効果が得られる。
その場合、ＦＥＴのゲート端子、ドレイン端子、ソース端子が、ＢＪＴのベース端子、コレクタ端子、エミッタ端子にそれぞれ対応することになる。

また、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

この発明に係る広帯域増幅器は、二つのトランジスタに各々接続されたインピーダンス整合回路のビアホール同士を共用化したため、回路を小型化することができ、高周波回路を必要とするシステムに用いるのに適している。

１トランジスタ、１ａ，２ｄ，４ｃ，５ｅ，５ｆ，５ｇ，８，９ｅ，９ｆビアホール、２安定化回路、２ａ，４ａ，５ａ，５ｂ，９ａ，９ｂインダクタ、２ｂ抵抗、２ｃ，４ｂコンデンサ、４ショートスタブ、５，８インピーダンス整合回路、５ｃ，５ｄ，８ｃ，９ｄ並列コンデンサ、６伝送線路、７直列回路。

Claims

複数のトランジスタと、
並列コンデンサ及び該並列コンデンサの一端を低電位電極に接続するビアホールを含み、各々の伝送線路を介して各々の前記トランジスタの入力端子に接続されたインピーダンス整合回路とを備え、
いずれか二つの前記トランジスタに各々接続された前記インピーダンス整合回路の前記ビアホール同士を共用化したことを特徴とする広帯域増幅器。
第三の並列コンデンサ及び該第三の並列コンデンサの一端を低電位電極に接続する第三のビアホールを含み、伝送線路を介してトランジスタの入力端子に接続されたインピーダンス整合回路を備え、
前記インピーダンス整合回路の前記第三のビアホールを、前記トランジスタのソース端子あるいはエミッタ端子を低電位電極に接続するビアホールと共用化したことを特徴とする広帯域増幅器。
複数のトランジスタと、
第一の並列コンデンサ及び該第一の並列コンデンサの一端を低電位電極に接続する第一のビアホール、
第二の並列コンデンサ及び該第二の並列コンデンサの一端を低電位電極に接続する第二のビアホールを含み、各々の伝送線路を介して各々の前記トランジスタの入力端子に接続されたインピーダンス整合回路とを備え、
いずれか二つの前記トランジスタに各々接続された前記インピーダンス整合回路の前記第一のビアホール同士を共用化すると共に、
前記トランジスタに接続された前記インピーダンス整合回路の前記第二のビアホールを、当該トランジスタのソース端子あるいはエミッタ端子を低電位電極に接続するビアホールと共用化したことを特徴とする広帯域増幅器。
前記インピーダンス整合回路は、多段構成され、前記多段構成の各段は、前記並列コンデンサ、前記共用化されたビアホールの他、インダクタを含むことを特徴とする請求項１記載の広帯域増幅器。
前記インピーダンス整合回路は、第四の並列コンデンサ及び該第四の並列コンデンサの一端を低電位電極に接続する第四のビアホールをさらに含み、二つのトランジスタに各々接続された前記インピーダンス整合回路の前記第四のビアホール同士が共用化され、かつ、前記インピーダンス整合回路は、多段構成され、前記多段構成の一段目は、前記第三の並列コンデンサ、前記第三のビアホールの他、インダクタを含み、前記多段構成の二段目以降の各段は、前記第四の並列コンデンサ、前記第四のビアホールの他、インダクタを含むことを特徴とする請求項２記載の広帯域増幅器。
前記インピーダンス整合回路は、多段構成され、前記多段構成の一段目は、前記第二の並列コンデンサ、前記第二のビアホールの他、インダクタを含み、前記多段構成の二段目以降の各段は、前記第一の並列コンデンサ、前記第一のビアホールの他、インダクタを含むことを特徴とする請求項３記載の広帯域増幅器。
前記伝送線路を介して前記複数のトランジスタの入力端子に接続された安定化回路を備えたことを特徴とする請求項１記載の広帯域増幅器。
前記伝送線路を介して前記トランジスタの入力端子に接続された安定化回路を備えたことを特徴とする請求項２記載の広帯域増幅器。
前記伝送線路を介して前記複数のトランジスタの入力端子に接続された安定化回路を備えたことを特徴とする請求項３記載の広帯域増幅器。
前記伝送線路を介して前記複数のトランジスタの入力端子に接続されたショートスタブを備えたことを特徴とする請求項１記載の広帯域増幅器。
前記伝送線路を介して前記トランジスタの入力端子に接続されたショートスタブを備えたことを特徴とする請求項２記載の広帯域増幅器。
前記伝送線路を介して前記複数のトランジスタの入力端子に接続されたショートスタブを備えたことを特徴とする請求項３記載の広帯域増幅器。