JP6142200B2 - 薄膜半導体装置及びその製造方法 - Google Patents

Description

本開示は、薄膜半導体装置及びその製造方法に関する。

液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｓｅ）表示装置などのアクティブマトリクス方式の表示装置には、スイッチング素子又は駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が広く用いられている。

近年、ＴＦＴのチャネル層に酸化亜鉛（ＺｎＯ）、酸化インジウムガリウム（ＩｎＧａＯ）、又は、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）などの酸化物半導体を用いた構成について、研究開発が積極的に進められている。酸化物半導体をチャネル層に用いたＴＦＴは、オフ電流が小さく、アモルファス状態でも高いキャリア移動度を持ち、低温プロセスで形成可能であるという特徴を持つ。

従来、安定な特性を有するＴＦＴを製造するために、酸化物半導体膜を形成した後に熱処理を行う技術が開示されている（特許文献１参照）。また、酸化物半導体膜を形成した後、保護膜を形成する前段階の処理として、酸化物半導体膜に対してオゾン処理などのプラズマ処理を行うことによって、酸化物半導体膜における酸素欠陥の発生を抑制することが開示されている（特許文献２参照）。

特開２００７−３１１４０４号公報 国際公開第２０１２／０９０４９０号

しかしながら、上記従来の薄膜半導体装置では、酸素欠陥の発生を抑制するために酸化物半導体膜に対してプラズマ処理を行っているが、どのような条件下でプラズマ処理を行えばよいのかが開示されていない。このため、プラズマ処理によって酸化物半導体がダメージを受けてしまい、特性が悪くなることも考えられる。

そこで、本開示は、より安定な特性を有する薄膜半導体装置及びその製造方法を提供する。

上記課題を解決するため、本開示の一態様に係る薄膜半導体装置は、基板と、前記基板の上方に形成されたゲート電極と、前記ゲート電極に対向するように前記基板の上方に形成された酸化物半導体層と、前記酸化物半導体層上に形成された第１絶縁層と、前記酸化物半導体層に接続されたソース電極及びドレイン電極とを備え、前記酸化物半導体層の酸素欠陥の状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］は、前記酸化物半導体層の伝導帯端のエネルギー準位をＥ_ｃ［ｅＶ］とし、前記酸化物半導体層の所定のエネルギー準位をＥ［ｅＶ］としたとき、２．０ｅＶ≦Ｅ_ｃ−Ｅ≦２．７ｅＶにおいて、ＤＯＳ≦１．７１０×１０^１７×（Ｅ_ｃ−Ｅ）^２−６．４６８×１０^１７×（Ｅ_ｃ−Ｅ）＋６．１１３×１０^１７を満たす。

また、本開示の一態様に係る薄膜半導体装置の製造方法は、基板の上方にゲート電極を形成する工程と、前記基板の上方、かつ、前記ゲート電極に対向する位置に酸化物半導体層を形成する工程と、前記酸化物半導体層に、酸素を含むガスを用いたプラズマ処理を行う工程と、前記酸化物半導体層上に第１絶縁層を形成する工程と、前記酸化物半導体層に接続されたソース電極及びドレイン電極を形成する工程とを含み、前記プラズマ処理を行う工程では、前記酸化物半導体層の酸素欠陥の状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］が、前記酸化物半導体層の伝導帯端のエネルギー準位をＥ_ｃ［ｅＶ］とし、前記酸化物半導体層の所定のエネルギー準位をＥ［ｅＶ］としたとき、２．０ｅＶ≦Ｅ_ｃ−Ｅ≦２．７ｅＶにおいて、ＤＯＳ≦１．７１０×１０^１７×（Ｅ_ｃ−Ｅ）^２−６．４６８×１０^１７×（Ｅ_ｃ−Ｅ）＋６．１１３×１０^１７を満たすような所定の条件で前記プラズマ処理を行う。

本開示によれば、より安定な特性を有する薄膜半導体装置及びその製造方法を提供することができる。

従来例に係る薄膜半導体装置の製造方法を示す概略断面図である。 酸素欠陥によって生じる不具合を説明するためのエネルギーバンド図である。 従来例に係る薄膜半導体装置のストレス印加前後の移動度−電圧特性を示す図である。 実施の形態１に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 実施の形態１に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。 実施の形態１に係る薄膜半導体装置の概略断面図である。 実施の形態１に係る薄膜半導体装置の製造方法を示す概略断面図である。 比較例に係る薄膜半導体装置の伝達特性を示す図である。 実施の形態１に係る薄膜半導体装置の伝達特性を示す図である。 実施の形態１に係る薄膜半導体装置の伝達特性を示す図である。 実施の形態１に係る薄膜半導体装置の酸化物半導体層の酸素欠陥の状態密度を示す図である。 比較例に係る薄膜半導体装置のストレス印加前後の伝達特性を示す図である。 実施の形態１に係る薄膜半導体装置のストレス印加前後の伝達特性を示す図である。 実施の形態１に係るプラズマ処理のパワー密度と閾値電圧との関係を示す図である。 実施の形態１に係る薄膜半導体装置の移動度−電圧特性を示す図である。 実施の形態１に係るプラズマ処理の圧力条件と移動度との関係を示す図である。 実施の形態２に係る薄膜半導体装置の概略断面図である。 実施の形態２に係る薄膜半導体装置の製造方法を示す概略断面図である。 実施の形態３に係る薄膜半導体装置の概略断面図である。 実施の形態３に係る薄膜半導体装置の製造方法を示す概略断面図である。

（本開示の基礎となった知見）
本発明者らは、従来の薄膜半導体装置に関し、以下の問題が生じることを見出した。

図１は、従来例に係る薄膜半導体装置の製造方法を示す概略断面図である。

図１の（ａ）に示すように、基板４１０上にゲート電極４２０を形成し、ゲート電極４２０上にゲート絶縁膜４３０を形成する。さらに、パターニングされた酸化物半導体層４４０をゲート絶縁膜４３０上に形成する。具体的には、スパッタリング法などによりゲート絶縁膜４３０上にＩｎＧａＺｎＯ層を成膜した後、ウェットエッチング法によってパターニングすることで酸化物半導体層４４０を形成する。

その後、図１の（ｂ）に示すように、酸化物半導体層４４０を覆うように、ゲート絶縁膜４３０上にチャネル保護層４５０を形成する。具体的には、酸化物半導体層４４０を覆うように、ゲート絶縁膜４３０上にシリコン酸化膜をプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜することで、チャネル保護層４５０を形成する。

このとき、図１の（ｂ）に示すように、プロセスダメージの影響で酸化物半導体層４４０に酸素欠陥が生成する。具体的には、酸化物半導体層４４０の形成時のウェットエッチング、又は、チャネル保護層４５０の形成時のプラズマ処理により、酸化物半導体層４４０に酸素欠陥が生じる。

図２は、酸素欠陥によって生じる不具合を説明するためのエネルギーバンド図である。

図２に示すように、酸化物半導体層に生じた酸素欠陥は、キャリアの発生源となる。具体的には、酸化物半導体層に熱又は光エネルギーが与えられた場合、電子及び正孔が発生する。

ゲート電極に負電圧が印加された場合、酸化物半導体層に発生した正孔は、ゲート電極の負電圧に引き寄せられ、ゲート絶縁層に捕獲される。このため、負の閾値電圧シフトが発生する。したがって、例えば、当該薄膜半導体装置をディスプレイの駆動トランジスタとして用いた場合、輝度変化の原因となる。

また、酸化物半導体層に生じた酸素欠陥によって、酸化物半導体層のバックチャネル側の領域（以下、バックチャネル領域と記載）が低抵抗化する。低抵抗化したバックチャネル領域をキャリアが移動するため、酸化物半導体層を流れる電流が増加する。なお、バックチャネル領域とは、酸化物半導体層のうちゲート電極と反対側の領域（図１の（ｂ）における酸化物半導体層４４０の上側の領域）である。

図３は、従来例に係る薄膜半導体装置のストレス印加前後の移動度−電圧特性を示す図である。

バックチャネル領域が低抵抗化するので、図３に示すように、ゲート−ソース間電圧に対する移動度をプロットした場合、ゲート−ソース間電圧（Ｖ_ｇｓ）がドレイン−ソース間電圧（Ｖ_ｄｓ）より小さい場合にピーク（以下、移動度曲線ピークと記載）が現れる。移動度曲線ピークは、図３に示すように、ストレスの印加前後で大きく変動する。この変動により、例えば、当該薄膜半導体装置をディスプレイの駆動トランジスタとして用いた場合、輝度変化の原因となる。

以上のように、従来の薄膜半導体装置は、酸素欠陥の発生によって、安定な特性が得られない。

（本開示の概要）
本開示に係る薄膜半導体装置は、基板と、基板の上方に形成されたゲート電極と、ゲート電極に対向するように基板の上方に形成された酸化物半導体層と、酸化物半導体層上に形成された第１絶縁層と、酸化物半導体層に接続されたソース電極及びドレイン電極とを備え、酸化物半導体層の酸素欠陥の状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］は、酸化物半導体層の伝導帯端のエネルギー準位をＥ_ｃ［ｅＶ］とし、酸化物半導体層の所定のエネルギー準位をＥ［ｅＶ］としたとき、２．０ｅＶ≦Ｅ_ｃ−Ｅ≦２．７ｅＶにおいて、ＤＯＳ≦１．７１０×１０^１７×（Ｅ_ｃ−Ｅ）^２−６．４６８×１０^１７×（Ｅ_ｃ−Ｅ）＋６．１１３×１０^１７を満たす。

これにより、薄膜半導体装置は、酸素欠陥の状態密度が小さい酸化物半導体層を備えるので、閾値電圧の負シフトが低減され、かつ、移動度曲線ピークが低減される。したがって、本開示に係る薄膜半導体装置は、より安定な特性を有する。

また、本開示に係る薄膜半導体装置では、状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］は、さらに、２．０ｅＶ≦Ｅ_ｃ−Ｅ≦２．７ｅＶにおいて、ＤＯＳ≦１．３３２×１０^１０×（Ｅ_ｃ−Ｅ）^{１４．６５}を満たしてもよい。

これにより、薄膜半導体装置は、酸素欠陥の状態密度がより小さい酸化物半導体層を備えるので、閾値電圧の負シフトがより低減され、かつ、移動度曲線ピークがより低減される。したがって、本開示に係る薄膜半導体装置は、より安定な特性を有する。

また、本開示に係る薄膜半導体装置では、薄膜半導体装置は、さらに、ゲート電極上に形成された第２絶縁層を備え、酸化物半導体層は、第２絶縁層上に形成され、第１絶縁層には、酸化物半導体層の一部を露出させるためのコンタクトホールが形成され、ソース電極及びドレイン電極は、第１絶縁層上に形成され、コンタクトホールを介して酸化物半導体層に接続されてもよい。

これにより、薄膜半導体装置は、ボトムゲート型、かつ、チャネル保護型の薄膜トランジスタとして利用することができ、より安定な特性を有する。

また、本開示に係る薄膜半導体装置では、薄膜半導体装置は、さらに、ゲート電極上に形成された第２絶縁層を備え、酸化物半導体層は、第２絶縁層上に形成され、ソース電極及びドレイン電極は、酸化物半導体層上に形成され、第１絶縁層は、ソース電極、ドレイン電極及び酸化物半導体層上に形成されてもよい。

これにより、薄膜半導体装置は、ボトムゲート型、かつ、チャネルエッチ型の薄膜トランジスタとして利用することができ、より安定な特性を有する。

また、本開示に係る薄膜半導体装置では、ゲート電極は、第１絶縁層上に形成されてもよい。

これにより、薄膜半導体装置は、トップゲート型の薄膜トランジスタとして利用することができ、より安定な特性を有する。

また、本開示に係る薄膜半導体装置では、酸化物半導体層は、透明アモルファス酸化物半導体であってもよい。

これにより、酸化物半導体層が透明アモルファス酸化物半導体であるから、キャリア移動度を高めることができる。

また、本開示に係る薄膜半導体装置の製造方法は、基板の上方にゲート電極を形成する工程と、基板の上方、かつ、ゲート電極に対向する位置に酸化物半導体層を形成する工程と、酸化物半導体層に、酸素を含むガスを用いたプラズマ処理を行う工程と、酸化物半導体層上に第１絶縁層を形成する工程と、酸化物半導体層に接続されたソース電極及びドレイン電極を形成する工程とを含み、プラズマ処理を行う工程では、酸化物半導体層の酸素欠陥の状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］が、酸化物半導体層の伝導帯端のエネルギー準位をＥ_ｃ［ｅＶ］とし、酸化物半導体層の所定のエネルギー準位をＥ［ｅＶ］としたとき、２．０ｅＶ≦Ｅ_ｃ−Ｅ≦２．７ｅＶにおいて、ＤＯＳ≦１．７１０×１０^１７×（Ｅ_ｃ−Ｅ）^２−６．４６８×１０^１７×（Ｅ_ｃ−Ｅ）＋６．１１３×１０^１７を満たすような所定の条件でプラズマ処理を行う。

これにより、酸化物半導体層の酸素欠陥の状態密度が小さいので、閾値電圧の負シフトを低減し、かつ、移動度曲線ピークを低減することができる。したがって、より安定な特性を有する薄膜半導体装置を製造することができる。

また、本開示に係る薄膜半導体装置の製造方法では、ガスは、亜酸化窒素を含むガスであり、プラズマ処理のパワー密度は、１［Ｗ／ｃｍ^２］以下であってもよい。

これにより、パワー密度が１［Ｗ／ｃｍ^２］以下のプラズマ処理を行うことで、酸素欠陥の状態密度が十分に小さい酸化物半導体層を形成することができ、閾値電圧の負シフトを低減することができる。

また、本開示に係る薄膜半導体装置の製造方法では、プラズマ処理のパワー密度は、０．２［Ｗ／ｃｍ^２］以上であってもよい。

これにより、パワー密度が０．２［Ｗ／ｃｍ^２］以上のプラズマ処理を行うことで、酸素欠陥の状態密度が十分に小さい酸化物半導体層を形成することができ、閾値電圧の負シフトを低減することができる。

また、本開示に係る薄膜半導体装置の製造方法では、ガスは、亜酸化窒素を含むガスであり、プラズマ処理を行う工程では、２．０［Ｔｏｒｒ］以上の圧力下でプラズマ処理を行ってもよい。

これにより、２．０［Ｔｏｒｒ］以上の圧力下でプラズマ処理を行うことで、酸素欠陥の状態密度が十分に小さい酸化物半導体層を形成することができ、移動度曲線ピークを低減することができる。

また、本開示に係る薄膜半導体装置の製造方法では、薄膜半導体装置の製造方法は、さらに、ゲート電極上に第２絶縁層を形成する工程を含み、酸化物半導体層を形成する工程では、第２絶縁層上に酸化物半導体層を形成し、第１絶縁層を形成する工程では、酸化物半導体層の一部が露出するように第１絶縁層を形成し、ソース電極及びドレイン電極を形成する工程では、露出した部分で酸化物半導体層に接続されるようにソース電極及びドレイン電極を形成してもよい。

これにより、より安定な特性を有するボトムゲート型、かつ、チャネル保護型の薄膜トランジスタである薄膜半導体装置を製造することができる。

また、本開示に係る薄膜半導体装置の製造方法では、薄膜半導体装置の製造方法は、さらに、ゲート電極上に第２絶縁層を形成する工程を含み、酸化物半導体層を形成する工程では、第２絶縁層上に酸化物半導体層を形成し、ソース電極及びドレイン電極を形成する工程では、酸化物半導体層上にソース電極及びドレイン電極を形成し、第１絶縁層を形成する工程では、ソース電極、ドレイン電極及び酸化物半導体層上に第１絶縁層を形成してもよい。

これにより、より安定な特性を有するボトムゲート型、かつ、チャネルエッチ型の薄膜トランジスタである薄膜半導体装置を製造することができる。

また、本開示に係る薄膜半導体装置の製造方法では、プラズマ処理を行う工程は、ソース電極及びドレイン電極を形成する工程の前に行ってもよい。

これにより、ソース電極及びドレイン電極を形成する前にプラズマ処理を行うので、酸化物半導体層の酸素欠陥の状態密度を低減した後に、ソース電極及びドレイン電極及び第１絶縁層を形成することができる。したがって、より安定な特性を有する薄膜半導体装置を製造することができる。

また、本開示に係る薄膜半導体装置の製造方法では、ゲート電極を形成する工程では、第１絶縁層上にゲート電極を形成してもよい。

これにより、より安定な特性を有するトップゲート型の薄膜トランジスタである薄膜半導体装置を製造することができる。

また、本開示に係る薄膜半導体装置の製造方法では、プラズマ処理を行う工程は、第１絶縁層を形成する工程の前に行ってもよい。

これにより、第１絶縁層を形成する前にプラズマ処理を行うので、酸化物半導体層の酸素欠陥の状態密度を低減した後に、第１絶縁層を形成することができる。また、第１絶縁層を形成する際に生じる酸素欠陥を抑制することができる。

また、本開示に係る薄膜半導体装置の製造方法では、酸化物半導体層は、透明アモルファス酸化物半導体であってもよい。

これにより、酸化物半導体層が透明アモルファス酸化物半導体層であるので、高いキャリア移動度を有する薄膜半導体装置を製造することができる。

以下、薄膜半導体装置、その製造方法、及び、薄膜半導体装置を用いた有機ＥＬ表示装置の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、並びに、工程の順序などは、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。

（実施の形態１）
［有機ＥＬ表示装置］
まず、本実施の形態に係る有機ＥＬ表示装置１０の構成について、図４を用いて説明する。図４は、本実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。

図４に示すように、有機ＥＬ表示装置１０は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）２０と、下部電極である陽極４１、有機材料からなる発光層であるＥＬ層４２及び透明な上部電極である陰極４３からなる有機ＥＬ素子（発光部）４０との積層構造により構成される。

ＴＦＴ基板２０には複数の画素３０がマトリクス状に配置されており、各画素３０には画素回路３１が設けられている。

有機ＥＬ素子４０は、複数の画素３０のそれぞれに対応して形成されており、各画素３０に設けられた画素回路３１によって各有機ＥＬ素子４０の発光の制御が行われる。有機ＥＬ素子４０は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化膜）の上に形成される。

また、有機ＥＬ素子４０は、陽極４１と陰極４３との間にＥＬ層４２が配置された構成となっている。陽極４１とＥＬ層４２との間にはさらに正孔輸送層が積層形成され、ＥＬ層４２と陰極４３との間にはさらに電子輸送層が積層形成されている。なお、陽極４１と陰極４３との間には、その他の有機機能層が設けられていてもよい。

各画素３０は、それぞれの画素回路３１によって駆動制御される。また、ＴＦＴ基板２０には、画素３０の行方向に沿って配置される複数のゲート配線（走査線）５０と、ゲート配線５０と交差するように画素３０の列方向に沿って配置される複数のソース配線（信号配線）６０と、ソース配線６０と平行に配置される複数の電源配線（図４では省略）とが形成されている。各画素３０は、例えば、直交するゲート配線５０とソース配線６０とによって区画されている。

ゲート配線５０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線６０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路３１に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。

ここで、画素３０における画素回路３１の回路構成について、図５を用いて説明する。図５は、本実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。

図５に示すように、画素回路３１は、駆動素子として動作する薄膜トランジスタ３２と、スイッチング素子として動作する薄膜トランジスタ３３と、対応する画素３０に表示するためのデータを記憶するキャパシタ３４とで構成される。本実施の形態において、薄膜トランジスタ３２は、有機ＥＬ素子４０を駆動するための駆動トランジスタであり、薄膜トランジスタ３３は、画素３０を選択するためのスイッチングトランジスタである。

薄膜トランジスタ３２は、薄膜トランジスタ３３のドレイン電極３３ｄ及びキャパシタ３４の一端に接続されるゲート電極３２ｇと、電源配線７０及びキャパシタ３４の他端に接続されるドレイン電極３２ｄと、有機ＥＬ素子４０の陽極４１に接続されるソース電極３２ｓと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３２は、キャパシタ３４が保持しているデータ電圧に対応する電流を電源配線７０からソース電極３２ｓを通じて有機ＥＬ素子４０の陽極４１に供給する。これにより、有機ＥＬ素子４０では、陽極４１から陰極４３へと駆動電流が流れてＥＬ層４２が発光する。

薄膜トランジスタ３３は、ゲート配線５０に接続されるゲート電極３３ｇと、ソース配線６０に接続されるソース電極３３ｓと、キャパシタ３４の一端及び薄膜トランジスタ３２のゲート電極３２ｇに接続されるドレイン電極３３ｄと、半導体膜（図示せず）とを備える。この薄膜トランジスタ３３は、接続されたゲート配線５０及びソース配線６０に所定の電圧が印加されると、当該ソース配線６０に印加された電圧がデータ電圧としてキャパシタ３４に保存される。

なお、上記構成の有機ＥＬ表示装置１０では、ゲート配線５０とソース配線６０との交点に位置する画素３０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素３０（各サブ画素Ｒ、Ｇ、Ｂ）の薄膜トランジスタ３２及び３３によって、対応する有機ＥＬ素子４０が選択的に発光し、所望の画像が表示される。

［薄膜半導体装置］
以下では、本実施の形態に係る薄膜半導体装置について説明する。なお、本実施の形態に係る薄膜半導体装置は、ボトムゲート型、かつ、チャネル保護型の薄膜トランジスタである。

図６は、本実施の形態に係る薄膜半導体装置の概略断面図である。

図６に示すように、本実施の形態に係る薄膜半導体装置１００は、基板１１０と、ゲート電極１２０と、ゲート絶縁膜１３０と、酸化物半導体層１４０と、チャネル保護層１５０と、ソース電極１６０ｓと、ドレイン電極１６０ｄとを備える。また、酸化物半導体層１４０は、酸素リッチ層１４１を含む。

薄膜半導体装置１００は、例えば、図５に示す薄膜トランジスタ３２又は３３である。すなわち、薄膜半導体装置１００は、駆動トランジスタ又はスイッチングトランジスタとして利用できる。薄膜半導体装置１００が薄膜トランジスタ３２である場合、ゲート電極１２０がゲート電極３２ｇに、ソース電極１６０ｓがソース電極３２ｓに、ドレイン電極１６０ｄがドレイン電極３２ｄに、それぞれ相当する。また、薄膜半導体装置１００が薄膜トランジスタ３３である場合、ゲート電極１２０がゲート電極３３ｇに、ソース電極１６０ｓがソース電極３３ｓに、ドレイン電極１６０ｄがドレイン電極３３ｄに、それぞれ相当する。

基板１１０は、電気絶縁性を有する材料からなる基板である。例えば、基板１１０は、無アルカリガラス、石英ガラス、高耐熱性ガラスなどのガラス材料、ポリエチレン、ポリプロピレン、ポリイミドなどの樹脂材料、シリコン、ガリウムヒ素などの半導体材料、絶縁層をコーティングしたステンレスなどの金属材料からなる基板である。

なお、基板１１０は、樹脂基板などのフレキシブル基板でもよい。この場合、薄膜半導体装置１００をフレキシブルディスプレイとして利用することができる。

ゲート電極１２０は、基板１１０上に所定形状で形成される。ゲート電極１２０は、導電性を有する材料からなる電極である。例えば、ゲート電極１２０の材料として、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジムなどの金属、金属の合金、酸化インジウム錫（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）などの導電性金属酸化物、ポリチオフェン、ポリアセチレンなどの導電性高分子などを用いることができる。また、ゲート電極１２０は、これらの材料を積層した多層構造であってもよい。

ゲート絶縁膜１３０は、ゲート電極１２０上に形成された第２絶縁層の一例である。ゲート絶縁膜１３０は、ゲート電極１２０を覆うようにゲート電極１２０上及び基板１１０上に形成される。

ゲート絶縁膜１３０は、電気絶縁性を有する材料から構成される。例えば、ゲート絶縁膜１３０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜などの単層膜、又は、これらの積層膜である。

酸化物半導体層１４０は、ゲート電極１２０に対向するように基板１１０の上方に形成される。具体的には、酸化物半導体層１４０は、ゲート電極１２０に対向する位置に、かつ、ゲート絶縁膜１３０上に形成される。例えば、酸化物半導体層１４０は、ゲート電極１２０の上方において、ゲート絶縁膜１３０上に島状に形成される。

酸化物半導体層１４０の材料として、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）のうち、少なくとも１種を含む酸化物半導体材料を用いる。例えば、酸化物半導体層１４０は、アモルファス酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ：ＩＧＺＯ）などの透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）から構成される。

Ｉｎ：Ｇａ：Ｚｎの比率は、例えば、約１：１：１である。また、Ｉｎ：Ｇａ：Ｚｎの比率は、０．８〜１．２：０．８〜１．２：０．８〜１．２の範囲でもよいが、この範囲には限られない。

チャネル層が透明アモルファス酸化物半導体で構成される薄膜トランジスタは、キャリア移動度が高く、大画面及び高精細の表示装置に適している。また、透明アモルファス酸化物半導体は、低温成膜が可能であるため、プラスチック又はフィルムなどのフレキシブル基板上に容易に形成することができる。

図５に示すように、酸化物半導体層１４０のバックチャネル領域には、酸素リッチ層１４１が形成されている。酸素リッチ層１４１は、酸化物半導体層１４０のうち酸素欠陥が少ない領域であり、プラズマ処理によって形成される。

なお、酸化物半導体層１４０については、後で詳しく説明する。

チャネル保護層１５０は、酸化物半導体層１４０上に形成された第１絶縁層の一例である。例えば、チャネル保護層１５０は、酸化物半導体層１４０を覆うように、酸化物半導体層１４０上及びゲート絶縁膜１３０上に形成される。

チャネル保護層１５０の一部は、貫通するように開口されている。つまり、チャネル保護層１５０には、酸化物半導体層１４０（酸素リッチ層１４１）の一部を露出させるためのコンタクトホールが形成されている。酸化物半導体層１４０は、開口された部分（コンタクトホール）を介してソース電極１６０ｓ及びドレイン電極１６０ｄに接続されている。

チャネル保護層１５０は、電気絶縁性を有する材料から構成される。例えば、チャネル保護層１５０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜などの無機材料から構成される膜、又は、シリコン、酸素及びカーボンを含む無機材料から構成される膜などの単層膜、又は、これらの積層膜である。

ソース電極１６０ｓ及びドレイン電極１６０ｄは、チャネル保護層１５０上に所定形状で形成される。具体的には、ソース電極１６０ｓ及びドレイン電極１６０ｄは、チャネル保護層１５０に形成されたコンタクトホールを介して酸化物半導体層１４０（酸素リッチ層１４１）に接続され、チャネル保護層１５０上において基板水平方向に離間して対向配置されている。

ソース電極１６０ｓ及びドレイン電極１６０ｄは、導電性を有する材料からなる電極である。ソース電極１６０ｓ及びドレイン電極１６０ｄの材料としては、例えば、ゲート電極１２０の材料と同一の材料を用いることができる。

［薄膜半導体装置の製造方法］
続いて、本実施の形態に係る薄膜半導体装置の製造方法について、図７を用いて説明する。図７は、本実施の形態に係る薄膜半導体装置の製造方法を示す概略断面図である。

まず、図７の（ａ）に示すように、基板１１０を準備し、基板１１０の上方に所定形状のゲート電極１２０を形成する。例えば、基板１１０上に金属膜をスパッタリング法によって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて金属膜を加工することにより、所定形状のゲート電極１２０を形成する。

具体的には、まず、基板１１０としてガラス基板を準備し、基板１１０上にモリブデン膜（Ｍｏ膜）と銅膜（Ｃｕ膜）とをスパッタリング法によって順に成膜する。そして、フォトリソグラフィ法及びウェットエッチング法によってＭｏ膜及びＣｕ膜をパターニングすることにより、ゲート電極１２０を形成する。ゲート電極１２０の膜厚は、例えば、２０ｎｍ〜５００ｎｍである。なお、Ｍｏ膜及びＣｕ膜のウェットエッチングは、例えば、過酸化水素水（Ｈ_２Ｏ_２）及び有機酸を混合した薬液を用いて行うことができる。

次に、図７の（ｂ）に示すように、基板１１０の上方にゲート絶縁膜１３０を形成する。例えば、基板１１０上及びゲート電極１２０上にゲート絶縁膜１３０をプラズマＣＶＤ法によって成膜する。

具体的には、ゲート電極１２０を覆うように基板１１０上にシリコン窒化膜とシリコン酸化膜とをプラズマＣＶＤ法によって順に成膜することで、ゲート絶縁膜１３０を形成する。ゲート絶縁膜１３０の膜厚は、例えば、５０ｎｍ〜３００ｎｍである。

シリコン窒化膜は、例えば、シランガス（ＳｉＨ_４）、アンモニアガス（ＮＨ_３）及び窒素ガス（Ｎ_２）を導入ガスに用いることで成膜することができる。シリコン酸化膜は、例えば、シランガス（ＳｉＨ_４）と亜酸化窒素ガス（Ｎ_２Ｏ）とを導入ガスに用いることで成膜することができる。

次に、図７の（ｃ）に示すように、基板１１０の上方、かつ、ゲート電極１２０に対向する位置に酸化物半導体膜１４０ａを形成する。例えば、ゲート絶縁膜１３０上に酸化物半導体膜１４０ａをスパッタリング法によって成膜する。酸化物半導体膜１４０ａの膜厚は、例えば、２０〜２００ｎｍである。

具体的には、組成比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１のターゲット材を用いた、酸素雰囲気でのスパッタリング法によって、ゲート絶縁膜１３０上にアモルファスＩｎＧａＺｎＯ膜を成膜する。

次に、図７の（ｄ）に示すように、基板１１０の上方に所定形状の酸化物半導体層１４０を形成する。例えば、成膜された酸化物半導体膜１４０ａをパターニングすることで、ゲート絶縁膜１３０上に酸化物半導体層１４０を形成する。

具体的には、ゲート絶縁膜１３０上に成膜されたアモルファスＩｎＧａＺｎＯを、フォトリソグラフィ法及びウェットエッチング法によってパターニングすることで、酸化物半導体層１４０を形成する。酸化物半導体層１４０の膜厚は、例えば、２０〜２００ｎｍである。なお、ＩｎＧａＺｎＯ膜のウェットエッチングは、例えば、リン酸（Ｈ_３ＰＯ_４）、硝酸（ＨＮＯ_３）、酢酸（ＣＨ_３ＣＯＯＨ）及び水を混合した薬液を用いて行うことができる。

次に、図７の（ｅ）に示すように、酸素を含むガスを用いたプラズマ処理を行う。例えば、酸化物半導体層１４０をプラズマ１７０に曝すことで、酸化物半導体層１４０に酸素リッチ層１４１を形成する。例えば、酸素リッチ層１４１の膜厚は、５〜５０ｎｍである。

具体的には、導入ガスが亜酸化窒素ガス（Ｎ_２Ｏ）であり、パワー密度が０．２［Ｗ／ｃｍ^２］以上１［Ｗ／ｃｍ^２］以下であり、かつ、２．０［Ｔｏｒｒ］以上の圧力下で、酸化物半導体層１４０に対してプラズマ処理を行う。プラズマ処理の時間は、例えば、３０秒〜５分である。なお、プラズマ処理を行う条件は、これに限られない。例えば、導入ガスは、酸素ガス（Ｏ_２）、オゾンガス（Ｏ_３）、二酸化窒素ガス（ＮＯ_２）などでもよい。

酸化物半導体層１４０に対してプラズマ処理を行うことで、プラズマに曝された領域に酸素リッチ層１４１が形成される。図７の（ｅ）に示すように、酸素リッチ層１４１は、酸化物半導体層１４０のバックチャネル領域に形成される。

次に、図７の（ｆ）に示すように、酸化物半導体層１４０上にチャネル保護層１５０を形成する。例えば、酸化物半導体層１４０（酸素リッチ層１４１）を覆うようにして酸化物半導体層１４０及びゲート絶縁膜１３０上にチャネル保護層１５０を形成する。

具体的には、ゲート絶縁膜１３０上にシリコン酸化膜をプラズマＣＶＤ法によって成膜することで、チャネル保護層１５０を形成することができる。チャネル保護層１５０の膜厚は、例えば、５０〜５００ｎｍである。

さらに、チャネル保護層１５０を所定形状にパターニングする。具体的には、酸化物半導体層１４０（酸素リッチ層１４１）の一部を露出させるように、チャネル保護層１５０にコンタクトホールを形成する。例えば、チャネル保護層１５０の一部をエッチング除去することによってコンタクトホールを形成する。

具体的には、まず、フォトリソグラフィ法及びドライエッチング法によってチャネル保護層１５０の一部をエッチングすることにより、酸化物半導体層１４０のソースコンタクト領域及びドレインコンタクト領域となる領域上に、コンタクトホールを形成する。例えば、チャネル保護層１５０がシリコン酸化膜である場合、ドライエッチング法として反応性イオンエッチング（ＲＩＥ）法を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ_４）及び酸素ガス（Ｏ_２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。

次に、図７の（ｇ）に示すように、酸化物半導体層１４０に接続されたソース電極１６０ｓ及びドレイン電極１６０ｄを形成する。例えば、チャネル保護層１５０に形成したコンタクトホールを埋めるようにして、チャネル保護層１５０上に所定形状のソース電極１６０ｓ及びドレイン電極１６０ｄを形成する。

具体的には、チャネル保護層１５０上及びコンタクトホール内に、互いに間隔を空けてソース電極１６０ｓ及びドレイン電極１６０ｄを形成する。より具体的には、チャネル保護層１５０上及びコンタクトホール内に、Ｍｏ膜とＣｕ膜とＣｕＭｎ膜とをスパッタリング法によって順に成膜する。さらに、フォトリソグラフィ法及びウェットエッチング法によって、Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜をパターニングすることで、ソース電極１６０ｓ及びドレイン電極１６０ｄを形成する。

ソース電極１６０ｓ及びドレイン電極１６０ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍである。Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜のウェットエッチングは、例えば、過酸化水素水（Ｈ_２Ｏ_２）及び有機酸を混合した薬液を用いて行うことができる。

以上のようにして、薄膜半導体装置１００を製造することができる。

［酸素欠陥の状態密度とプラズマ処理との関係］
まず、酸化物半導体層１４０の酸素欠陥の状態密度の測定方法について説明する。

酸化物半導体層１４０の材料として用いるＩＧＺＯに光照射しながら伝達特性を測定した場合、伝達特性のオフ領域における電流増加と閾値電圧の負シフトが見られる。これは、バンドギャップ内において価電子帯近傍にエネルギー準位を形成する酸素欠陥（Ｖ_ｏ）が、光照射によって伝導帯近傍にエネルギーを形成する二価陽イオン（Ｖ_ｏ ^２＋）になると同時に、２つの電子が伝導帯に放出されるためである。

閾値電圧の負シフト量は、バンドギャップ内の酸素欠陥量に依存し、酸素欠陥量が多いほど閾値電圧シフトが大きくなる。また、照射する光エネルギーは、伝導帯からの酸素欠陥（Ｖ_ｏ）のエネルギー準位の深さに相当する。

酸素欠陥の状態密度の測定方法では、まず、伝達特性を暗状態で測定する。この際、伝達特性は、例えば、ドレイン−ソース間電圧Ｖ_ｄｓ＝４．１Ｖとし、ゲート−ソース間電圧Ｖ_ｇｓ＝−１５Ｖ〜＋１５Ｖの範囲で電圧ステップを０．１Ｖとして掃引することで取得できる。

次に、光照射下（明状態）における伝達特性を評価する。例えば、照射光のエネルギーＥ＝２．０ｅＶ、２．３ｅＶ、２．７ｅＶの光を、照度１００μＷ／ｃｍ^２で酸化物半導体層１４０に照射する。このとき、光応答が比較的小さい、伝導帯下端から浅いエネルギー準位に存在する酸素欠陥順位から深いエネルギー準位に存在する酸素欠陥順位まで順次に評価を行うため、照射する光エネルギーを２．０ｅＶ、２．３ｅＶ、２．７ｅＶまで段階的に上げ、それぞれの光エネルギーの光照射下の伝達特性を測定する。

そして、暗状態及び明状態で得られた伝達特性から閾値電圧Ｖ_ｔｈを算出する。閾値電圧Ｖ_ｔｈは、ドレイン−ソース間電流であるＩ_ｄｓが、Ｉ_ｄｓ＝（Ｗ／Ｌ）×１ｎＡとなるＶ_ｇｓの値と定義する。ここで、Ｗはチャネル幅、Ｌはチャネル長である。規格化した暗状態から明状態の得られたＶｔｈを算出した後、各酸素欠陥の状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］を（式１）で算出する。

ここで、Ｃは単位面積あたりのゲート絶縁膜容量、ｑは電気素量、ｔは半導体膜厚（ここでは、ＩＧＺＯ膜厚）である。また、ΔＶ_ｔｈは、各測定で得られたＶ_ｔｈの差分であり、例えば、暗状態で得られたＶ_ｔｈと明状態で得られたＶ_ｔｈとの差分である。ΔＥは、各伝達特性測定時に照射した光エネルギーの差分であり、例えば、暗状態の光エネルギーＥと明状態の光エネルギーＥとの差分である。なお、暗状態は光エネルギーＥ＝０ｅＶの測定に対応する。

次に、酸化物半導体層１４０の酸素欠陥の状態密度とプラズマ処理との関係について、図８Ａ〜図９を用いて説明する。

本実施の形態によれば、成膜した酸化物半導体膜１４０ａ上の所定の領域にレジストを塗布し、エッチングすることによって酸化物半導体層１４０を形成する。したがって、酸化物半導体層１４０の上面は、レジストによってダメージを受け、酸化物半導体層１４０の上面を含む領域に酸素欠陥が生じる。具体的には、バックチャネル領域に酸素欠陥が生じる。

図８Ａは、比較例に係る薄膜半導体装置の伝達特性を示す図である。比較例に係る薄膜半導体装置は、酸化物半導体層にプラズマ処理を施していないことを除いて本実施の形態に係る薄膜半導体装置と同一である。

図８Ａに示すように、酸化物半導体層に光を照射することで、伝達特性が大きく変化している。具体的には、光を照射しない場合に比べて光を照射した場合の方が、同じゲート−ソース間電圧Ｖ_ｇｓに対する光照射時に流れるドレイン−ソース間電流Ｉ_ｄｓが大きくなる傾向がある。これは、上述したように酸化物半導体層の酸素欠陥に起因する。つまり、光を照射することによる伝達特性の変化が大きいほど、酸化物半導体層の酸素欠陥の状態密度が大きいことを意味する。

本実施の形態では、酸化物半導体層１４０を形成した後、チャネル保護層１５０を形成する前に、亜酸化窒素を含むガスを用いたプラズマ処理を行うことで、酸化物半導体層１４０に生じる酸素欠陥を少なくすることができる。

図８Ｂ及び図８Ｃは、本実施の形態に係る薄膜半導体装置の伝達特性を示す図である。つまり、図８Ｂ及び図８Ｃは、酸化物半導体層１４０に対してプラズマ処理を施した薄膜半導体装置１００の伝達特性を示している。具体的には、図８Ｂは、導入ガスが亜酸化窒素ガス（Ｎ_２Ｏ）であり、パワー密度が１［Ｗ／ｃｍ^２］である条件下で製造された薄膜半導体装置１００の伝達特性を示している。また、図８Ｃは、導入ガスが亜酸化窒素ガス（Ｎ_２Ｏ）であり、パワー密度が０．５［Ｗ／ｃｍ^２］である条件下で製造された薄膜半導体装置１００の伝達特性を示している。

図８Ａと図８Ｂとを比較することで、亜酸化窒素ガス（Ｎ_２Ｏ）を用いたプラズマ処理を行うことで、酸化物半導体層に光を照射した場合における伝達特性の変化が抑制されていることが分かる。このように、亜酸化窒素ガス（Ｎ_２Ｏ）を用いたプラズマ処理を行うことで、酸化物半導体層に生じる酸素欠陥の状態密度を小さくすることができる。

また、図８Ｃに示すように、パワー密度が小さいプラズマ処理を行うことで、酸化物半導体層に光を照射した場合における伝達特性の変化がより抑制されていることが分かる。このように、小さいパワー密度で亜酸化窒素ガス（Ｎ_２Ｏ）を用いたプラズマ処理を行うことで、酸化物半導体層に生じる酸素欠陥の状態密度をより小さくすることができる。

具体的には、パワー密度が０．５［Ｗ／ｃｍ^２］である条件下で製造された薄膜半導体装置の方が、パワー密度が１［Ｗ／ｃｍ^２］である条件下で製造された薄膜半導体装置よりも酸素欠陥の状態密度を小さくすることができる。

図９は、本実施の形態に係る薄膜半導体装置の酸化物半導体層の酸素欠陥の状態密度を示す図である。

例えば、本実施の形態に係る酸化物半導体層１４０の酸素欠陥の状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］は、酸化物半導体層１４０の伝導帯端のエネルギー準位をＥ_ｃ［ｅＶ］とし、酸化物半導体層１４０の所定のエネルギー準位をＥ［ｅＶ］としたとき、（式２）を満たす。なお、（式２）は、本実施の形態においては、２．０≦Ｅ_ｃ−Ｅ≦２．７の範囲である。

（式２） ＤＯＳ≦１．７１０×１０^１７×（Ｅ_ｃ−Ｅ）^２−６．４６８×１０^１７×（Ｅ_ｃ−Ｅ）＋６．１１３×１０^１７

これは、図９の太実線（真ん中の線）より下側の領域（好適な領域Ａ）を示している。図９の太実線は、導入ガスが亜酸化窒素ガス（Ｎ_２Ｏ）であり、パワー密度が１［Ｗ／ｃｍ^２］である条件下で、酸化物半導体層１４０に対してプラズマ処理を行った結果を示すものである。

具体的には、酸化物半導体層１４０の酸素欠陥の状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］は、伝導帯端からのエネルギーＥ_ｃ−Ｅ＝２．７ｅＶの場合、ＤＯＳ［ｅＶ^−１ｃｍ^−３］≦１．１２×１０^１７を満たす。酸化物半導体層１４０の酸素欠陥の状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］は、伝導帯端からのエネルギーＥ_ｃ−Ｅ＝２．３ｅＶの場合、ＤＯＳ［ｅＶ^−１ｃｍ^−３］≦２．８２×１０^１６を満たす。酸化物半導体層１４０の酸素欠陥の状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］は、伝導帯端からのエネルギーＥ_ｃ−Ｅ＝２．０ｅＶの場合、ＤＯＳ［ｅＶ^−１ｃｍ^−３］≦１．７０×１０^１５を満たす。

なお、好ましくは、酸化物半導体層１４０の酸素欠陥の状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］は、酸化物半導体層１４０の伝導帯端のエネルギー準位をＥ_ｃ［ｅＶ］とし、酸化物半導体層１４０の所定のエネルギー準位をＥ［ｅＶ］としたとき、（式３）を満たす。なお、（式３）は、本実施の形態においては、２．０≦Ｅ_ｃ−Ｅ≦２．７の範囲である。

（式３） ＤＯＳ≦１．３３２×１０^１０×（Ｅ_ｃ−Ｅ）^{１４．６５}

これは、図９の破線（一番下の線）より下側の領域（好適な領域Ｂ）を示している。図９の破線は、導入ガスが亜酸化窒素ガス（Ｎ_２Ｏ）であり、パワー密度が０．５［Ｗ／ｃｍ^２］である条件下で、酸化物半導体層１４０に対してプラズマ処理を行った結果を示すものである。

具体的には、酸化物半導体層１４０の酸素欠陥の状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］は、伝導帯端からのエネルギーＥ_ｃ−Ｅ＝２．７ｅＶの場合、ＤＯＳ［ｅＶ^−１ｃｍ^−３］≦２．７８×１０^１６を満たす。酸化物半導体層１４０の酸素欠陥の状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］は、伝導帯端からのエネルギーＥ_ｃ−Ｅ＝２．３ｅＶの場合、ＤＯＳ［ｅＶ^−１ｃｍ^−３］≦２．６５×１０^１５を満たす。酸化物半導体層１４０の酸素欠陥の状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］は、伝導帯端からのエネルギーＥ_ｃ−Ｅ＝２．０ｅＶの場合、ＤＯＳ［ｅＶ^−１ｃｍ^−３］≦３．４２×１０^１４を満たす。

なお、図９の点線（一番上の線）は、プラズマ処理を行っていない場合の酸化物半導体層の酸素欠陥の状態密度を示している。図９に示すように、プラズマ処理を行うことによって、酸化物半導体層１４０の酸素欠陥の状態密度を小さくすることができる。また、プラズマ処理のパワー密度を小さくすることによって、酸化物半導体層１４０の酸素欠陥の状態密度をさらに小さくすることができる。なお、上述した通り、酸化物半導体層１４０に光を照射して光照射下（明状態）における伝達特性を評価することにより、所望の酸素欠陥の状態密度が得られることを確認できる。

［閾値電圧の低下抑制効果］
続いて、本実施の形態の薄膜半導体装置１００による閾値電圧の低下の抑制効果について、図１０Ａ〜図１１を用いて説明する。

図１０Ａは、比較例に係る薄膜半導体装置のストレス印加前後の伝達特性を示す図である。具体的には、図１０Ａは、酸化物半導体層に対して亜酸化窒素ガス（Ｎ_２Ｏ）を含むプラズマ処理を行っていない場合の伝達特性を示している。

図１０Ｂは、本実施の形態に係る薄膜半導体装置のストレス印加前後の伝達特性を示す図である。具体的には、図１０Ｂは、導入ガスが亜酸化窒素ガス（Ｎ_２Ｏ）であり、パワー密度が１［Ｗ／ｃｍ^２］である条件下で、酸化物半導体層１４０に対してプラズマ処理を行った場合の伝達特性を示している。

なお、印加するストレスの条件は、いずれの場合もゲート−ソース間電圧Ｖｇｓ＝−２０Ｖ、ドレイン−ソース間電圧Ｖ_ｄｓ＝０Ｖ、温度Ｔ＝９０℃、期間ｔ＝２０００ｓｅｃである。

図１０Ａに示すように、亜酸化窒素ガス（Ｎ_２Ｏ）を用いたプラズマ処理を行っていない薄膜半導体装置では、ストレス印加後に閾値電圧が低下している。具体的には、ストレス印加後の閾値電圧は、ストレス印加前の閾値電圧から２．６Ｖ低くなっている。

これに対して、図１０Ｂに示すように、亜酸化窒素ガス（Ｎ_２Ｏ）を用いたプラズマ処理を行った薄膜半導体装置では、ストレス印加後に閾値電圧がほとんど低下しない。具体的には、ストレス印加後の閾値電圧は、ストレス印加前の閾値電圧から０．５Ｖ低くなっているにすぎない。

このように、亜酸化窒素ガス（Ｎ_２Ｏ）を用いたプラズマ処理を酸化物半導体層１４０に行うことで、ストレス印加後に閾値電圧が低下することが抑制されている。言い換えると、状態密度が（式２）又は（式３）を満たす酸化物半導体層１４０を備えることで、薄膜半導体装置１００の閾値電圧の低下が抑制される。

図１１は、本実施の形態に係るプラズマ処理のパワー密度と閾値電圧との関係を示す図である。

図１１に示すように、閾値電圧の変化量（｜ΔＶ｜）は、約０．５［Ｗ／ｃｍ^２］を極小値としてプラズマ処理のパワー密度に依存している。例えば、パワー密度が０．５［Ｗ／ｃｍ^２］以上１［Ｗ／ｃｍ^２］以下の範囲では、閾値電圧の変化量は、略一定である。

また、パワー密度が０．２［Ｗ／ｃｍ^２］以上０．５［Ｗ／ｃｍ^２］以下の範囲では、閾値電圧の変化量は、パワー密度が小さくなるにつれて徐々に大きくなる。一方で、パワー密度が０．２［Ｗ／ｃｍ^２］以下の範囲では、閾値電圧の変化量は、パワー密度が小さくなるにつれて急激に大きくなる。

このため、閾値電圧の変化量を抑制するためには、パワー密度が０．２［Ｗ／ｃｍ^２］以上の範囲であることが好ましい。

一方で、閾値電圧Ｖ_ｔｈの標準偏差は、パワー密度が大きくなるにつれて徐々に大きくなる。パワー密度が０．５［Ｗ／ｃｍ^２］以上の範囲では、閾値電圧の標準偏差は、急激に大きくなる。

このため、閾値電圧の標準偏差を抑制するためには、パワー密度が０．５［Ｗ／ｃｍ^２］以下の範囲であることが好ましい。

以上のことから、閾値電圧の負シフトを抑制し、安定な特性を持つ薄膜半導体装置１００を製造するためには、図１０Ｂに示すように、パワー密度が１［Ｗ／ｃｍ^２］以下の場合が好ましい。同様に、閾値電圧の負シフトを抑制し、安定な特性を持つ薄膜半導体装置１００を製造するためには、図１１に示すように、パワー密度が０．２［Ｗ／ｃｍ^２］以上の場合が好ましい。より好ましくは、図１１に示すように、パワー密度が０．２［Ｗ／ｃｍ^２］以上、０．５［Ｗ／ｃｍ^２］以下の場合である。

言い換えると、薄膜半導体装置１００は、酸素欠陥の状態密度が（式２）又は（式３）を満たす酸化物半導体層１４０を備えることで、薄膜半導体装置１００の閾値電圧の低下が抑制される。したがって、薄膜半導体装置１００は、より安定な特性を有し、信頼性を高めることができる。これにより、例えば、薄膜半導体装置１００をディスプレイの駆動トランジスタとして用いた場合に、輝度変化を抑制することができる。

［移動度曲線ピークの抑制効果］
続いて、本実施の形態の薄膜半導体装置１００による移動度ピークの抑制効果について、図１２を用いて説明する。

図１２は、本実施の形態に係る薄膜半導体装置の移動度−電圧特性を示す図である。

酸化物半導体層に発生した酸素欠陥によって酸化物半導体層のバックチャネル領域は、低抵抗化する。このため、亜酸化窒素ガス（Ｎ_２Ｏ）を用いたプラズマ処理を行わない場合、酸化物半導体層の酸素欠陥の状態密度が大きいままであるので、移動度曲線ピークが現れる。

これに対して、亜酸化窒素ガス（Ｎ_２Ｏ）を用いたプラズマ処理を行った場合、酸化物半導体層の酸素欠陥の状態密度が小さくなるので、バックチャネル領域の低抵抗化が抑制される。したがって、図１２に示すように、亜酸化窒素ガス（Ｎ_２Ｏ）を用いたプラズマ処理を行った場合、移動度曲線ピークが抑制される。

図１３は、本実施の形態に係るプラズマ処理の圧力条件と移動度との関係を示す図である。具体的には、図１３は、０．３［Ｔｏｒｒ］〜３．０［Ｔｏｒｒ］までの圧力下でプラズマ処理を酸化物半導体層１４０に施した場合の移動度μ［ｃｍ^２／Ｖｓ］を示している。

図１３に示すように、圧力を高くするほど、移動度曲線ピークが抑制される。つまり、より高い圧力下で亜酸化窒素ガス（Ｎ_２Ｏ）を用いたプラズマ処理を行うことで、移動度曲線ピークをより抑制することができる。例えば、０．２［Ｔｏｒｒ］以上の圧力下でプラズマ処理を行うことで、移動度曲線ピークを抑制することができる。なお、好ましくは、０．３［Ｔｏｒｒ］以上の圧力である。１．５［Ｔｏｒｒ］以上の圧力であってもよい。

このように、所定の圧力より高い圧力下でプラズマ処理を行うことで、移動度曲線ピークを抑制することができる。したがって、所定の圧力より高い圧力下でプラズマ処理を行うことで、より安定な特性を有する薄膜半導体装置を製造することができる。

以上のように、本実施の形態に係る薄膜半導体装置は、基板と、基板の上方に形成されたゲート電極と、ゲート電極に対向するように基板の上方に形成された酸化物半導体層と、酸化物半導体層上に形成された第１絶縁層と、酸化物半導体層に接続されたソース電極及びドレイン電極とを備え、酸化物半導体層の酸素欠陥の状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］は、酸化物半導体層の伝導帯端のエネルギー準位をＥ_ｃ［ｅＶ］とし、酸化物半導体層の所定のエネルギー準位をＥ［ｅＶ］としたとき、２．０ｅＶ≦Ｅ_ｃ−Ｅ≦２．７ｅＶにおいて、ＤＯＳ≦１．７１０×１０^１７×（Ｅ_ｃ−Ｅ）^２−６．４６８×１０^１７×（Ｅ_ｃ−Ｅ）＋６．１１３×１０^１７を満たす。

このように、酸化物半導体層の酸素欠陥の状態密度が小さいので、閾値電圧の負シフトを低減し、かつ、移動度曲線ピークを低減することができる。したがって、より安定な特性を有する薄膜半導体装置を製造することができる。具体的には、より安定な特性を有するボトムゲート型、かつ、チャネル保護型の薄膜トランジスタを製造することができる。また、当該薄膜トランジスタをディスプレイの駆動トランジスタとして用いた場合、輝度変化を抑制することができる。

（実施の形態２）
次に、実施の形態２について説明する。なお、本実施の形態に係る有機ＥＬ表示装置の構成は、実施の形態１に係る有機ＥＬ表示装置１０の構成と同様であるので、その説明は省略し、薄膜半導体装置について説明する。

［薄膜半導体装置］
以下では、本実施の形態に係る薄膜半導体装置について説明する。なお、本実施の形態に係る薄膜半導体装置は、ボトムゲート型、かつ、チャネルエッチ型の薄膜トランジスタである。

図１４は、本実施の形態に係る薄膜半導体装置の概略断面図である。

図１４に示すように、本実施の形態に係る薄膜半導体装置２００は、基板１１０と、ゲート電極１２０と、ゲート絶縁膜１３０と、酸化物半導体層２４０と、チャネル保護層２５０と、ソース電極２６０ｓと、ドレイン電極２６０ｄとを備える。また、酸化物半導体層２４０は、酸素リッチ層２４１を含む。なお、実施の形態１と実質的に同一の構成に対する重複説明を省略する場合がある。

酸化物半導体層２４０は、ゲート電極１２０に対向するように基板１１０の上方に形成される。具体的には、酸化物半導体層２４０は、ゲート電極１２０に対向する位置に、かつ、ゲート絶縁膜１３０上に形成される。例えば、酸化物半導体層２４０は、ゲート電極１２０の上方において、ゲート絶縁膜１３０上に島状に形成される。酸化物半導体層２４０の材料としては、例えば、実施の形態１に係る酸化物半導体層１４０と同一の材料を用いることができる。

図１４に示すように、酸化物半導体層２４０のバックチャネル領域には、酸素リッチ層２４１が形成されている。酸素リッチ層２４１は、酸化物半導体層２４０のうち酸素欠陥が少ない領域であり、プラズマ処理によって形成される。

酸化物半導体層２４０の酸素欠陥の状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］は、例えば、（式２）を満たす。また、好ましくは、酸化物半導体層２４０の酸素欠陥の状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］は、（式３）を満たしてもよい。これにより、実施の形態１と同様に、酸化物半導体層２４０の酸素欠陥の状態密度が小さいので、閾値電圧の負シフト及び移動度曲線ピークが低減される。したがって、薄膜半導体装置２００は、より安定な特性を有する。

チャネル保護層２５０は、酸化物半導体層２４０上に形成された第１絶縁層の一例である。例えば、チャネル保護層２５０は、酸化物半導体層２４０、ソース電極２６０ｓ及びドレイン電極２６０ｄを覆うように、酸化物半導体層２４０、ソース電極２６０ｓ、ドレイン電極２６０ｄ及びゲート絶縁膜１３０上に形成される。チャネル保護層２５０の材料としては、例えば、実施の形態１に係る酸化物半導体層２４０と同一の材料を用いることができる。

ソース電極２６０ｓ及びドレイン電極２６０ｄは、酸化物半導体層２４０上に所定形状で形成される。具体的には、ソース電極２６０ｓ及びドレイン電極２６０ｄは、酸化物半導体層２４０（酸素リッチ層２４１）上に、基板水平方向に離間して対向配置されている。図１４に示すように、ソース電極２６０ｓ及びドレイン電極２６０ｄはそれぞれ、酸化物半導体層２４０の基板水平方向の端面を覆うように、酸化物半導体層２４０及びゲート絶縁膜１３０上に形成される。なお、ソース電極２６０ｓ及びドレイン電極２６０ｄの材料としては、例えば、ゲート電極１２０の材料と同一の材料を用いることができる。

［薄膜半導体装置の製造方法］
続いて、本実施の形態に係る薄膜半導体装置の製造方法について、図１５を用いて説明する。図１５は、本実施の形態に係る薄膜半導体装置の製造方法を示す概略断面図である。

なお、図１５の（ａ）に示すゲート電極１２０の形成と、図１５の（ｂ）に示すゲート絶縁膜１３０の形成とは、実施の形態１と同一であるので説明を省略する（図７の（ａ）及び（ｂ）参照）。また、図１５の（ｃ）に示す酸化物半導体膜２４０ａの形成と、図１５の（ｄ）に示す酸化物半導体層２４０の形成と、図１５の（ｅ）に示すプラズマ処理も、実施の形態１と実質的に同一であるので説明を省略する（図７の（ｃ）〜（ｅ）参照）。このとき、酸化物半導体膜２４０ａ、酸化物半導体層２４０及び酸素リッチ層２４１は、酸化物半導体膜１４０ａ、酸化物半導体層１４０及び酸素リッチ層１４１に相当する。

次に、図１５の（ｆ）に示すように、酸化物半導体層２４０（酸素リッチ層２４１）上にソース電極２６０ｓ及びドレイン電極２６０ｄを形成する。例えば、酸化物半導体層２４０の端面を覆うようにして、酸化物半導体層２４０及びゲート絶縁膜１３０上にソース電極２６０ｓ及びドレイン電極２６０ｄを、基板水平方向に離間させて形成する。

具体的には、酸化物半導体層２４０及びゲート絶縁膜１３０上に、Ｍｏ膜とＣｕ膜とＣｕＭｎ膜とをスパッタリング法によって順に成膜する。さらに、フォトリソグラフィ法及びウェットエッチング法によって、Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜をパターニングすることで、ソース電極２６０ｓ及びドレイン電極２６０ｄを形成する。

ソース電極２６０ｓ及びドレイン電極２６０ｄの膜厚は、例えば、１００ｎｍ〜５００ｎｍである。Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜のウェットエッチングは、例えば、過酸化水素水（Ｈ_２Ｏ_２）及び有機酸を混合した薬液を用いて行うことができる。

このとき、酸化物半導体層２４０（酸素リッチ層２４１）の上面の一部がエッチングの際に除去される場合がある。このエッチングによって酸化物半導体層２４０には、酸素欠陥が発生する。

次に、図１５の（ｇ）に示すように、酸素を含むガスを用いたプラズマ処理を行う。これにより、ソース電極２６０ｓ及びドレイン電極２６０ｄの形成の際のエッチングのダメージによって発生した酸素欠陥を低減することができる。

具体的には、導入ガスが亜酸化窒素ガス（Ｎ_２Ｏ）であり、パワー密度が０．２［Ｗ／ｃｍ^２］以上１［Ｗ／ｃｍ^２］以下であり、かつ、２．０［Ｔｏｒｒ］以上の圧力下で、酸化物半導体層２４０に対してプラズマ処理を行う。プラズマ処理の時間は、例えば、３０秒〜５分である。なお、プラズマ処理を行う条件は、これに限られない。例えば、導入ガスは、酸素ガス（Ｏ_２）、オゾンガス（Ｏ_３）、二酸化窒素ガス（ＮＯ_２）などでもよい。

次に、図１５の（ｈ）に示すように、酸化物半導体層２４０、ソース電極２６０ｓ及びドレイン電極２６０ｄ上にチャネル保護層２５０を形成する。例えば、酸化物半導体層２４０（酸素リッチ層２４１）、ソース電極２６０ｓ及びドレイン電極２６０ｄを覆うようにしてゲート絶縁膜１３０上にチャネル保護層２５０を形成する。

具体的には、ゲート絶縁膜１３０上にシリコン酸化膜をプラズマＣＶＤ法によって成膜することで、チャネル保護層２５０を形成することができる。チャネル保護層１５０の膜厚は、例えば、５０〜５００ｎｍである。

以上のようにして、薄膜半導体装置２００を製造することができる。

このように、実施の形態１と同様に、酸素を含むガスを用いたプラズマ処理を行うことで、酸化物半導体層の酸素欠陥の状態密度を十分に小さくすることができる。酸化物半導体層の酸素欠陥の状態密度が小さいので、閾値電圧の負シフトを低減し、かつ、移動度曲線ピークを低減することができる。したがって、より安定な特性を有するボトムゲート型、かつ、チャネルエッチ型の薄膜トランジスタを製造することができる。また、当該薄膜トランジスタをディスプレイの駆動トランジスタとして用いた場合、輝度変化を抑制することができる。

（実施の形態３）
次に、実施の形態３について説明する。なお、本実施の形態に係る有機ＥＬ表示装置の構成は、実施の形態１に係る有機ＥＬ表示装置１０の構成と同様であるので、その説明は省略し、薄膜半導体装置について説明する。

［薄膜半導体装置］
以下では、本実施の形態に係る薄膜半導体装置について説明する。なお、本実施の形態に係る薄膜半導体装置は、トップゲート型の薄膜トランジスタである。

図１６は、本実施の形態に係る薄膜半導体装置の概略断面図である。

図１６に示すように、本実施の形態に係る薄膜半導体装置３００は、基板１１０と、ゲート電極３２０と、ゲート絶縁膜３３０と、酸化物半導体層３４０と、絶縁層３５０と、ソース電極３６０ｓと、ドレイン電極３６０ｄとを備える。また、酸化物半導体層３４０は、酸素リッチ層３４１を含む。なお、実施の形態１と実質的に同一の構成に対する重複説明を省略する場合がある。

ゲート電極３２０は、基板１１０の上方に所定形状で形成される。具体的には、ゲート電極３２０は、酸化物半導体層３４０に対向する位置に、かつ、ゲート絶縁膜３３０上に形成される。ゲート電極３２０の材料としては、例えば、実施の形態１に係るゲート電極１２０と同一の材料を用いることができる。

ゲート絶縁膜３３０は、酸化物半導体層３４０上に形成された第１絶縁層の一例である。例えば、ゲート絶縁膜３３０は、酸化物半導体層３４０を覆うように酸化物半導体層３４０上及び基板１１０上に形成される。つまり、ゲート電極３２０は、酸化物半導体層３４０の上方に互いに対向するように形成される。ゲート絶縁膜３３０の材料としては、例えば、実施の形態１に係るゲート絶縁膜１３０と同一の材料を用いることができる。

なお、ゲート絶縁膜３３０の一部は、貫通するように開口されている。すなわち、ゲート絶縁膜３３０には、酸化物半導体層３４０（酸素リッチ層３４１）の一部を露出させるためのコンタクトホールが形成されている。

酸化物半導体層３４０は、基板１１０上に形成される。具体的には、酸化物半導体層３４０は、基板１１０上において島状に形成される。酸化物半導体層３４０の材料としては、例えば、実施の形態１に係る酸化物半導体層１４０と同一の材料を用いることができる。

図１６に示すように、酸化物半導体層３４０のフロントチャネル側の領域（以下、フロントチャネル領域と記載）には、酸素リッチ層３４１が形成されている。酸素リッチ層３４１は、酸化物半導体層３４０のうち酸素欠陥が少ない領域であり、プラズマ処理によって形成される。なお、フロントチャネル領域とは、酸化物半導体層のうちゲート電極に面する領域（バックチャネル領域と反対側の領域）である。

酸化物半導体層３４０の酸素欠陥の状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］は、例えば、（式２）を満たす。また、好ましくは、酸化物半導体層３４０の酸素欠陥の状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］は、（式３）を満たしてもよい。これにより、実施の形態１と同様に、酸化物半導体層３４０の酸素欠陥の状態密度が小さいので、閾値電圧の負シフト及び移動度曲線ピークが低減される。したがって、薄膜半導体装置３００は、より安定な特性を有する。

絶縁層３５０は、ゲート電極３２０及びゲート絶縁膜３３０上に形成される。例えば、絶縁層３５０は、ゲート電極３２０を覆うように、ゲート電極３２０及びゲート絶縁膜３３０上に形成される。絶縁層３５０の材料としては、例えば、実施の形態１に係るチャネル保護層１５０と同一の材料を用いることができる。

絶縁層３５０の一部は、貫通するように開口されている。すなわち、絶縁層３５０には、コンタクトホールが形成されている。当該コンタクトホールと、ゲート絶縁膜３３０に形成されたコンタクトホールとを介して、酸化物半導体層３４０（酸素リッチ層３４１）は、ソース電極３６０ｓ及びドレイン電極３６０ｄに接続されている。

ソース電極３６０ｓ及びドレイン電極３６０ｄは、絶縁層３５０上に所定形状で形成される。具体的には、ソース電極３６０ｓ及びドレイン電極３６０ｄは、絶縁層３５０及びゲート絶縁膜３３０に形成されたコンタクトホールを介して酸化物半導体層３４０（酸素リッチ層３４１）に接続され、絶縁層３５０上において基板水平方向に離間して対向配置されている。ソース電極３６０ｓ及びドレイン電極３６０ｄの材料としては、例えば、ゲート電極３２０の材料と同一の材料を用いることができる。

［薄膜半導体装置の製造方法］
続いて、本実施の形態に係る薄膜半導体装置の製造方法について、図１７を用いて説明する。図１７は、本実施の形態に係る薄膜半導体装置の製造方法を示す概略断面図である。

まず、図１７の（ａ）に示すように、基板１１０を準備し、基板１１０上に酸化物半導体膜３４０ａを形成する。例えば、基板１１０上に酸化物半導体膜３４０ａをスパッタリング法によって成膜する。酸化物半導体膜３４０ａの膜厚は、例えば、実施の形態１に係る酸化物半導体膜１４０ａと同一の膜厚である。

次に、図１７の（ｂ）に示すように、基板１１０上に所定形状の酸化物半導体層３４０を形成する。例えば、成膜された酸化物半導体膜３４０ａをパターニングすることで、酸化物半導体層３４０を形成する。具体的なパターニングの方法としては、例えば、酸化物半導体層１４０の形成と同一の方法を用いることができる。

次に、図１７の（ｃ）に示すように、酸素を含むガスを用いたプラズマ処理を行う。例えば、酸化物半導体層３４０をプラズマ１７０に曝すことで、酸化物半導体層３４０に酸素リッチ層３４１を形成する。例えば、酸素リッチ層３４１の膜厚は、５〜５０ｎｍである。導入ガス、パワー密度及び圧力などのプラズマ処理の条件としては、例えば、実施の形態１と同一の条件を用いることができる。

酸化物半導体層３４０に対してプラズマ処理を行うことで、プラズマに曝された領域に酸素リッチ層３４１が形成される。図１７の（ｃ）に示すように、酸素リッチ層３４１は、酸化物半導体層３４０のフロントチャネル領域に形成される。

次に、図１７の（ｄ）に示すように酸化物半導体層３４０上にゲート絶縁膜３３０を形成する。例えば、酸化物半導体層３４０（酸素リッチ層３４１）を覆うようにして酸化物半導体層３４０及び基板１１０上にゲート絶縁膜３３０をプラズマＣＶＤ法によって形成する。ゲート絶縁膜３３０の膜厚は、例えば、実施の形態１に係るゲート絶縁膜１３０と同一の膜厚である。

次に、図１７の（ｅ）に示すように、基板１１０の上方にゲート電極３２０を形成する。例えば、ゲート絶縁膜３３０上に金属膜をスパッタリング法によって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いてゲート金属膜を加工することにより、所定形状のゲート電極３２０を形成する。このとき、ゲート電極３２０は、酸化物半導体層３４０と対向する位置に形成する。ゲート電極３２０の膜厚は、例えば、実施の形態１に係るゲート電極１２０と同一の膜厚である。

次に、図１７の（ｆ）に示すように、ゲート電極３２０上に絶縁層３５０を形成する。例えば、ゲート電極３２０を覆うようにしてゲート電極３２０及びゲート絶縁膜３３０上に絶縁層３５０を形成する。絶縁層３５０の膜厚は、例えば、実施の形態１に係るチャネル保護層１５０と同一の膜厚である。

さらに、絶縁層３５０及びゲート絶縁膜３３０を所定形状にパターニングする。具体的には、酸化物半導体層３４０（酸素リッチ層３４１）の一部を露出させるように、絶縁層３５０及びゲート絶縁膜３３０にコンタクトホールを形成する。例えば、絶縁層３５０及びゲート絶縁膜３３０の一部をエッチング除去することによってコンタクトホールを形成する。

具体的には、まず、フォトリソグラフィ法及びドライエッチング法によって絶縁層３５０及びゲート絶縁膜３３０の一部をエッチングすることにより、酸化物半導体層３４０のソースコンタクト領域及びドレインコンタクト領域となる領域上に、コンタクトホールを形成する。例えば、絶縁層３５０及びゲート絶縁膜３３０がシリコン酸化膜である場合、ドライエッチング法としてＲＩＥ法を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ_４）及び酸素ガス（Ｏ_２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、エッチングの膜厚などによって適宜設定される。

次に、図１７の（ｇ）に示すように、酸化物半導体層３４０に接続されたソース電極３６０ｓ及びドレイン電極３６０ｄを形成する。例えば、絶縁層３５０及びゲート絶縁膜３３０に形成したコンタクトホールを埋めるようにして、絶縁層３５０上に所定形状のソース電極３６０ｓ及びドレイン電極３６０ｄを形成する。

具体的には、絶縁層３５０上及びコンタクトホール内に、互いに間隔を空けてソース電極３６０ｓ及びドレイン電極３６０ｄを形成する。より具体的には、絶縁層３５０上及びコンタクトホール内に、Ｍｏ膜とＣｕ膜とＣｕＭｎ膜とをスパッタリング法によって順に成膜する。さらに、フォトリソグラフィ法及びウェットエッチング法によって、Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜をパターニングすることで、ソース電極３６０ｓ及びドレイン電極３６０ｄを形成する。ソース電極３６０ｓ及びドレイン電極３６０ｄの膜厚は、例えば、実施の形態１に係るソース電極１６０ｓ及びドレイン電極１６０ｄと同一の膜厚である。

以上のようにして、薄膜半導体装置３００を製造することができる。

このように、実施の形態１と同様に、酸素を含むガスを用いたプラズマ処理を行うことで、酸化物半導体層の酸素欠陥の状態密度が小さいので、閾値電圧の負シフトを低減し、かつ、移動度曲線ピークを低減することができる。したがって、より安定な特性を有するトップゲート型の薄膜トランジスタを製造することができる。また、当該薄膜トランジスタをディスプレイの駆動トランジスタとして用いた場合、輝度変化を抑制することができる。

（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態１〜３を説明した。しかしながら、本開示における技術は、これらに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。

例えば、各実施の形態では、導入ガスとして亜酸化窒素ガス（Ｎ_２Ｏ）を用いたプラズマ処理及びその条件について説明したが、これに限らない。プラズマ処理に用いるガスによっては、異なる圧力条件及びパワー密度条件でプラズマ処理を行ってもよい。例えば、酸化物半導体層の酸素欠陥の状態密度が（式２）又は（式３）を満たすような条件を、用いるガスの種類に応じて適宜選択してプラズマ処理を行えばよい。

また、実施の形態１において、図７の（ｆ）及び（ｇ）に示すように、絶縁膜を全面成膜後に、チャネル保護層１５０にソース電極１６０ｓ及びドレイン電極１６０ｄ用のコンタクトホールを形成したが、これに限られない。例えば、酸化物半導体層１４０が露出するように予め所定形状にパターニングされたチャネル保護層１５０を形成してもよい。

つまり、チャネル保護層１５０を形成する工程では、酸化物半導体層１４０の一部が露出するようにチャネル保護層１５０を形成すればよい。また、ソース電極１６０ｓ及びドレイン電極１６０ｄを形成する工程では、露出した部分で酸化物半導体層１４０に接続されるようにソース電極１６０ｓ及びドレイン電極１６０ｄを形成すればよい。

酸化物半導体層１４０など所定形状にパターニングが必要な層の形成も同様である。すなわち、全面成膜後にパターニングするのではなく、予め所定形状にパターニングされた酸化物半導体層１４０を形成してもよい。他の実施の形態においても同様である。

また、上記実施の形態では、酸化物半導体層に用いる酸化物半導体は、アモルファスのＩＧＺＯに限られない。例えば、多結晶ＩｎＧａＯなどの多結晶半導体でもよい。

また、上記実施の形態では、薄膜半導体装置を用いた表示装置として有機ＥＬ表示装置について説明したが、上記実施の形態における薄膜半導体装置は、液晶表示装置など、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。

また、上述した有機ＥＬ表示装置などの表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話など、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。

その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本開示における発明の主旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本発明に含まれる。

本開示に係る薄膜半導体装置及びその製造方法は、例えば、有機ＥＬ表示装置などの表示装置などに利用することができる。

１０ 有機ＥＬ表示装置
２０ ＴＦＴ基板
３０ 画素
３１ 画素回路
３２、３３ 薄膜トランジスタ
３２ｄ、３３ｄ、１６０ｄ、２６０ｄ、３６０ｄ ドレイン電極
３２ｇ、３３ｇ、１２０、３２０、４２０ ゲート電極
３２ｓ、３３ｓ、１６０ｓ、２６０ｓ、３６０ｓ ソース電極
３４ キャパシタ
４０ 有機ＥＬ素子
４１ 陽極
４２ ＥＬ層
４３ 陰極
５０ ゲート配線
６０ ソース配線
７０ 電源配線
１００、２００、３００ 薄膜半導体装置
１１０、４１０ 基板
１３０、３３０、４３０ ゲート絶縁膜
１４０、２４０、３４０、４４０ 酸化物半導体層
１４０ａ、２４０ａ、３４０ａ 酸化物半導体膜
１４１、２４１、３４１ 酸素リッチ層
１５０、２５０、４５０ チャネル保護層
１７０ プラズマ
３５０ 絶縁層

Claims (16)

1. 基板と、
   前記基板の上方に形成されたゲート電極と、
   前記ゲート電極に対向するように前記基板の上方に形成された酸化物半導体層と、
   前記酸化物半導体層上に形成された第１絶縁層と、
   前記酸化物半導体層に接続されたソース電極及びドレイン電極とを備え、
   前記酸化物半導体層の酸素欠陥の状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］は、
   前記酸化物半導体層の伝導帯端のエネルギー準位をＥ_ｃ［ｅＶ］とし、前記酸化物半導体層の所定のエネルギー準位をＥ［ｅＶ］としたとき、
   ２．０ｅＶ≦Ｅ_ｃ−Ｅ≦２．７ｅＶにおいて、ＤＯＳ≦１．７１０×１０^１７×（Ｅ_ｃ−Ｅ）^２−６．４６８×１０^１７×（Ｅ_ｃ−Ｅ）＋６．１１３×１０^１７
   を満たす
   薄膜半導体装置。
2. 前記状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］は、さらに、
   ２．０ｅＶ≦Ｅ_ｃ−Ｅ≦２．７ｅＶにおいて、ＤＯＳ≦１．３３２×１０^１０×（Ｅ_ｃ−Ｅ）^{１４．６５}
   を満たす
   請求項１に記載の薄膜半導体装置。
3. 前記薄膜半導体装置は、さらに、前記ゲート電極上に形成された第２絶縁層を備え、
   前記酸化物半導体層は、前記第２絶縁層上に形成され、
   前記第１絶縁層には、前記酸化物半導体層の一部を露出させるためのコンタクトホールが形成され、
   前記ソース電極及び前記ドレイン電極は、前記第１絶縁層上に形成され、前記コンタクトホールを介して前記酸化物半導体層に接続される
   請求項１又は２に記載の薄膜半導体装置。
4. 前記薄膜半導体装置は、さらに、前記ゲート電極上に形成された第２絶縁層を備え、
   前記酸化物半導体層は、前記第２絶縁層上に形成され、
   前記ソース電極及び前記ドレイン電極は、前記酸化物半導体層上に形成され、
   前記第１絶縁層は、前記ソース電極、前記ドレイン電極及び前記酸化物半導体層上に形成される
   請求項１又は２に記載の薄膜半導体装置。
5. 前記ゲート電極は、前記第１絶縁層上に形成される
   請求項１又は２に記載の薄膜半導体装置。
6. 前記酸化物半導体層は、透明アモルファス酸化物半導体である
   請求項１〜５のいずれか１項に記載の薄膜半導体装置。
7. 基板の上方にゲート電極を形成する工程と、
   前記基板の上方、かつ、前記ゲート電極に対向する位置に酸化物半導体層を形成する工程と、
   前記酸化物半導体層に、酸素を含むガスを用いたプラズマ処理を行う工程と、
   前記酸化物半導体層上に第１絶縁層を形成する工程と、
   前記酸化物半導体層に接続されたソース電極及びドレイン電極を形成する工程とを含み、
   前記プラズマ処理を行う工程では、
   前記酸化物半導体層の酸素欠陥の状態密度ＤＯＳ［ｅＶ^−１ｃｍ^−３］が、
   前記酸化物半導体層の伝導帯端のエネルギー準位をＥ_ｃ［ｅＶ］とし、前記酸化物半導体層の所定のエネルギー準位をＥ［ｅＶ］としたとき、
   ２．０ｅＶ≦Ｅ_ｃ−Ｅ≦２．７ｅＶにおいて、ＤＯＳ≦１．７１０×１０^１７×（Ｅ_ｃ−Ｅ）^２−６．４６８×１０^１７×（Ｅ_ｃ−Ｅ）＋６．１１３×１０^１７
   を満たすような所定の条件で前記プラズマ処理を行う
   薄膜半導体装置の製造方法。
8. 前記ガスは、亜酸化窒素を含むガスであり、
   前記プラズマ処理のパワー密度は、１［Ｗ／ｃｍ^２］以下である
   請求項７に記載の薄膜半導体装置の製造方法。
9. 前記プラズマ処理のパワー密度は、０．２［Ｗ／ｃｍ^２］以上である
   請求項８に記載の薄膜半導体装置の製造方法。
10. 前記ガスは、亜酸化窒素を含むガスであり、
    前記プラズマ処理を行う工程では、２．０［Ｔｏｒｒ］以上の圧力下で前記プラズマ処理を行う
    請求項７〜９のいずれか１項に記載の薄膜半導体装置の製造方法。
11. 前記薄膜半導体装置の製造方法は、さらに、前記ゲート電極上に第２絶縁層を形成する工程を含み、
    前記酸化物半導体層を形成する工程では、前記第２絶縁層上に前記酸化物半導体層を形成し、
    前記第１絶縁層を形成する工程では、前記酸化物半導体層の一部が露出するように前記第１絶縁層を形成し、
    前記ソース電極及び前記ドレイン電極を形成する工程では、前記露出した部分で前記酸化物半導体層に接続されるように前記ソース電極及び前記ドレイン電極を形成する
    請求項７〜１０のいずれか１項に記載の薄膜半導体装置の製造方法。
12. 前記薄膜半導体装置の製造方法は、さらに、前記ゲート電極上に第２絶縁層を形成する工程を含み、
    前記酸化物半導体層を形成する工程では、前記第２絶縁層上に前記酸化物半導体層を形成し、
    前記ソース電極及び前記ドレイン電極を形成する工程では、前記酸化物半導体層上に前記ソース電極及び前記ドレイン電極を形成し、
    前記第１絶縁層を形成する工程では、前記ソース電極、前記ドレイン電極及び前記酸化物半導体層上に前記第１絶縁層を形成する
    請求項７〜１０のいずれか１項に記載の薄膜半導体装置の製造方法。
13. 前記プラズマ処理を行う工程は、前記ソース電極及び前記ドレイン電極を形成する工程の前に行う
    請求項１２に記載の薄膜半導体装置の製造方法。
14. 前記ゲート電極を形成する工程では、前記第１絶縁層上に前記ゲート電極を形成する
    請求項７〜１０のいずれか１項に記載の薄膜半導体装置の製造方法。
15. 前記プラズマ処理を行う工程は、前記第１絶縁層を形成する工程の前に行う
    請求項７〜１４のいずれか１項に記載の薄膜半導体装置の製造方法。
16. 前記酸化物半導体層は、透明アモルファス酸化物半導体である
    請求項７〜１５のいずれか１項に記載の薄膜半導体装置の製造方法。

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