JP6149634B2

JP6149634B2 - 半導体装置及びその製造方法

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Publication number: JP6149634B2
Application number: JP2013191978A
Authority: JP
Inventors: 奥野　昌樹; 昌樹奥野
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2013-09-17
Filing date: 2013-09-17
Publication date: 2017-06-21
Anticipated expiration: 2033-09-17
Also published as: JP2015060867A

Description

本発明は、半導体装置及びその製造方法に関する。

電界効果トランジスタは、ゲート絶縁膜を介して半導体基板の上に形成されるゲート電極と、半導体基板のうちゲート電極の両側に形成されるソース／ドレイン領域とを有している。ゲート電極には、ポリシリコン膜から形成されるポリシリコンゲートと、金属膜から形成されるメタルゲートなどがある。

ポリシリコンゲートの実効仕事関数を調整する方法として、ゲート電極内部への不純物注入量を変える方法がある。これに対し、メタルゲートでは、不純物注入量調整により仕事関数を変更することができないので、閾値電圧の調整幅がポリシリコンゲートに比べて狭まる傾向がある。

ポリシリコンゲートを有するＭＯＳＦＥＴや、メタルゲートを有するＭＯＳＦＥＴにおける閾値電圧の調整方法、即ちゲート電極の仕事関数の調整方法として次のような例が知られている。

例えば、シリコン基板上にゲート絶縁膜として二酸化シリコン膜、ハフニウム系酸化物を含む高誘電率(high-k)誘電体膜の積層構造が形成され、その上にポリシリコンゲートが形成される構造を有するＭＯＳＦＥＴが知られている。この構造では、ランプアニールによりhigh-k誘電体膜のアニール温度を変えることにより閾値電圧が変化する。この場合のアニール温度として、例えば９００℃〜１０５０℃の範囲で設定される。また、複数のＭＯＳＦＥＴのうちの一部をＳｉＯ_２又はＳｉ_３Ｎ_４の保護膜により覆うことにより、一部のＭＯＳＦＥＴのhigh-k誘電体膜へのランプアニールによる温度に差をつけて、複数のＭＯＳＦＥＴの相互の閾値を異ならせる方法が知られている。この場合、ランプアニールを基板面に垂直方向に照射するとともに、保護膜の厚さ調整による膜表面の反射率の相違を利用してＭＯＳＦＥＴへのアニール温度を制御している。

また、シリコン基板上にゲート絶縁膜としてＨｆＯ_２膜が形成され、その上方にＴａＮからなるメタルゲートが形成され、メタルゲートとゲート絶縁膜の間に二層モノレイヤのＬａ_２Ｈｆ_２Ｏ_７界面層が形成される構造のＭＯＳＦＥＴが知られている。この場合、二層モノレイヤのＬａ_２Ｈｆ_２Ｏ_７界面層は、その仕事関数を変動させるためにアニール活性化がなされる。この場合のアニール温度は、例えば、６００℃〜１０００℃の範囲内に設定される。

さらに、シリコン基板上にゲート絶縁膜として二酸化シリコン膜、ＨｆＯ_２膜が形成され、その上にメタルゲートとして、ＴｉＮ膜、ＴｉＡｌ膜、メタルキャップ層、タングステン（Ｗ）層を順に形成した構造が知られている。この構造では、メタルゲートをアニールすることによりＴｉＡｌ膜からＴｉＮ膜にＡｌを拡散させてゲート電極の仕事関数を変えることが知られている。この構造ではアニール温度を変えることにより仕事関数を相違させることも知られ、アニール温度は例えば４２０℃、５２０℃に設定されることが知られている。また、この構造では、真空を破らずにＴｉＮ膜とＴｉＡｌ膜を連続して形成することによりアニール後の仕事関数を小さくできることも知られている。また、ＴｉＡｌ膜の厚さに対するＴｉＮ膜の厚さの比を変えることによりゲート電極の仕事関数が変わることが知られている。

特開２０１０−０２１３６５号公報特開２００７−３２４５９３号公報 A. Veloso et al. "Gate-last vs. gate-first technology for aggressively scaled EOT logic/RF CMOS" 2011 Symposium on VLSI Technology, pp.34-35

メタルゲートを有するＭＯＳトランジスタを形成する工程では、まず、シリコン基板上にダミーゲートを形成し、その後に不純物イオン注入によりシリコン基板内にソース／ドレイン領域を形成し、アニールによりソース／ドレイン領域を活性化する。その後に、ダミーゲートを埋め込む層間絶縁膜を形成し、さらに、層間絶縁膜を研磨してダミーゲートの上面を露出させた後に、ダミーゲートを選択的に除去し、その後にダミーゲートの除去により形成された凹部内にメタルゲートが形成される。

上記のようにメタルゲートをＳｉＯ_２保護膜で覆って光を反射させ、ランプアニールによる加熱温度を調整しようとしても、メタルゲートの上面も反射面であるので、保護膜の被覆の有無によりＭＯＳトランジスタ間の温度差を調整することは難しい。

また、ＴｉＮ層、ＴｉＡｌ層、Ｗ層を含む積層構造のメタルゲートを形成しようとする場合に、幅の狭い凹部内で中間層として形成される厚さ、例えば２．７ｎｍのＴｉＡｌ膜の厚さを複数のメタルゲート毎に調整して仕事関数を変えることは難しい。

本発明の目的は、周囲が絶縁膜で覆われたメタルゲートを有する複数のＭＯＳトランジスタの閾値電圧を相違させることができる半導体装置及びその製造方法を提供することにある。

本実施形態の１つの観点によれば、半導体基板のうち第１領域の上に第１ダミーゲート、第２領域の上に第２ダミーゲートを形成する工程と、前記半導体基板の前記第１領域内の前記第１ダミーゲートの両側方に第１の一対のソース／ドレイン領域を形成する工程と、前記半導体基板の前記第２領域内の前記第２ダミーゲートの両側方に第２の一対のソース／ドレイン領域を形成する工程と、前記第１ダミーゲートと前記第２ダミーゲートのそれぞれの周囲に第１絶縁膜を形成する工程と、前記第１ダミーゲートと前記第２ダミーゲートを除去して第１凹部、第２凹部を前記第１絶縁膜に形成する工程と、前記第１凹部内面、前記第２凹部の内面及び前記第１絶縁膜の上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に第１金属層を形成する工程と、前記第１金属層の上に、仕事関数金属を含み、前記第１金属層と異なる第２金属層を形成する工程と、前記第２金属膜層の上に、前記第２金属層と異なる第３金属層を形成する工程と、前記第１金属層、前記第２金属層及び前記第３金属層を前記第１絶縁膜上から除去するとともに前記第１凹部内と前記第２凹部内に残してそれぞれ第１ゲート電極、第２ゲート電極とする工程と、前記第２凹部内の前記第３金属層を選択的に薄くする工程と、厚さの異なる前記３金属層を有する前記第１ゲート電極と前記第２ゲート電極をランプアニールし、前記第２ゲート電極内で前記第２金属層から前記第１金属層に前記仕事関数金属を拡散させる工程と、を有することを特徴とする半導体装置の製造方法が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解されるものである。

本実施形態によれば、周囲が絶縁膜で覆われたメタルゲートを有する複数のＭＯＳトランジスタの閾値電圧を相違させることができる。

図１（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造工程を示す断面図である。図２（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造工程を示す断面図である。図３（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造工程を示す断面図である。図４（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造工程を示す断面図である。図５（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造工程を示す断面図である。図６（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造工程を示す断面図である。図７（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造工程を示す断面図である。図８（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造工程を示す平面図である。図９（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造工程を示す平面図である。図１０（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造工程を示す平面図である。図１１（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造工程を示す平面図である。図１２は、第２実施形態に係る半導体装置の斜視図である。図１３（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造工程を示す断面図である。図１４（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造工程により形成される装置の平面図である。図１５（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造工程を示す断面図である。図１６（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造工程により形成される装置の平面図である。図１７（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造工程を示す断面図である。図１８（ａ）、（ｂ）は、第２実施形態に係る半導体装置の断面図と平面図である。図１９（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造工程を示す断面図である。図２０（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造工程により形成される装置の平面図である。図２１（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造工程を示す平面図である。

以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。

（第１の実施の形態）
図１〜図７は、本実施形態に係る半導体装置の形成工程を示す断面図、図８〜図１１はその平面図である。

第１実施形態に係る半導体装置の形成工程は、まず、図８（ａ）に示す平面図とそのＩ−Ｉ線断面を示す図１（ａ）に例示するように、半導体基板であるシリコン基板１の上に酸化シリコン膜２、窒化シリコン膜３を例えばＣＶＤ法により形成する。さらに、窒化シリコン膜３の上にフォトレジストを塗布する。その後に、フォトレジストに露光、現像等を施すことにより、第１、第２のトランジスタ形成領域Ａ_１、Ａ_２を覆うとともにその周囲を露出するレジストパターンＲ_１を形成する。なお、第１、第２のトランジスタ形成領域Ａ_１、Ａ_２は、特に図示しないが複数配置される。

次に、図１（ｂ）に示すように、レジストパターンＲ_１をマスクに使用し、窒化シリコン膜３、酸化シリコン膜２をエッチングする。その後に、レジストパターンＲ_１とパターニングされた窒化シリコン膜３をマスクにして塩素系ガス、例えば塩素ガスを使用してドライエッチング法、例えば反応性イオンエッチング（ＲＩＥ）法によりシリコン基板１をエッチングする。これにより、図１（ｃ）、図８（ｂ）に例示するような素子分離用溝１ａを形成する。その後に、窒化シリコン膜３、酸化シリコン膜２を例えば緩衝フッ酸などを使用するウエットエッチングにより除去する。

次に、図２（ａ）に例示するように、シリコン基板１の上面上と素子分離用溝１ａ内面上に絶縁膜４ａ、例えば酸化シリコン膜をＣＶＤ法により形成し、素子分離用溝１ａを絶縁膜４ａにより完全に充填する。この後に、図２（ｂ）、図８（ｃ）に例示するように、化学機械研磨（ＣＭＰ）法により第１、第２のトランジスタ形成領域Ａ_１、Ａ_２から絶縁膜４ａを除去するとともに、素子分離用溝１ａ内に残された絶縁膜４ａを素子分離絶縁膜４として使用する。ところで、絶縁膜４ａは、窒化シリコン膜３を除去する前に形成してもよい。この場合、絶縁膜４ａをＣＭＰ法により研磨して窒化シリコン膜３を露出させた後に窒化シリコン膜３を除去し、その後に、シリコン基板１の上面上の酸化シリコン膜２を除去する。

この後に、第１、第２のトランジスタ形成領域Ａ_１、Ａ_２に第１導電型不純物、例えばホウ素などのｐ型不純物をイオン注入することにより第１導電型の第１、第２のウエル５ａ、５ｂを形成する。

次に、図２（ｃ）に例示するように、露出したシリコン基板１の主面と素子分離絶縁膜４の上にポリシリコン膜６をＣＶＤ法により例えば３０ｎｍ〜６０ｎｍの厚さに形成する。さらに、ポリシリコン膜６の上にフォトレジストを塗布し、これに露光、現像等を施すことにより、第１、第２のウエル５ａ、５ｂの中央を通る領域にゲート電極形状のレジストパターンＲ_２を形成する。

次に、レジストパターンＲ_２をマスクにしてポリシリコン膜６を例えばＲＩＥ法によりエッチングし、第１、第２のウエル５ａ、５ｂ及び素子分離絶縁膜４を含む各領域でポリシリコン膜６をゲート電極形状にする。その後に、レジストパターンＲ_２を除去する。ゲート電極形状のポリシリコン膜６は、図９（ａ）に例示するように、第１、第２のダミーゲート６ａ、６ｂとして使用する。第１、第２のダミーゲート６ａ、６ｂは、それぞれの幅が１５ｎｍ〜２５ｎｍの範囲で実質同一となるようにパターニングされる。

次に、第１、第２のダミーゲート６ａ、６ｂをマスクに使用し、シリコン基板１の第１、第２のトランジスタ形成領域Ａ_１、Ａ_２に第２導電型不純物、例えば砒素又はリンをイオン注入する。これにより、図３（ａ）に例示するように、第１、第２のダミーゲート６ａ、６ｂのそれぞれの両側に低不純物濃度のエクステンション領域８ａ〜８ｄを形成する。

次に、シリコン基板１と第１、第２のダミーゲート６ａ、６ｂの上に絶縁膜として例えば窒化シリコン膜を形成する。その後に、窒化シリコン膜をエッチバックすることにより、図９（ｂ）の平面図に例示するように窒化シリコン膜を第１、第２のダミーゲート６ａ、６ｂの側面に残し、残された窒化シリコン膜を絶縁性のサイドウォール７ａ、７ｂとして使用する。

次に、図３（ｂ）の断面図に例示するように、シリコン基板１のうち第１、第２のダミーゲート６ａ、６ｂ及びサイドウォール７ａ、７ｂを含む領域のそれぞれの両側に第２導電型不純物をイオン注入し、第２導電型の不純物拡散領域８ｅ〜８ｈを形成する。不純物拡散領域８ｅ〜８ｈは、第１、第２のダミーゲート６ａ、６ｂのそれぞれの両側方でエクステンション領域８ａ〜８ｄに重なり、しかもエクステンション領域８ａ〜８ｄに比べて不純物濃度が高く形成される。これにより、第１、第２のダミーゲート６ａ、６ｂの両側で互いに接続されるエクステンション領域８ａ〜８ｄと不純物拡散領域８ｅ〜８ｈはそれぞれ第２導電型のソース／ドレイン領域９ａ〜９ｄとなる。

次に、図３（ｃ）に例示するように、第１、第２のダミーゲート６ａ、６ｂ、サイドウォール７ａ、７ｂ及びシリコン基板１の表面上に層間絶縁膜１１として酸化シリコン膜をプラズマＣＶＤ法により形成する。その後に、図４（ａ）の断面図、図９（ｃ）の平面図に例示するように、酸化シリコン膜１１の上面をＣＭＰ法により研磨し、その上面を平坦化するとともに、第１、第２のダミーゲート６ａ、６ｂの上面を露出させる。この場合、サイドウォール７ａ、７ｂの上端も露出する。

次に、図４（ｂ）の断面図、図１０（ａ）の平面図に例示するように、第１、第２のダミーゲート６ａ、６ｂを選択的に除去し、層間絶縁膜１１に第１、第２のゲート形状凹部１０ａ、１０ｂを形成する。

次に、図４（ｃ）に例示するように、第１、第２のゲート形状凹部１０ａ、１０ｂ内のシリコン基板１上面と層間絶縁膜１１の上面の上に、ゲート絶縁膜１２としてhigh-k誘電体層、例えば酸化ハフニウム層を形成する。続いて、ゲート絶縁膜１２の上に第１金属層１３として例えばスパッタ法により窒化チタン（ＴｉＮ）層を例えば１ｎｍ〜３ｎｍの厚さに形成する。さらに、第１金属層１３の上に第２金属層１４として例えば窒化アルミニウム（ＴｉＡｌ）層を例えばスパッタ法により２ｎｍｎ〜５ｎｍの厚さに形成する。

第１金属層１３、第２金属層１４は後述するゲート電極の一部となる。第２金属層１４は、ＴｉＡｌのような仕事関数調整用金属（ワークファンクションメタル）から形成され、第１金属層１３とは異なる材料から形成される。即ち、第２金属層１４は、その中に含まれる仕事関数調整金属元素、例えばＡｌを基板に近い第１金属層１３に熱拡散することによりゲート電極の仕事関数、即ちＭＯＳトランジスタの閾値電圧を調整する機能を有している。

次に、図５（ａ）に例示するように、第２金属層１４の上に第３金属層１５として例えばタングステン層を少なくとも第１、第２のゲート形状凹部１０ａ、１０ｂを完全に充填する厚さになるようにスパッタ法により形成される。第３金属層１５は、第２金属層１３とは異なる材料から形成される。

この後に、図５（ｂ）の断面図、図１０（ｂ）の平面図に例示するように、層間絶縁膜１１上のゲート絶縁膜１２、第１〜第３金属層１３〜１５をＣＭＰ法により除去する。これにより第１、第２のゲート形状凹部１０ａ、１０ｂ内に残された第１〜第３金属層１３〜１５は、それぞれメタルゲートである第１、第２のゲート電極１６ａ、１６ｂとして使用される。

次に、図５（ｃ）、図１０（ｃ）に例示するように、層間絶縁膜１１及び第１、第２のゲート電極１６ａ、１６ｂなどの上に、絶縁膜として酸化シリコン膜１７を例えばＣＶＤ法により形成する。その後に、フォトリソグラフィーとエッチングを用いて酸化シリコン膜１７をパターニングし、第２のゲート電極１６ｂの上面を露出させる開口部１７ａを形成するとともに、第１のゲート電極１６ａを覆う形状にする。

次に、シリコン基板１をＲＩＥ装置のエッチングチャンバに入れ、圧力を１Ｐａ〜１００Ｐａに設定する。また、エッチングチャンバ内で、電極に印加する高周波電源を例えば周波数１３．５６ＭＨｚに設定し、反応ガスとして塩素系ガス、例えば塩素（Ｃｌ_２）を導入し、シリコン基板１の温度を例えば約１００℃に設定する。

これにより、図６（ａ）に例示するように、層間絶縁膜１１とその上の酸化シリコン膜１７をマスクに使用し、開口部１７ａから露出した第２のゲート電極１６ｂを上からエッチングし、その高さを例えば約３０ｎｍまで低くする。これにより、第２のゲート形状凹部１０ｂの上部に空間が形成される。この場合、シリコン基板１の上面に沿って平行に形成された部分のゲート絶縁膜１２、第１金属層１３と第２金属層１４のそれぞれの厚さには変化がないが、第２金属層１４の上に形成された第３金属層１５は当初より薄くなる。この結果、第２のゲート電極１６ｂの第３金属層１５の体積が第１のゲート電極１６ａの第３金属層１５の体積より小さくなる。

以上により形成された第１のゲート電極１６ａとその両側方のソース／ドレイン領域９ａ、９ｂ等により第１のＮＭＯＳトランジスタＴ_１が形成され、また、第２のゲート電極１６ｂとその両側方のソース／ドレイン領域９ｃ、９ｄなどにより第２のＮＭＯＳトランジスタＴ_２が形成される。

次に、図６（ｂ）に例示するように、酸化シリコン膜１７の上とその開口部１７ａ中に別の絶縁膜として酸化シリコン膜１８をＣＶＤ法により形成する。これにより、第２のゲート形状凹部１０ｂの中では、第２のゲート電極１６ｂの上に形成された空間が酸化シリコン膜１８により充填される。この後に、図６（ｃ）の断面図、図１１（ａ）の平面図に例示するように、酸化シリコン膜１７、１８を上面からＣＭＰ法により研磨し、第１のゲート電極１６ａの上面を露出させる。これにより、層間絶縁膜１１の上面上の酸化シリコン膜１７、１８が除去されるとともに、第２のゲート電極１６ｂ上の酸化シリコン膜１８を第２のゲート形状凹部１０ｂ内に残し、層間絶縁膜１１の上面に対して平坦化する。

次に、シリコン基板１をランプアニール装置内に搬送し、その中で、図７（ａ）に例示するように、シリコン基板１の上方に配置されたランプ（不図示）によりランプアニールを行う。アランプアニールとして、例えばラピッドサーマルアニール（ＲＴＡ）、フラッシュランプアニール（ＦＬＡ）などがある。ＲＴＡには一般にＷハロゲンランプが用いられ、可視領域の約４００ｎｍ〜数μｍの赤外の波長で発光させる。また、ＦＬＡとして一般にＸｅフラッシュランプが用いられ、紫外領域の約２００ｎｍから近紫外領域の約８００ｎｍの波長で発光させる。それらの波長領域では、酸化シリコン膜はそれらの光を吸収しないので、第２のゲート電極１６ｂの上に酸化シリコン膜１８を形成せずにランプアニールを施してもよい。

アニール条件として、第１、第２のゲート電極１６ａ、１６ｂを例えば４００℃〜９００℃で約１秒〜１０秒の時間で加熱する。

このような条件によれば、第２のゲート電極１６ｂ内の第３金属層１５は、第１のゲート電極１６ａ内の第３金属層１５に比べて半分又はそれ以下の高さになっている。このため、第２のゲート電極１６ｂ内の第３金属層１５の熱容量は、第１のゲート電極１６ａ内の第３金属層１５の熱容量よりも小さく、ランプアニールにより高温になり易い。従って、ランプアニールにより第２金属層１４内のＡｌ元素が第１金属層１３内に拡散できる温度に達する時間は、第１のゲート電極１６ａよりも第２のゲート電極１６ｂの方が短くなる。また、ランプアニールを停止した後には、第１、第２のゲート電極１６ａ、１６ｂに残存する熱は第３金属層１５の上面からも放出されるので、第１、第２のゲート電極１６ａ、１６ｂの温度低下時間はほぼ同一である。従って、第２金属層１４から第１金属層１３内への実質的なＡｌ拡散量は、第２のゲート電極１６ｂの方が第１のゲート電極１６ａより多くなり、加熱温度も第２のゲート電極１６ｂの方が高くなる。

これにより、Ａｌ濃度を比べると、第２のゲート電極１６ｂ内の第１金属層１３の方が第１のゲート電極１６ａの第１金属層１３よりも高くなる。この結果、Ａｌが多く拡散された第２のゲート電極１６ｂのシリコン基板１に対する仕事関数は、第１のゲート電極１６ａのシリコン基板１に対する仕事関数より小さくなる。従って、第２のＭＯＳトランジスタＴ_２の閾値電圧は、第１のＮＭＯＳトランジスタＴ_１の閾値電圧よりも高くなり、異なる閾値電圧のメタルゲートを備えた複数のＮＭＯＳトランジスタＴ_１、Ｔ_２を同一のシリコン基板１に形成することが可能になる。なお、ランプアニールにより第２金属層１４からＡｌ元素が第３金属層１５に拡散されても、シリコン基板１から遠く位置しているのでゲート電極１６ａ、１６ｂの仕事関数に殆ど影響を及ぼさない。

次に、図７（ｂ）の断面図、図１１（ｂ）の平面図に例示するように、第１のゲート電極１６ａ、絶縁膜１８、層間絶縁膜１１などの上に、二層目の層間絶縁膜１９、例えば酸化シリコン膜を形成する。

この後に、図７（ｃ）、図１１（ｃ）に例示するように、第１、第２のＮＭＯＳトランジスタＴ_１、Ｔ_２における第１、第２のゲート電極１６ａ、１６ｂ、ソース／ドレイン領域９ａ〜９ｄのそれぞれの上にコンタクトホール１９ａ〜１９ｆを形成する。その後に、各コンタクトホール１９ａ〜１９ｆ内に導電性プラグ２０ａ〜２０ｄを形成する。導電性プラグ２０ａ〜２０ｄは、例えば、Ｔｉ／ＴｉＮ／Ｗの積層構造から形成される。その後に、特に図示しないが、導電性プラグ２０ａ〜２０ｄのそれぞれに接続される配線（不図示）を二層目の層間絶縁膜１９上に形成する。さらに、層間絶縁膜、導電性プラグ、配線等を繰り返し形成することにより多層配線構造（不図示）を形成する。

上記の実施形態によれば、第１、第２のゲート電極１６ａ、１６ｂを構成する同じ金属積層構造のうち第２のゲート電極１６ｂの第３金属層１５の一部を選択的にエッチングすることにより熱容量を小さくしている。このため、上からのランプアニールによる熱が第３金属層１５を伝搬して第１、第２金属層１３、１４に達する時間は第２のゲート電極１６ｂの方が第１のゲート電極１６ａより速くなる。また、第１、第２金属膜１３、１４の加熱温度については、第１のゲート電極１６ａ内よりも第２のゲート電極１６ｂ内の方が高くなる。

この結果、第２金属膜１４からＡｌ元素が拡散される量は、第２のゲート電極１６ｂの第１金属層１３内の方が第１のゲート電極１６ａの第１金属層１３内より多くなる。また、ランプアニール終了時に第３金属層１５に残存する熱は、それらの上面から外部に放出されるため、第１、第２のゲート電極１６ａ、１６ｂの加熱はほぼ同時に終了する。

このような方法により第１金属層１３内へのＡｌ拡散量が多い第２のゲート電極１６ｂの仕事関数は、Ａｌ拡散量が少ない第１のゲート電極1６ａの仕事関数よりも小さくなる。これにより、第２のＮＭＯＳトランジスタＴ_２の閾値電圧は、第１のＮＭＯＳトランジスタＴ_１の閾値電圧より高くなる。

従って、第１、第２のゲート電極１６ａ、１６ｂのそれぞれにおける第２金属層１４となるＴｉＡｌ層の厚さを同じに形成してもそれらからのＡｌ拡散量を相違させることができる。また、第１、第２のゲート電極１６ａ、１６ｂの周囲を層間絶縁膜１１で覆った後でも、層間絶縁膜１１、酸化シリコン膜１８を透過させてランプアニールしているので、それらの絶縁膜に影響されずに第１、第２のゲート電極１６ａ、１６ｂの仕事関数を相違させることができる。

ところで、第１、第２のゲート電極１６ａ、１６ｂのアニール温度を異ならせるために、第３金属層１５の高さを同じにした状態で第１のゲート電極１６ａをメタルマスクで覆い、第２のゲート電極１６ｂを露出させる方法を採用してもよい。しかし、そのような方法によれば、ランプ照射方向やメタルマスクに位置ズレが生じると、メタルマスクの下に生じる陰の変化により第２のゲート電極１６ｂへの光照射分布にばらつきが生じ、仕事関数の調整が不均一になりやすい。これに対し、上記のように第１、第２のゲート電極１６ａ、１６ｂの膜厚を調整すれば、ランプ照射方向にずれが生じてもメタルマスクによる陰のような現象が生じないので、第２のゲート電極１６ｂの仕事関数の調整を均一にすることができる。

ところで、上記のＴｉＡｌ第２金属層１４におけるＡｌの濃度分布を厚さ方向に変化させてもよい。例えば、ＴｉＡｌ第２金属層１４において、第１金属層１３に近い下部のＡｌ濃度を遠い上部のＡｌ濃度よりも低くしてもよい。これにより、ランプアニールによる加熱効果の低い第１のゲート電極１６ａでは第１金属層１３へのＡｌ拡散量が少なくなるが、加熱効果の高い第２のゲート電極１６ａでは第１金属層１３へＡｌ拡散量をより多くすることができる。このため、第１のゲート電極１６ａ内のＴｉＡｌ層の厚さを、第２のゲート電極１６ｂの厚さよりも薄くすると同じような効果が得られる。

（第２の実施の形態）
図１２は、本実施形態により形成される半導体装置の基本構造を示す斜視図、図１３〜図１７、図１８（ａ）は、本実施形態に係る半導体装置の形成工程を示す断面図、図１９〜図２１、図１８（ｂ）はその平面図である。

図１２に示すシリコン基板２１には、第１、第２のフィン型ＮＭＯＳトランジスタＴ_１１、Ｔ_１２が形成されている。第１のフィン型ＮＭＯＳトランジスタＴ_１１では、シリコン基板２１からフィン状に突出した部分のうちソース／ドレイン領域２９ａ、２９ｂの間の領域の前面、上面、後面の上にゲート絶縁膜３２を介して第１のゲート電極３６ａが形成されている。また、第２のフィン型ＮＭＯＳトランジスタＴ_１２では、シリコン基板２１からフィン状に突出した部分のうちソース／ドレイン領域２９ｃ、２９ｄの間の領域の前面、上面、後面の上にゲート絶縁膜３２を介して第２のゲート電極３６ｂが形成されている。第２のゲート電極３６ｂは第１のゲート電極３６ａより薄く形成されている。そのような基本構造を有する第１、第２のフィン型ＮＭＯＳトランジスタＴ_１１、Ｔ_１２の製造工程を次に説明する。

第２実施形態に係る半導体装置の形成工程は、まず、図１９（ａ）の平面図と、そのII−II線の断面を示す図１３（ａ）に例示するように、シリコン基板２１の上に酸化シリコン膜２２、窒化シリコン膜２３を例えばＣＶＤ法により形成する。その後に、窒化シリコン膜２３の上にフォトレジストを塗布する。続いて、フォトレジストに露光、現像等を施すことにより、細長い第１、第２のフィン形成領域Ａ_１1、Ａ_1２を覆うとともにその周囲を露出するレジストパターンＲ_１１を形成する。第１、第２のフィン形成領域Ａ_１1、Ａ_１２は平面が細長い形状を有する例えば長方形であり、その短辺は、それぞれに形成される一対のソース／ドレイン領域２９ａ〜２９ｄの間隔、即ちゲート長よりも短いことが好ましい。なお、第１、第２のフィン形成領域Ａ_１1、Ａ_１２は、特に図示しないが複数配置される。

次に、図１３（ｂ）、図１９（ｂ）に示すように、レジストパターンＲ_１１をマスクに使用し、窒化シリコン膜３、酸化シリコン膜２２をエッチングする。その後に、レジストパターンＲ_１１と残された窒化シリコン膜２３をマスクにしてドライエッチング法、例えば塩素系ガスを用いてＲＩＥ法によりシリコン基板１をエッチングする。これにより、図１３（ｃ）に例示するように、シコン基板２１の第１、第２のフィン形成領域Ａ_１1、Ａ_１２をフィン状に突出させ、その周囲に素子分離用溝２１ａを形成する。その後に、窒化シリコン膜２３、酸化シリコン膜２２を例えば緩衝フッ酸などを使用するウエットエッチングにより除去する。

次に、シリコン基板２１において、第１、第２のフィン形成領域Ａ_１1、Ａ_１２の上面上と素子分離用溝２１ａ内面上に絶縁膜、例えば酸化シリコン膜をＣＶＤ法により形成し、素子分離用溝２１ａを絶縁膜により完全に充填する。この後に、図１４（ａ）、図１９（ｃ）に例示するように、ＣＭＰ法によりシリコン基板２１のうち第１、第２のフィン形成領域Ａ_１1、Ａ_１２から絶縁膜を除去するとともに、素子分離用溝２１ａ内に残された絶縁膜を素子分離絶縁膜２４として使用する。ところで、素子分離用溝２１ａ内を充填する絶縁膜は、窒化シリコン膜２３を除去する前に形成してもよい。この場合、絶縁膜をＣＭＰ法により研磨して窒化シリコン膜２３を露出させた後に窒化シリコン膜２３を除去し、その後に、シリコン基板２１の上面上の酸化シリコン膜２２を除去する。

次に、第１、第２のフィン形成領域Ａ_１1、Ａ_１２に第１導電型不純物、例えばホウ素などのｐ型不純物をイオン注入することにより第１導電型の第１、第２のウエル２５ａ、２５ｂを形成する。この後に、図１４（ｂ）に例示するように、素子分離用溝２１ａ内の素子分離絶縁膜２４をエッチングすることにより、シリコン基板２１のうち第１、第２のフィン形成領域Ａ_１1、Ａ_１２を素子分離絶縁膜２４からフィン状に突出させる。なお、第１、第２のウエル２５ａ、２５ｂは、活性領域を突出させた後に形成してもよい。

次に、図１４（ｃ）に例示するように、シリコン基板２１及び素子分離絶縁膜２４の上にポリシリコン膜２６をＣＶＤ法により例えば３０ｎｍ〜６０ｎｍの厚さに形成する。さらに、ポリシリコン膜２６の上にフォトレジストを塗布し、これを露光、現像等を施すことにより、シリコン基板２１のうちフィン状に突出した第１、第２のウエル２５ａ、２５ｂの中央を横切るゲート電極形状のレジストパターンＲ_１２を形成する。

次に、レジストパターンＲ_１２をマスクにしてポリシリコン膜２６を例えばＲＩＥ法によりエッチングし、フィン状の第１、第２のウエル２５ａ、２５ｂのほぼ中央を横切るポリシリコン膜２６をゲート電極形状にする。その後に、レジストパターンＲ_１２を除去する。ゲート電極形状のポリシリコン膜２６は、図２０（ａ）に例示するように、第１、第２のダミーゲート２６ａ、２６ｂとして使用される。第１、第２のダミーゲート２６ａ、２６ｂは、それぞれの幅が１５ｎｍ〜２５ｎｍとなるようにパターニングされる。

次に、第１、第２のダミーゲート２６ａ、２６ｂをマスクに使用し、シリコン基板１の第１、第２のトランジスタ形成領域Ａ_１、Ａ_２に第２導電型不純物、例えば砒素又はリンをイオン注入する。これにより、図１５（ａ）に例示するように、第１、第２のダミーゲート２６ａ、２６ｂのそれぞれの両側に低不純物濃度のエクステンション領域２８ａ〜２８ｄを形成する。

次に、シリコン基板２１と第１、第２のダミーゲート２６ａ、２６ｂの上に絶縁膜として例えば窒化シリコン膜２７を形成する。その後に、窒化シリコン膜をエッチバックすることにより、図２０（ｂ）の平面図に例示するように窒化シリコン膜を第１、第２のダミーゲート２６ａ、２６ｂの側面に残し、残された窒化シリコン膜を絶縁性のサイドウォール２７ａ、２７ｂとして使用する。

次に、図１５（ｂ）の断面図に例示するように、フィン状の第１、第２のウエル２５ａ、２５ｂのうち第１、第２のダミーゲート２６ａ、２６ｂ及びサイドウォール２７ａ、２７ｂを含む領域のそれぞれの両側に第２導電型不純物をイオン注入する。これにより、第２導電型の不純物拡散領域２８ｅ〜２８ｈを形成する。不純物拡散領域２８ｅ〜２８ｈは、第１、第２のダミーゲート２６ａ、２６ｂのそれぞれの両側方でエクステンション領域２８ａ〜２８ｄに重なり、しかもエクステンション領域２８ａ〜２８ｄに比べて第２導電型不純物濃度が高く形成される。これにより、第１、第２のダミーゲート２６ａ、２６ｂの両側で互いに接続されるエクステンション領域２８ａ〜２８ｄと不純物拡散領域２８ｅ〜２８ｈはそれぞれ第２導電型のソース／ドレイン領域２９ａ〜２９ｄとなる。

次に、第１、第２のダミーゲート２６ａ、２６ｂ、サイドウォール２７ａ、２７ｂ及びフィン状の第１、第２のウエル２５ａ、２５ｂの表面上に層間絶縁膜３１として酸化シリコン膜をプラズマＣＶＤ法により形成する。その後に、図１５（ｃ）の断面図、図２０（ｃ）の平面図に例示するように、酸化シリコン膜３１の上面をＣＭＰ法により研磨し、その上面を平坦化するとともに、第１、第２のダミーゲート２６ａ、２６ｂの上面を露出させる。この場合、サイドウォール２７ａ、２７ｂの上端も露出する。

次に、図１６（ａ）の断面図、図２１（ａ）の平面図に例示するように、第１、第２のダミーゲート２６ａ、２６ｂを選択的に除去することにより、層間絶縁膜３１に第１、第２のゲート形状凹部３０ａ、３０ｂを形成する。

次に、図１６（ｂ）に例示するように、シリコン基板２１のうち第１、第２のゲート形状凹部３０ａ、３０ｂ内のフィン状の活性領域の上と素子分離絶縁膜２４の上と層間絶縁膜１１の上面の上に、ゲート絶縁膜３２としてhigh-k誘電体層、例えば酸化ハフニウム層を形成する。続いて、ゲート絶縁膜３２の上に第１金属層３３として例えばスパッタ法によりＴｉＮ層を例えば１ｎｍ〜３ｎｍの厚さに形成する。さらに、第１金属層３３の上に第２金属層３４として例えばＴｉＡｌ層を例えばスパッタ法により２ｎｍｎ〜５ｎｍの厚さに形成する。

第１金属層３３、第２金属層３４は後述するゲート電極の一部となる。第２金属層３４は、ＴｉＡｌのような仕事関数調整用金属（ワークファンクションメタル）から形成され、第１金属層３３とは異なる材料から形成される。即ち、第２金属層３４は、その中に含まれる仕事関数調整金属元素、例えばＡｌを基板に近い第１金属層３３に熱拡散することによりゲート電極の仕事関数、即ちＭＯＳトランジスタの閾値電圧を調整する機能を有している。

さらに、第２金属層３４の上に第３金属層３５として例えばタングステン層を少なくとも第１、第２のゲート形状凹部３０ａ、３０ｂを完全に充填する厚さになるようにスパッタ法により形成される。第３金属層３５は、第２金属層３４とは異なる材料から形成される。

次に、図２１（ｂ）の平面図に例示するように、層間絶縁膜３１上のゲート絶縁膜３２、第１〜第３金属層３３〜３５をＣＭＰ法により除去する。これにより第１、第２のゲート形状凹部３０ａ、３０ｂ内に残された第１〜第３金属層３３〜３５は、それぞれ第１、第２のゲート電極３６ａ、３６ｂとして使用される。

次に、図１６（ｃ）の断面図に示す構造を形成するまでの工程を説明する。まず、層間絶縁膜３１及び第１、第２のゲート電極３６ａ、３６ｂなどの上に、絶縁膜として酸化シリコン膜３７を例えばＣＶＤ法により形成する。その後に、フォトリソグラフィーとエッチングを用いて酸化シリコン膜３７をパターニングし、第２のゲート電極３６ｂの上面を露出させる開口部３７ａを形成するとともに、第１のゲート電極３６ａを覆う形状にする。

次に、シリコン基板２１をＲＩＥ装置のエッチングチャンバに入れ、圧力を１Ｐａ〜１００Ｐａに設定する。また、エッチングチャンバ内で、電極に印加する高周波電源を例えば周波数１３．５６ＭＨｚに設定し、反応ガスとして塩素系ガス、例えば塩素（Ｃｌ_２）を導入し、シリコン基板２１の温度を例えば約１００℃に設定する。

これにより、図１７（ａ）の断面図に例示するように、層間絶縁膜３１とその上の酸化シリコン膜３７をマスクに使用し、開口部３７ａから露出した第２のゲート電極３６ｂを上からエッチングし、その高さを例えば約３０ｎｍまで低くする。これにより、第２のゲート形状凹部３０ｂの上部に空間が形成される。この場合、シリコン基板２１のフィン状の活性領域と素子分離絶縁膜２４の上面に沿って形成されたゲート絶縁膜３２、第１金属層３３と第２金属層３４のそれぞれの厚さには変化がない。しかし、第２のゲート電極３６ｂにおける第２金属層３４上に形成された第３金属層３５は第１のゲート電極３６ａの第３金属層３５より薄くなりる。この結果、第２のゲート電極３６ｂの第３金属層３５の体積が第１のゲート電極６ａの第３金属層３５の体積より小さくなる。なお、図１７（ａ）においてサイドウォール２７ａ、２７ｂ、層間絶縁膜３１、酸化シリコン膜３７を省略した状態の斜視図を示すと図１２のようになる。

以上により形成された第１のゲート電極３６ａとその両側方のソース／ドレイン領域２９ａ、２９ｂ等により第１のフィン型ＮＭＯＳトランジスタＴ_１１が形成され、また、第２のゲート電極３６ｂとその両側方のソース／ドレイン領域２９ｃ、２９ｄなどにより第２のフィン型ＮＭＯＳトランジスタＴ_１２が形成される。

次に、酸化シリコン膜３７の上とその開口部３７ａ中に別の絶縁膜として酸化シリコン膜３８をＣＶＤ法により形成する。これにより、第２のゲート形状凹部３０ｂの中では、第２のゲート電極３６ｂの上に形成された空間が酸化シリコン膜３８により充填される。この後に、図１７（ｂ）の断面図、図２１（ｃ）の平面図に例示するように、酸化シリコン膜３７、３８を上面からＣＭＰ法により研磨し、第１のゲート電極３６ａの上面を露出させる。これにより、層間絶縁膜３１の上面上の酸化シリコン膜３７、３８が除去されるとともに、第２のゲート電極３６ｂ上の酸化シリコン膜３８を第２のゲート形状凹部３０ｂ内に残し、層間絶縁膜３１の上面とともに平坦化する。

次に、シリコン基板２１をランプアニール装置内に搬送し、その中で、図１７（ｃ）に例示するように、シリコン基板２１の上方に配置されたランプ（不図示）によりランプアニールを行う。アランプアニールとして、第１実施形態に示したＲＴＡ、ＦＬＡなどがある。アニール条件として、第１、第２のゲート電極３６ａ、３６ｂを例えば４００℃〜９００℃で約１秒〜１０秒の時間で加熱する。

このような条件によれば、第１実施形態と同様に、第２金属層３４から第１金属層３３内への実質的なＡｌ拡散時間は、第２のゲート電極３６ｂの方が第１のゲート電極３６ａより長くなり、加熱温度も第２のゲート電極３６ｂの方が高くなる。これにより、Ａｌ濃度を比べると、第２のゲート電極３６ｂ内の第１金属層３３の方が第１のゲート電極３６ａの第１金属層３３よりも高くなる。この結果、第２のゲート電極３６ｂの第２のウエル２５ｂに対する仕事関数は、第１のゲート電極３６ａの第１のウエル２５ａに対する仕事関数より小さくなる。従って、第２のＭＯＳトランジスタＴ_１２の閾値電圧は、第１のＮＭＯＳトランジスタＴ_１１の閾値電圧より高くなり、異なる閾値電圧のメタルゲートを備えた複数のフィン型ＮＭＯＳトランジスタＴ_１２、Ｔ_１２を同一のシリコン基板１に形成することが可能になる。なお、ランプアニールにより第２金属層３４からＡｌ元素が第３金属層３５に拡散されても、シリコン基板２１から第１金属層３１より離れているので、ゲート電極３６ａ、３６ｂの仕事関数に殆ど影響を及ぼさない。

次に、図１８（ａ）、（ｂ）の断面図と平面図に例示する構造を形成するまでの工程を説明する。まず、第１のゲート電極３６ａ、絶縁膜３８、層間絶縁膜３１などの上に、二層目の層間絶縁膜３９を形成する。この後に、第１、第２のフィン型ＮＭＯＳトランジスタＴ_１１、Ｔ_１２における第１、第２のゲート電極３６ａ、３６ｂ、ソース／ドレイン領域２９ａ〜２９ｄのそれぞれの上にコンタクトホール３９ａ〜３９ｆを形成する。その後に、各コンタクトホール３９ａ〜３９ｆ内に導電性プラグ４０ａ〜４０ｄを形成する。導電性プラグ４０ａ〜４０ｄは、例えば、Ｔｉ／ＴｉＮ／Ｗの積層構造から形成される。その後に、特に図示しないが、導電性プラグ４０ａ〜４０ｄのそれぞれに接続される配線（不図示）を二層目の層間絶縁膜３９上に形成する。さらに、層間絶縁膜、導電性プラグ、配線等を繰り返し形成することにより多層配線構造（不図示）を形成する。

本実施形態によれば、第１、第２のゲート電極３６ａ、３６ｂを構成する同じ金属積層構造のうち第２のゲート電極３６ｂの第３金属層３５をエッチングすることにより第１のゲート電極３６ａの第３金属層３５より薄くしている。このため、第１実施形態と同様に、第２のゲート電極３６ｂの熱容量は第１のゲート電極３６ａの熱容量より小さくなるので、ランプアニールによる加熱温度は第２のゲート電極３６ｂの方が第１のゲート電極３６ａより高くなる。この場合、シリコン基板２１のうちフィン状に突出した第１、第２のウエル２５ａ、２５ｂの前後では、第３金属層２５の幅方向の厚さは変わらないが、高さ方向の厚さを相違させることができる。

このような方法により第１金属層３３内へのＡｌ拡散量が多い第２のゲート電極３６ｂの仕事関数は、Ａｌ拡散量が少ない第１のゲート電極３６ａの仕事関数よりも小さくなる。これにより、第２のフィン型ＮＭＯＳトランジスタＴ_１２の閾値電圧は、第１のフィン型ＮＭＯＳトランジスタＴ_１１の閾値電圧より高くなる。

従って、同一基板上の複数のゲート電極３６ａ、３６ｂのそれぞれにおけるＴｉＡｌの第２金属層１４の厚さを異ならせないで上方から同時にランプアニールし、複数のゲート電極３６ａ、３６ｂの仕事関数を相違させることができる。また、複数のゲート電極３６ａ、３６ｂの周囲を層間絶縁膜１１、酸化シリコン膜３８で覆った状態でもそれらを透過する波長の光でランプアニールしているので、それらの仕事関数を相違させることができる。

また、本実施形態によれば、第１実施形態と同様に、陰を生じさせるメタルマスクで第１のゲート電極１６ａを覆う場合に比べて、仕事関数の調整を均一にすることができる。

ところで、層間絶縁膜３１の第２のゲート形状凹部３０ｂにおいて、第２のゲート電極３６ｂの上面を絶縁膜３８で覆ったが、絶縁膜３８はＲＴＡ、ＦＬＡに使用する光の透過性に優れている。このため、第２のゲート電極３６ｂの上面を酸化シリコン膜１８で覆わずにランプアニールをしてもよい。また、上記のＴｉＡｌの第２金属層３４におけるＡｌの濃度分布は均一でもよいが、第１実施形態と同様に、厚さ方向のＡｌ濃度分布を変えてもよい。
なお、上記の第１、第２実施形態において、ゲート電極１６ａ、１６ｂ、３６ａ、３６ｂの積層金属は３層より多くてもよく、この場合の一層目の金属層から仕事関数金属を含む金属層までの各層の厚さの分布は均一に形成されてもよい。

ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。

次に、本発明の実施形態について付記する。
（付記１）半導体基板のうち第１領域の上に第１ダミーゲート、第２領域の上に第２ダミーゲートを形成する工程と、前記半導体基板の前記第１領域内の前記第１ダミーゲートの両側方に第１の一対のソース／ドレイン領域を形成する工程と、前記半導体基板の前記第２領域内の前記第２ダミーゲートの両側方に第２の一対のソース／ドレイン領域を形成する工程と、前記第１ダミーゲートと前記第２ダミーゲートのそれぞれの周囲に第１絶縁膜を形成する工程と、前記第１ダミーゲートと前記第２ダミーゲートを除去して第１凹部、第２凹部を前記第１絶縁膜に形成する工程と、前記第１凹部の内面、前記第２凹部内面及び前記第１絶縁膜の上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上に第１金属層を形成する工程と、前記第１金属層の上に、仕事関数金属を含み、前記第１金属層と異なる第２金属層を形成する工程と、前記第２金属膜層の上に、前記第２金属層と異なる第３金属層を形成する工程と、前記第１金属層、前記第２金属層及び前記第３金属層を前記第１絶縁膜上から除去するとともに前記第１凹部内と前記第２凹部内に残してそれぞれ第１ゲート電極、第２ゲート電極とする工程と、前記第２凹部内の前記第３金属層を選択的に薄くする工程と、厚さの異なる前記３金属層を有する前記第１ゲート電極と前記第２ゲート電極をランプアニールし、前記第２ゲート電極内で前記第２金属層から前記第１金属層に前記仕事関数金属を拡散させる工程と、を有することを特徴とする半導体装置の製造方法。
（付記２）前記第２凹部内の前記第３金属層を薄くした後に、前記ランプアニールの光を透過する第２絶縁膜を前記第２凹部内の前記第３金属層上に形成する工程を有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記仕事関数金属はアルミニウムであることを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記４）前記第１金属層は窒化チタン層、前記第２金属層は窒化アルミニウム層、前記第３金蔵層はタングステン層であることを特徴とする付記１乃至付記３のいずれか１つに記載の半導体装置の製造方法。
（付記５）前記第１ゲート電極内と前記第２ゲート電極内のそれぞれの前記第２金属層は同じ厚さに形成されることを特徴とする付記１乃至付記４のいずれか１つに記載の半導体装置の製造方法。
（付記６）前記第２金属層の前記仕事関数金属の濃度は、前記第１金属層から遠くなるほど高くなることを特徴とする付記１乃至付記６のいずれか１つに記載の半導体装置の製造方法。
（付記７）前記半導体基板のうち前記第１領域と前記第２領域はフィン形状を有し、前記第１領域の上面と前面と後面の上に第１ダミーゲートが形成され、第２領域の上面と前面と後面の上に第２ダミーゲートが形成されることを特徴とする付記１乃至付記６のいずれか１つに記載の半導体装置の製造方法。
（付記８）前記半導体基板のうち前記第１領域と前記第２領域の周囲に素子分離絶縁膜を形成する工程を有することを特徴とする付記１乃至付記７のいずれか１つに記載の半導体装置の製造方法。
（付記９）前記ランプアニールは、ラピッドサーマルアニール、フラッシュランプアニールのいずれかであることを特徴とする付記１乃至付記８のいずれか１つに記載の半導体装置の製造方法。
（付記１０）前記第２ゲート電極内の前記第３金属層は、前記第１ゲート電極内の前記第３金属層の厚さの少なくとも半分に薄くされることを特徴とする付記１乃至付記９のいずれか１つに記載の半導体装置の製造方法。
（付記１１）半導体基板のうち第１領域の上にゲート絶縁膜を介して形成される第１金属層と、仕事関数金属を含む第２金属層と、第３金属層を有する第１積層構造の第１ゲート電極と、前記半導体基板のうち第２領域の上にゲート絶縁膜を介して形成される前記第１金属層、前記第２金属層、前記第３金属層を有する積層構造の第２ゲート電極と、を有し、前記第２ゲート電極内の前記第３金属層は前記第１ゲート電極内の前記第３金属層よりも薄く、前記第２ゲート電極内の前記第１金属層内の前記仕事関数金属の濃度は、前記第１ゲート電極内の前記第１金属層内の前記仕事関数金属の濃度より高い、ことを特徴とする半導体装置。
（付記１２）前記半導体基板のうち前記第１領域と前記第２領域はフィン形状を有し、前記第１領域の上面と前面と後面の上に前記第１ゲート電極が形成され、第２領域の上面と前面と後面の上に第２ゲート電極が形成されることを特徴とする付記１１に記載の半導体装置。

１、２１シリコン基板
４、２４素子分離絶縁膜
５ａ、５ｂ、２５ａ、２５ｂウエル
６ａ、６ｂ、１６ａ、１６ｂダミーゲート
７ａ、７ｂ、１７ａ、１７ｂサイドウォール
９ａ、９ｂ、９ｃ、９ｄソース／ドレイン領域
１０ａ、１０ｂ、３０ａ、３０ｂ凹部
１１、３１層間絶縁膜
１２、３２ゲート絶縁膜
１３、３３第１金属層
１４，３４第２金属層
１５、３５第３金属層
１６ａ、１６ｂ、３６ａ、３６ｂゲート電極
１７、１８酸化シリコン膜
２０ａ〜２０ｆ、４０ａ〜４０ｆ導電性プラグ

Claims

半導体基板のうち第１領域の上に第１ダミーゲート、第２領域の上に第２ダミーゲートを形成する工程と、
前記半導体基板の前記第１領域内の前記第１ダミーゲートの両側方に第１の一対のソース／ドレイン領域を形成する工程と、
前記半導体基板の前記第２領域内の前記第２ダミーゲートの両側方に第２の一対のソース／ドレイン領域を形成する工程と、
前記第１ダミーゲートと前記第２ダミーゲートのそれぞれの周囲に第１絶縁膜を形成する工程と、
前記第１ダミーゲートと前記第２ダミーゲートを除去して第１凹部、第２凹部を前記第１絶縁膜に形成する工程と、
前記第１凹部内面、前記第２凹部の内面及び前記第１絶縁膜の上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に第１金属層を形成する工程と、
前記第１金属層の上に、仕事関数金属を含み、前記第１金属層と異なる第２金属層を形成する工程と、
前記第２金属膜層の上に、前記第２金属層と異なる第３金属層を形成する工程と、
前記第１金属層、前記第２金属層及び前記第３金属層を前記第１絶縁膜上から除去するとともに前記第１凹部内と前記第２凹部内に残してそれぞれ第１ゲート電極、第２ゲート電極とする工程と、
前記第２凹部内の前記第３金属層を選択的に薄くする工程と、
厚さの異なる前記３金属層を有する前記第１ゲート電極と前記第２ゲート電極をランプアニールし、前記第２ゲート電極内で前記第２金属層から前記第１金属層に前記仕事関数金属を拡散させる工程と、
を有することを特徴とする半導体装置の製造方法。
前記第２凹部内の前記第３金属層を薄くした後に、前記ランプアニールの光を透過する第２絶縁膜を前記第２凹部内の前記第３金属層上に形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
前記第１ゲート電極内と前記第２ゲート電極内のそれぞれの前記第２金属層は同じ厚さに形成されることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
前記半導体基板のうち前記第１領域と前記第２領域はフィン形状を有し、前記第１領域の上面と前面と後面の上に第１ダミーゲートが形成され、第２領域の上面と前面と後面の上に第２ダミーゲートが形成されることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
半導体基板のうち第１領域の上にゲート絶縁膜を介して形成される第１金属層と、仕事関数金属を含む第２金属層と、第３金属層を有する第１積層構造の第１ゲート電極と、
前記半導体基板のうち第２領域の上にゲート絶縁膜を介して形成される前記第１金属層、前記第２金属層、前記第３金属層を有する積層構造の第２ゲート電極と、を有し、
前記第２ゲート電極内の前記第３金属層は前記第１ゲート電極内の前記第３金属層よりも薄く、
前記第２ゲート電極内の前記第１金属層内の前記仕事関数金属の濃度は、前記第１ゲート電極内の前記第１金属層内の前記仕事関数金属の濃度より高い、
ことを特徴とする半導体装置。