JP6180700B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に抵抗変化型の不揮発性半導体記憶装置及びその製造方法に関する。

不揮発性メモリの分野では、フラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（強誘電体メモリ、Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（磁気ランダムアクセスメモリ、Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）、ＰＲＡＭ（相変化メモリ、Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；特許文献１）などの研究が盛んである。

最近、これらの不揮発性メモリと異なる抵抗変化型不揮発メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が提案されている（非特許文献１）。この抵抗変化型不揮発メモリには、電圧パルスの印加によってメモリセルの抵抗変化部の抵抗値を変化させることにより情報が書き込まれる。抵抗変化型不揮発メモリでは、書き込んだ情報の非破壊読み出しが可能である。加えて、抵抗変化型不揮発メモリでは、素子面積が小さく、多値化が可能である。そのため、抵抗変化型不揮発メモリは、既存の不揮発性メモリを凌ぐ可能性を有しているとして有望視されている。

抵抗変化型不揮発メモリの抵抗変化機構は、エレクトロケミカル型とフィラメント型の２つに大きく分類される。エレクトロケミカル型は抵抗変化させるために正負の電圧が必要であるのに対し、フィラメント型は単極動作が可能である（非特許文献１、非特許文献２）。

抵抗変化素子の構造は、電極で抵抗変化層を挟んだ構造である。すなわち２端子素子である。フィラメント型抵抗変化素子の抵抗変化層の材料にはＷＯｘ（酸化タングステン）、ＮｉＯｘ（酸化ニッケル）、ＴａＯｘ（酸化タンタル）、ＺｒＯｘ（酸化ジルコニウム）、ＨｆＯｘ（酸化ハフニウム）等の遷移金属酸化物が用いられることが多い。多くの場合、初期状態は絶縁状態にある。電極の材料には、Ｐｔ（白金）、Ｒｕ（ルテニウム）、Ｗ（タングステン）、Ａｌ（アルミニウム）、Ｃｕ（銅）等の単体金属、特に貴金属が用いられることが多い。

図１は、典型的なフィラメント型抵抗変化素子の動作方法の一例を示す模式図である。この抵抗変化素子は、上部電極２５２と抵抗変化層２４１と下部電極２５１とが積層された構成を有し、トランジスタ２５０に直列に接続されている。

初期化は電極間を絶縁破壊することにより行う。すなわち、（ａ）に示すように、上部電極２５２に印加する電圧Ｖ_Ｔ．Ｅ．を２．５Ｖ、下部線極２５１に印加する電圧Ｖ_Ｂ．Ｅ．を０Ｖ、トランジスタ２５０のゲートに印加する電圧Ｖ_Ｇを２Ｖに設定する。これにより、上部電極２５２と下部電極２５１との間に絶縁破壊電圧が印加される。その結果、（ｂ）に示すように、抵抗変化層２４１の一部にフィラメント２４１ａと呼ばれる低抵抗な導電性パスが、上部電極２５２と下部電極２５１との間を橋渡しするように形成される（Ｆｏｒｍｉｎｇともいう）。この状態を低抵抗状態（ＬＲＳ：Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ）と呼ぶ。このとき、絶縁破壊後にフィラメント２４１ａに流れる電流を外部回路（図示されず）で制御することで、フィラメント２４１ａが低抵抗になり過ぎないようにする。例えば、１ｋＷの抵抗になるように流れる電流を調整する。

高抵抗化はフィラメントの一部を切断することにより行う。すなわち、（ｂ）に示すように、上部電極２５２に印加する電圧Ｖ_Ｔ．Ｅ．を１．０Ｖ、下部線極２５１に印加する電圧Ｖ_Ｂ．Ｅ．を０Ｖ、トランジスタ２５０のゲートに印加する電圧Ｖ_Ｇを５Ｖに設定する。その結果、（ｃ）に示すように、フィラメント２４１ａの一部が切断される（Ｒｅｓｅｔともいう）。この状態を高抵抗状態（ＨＲＳ：Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃｅ ｓｔａｔｅ）と呼ぶ。フィラメント２４１ａの切断は、閾値以上のパワーをフィラメント２４１ａに投入することで発生する。このとき、フィラメント２４１ａの両端には、閾値を越えるような電圧が印加される必要がある（Ｐ＝Ｖ^２／Ｒ、Ｖ＞（ＲＰ）^０．５）。フィラメント２４１ａが切断された部分は、トンネル障壁モデルで説明できることがわかっている。

低抵抗化は高抵抗化電圧より大きな電圧をフィラメントに印加して切断されたフィラメントを再び接続することにより行う。すなわち、（ｃ）に示すように、上部電極２５２に印加する電圧Ｖ_Ｔ．Ｅ．を２．５Ｖ、下部線極２５１に印加する電圧Ｖ_Ｂ．Ｅ．を０Ｖ、トランジスタ２５０のゲートに印加する電圧Ｖ_Ｇを２Ｖに設定する。その結果、（ｂ）に示すように、切断されたフィラメント２４１ａが再び接続される（Ｓｅｔともいう）。この状態は低抵抗状態（ＬＲＳ）である。フィラメント２４１ａの再接続は、トンネル障壁の絶縁破壊をすることで発生する。

特開２００７−１４９１７０号公報

Ｗ．Ｗ．Ｚｈｕａｎｇ ｅｔ ａｌ．，"Ｎｏｖｅｌｌ Ｃｏｌｏｓｓａｌ Ｍａｎｇｅｔｏｒｅｓｉｓｔｉｖｅ Ｔｈｉｎ Ｆｉｌｍ Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ （ＲＲＡＭ）"，Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，２００２．ＩＥＤＭ ’０２．Ｄｉｇｅｓｔ．Ｉｎｔｅｒｎａｔｉｏｎａｌ，ｐｐ．１９３−１９６（２００２）． Ｓｈｉｍａ ｅｔ ａｌ．"Ｒｅｓｉｓｔａｎｃｅ ｓｗｉｔｃｈｉｎｇ ｉｎ ｔｈｅ ｍｅｔａｌ ｄｅｆｉｃｉｅｎｔ−ｔｙｐｅ ｏｘｉｄｅｓ： ＮｉＯ ａｎｄ ＣｏＯ"，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９１，０１２９０１（２００７）． Ｇ．Ｓ．Ｐａｒｋ ｅｔ ａｌ．，"Ｏｂｓｅｒｖａｔｉｏｎ ｏｆ ｅｌｅｃｔｒｉｃ−ｆｉｅｌｄ ｉｎｄｕｃｅｄ Ｎｉ ｆｉｌａｍｅｎｔ ｃｈａｎｎｎｅｌｓ ｉｎ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ＮｉＯｘ ｆｉｌｍ"，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９１，２２２１０３（２００７）． Ｃ．Ｙｏｓｈｉｄａ ｅｔ ａｌ．，"Ｈｉｇｈ ｓｐｅｅｄ ｒｅｓｉｓｔｉｖｅ ｓｗｉｔｃｈｉｎｇ ｉｎ Ｐｔ／ＴｉＯ２／ＴｉＮ ｆｉｌｍ ｆｏｒ ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ａｐｐｌｉｃａｔｉｏｎ"，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．９１，２２３５１０（２００７）．

前述のように、抵抗変化素子の電極の材料としては、貴金属が用いられることが多い。この理由の一つとして、電極材料として貴金属を用いると、電極が酸化され難く、良好な抵抗変化特性が得られることが挙げられる。電極材料が、容易に酸化される材料であると、リテンション特性が悪化するなど、メモリセルの信頼性に悪影響を与える。

しかし、貴金属を用いる場合、以下のような問題点が有る。まず、貴金属をドライプロセスで加工することは困難である。加えて、貴金属はそれ自体が高価である。更に、貴金属の製造プロセスは、他の製造プロセスとの関係で、製造ラインのコンパチビリティが無いため、製造ラインの導入コストが高くなる。また、汚染の観点から、ＣＭＯＳラインとの親和性も悪い。

以上の問題点を回避するために、発明者は、抵抗変化素子の電極材料として、窒化チタンのようなラインコンパチビリティの高い既存材料を用いることを検討した。ここでは、フィラメント型の抵抗変化素子において、抵抗変化層にＺｒＯｘ（酸化ジルコニウム）を用い、電極にＲｕ（ルテニウム）又はＴｉＮｘ（窒化チタン）を用いた場合について説明する。このとき、ＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）部、すなわち、電極／抵抗変化素子／電極は、それぞれＲｕ／ＺｒＯｘ／Ｒｕ、及び、ＴｉＮｘ／ＺｒＯｘ／ＴｉＮｘである。素子サイズ及び各膜厚は、電極にＲｕを用いた場合とＴｉＮｘを用いた場合とで同じである。

電極にＲｕを用いた場合、ＭＩＭ部の両端に０．５Ｖ程度の電圧を印加すると、抵抗変化素子は高抵抗化した。また、ＭＩＭ部の両端に２．０Ｖ程度の電圧を印加すると、抵抗変化素子は低抵抗化した。それぞれの電圧のバラツキを考慮しても、高抵抗化電圧と低抵抗化電圧とに１．５Ｖ程度の十分なマージンがあることが分かった。したがって、電極にＲｕを用いた場合、高信頼な抵抗変化特性を得ることが可能である。

一方、電極にＴｉＮｘを用いた場合、ＭＩＭ部の両端に０．８Ｖ程度の電圧を印加しなければ、抵抗変化素子は高抵抗化しなかった。また、ＭＩＭ部の両端に１．０Ｖ程度の電圧を印加すると、抵抗変化素子は低抵抗化した。それぞれの電圧バラツキを考慮すると、高抵抗化電圧と低抵抗化電圧とにほとんど電圧差が無く十分なマージンを取ることができないことが分かった。したがって、電極にＴｉＮｘを用いた場合、良好な抵抗変化特性を得ることができない。電極として貴金属を用いない場合でも、高信頼な抵抗変化素子を実現することが望まれる。比較的高い抵抗率を持つ導電体を電極に用いた場合でも、高信頼な抵抗変化素子を実現することが望まれる。他の製造プロセスとの製造ラインコパチビィティの高い材料を電極材料に用いた高信頼な抵抗変化素子を実現することが望まれる。

以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の不揮発性半導体記憶装置は、第１配線（５４）と、第２配線（５５）と、一端を第１配線（５４）に、他端を第２配線（５５）にそれぞれ電気的に接続されたメモリセル（７０）とを具備している。メモリセル（１０）は、抵抗値の変化で情報を記憶する抵抗変化層（４１）と、抵抗変化層（４１）の両端にそれぞれ接続され、貴金属を含まない第１電極（５１）及び第２電極（５２）とを備えている。第１電極（５１）は、第１外側電極（４３）と、第１外側電極（４３）と抵抗変化層（４１）との間に設けられた第１界面電極（４２）とを含んでいる。第１界面電極（４２）の膜厚は、第１外側電極（４３）の膜厚よりも薄い。第１界面電極（４２）の抵抗率は、第１外側電極（４３）の抵抗率よりも高い。第１電極（５１）の抵抗値（Ｒｓ）は、抵抗変化層（５２）の低抵抗状態の抵抗値（Ｒｏｎ）よりも低い。

本発明により、比較的高い抵抗率を持つ導電体を電極に用いた場合でも、高信頼な抵抗変化素子を実現可能となる。

図１は、典型的なフィラメント型抵抗変化素子の動作方法の一例を示す模式図である。 図２は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の抵抗変化素子の構成例を模式的に示す断面図である。 図３は、本発明の第１の実施の形態に係る抵抗変化素子の具体例と比較例とを模式的に示す断面図である。 図４Ａは、図３（ａ）の試料の抵抗変化特性を示すグラフである。 図４Ｂは、図３（ｂ）の試料の抵抗変化特性を示すグラフである。 図５Ａは、電極の抵抗と抵抗変化動作との関係を説明するための模式図である。 図５Ｂは、電極の抵抗と抵抗変化動作との関係を説明するための模式図である。 図５Ｃは、電極の抵抗と抵抗変化動作との関係を説明するための模式図である。 図５Ｄは、電極の抵抗と抵抗変化動作との関係を説明するための模式図である。 図６は、電極部及びその周辺を示す模式図である。 図７は、電極部の抵抗Ｒｓを計算した結果を示すグラフである。 図８は、電極部の抵抗Ｒｓを計算した結果を示すグラフである。 図９は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の抵抗変化素子の構成例を模式的に示す断面図である。 図１０は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置のセルアレイの構成例を示す断面図である。 図１１Ａは、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。 図１１Ｂは、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。 図１１Ｃは、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。 図１１Ｄは、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。 図１１Ｅは、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。 図１１Ｆは、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。 図１２は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。 図１３Ａは、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の構成例の平面図である。 図１３Ｂは、図１３ＡにおけるＩ−Ｉ^＊断面図である。 図１３Ｃは、図１３ＡにおけるＩＩ−ＩＩ^＊断面図である。 図１３Ｄは、図１３ＡにおけるＩＩＩ−ＩＩＩ^＊断面図である。 図１３Ｅは、図１３ＡにおけるＩＶ−ＩＶ^＊断面図である。 図１４Ａ〜図１４Ｈは、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。 図１４Ｂは、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。 図１４Ｃは、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。 図１４Ｄは、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。 図１４Ｅは、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。 図１４Ｆは、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。 図１４Ｇは、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。 図１４Ｈは、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。 図１４Ｉは、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。

以下、本発明の不揮発性半導体記憶装置及びその製造方法の実施の形態に関して、添付図面を参照して説明する。

（第１の実施の形態）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置について説明する。図２は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の抵抗変化素子の構成例を模式的に示す断面図である。抵抗変化素子４０は、フィラメント型の抵抗変化素子であり、抵抗値の変化で情報を記憶する。一方の側を第１配線５４に、他方の側を第２配線５５にそれぞれ接続されている。第１配線５４及び第２配線５５は、例えばＣｕ（銅）のようなメタル層４５、４９と、ＴａＮｘ（窒化タンタル）のようなバリア層４４、４８との積層体に例示される。

抵抗変化素子４０は、抵抗値の変化で情報を記憶する。抵抗変化層４１と、その両端に設けられた下部電極５１及び上部電極５２とを備えている。

下部電極５１は、抵抗変化層４１に電流・電圧を供給するための一方の電極である。貴金属を含まない導電性材料で形成されている。その詳細は後述される。下部電極５１は、第１界面電極４２と第１外側電極４３とを備えている。第１界面電極４２は、その一方の面を抵抗変化層４１に接し、他方の面を第１外側電極４３に接して形成されている。第１外側電極４３は、その一方の面を第１界面電極４２に接し、他方の面を第１配線５４のバリア層４４に接して形成されている。

第１界面電極４２は、貴金属を含まない導電性材料であり、かつ抵抗変化層４１に含まれる元素と比較して、酸化され難い材料で形成されている。例えば、第１界面電極４２の材料の酸化の自由エネルギーの絶対値が抵抗変化層４１に含まれる元素の酸化の自由エネルギーの絶対値よりも小さい。それにより、第１界面電極４２が酸化され難くなり、良好な抵抗変化特性を得ることができ、メモリセルの信頼性が向上される。第１界面電極４２の材料は、例えば、Ａｌ（アルミニウム）、Ｍｇ（マグネシウム）、Ｗ（タングステン）、Ｃｏ（コバルト）、Ｚｎ（亜鉛）、Ｎｉ（ニッケル）、Ｋ（カリウム）、Ｌｉ（リチウム）、Ｆｅ（鉄）、Ｓｎ（錫）、Ｃｒ（クロム）、Ｐｂ（鉛）、Ｔｉ（チタン）、Ｔａ（タンタル）、又は、これらの合金、又は、これらの酸化物、窒化物、フッ化物、炭化物、シリサイドである。これらの材料の積層体であっても良い。このうち、上記特性の観点及び製造ラインコパチビィティの高い材料という観点から、特に、遷移金属窒化物がより好ましい。更に好ましくは、ＴｉＮｘ又はＴａＮｘである。

第１界面電極４２は、少なくとも下部電極５１と抵抗変化層４１との界面の酸化を防止する機能が求められているから、抵抗変化層４１の表面を確実に覆うべく、２原子層程度以上であることが好ましい。一方で、上記材料は抵抗率が高い傾向にあるので、下部電極５１の抵抗を低く抑えるべく、２０原子層程度以下とすることが好ましい。あるいは、膜厚１ｎｍ以上、１０ｎｍ程度であることが好ましい。

第１外側電極４３は、貴金属を含まない導電性材料であり、かつ第１界面電極４２の材料と比較して抵抗率が低い材料で形成されている。それにより、第１界面電極４２が相対的に抵抗率の高い材料で形成さていても、下部電極５１の全体の抵抗を下げることができる。第１外側電極４３の材料は、例えば、Ａｌ（アルミニウム）、Ｍｇ（マグネシウム）、Ｗ（タングステン）、Ｃｏ（コバルト）、Ｚｎ（亜鉛）、Ｎｉ（ニッケル）、Ｋ（カリウム）、Ｌｉ（リチウム）、Ｆｅ（鉄）、Ｓｎ（錫）、Ｃｒ（クロム）、Ｐｂ（鉛）、Ｔｉ（チタン）、Ｔａ（タンタル）、又は、これらの合金、又は、これらの酸化物、窒化物、フッ化物、炭化物、シリサイドである。これらの材料の積層体であっても良い。

上部電極５２は、抵抗変化層４１に電流・電圧を供給するための他方の電極である。貴金属を含まない導電性材料で形成されている。上部電極５２は、第１界面電極４２及び第１外側電極４３で使用可能ないずれかの材料を用いた一層の電極である。抵抗変化素子４０では、少なくとも一方の電極が、上記下部電極５１のような特性を有していればよいので、上部電極５２は必ずしも二層構造を有している必要はない。ただし、上部電極５２は、第２界面電極４６と第２外側電極４７とを備えていることが好ましい。第２界面電極４６及び第２外側電極４７は、それぞれ第１界面電極４２及び第１外側電極４３と同じである。その場合、酸化され難く良好な抵抗変化特性を有する低抵抗な電極とすることができる。

抵抗変化層４１は、抵抗値の変化で情報を記憶する。抵抗変化層４１の材料としては、遷移金属酸化物が例示され、好ましくはストイキオメトリックな組成（化学量論組成）のＺｒＯｘ（酸化ジルコニウム）、ＴａＯｘ（酸化タンタル）、又は、これらの材料の積層体が例示される。抵抗変化層４１の膜厚は５ｎｍ以上、２０ｎｍ程度であることが好ましい。

なお、本実施の形態における抵抗変化素子に含まれる構造は、隣接する層同士が、これらの少なくとも一部の領域において積層されていれば良い。

次に、本実施の形態に係る抵抗変化素子について詳細に説明する。
本実施の形態に係る抵抗変化素子４０では、初期化処理が重要となる。初期化処理は、抵抗変化層４１を挟み込む下部電極５１と上部電極５２との間に初期化の電圧を加え、抵抗変化層４１の抵抗値を電圧印加前の抵抗値よりも低くする処理であり、「Ｆｏｒｍｉｎｇ」と呼ばれている（非特許文献３、非特許文献４）。この処理を行った後、所定の電圧を下部電極５１と上部電極５２との間に印加することで、低抵抗状態から高抵抗状態、又は、高抵抗状態から低抵抗状態に抵抗変化させ、いずれかの抵抗状態を保持することができる。

本実施の形態に係る抵抗変化素子の具体例と、その比較例とについて説明する。
図３は、本発明の第１の実施の形態に係る抵抗変化素子の具体例と比較例とを模式的に示す断面図である。（ａ）は比較例であり、（ｂ）は本実施の形態に係る抵抗変化素子の具体例である。

まず、比較例である（ａ）の試料の作製方法について説明する。
まず、半導体（単結晶シリコン）基板の上に、第１配線１５４として、膜厚５０ｎｍのＣｕ（銅）のメタル層１４５及び膜厚５ｎｍのＴａＮｘ（窒化タンタル）のバリア層１４４を積層する。次に、第１配線１５４上に、下部電極１５１として、膜厚５ｎｍのＴａ（タンタル）の第１外側電極１４３及び膜厚１０ｎｍのＴｉＮｘ（窒化チタン）の第１界面電極１４２を積層する。次に、第１界面電極１４２の上に、抵抗変化層１４１として、膜厚６ｎｍのＺｒＯｘ（酸化ジルコニウム）を形成する。次に、抵抗変化層１４１上に、上部電極１５２として、膜厚１０ｎｍのＴｉＮｘ（窒化チタン）の第２界面電極１４６と膜厚５０ｎｍのＴａ（タンタル）の第２外側電極１４７を積層する。最後に、第２配線１５５として、膜厚５ｎｍのＴａＮｘ（窒化タンタル）のバリア層１４８及び膜厚５０ｎｍのＣｕ（銅）のメタル層１４９を積層する。各成膜方法は、ＤＣスパッタ法、ＲＦスパッタ法、ＣＶＤ法、ＡＬＤ法のいずれの方法でも良い。このようにして作製された（ａ）試料は、下部電極１５１及び上部電極１５２のＴｉＮｘ（窒化チタン）の膜厚が相対的に厚くなっている。従って、両電極の抵抗値は相対的に高くなっている。

次に、本実施の形態に係る抵抗変化素子の具体例である（ｂ）の試料の作製方法について説明する。
まず、半導体（単結晶シリコン）基板の上に、第１配線５４として、膜厚５０ｎｍのＣｕ（銅）のメタル層４５及び膜厚５ｎｍのＴａＮｘ（窒化タンタル）のバリア層４４を積層する。次に、第１配線５４上に、下部電極５１として、膜厚５ｎｍのＴａ（タンタル）の第１外側電極４３及び膜厚２ｎｍのＴｉＮｘ（窒化チタン）の第１界面電極４２を積層する。次に、第１界面電極４２の上に、抵抗変化層４１として、膜厚６ｎｍのＺｒＯｘ（酸化ジルコニウム）を形成する。次に、抵抗変化層４１上に、上部電極５２として、膜厚２ｎｍのＴｉＮｘ（窒化チタン）の第２界面電極４６と膜厚５０ｎｍのＴａ（タンタル）の第２外側電極４７を積層する。最後に、第２配線５５として、膜厚５ｎｍのＴａＮｘ（窒化タンタル）のバリア層４８及び膜厚５０ｎｍのＣｕ（銅）のメタル層１４９を積層する。各成膜方法は、ＤＣスパッタ法、ＲＦスパッタ法、ＣＶＤ法、ＡＬＤ法のいずれの方法でも良い。このようにして作製された（ｂ）試料は、下部電極５１及び上部電極５２のＴｉＮｘ（窒化チタン）の膜厚が相対的に薄くなっている。従って、両電極の抵抗値は相対的に低くなっている。

次に、上記図３の（ａ）試料と（ｂ）試料の抵抗変化特性を評価した結果について説明する。図４Ａ及び図４Ｂは、それぞれ図３の（ａ）試料及び図３の（ｂ）試料の抵抗変化特性を示すグラフである。横軸は印加電圧、縦軸は流れる電流をそれぞれ示す。また、各グラフには複数回の抵抗変化動作が示されている。

いずれの場合にも、まず、抵抗変化層１４１、４１の一部に導電性のフィラメントを形成するために、第１配線１５４、５４を接地し、第２配線１５５、５５の電圧を０Ｖから４Ｖまで挿引することで、Ｆｏｒｍｉｎｇ動作を行う。このとき、フィラメントの抵抗が小さくなり過ぎないように、流れる電流を３００μＡ程度に外部の電源回路（図示されず）で電流制御する。その結果、抵抗変化素子１４１、４１は３×１０^＋３Ω程度の抵抗になる。

高抵抗化動作は、電流制御を行わずに同様に電圧を印加することで行う。低抵抗化動作は、高抵抗化電圧以上の電圧を同様に印加することで行う。仮に、高抵抗化電圧と低抵抗化電圧が同程度の値を持つと、高抵抗状態と低抵抗状態の抵抗変化を高信頼に行うことができない。例えば、高抵抗化動作で、高抵抗化と低抵抗化が同時に発生する。

図４Ａに示すように、図３の（ａ）試料の抵抗変化動作では、０．８Ｖ近傍で高抵抗化が、１．１Ｖ近傍で低抵抗化がそれぞれ発生していることがわかる。高抵抗化と低抵抗化との電圧マージンは、僅か０．３Ｖ程度である。そのため、電圧バラツキが存在することを考慮すると、抵抗変化動作を高い信頼性で行うことは非常に困難である。

一方、図４Ｂに示すように、図３の（ｂ）試料の抵抗変化動作では、０．５Ｖ近傍で高抵抗化が、１．５Ｖ近傍で低抵抗化がそれぞれ発生していることがわかる。高抵抗化と低抵抗化との電圧マージンは、１．０Ｖ程度である。そのため、電圧バラツキが存在することを考慮しても、抵抗変化動作を高い信頼性で行うことが可能である。

以上のように、（ａ）試料と（ｂ）試料とでは、その抵抗変化特性が大きく異なることが分かる。両試料の相違点は、既述のように、下部電極及び上部電極のＴｉＮｘ（窒化チタン）の膜厚、すなわち、下部電極及び上部電極の抵抗値である。膜厚が相対的に薄く抵抗値が低い（ｂ）試料の方が、良好な抵抗変化特性を有することが分かる。以下では、その理由（メカニズム）について説明する。

図５Ａ〜図５Ｄは、電極の抵抗と抵抗変化動作との関係を説明するための模式図である。図５Ａは抵抗変化素子における低抵抗状態の側面図であり、図５Ｂは図５Ａの抵抗変化素子におけるＱ−Ｑ^＊断面図である。図５Ｃ及び図５Ｄは図５Ａの抵抗変化素子の等価回路である。

図５Ａ及び図５Ｂに示すように、抵抗変化素子は、初期化動作により形成されたフィラメント４１ａを有する抵抗変化層４１と、その上下に設けられた上部電極５２及び下部電極５１とを備えている。ここでは、抵抗変化層４１の直径をＦ、フィラメント４１ａの直径をｄとする。また、上部電極５２及び下部電極５１を区別する必要が無い場合、いずれか一方の電極を単に電極部５８ともいう。

低抵抗状態にある抵抗変化素子４０のＭＩＭ部（上部電極５２／抵抗変化層４１／下部電極５１）の抵抗Ｒ_ＭＩＮは、フィラメント４１ａの抵抗Ｒ_{Ｆｉｌａｍｅｎｔ}に加えて、それに接続された上部電極５２の抵抗Ｒｓ_Ｔ．Ｅ．及び下部電極５１の抵抗Ｒｓ_Ｂ．Ｅ．も考慮する必要がある（図５Ｃ）。すなわち、
Ｒ_ＭＩＮ＝Ｒ_{Ｆｉｌａｍｅｎｔ}＋Ｒｓ_Ｔ．Ｅ．＋Ｒｓ_Ｂ．Ｅ． … （０）
である。このとき、上部電極５２及び下部電極５１の抵抗Ｒｓ_Ｔ．Ｅ．及びＲｓ_Ｂ．Ｅ．がフィラメント４１ａの抵抗Ｒ_{Ｆｉｌａｍｅｎｔ}と比較して無視できない場合、フィラメント４１ａに印加される実効的な電位差は、ＭＩＭ部に印加される電圧と比較して、無視できない程度に小さくなっている。

このとき、各電極の抵抗Ｒｓ_Ｔ．Ｅ．及びＲｓ_Ｂ．Ｅ．とフィラメントの抵抗Ｒ_{Ｆｉｌａｍｅｎｔ}との関係は以下のように考えられる。

式（１）に示されるように、フィラメント４１ａに印加される電圧Ｖ_{Ｆｉｌａｍｅｎｔ}は、各電極部５８で電圧降下が生じるために、上部電極５２と下部電極５１との間に印加される電圧Ｖ_ＭＩＮより小さくなる。したがって、式（２）に示されるように、フィラメント４１ａに高抵抗化するための十分な電圧を印加するためには、各電極部５８での電圧降下を考慮して、より大きな電圧を印加する必要がある。仮に、式（３）（図５Ｄ）で示されるように電極部５８の抵抗をＲｓとし、式（４）で示されるように高抵抗化させるためにフィラメント４１ａに印加しなければならない電圧をＶ_{ＲＥＳＥＴ}とする。そうすると、高抵抗化動作時に上部電極５２と下部電極５１との間に印加しなければならない電圧Ｖ_ＭＩＮは、式（２）〜式（４）より、式（５）のようになる。当然、その高抵抗化動作に必要な電圧Ｖ_ＭＩＮ（式（５））は、式（６）に示すように、低抵抗化電圧Ｖ_ＳＥＴよりも小さくなければならない。結果として、電極部５８の抵抗Ｒｓとフィラメント４１ａの抵抗Ｒ_{Ｆｉｌａｍｅｎｔ}との関係は、式（７）を満たさなければならない。式（７）を変形すれば、式（８）を満たさなければならない。例えば、高抵抗化させるためにフィラメント４１ａに印加しなければならない電圧Ｖ_{ＲＥＳＥＴ}が０．５Ｖ、低抵抗化させるためにフィラメント４１ａに印加しなければならない電圧Ｖ_ＳＥＴが１．５Ｖの場合、式（８）より、Ｒｓ＜Ｒ_{Ｆｉｌａｍｅｎｔ}となる。従って、電極部５８の抵抗Ｒｓがフィラメント４１ａの抵抗Ｒ_{Ｆｉｌａｍｅｎｔ}より小さくなければ抵抗変化を制御することができない。すなわち、抵抗変化動作の制御性を向上させるためには、電極部５８の抵抗Ｒｓをフィラメント４１ａの抵抗Ｒ_{Ｆｉｌａｍｅｎｔ}よりも十分に小さくする必要がある。

ここで、電極部５８の抵抗Ｒｓについて更に検討する。図６は、電極部及びその周辺を示す模式図である。図６に示されるように、円盤状の電極部５８が円柱状の導電性フィラメント４１ａに接していると仮定する。また、フィラメント４１ａの直径をｄ、長さをｌ、電極部５８の直径をＦ、厚さをｈとそれぞれ定義する。

フィラメント４１ａに接した電極部５８の抵抗Ｒｓは、式（９）に示されるように、電極部５８のバルク抵抗Ｒ_Ｂｕｌｋ、広がり抵抗Ｒ_Ｓｐ、接触抵抗Ｒ_ＣＯの３つの成分に分けて定義できる。バルク抵抗Ｒ_Ｂｕｌｋは、電極部５８の材料そのものの抵抗である。広がり抵抗Ｒ_Ｓｐは、フィラメント４１ａから電極部５８へ電流が流れ込むとき、フィラメント４１ａ（断面積小）から電極部５８（断面積大）の全面へ電流が広がるときの抵抗、又はその逆の場合の抵抗である。接触抵抗Ｒ_ＣＯは、フィラメント４１ａと電極部５８との間の接触抵抗である。

電極部５８のバルク抵抗Ｒ_Ｂｕｌｋは、内部に組成プロファイルがない場合、式（１０）に示されるように、オームの法則で書き表される。ただし、電極部５８の抵抗率をρ、電極部５８の断面積をＡ（＝πＦ^２／４）とする。広がり抵抗Ｒ_Ｓｐは、式（１１）に示されるように、電極部５８の厚さｈと抵抗率ρ、フィラメント４１ａの直径ｄに依存する。接触抵抗Ｒ_ＣＯは、電極部５８とフィラメント４１ａの界面のショットキー障壁が主要因であると考えられ、式（１２）のように書き表すことができる。しかし、実際の計測結果では低抵抗状態の電流電圧特性がオーミックであることから、接触抵抗の効果は無視できるほど小さいと推察される（Ｒ_ＣＯ≒０）。したがって、電極部５８の抵抗Ｒｓは、式（１３）のようにモデル化される。

ここで、広がり抵抗Ｒ_Ｓｐ（式（１４）；式（１１）の再掲）は、電極部５８の厚さｈとフィラメント４１ａの直径ｄとの関係で値が異なってくる。

電極部５８の厚さｈがフィラメント４１ａの直径ｄより十分に大きい場合、式（１４）は式（１５）のように書き表される。すなわち、広がり抵抗Ｒ_Ｓｐは、フィラメント４１ａの直径ｄと電極部５８の抵抗率ρにのみ依存した量になる。一方、電極部５８の厚さｈがフィラメント４１ａの直径ｄより十分に小さい場合、式（１４）は、フィラメント４１ａの断面積をＳとして、式（１６）のように書き表される。すなわち、広がり抵抗Ｒ_Ｓｐは、フィラメント４１ａの断面積Ｓと電極部５８の抵抗率ρ及び厚さｈに依存した量になる。

次に、式（１４）〜式（１６）を考慮しつつ、式（１３）の電極部５８の抵抗Ｒｓを計算した結果について説明する。図７は、電極部５８の抵抗Ｒｓを計算した結果を示すグラフである。横軸は電極部５８の厚さｈ、縦軸は電極部５８の抵抗Ｒｓである。曲線Ａ１、Ａ２、Ａ３は、それぞれフィラメント４１ａの直径ｄが１ｎｍ、１０ｎｍ、１００ｎｍの場合での電極部５８の抵抗Ｒｓ（式（１３））の厚さｈ依存性を示している。このとき、電極部５８の直径Ｆは１００ｎｍ、抵抗率ρは３００μΩｃｍ（ＴｉＮｘ相当）と仮定している。

例えば、フィラメント４１ａの直径ｄが１０ｎｍの場合（曲線Ａ２）、電極部５８の厚さｈが１μｍ（１×１０^３ｎｍ）以下の領域において、電極部５８のバルク抵抗Ｒ_Ｂｕｌｋより広がり抵抗Ｒ_Ｓｐのほうが十分に大きくなる。したがって、フィラメント４１ａの直径ｄより電極部５８の厚さｈが大きい領域、つまり１０（１×１０^１）ｎｍから１μｍ（１×１０^３ｎｍ）までの間で、電極部５８の抵抗Ｒｓは大きく変化しない。一方、電極部５８の厚さｈが１０（１×１０^１）ｎｍより小さい場合、電極部５８の抵抗Ｒｓは電極部５８の厚さｈに比例して減少する。特に、電極部５８の厚さｈがフィラメント４１ａの直径ｄの６０％程度（曲線Ａ２ではｈ＝６ｎｍ程度）以下の場合、電極部５８の厚みｈの減少に伴い抵抗Ｒｓが顕著に減少している。なお、破線α_Ｉは、電極部５８の抵抗Ｒｓが電極部５８の厚さｈに比例して減少し始める点を示している。フィラメント４１ａの直径ｄが１、１０、１００ｎｍの場合、それぞれの電極部５８の厚さｈがフィラメント４１ａの直径ｄの７０％、６０％、４０％となる点となる。フィラメント４１ａの直径ｄは少なくとも１００ｎｍ以下であるから、電極部５８の厚みｈを少なくとも８０％以下とすることで、抵抗値が急激に減少し始める。

図８は、電極部５８の抵抗Ｒｓを計算した結果を示すグラフである。横軸は電極部５８の厚さｈ、縦軸は電極部５８の抵抗Ｒｓである。曲線Ｂ１、Ｂ２、Ｂ３は、それぞれ電極部５８の低効率ρが３００μΩｃｍ（ＴｉＮｘ相当）、１５μΩｃｍ（Ｒｕ相当）、１．７μΩｃｍ（Ｃｕ相当）の場合での電極部５８の抵抗Ｒｓ（式（１３））の厚さｈ依存性を示している。このとき、電極部５８の直径Ｆは１００ｎｍ、フィラメント４１ａの直径ｄは１０ｎｍと仮定している。

電極部５８の材料の抵抗率ρを変えた場合、抵抗率ρが小さいほうが、電極部５８の抵抗Ｒｓは小さい。なお、破線α_Ｉ、α_ＩＩ、α_ＩＩＩは、電極部５８の抵抗Ｒｓが電極部５８の厚さｈに比例して減少し始める点を示している。

以上のことから、膜厚が相対的に薄く抵抗値が低い（ｂ）試料のような結果を得るためには、フィラメント４１ａの直径ｄが同じ場合、つまり、低抵抗状態の抵抗値が同じ場合、抵抗率ρの小さな電極材料を選択することが好ましい。また、電極部５８の厚さｈをフィラメント４１ａの直径の８０％以下にすることが好ましい。それにより、抵抗変化の制御性が向上し、結果的に、信頼性の高い抵抗変化素子が実現される。なお、ここでの抵抗率ρは、電極部５８全体での抵抗率である。したがって、上記図２や図３の（ｂ）試料の抵抗変化素子４０の場合、下部電極５１で言えば、下部電極５１を構成する第１界面電極４２と第１外側電極４３の平均抵抗率ということができる。上部電極５２で言えば、上部電極５２を構成する第２界面電極４６と第２外側電極４７の平均抵抗率ということができる。

本実施の形態の抵抗変化素子では、少なくとも下部電極５１及び上部電極５２のうちの少なくとも一方の電極を二層構造とし、抵抗変化素子との界面側の界面電極を酸化し難い電極とし、その外側の外側電極を低抵抗な電極としている。それにより、その電極での抵抗を抵抗変化素子（フィラメント）での抵抗よりも十分に小さくすることができる。その結果、抵抗変化動作の制御性を向上させることができる。

（第２の実施の形態）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置について説明する。図９は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の抵抗変化素子の構成例を模式的に示す断面図である。本実施の形態に係る抵抗変化素子４０ａは、第１の実施の形態の抵抗変化素子４０と比較すると、下部電極５１ａ及び上部電極５２ａの構成が第１の実施の形態の下部電極５１及び上部電極５２と相違している。以下では、相違点について主に説明する。

抗変化素子４０ａは、抵抗値の変化で情報を記憶する。抵抗変化層４１と、その両端に設けられた下部電極５１ａ及び上部電極５２ａとを備えている。

下部電極５１ａは、貴金属を含まない導電性材料で形成されているが、その内部に低効率傾斜を有している。すなわち、抵抗変化層４１側の抵抗率が高く、第１配線５４側の抵抗率が低くなるように設けられている。途中は、抵抗変化層４１側から第１配線５４側に向かって、抵抗率が高い値から低い値に遷移している。例えば、抵抗変化層４１側が金属の窒化物であり、第１配線５４側がその金属単体である。途中は、抵抗変化層４１側から第１配線５４側に向かって、金属中の窒素が高濃度から低濃度に遷移している。一例としては、抵抗変化層４１側がＴｉＮｘであり、第１配線５４側がＴｉである。途中は、抵抗変化層４１側から第１配線５４側に向かって、Ｔｉ_１−ＸＮ_ＸのＸが０．５から０に遷移している。遷移の仕方は、連続的に変化しても良いし、複数のステップ状に変化しても良い。

このとき、金属の窒化物は、抵抗変化層４１に含まれる元素と比較して、相対的に抵抗率は高いが酸化され難い材料である。すなわち、下部電極５１ａのうちの抵抗変化層４１に接する側は、第１の実施の形態における第１界面電極（４２）とみることができる。一方、金属単体は、その金属の窒化物と比較して、相対的に抵抗率が低い材料である。すなわち、下部電極５１ａのうち第１配線５４に接する側は、第１の実施の形態における第１外側電極（４３）とみることができる。従って、下部電極５１ａは、第１界面電極（４２）及び第１外側電極（４３）で構成された、抵抗率傾斜を有する疑似的な二層構造とみることもできる。ただし、この場合、第１界面電極（４２）及び第１外側電極（４３）は、いずれも膜中の組成が均一でなく段階的に変化している。

下部電極５１ａの材料は、第１の実施の形態に既述したように、貴金属を含まない導電性材料であり、かつ抵抗変化層４１に含まれる元素と比較して酸化され難い材料である。第１の実施の形態に既述した材料を用いることができる。ただし、本実施の形態では、金属とその窒化物、酸化物、炭化物を用いる。
特に、遷移金属とその窒化物を用いることが好ましい。例えば、ＴｉとＴｉＮｘ、ＴａとＴａＮｘ、ＷとＷＮｘなどである。

下部電極５１ａの製造は、例えば、下部電極５１ａに用いる金属膜のうちの抵抗変化層４１に接する側を窒化する方法が考えられる。第１の実施の形態に既述したように、第１界面電極（４２）は薄くても良いからである。あるいは、下部電極５１ａに用いる金属膜をスパッタ法などにより成膜しつつ、抵抗変化層４１に接する側に近づくに連れて窒素ガスを導入し、増加させて金属の窒化物膜とする方法が考えられる。

その他については、第１の実施の形態の第１界面電極４２及び第１外側電極４３と同様である。

上部電極５２ａは、第１の実施の形態と同じであっても良いし、好ましくは下部電極５１ａと同じ構成を有していてもよい。下部電極５１ａと同じ構成とする場合、下部電極５１ａに用いる金属の窒化物膜を、窒素ガスを用いたスパッタ法などにより成膜しつつ、抵抗変化層４１に接する側から遠ざかるに連れて窒素ガスを減少させ、最終的に停止して金属膜とする方法が考えられる。

この場合にも、第１の実施の形態と同様の効果を得ることができる。
また、各電極として、二つの層を積層しなくて良いので、製造プロセスが容易化される。

（第３の実施の形態）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置について説明する。図１０は、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の構成例を示す断面図である。本実施の形態に係る不揮発性半導体記憶装置１は、第１の実施の形態の抵抗変化素子４０（又は第２の実施の形態の抵抗変化素子４０ａ）を含んだメモリセル７０を備えている。なお、この図において、電流・電圧の供給・印加を行う回路の記載を省略している（以下同じ）。

不揮発性半導体記憶装置１は、複数の第１配線５４と、複数の第２配線５５と、複数の第３配線（図示されず）と、複数のメモリセル７０とを具備している。ただし、この図においては、一つのメモリセル７０及びその周辺部を示しているため、第１配線５４、第２配線５５及びメモリセル７０は、それぞれ一つ示している。

複数の第１配線５４は、ビット線となる配線であり、例えば互いに平行にＸ方向に延在している。複数の第２配線５５は、接地されている配線であり、例えば互いに平行にＸ方向に延在している。複数の第３配線（図示されず）は、ワード線になる配線であり、例えば互いに平行にＹ方向に延在している。複数のメモリセル７０は、複数の第１配線５４と複数の第３配線（図示されず）との交点の各々に対応して設けられている。メモリセル７０は、トランジスタ５０と、抵抗変化素子４０（又は４０ａ）とを備えている。

トランジスタ５０は、制御トランジスタであり、ＭＯＳトランジスタに例示される。ｐ型の単結晶シリコンからなる半導体基板１１の表面領域に設けられている。ゲート５０ａとゲート絶縁層５０ｂとソース５０ｃとドレイン５０ｄとを備えている。トランジスタ５０上には、それを覆うように層間絶縁層７１が設けられている。

抵抗変化素子４０（又は４０ａ）は、層間絶縁層７１上に設けられている。下部電極５１、抵抗変化層４１及び上部電極５２を備え、第１の実施の形態（又は第２の実施の形態）に記載のとおりである。例えば、下部電極５１及び上部電極５２はＴｉＮｘとＷの積層構造である。例えば、抵抗変化層４１はＺｒＯｘである。下部電極５１は、層間絶縁膜７１を貫通するコンタクトビア６１により、ドレイン５０ｄに接続されている。抵抗変化素子４０及び層間絶縁層７１上には、それらを覆うように層間絶縁膜７２が設けられている。

第１配線５４は、層間絶縁層７１、７２を貫通するコンタクトビア６３により、ソース５０ｃに接続されている。第２配線５５は、層間絶縁層７２に設けられたビア６２により、上部電極５２に接続されている。第３配線（図示されず）は、メモリセル７０の近傍でゲート５０ａに接続されている。

なお、上述した制御トランジスタ（トランジスタ５０）は、ｎ型電界効果トランジスタ（ｎＦＥＴ）である。ただし、ｐ型電界効果トランジスタ（ｐＦＥＴ）であっても良い。ゲート絶縁層５０ｂは、例えば、ＳｉＯ_２（酸化シリコン）から構成すればよい。例えば、半導体基板１１の表面を熱酸化することで形成できる。ただし、ＨｆＯｘ（酸化ハフニウム）、ＺｒＯｘ（酸化ジルコニウム）、及びＡｌＯｘ（酸化アルミニウム）などの金属酸化物から構成してもよい。また、シリケートや窒化物であってもよく、これらの積層構造であっても良い。

ゲート５０ａは、例えば、リンが添加されたポリシリコンで構成することができる。ただし、メタルゲートやシリサイドゲートであってもよい。下部電極５１及び上部電極５２は、例えば、膜厚２ｎｍのＴｉＮｘと膜厚５ｎｍのＷの積層構造で構成することができる。ただし、前述したように、各電極は、第１の実施の形態において記述された材料を用いることもできる。また、抵抗変化層４１は、層厚１０ｎｍのＺｒＯｘで構成することができる。ただし、第１の実施の形態において記述された材料を用いることもできる。

次に、図１０に記載の不揮発性半導体記憶装置１の動作方法（抵抗変化素子４０、４０ａの動作方法）について説明する。まず、「Ｆｏｒｍｉｎｇ」を行うため、例えば、ゲート５０ａに正の電圧を印加してトランジスタ５０をオンの状態とし、第１配線５４に正の電圧を印加して下部電極５１に正の電圧を印加し、抵抗変化層４１を低抵抗化する。このとき、ゲート５０ａに印加する電圧を調整して、トランジスタ５０により電流制限がかかるようにし、抵抗変化層４１が所望の抵抗値になるようにする。なお、「Ｆｏｒｍｉｎｇ」は、第１配線５４の替わりに第２配線５５に電圧を印加してもよい。

「Ｆｏｒｍｉｎｇ」後に低抵抗状態と高抵抗状態とを切り替えるときにも、トランジスタ５０がオンの状態で、第１配線５４に所定の電圧の正の電圧を印加する。低抵抗状態から高抵抗状態に抵抗変化をさせるときには、第１配線５４に、低抵抗状態への抵抗変化をさせるときよりも低い電圧を印加する。ゲート５０ａに印加する電圧を調整し、トランジスタ５０による電流制限がかからないようにする。一方、高抵抗状態から低抵抗状態に抵抗変化をさせるときには、第１配線５４に、高抵抗状態への抵抗変化をさせるときよりも高い電圧を印加する。そのとき、ゲート５０ａに印加する電圧を調整し、トランジスタ５０による電流制限がかかるようにし、抵抗変化層４１が所望（所定）の抵抗値になるようにする。なお高抵抗状態から低抵抗状態へ抵抗変化をさせるときには、第１配線５４の替わりに第２配線５５に正の電圧を印加しても良い。

次に、不揮発性半導体記憶装置１の製造方法について説明する。図１１Ａ〜図１１Ｆは、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。

まず、図１１Ａに示すように、半導体基板１１の上にゲート絶縁層５０ｂ及びゲート５０ａを形成する。例えば、ＳｉＯ_２（酸化シリコン）膜及びｐ−ｄｏｐｅｄ ｐｏｌｙ−Ｓｉ（リン添加ポリシリコン）膜を堆積し、これらの膜を公知のフォトリソグラフィ技術及びエッチング技術を用いてパターニングする。それにより、ゲート絶縁層５０ｂ及びゲート５０ａを形成する。

次に、図１１Ｂに示すように、ゲート５０ａをマスクとし、２×１０^１５ｃｍ^−２（設定値）でＰ（リン）をイオン注入することで、ソース５０ｃ及びドレイン５０ｂを形成する。

次に、図１１Ｃに示すように、半導体基板１１の全面にＳｉＯ_２（酸化シリコン）を堆積し、この堆積膜の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化して層間絶縁層７１を形成する。次に、層間絶縁層７１に、公知のフォトリソグラフィ技術及びエッチング技術を用いてドレイン５０ｄに到達するコンタクトホールを形成する。続いて、ＴｉＮｘ（窒化チタン）及びＷ（タングステン）を積層してコンタクトホール内を充填する。その後、ＣＭＰ法を用いて層間絶縁層７１上の積層膜を除去し、コンタクトビア６１を形成する。

次に、図１１Ｄに示すように、コンタクトビア６１を形成した層間絶縁層７１上にＷ（タングステン）層を５ｎｍ、ＴｉＮｘ（窒化チタン）層を５ｎｍ、ＺｒＯｘ（酸化ジルコニウム）層を１０ｎｍ、ＴｉＮｘ（窒化チタン）層を５ｎｍ及びＷ（タングステン）層を５ｎｍを順次堆積し、これらを公知のフォトリソグラフィ技術及びエッチング技術によりパターニングする。それにより、下部電極５１、抵抗変化層４１、及び上部電極５２より構成された抵抗変化素子４０を形成する。

次に、図１１Ｅに示すように、抵抗変化素子４０及び層間絶縁層７１を覆うように、ＳｉＯ_２（酸化シリコン）を堆積し、この堆積膜の表面をＣＭＰ法により平坦化して層間絶縁層７２を形成する。

次に、図１１Ｆに示すように、公知のフォトリソグラフィ技術及びエッチング技術を用いたパターニングにより、層間絶縁層７２及び層間絶縁層７１に、ソース５０ｃに到達する貫通孔および上部電極５２に到達する貫通孔を形成する。次いで、ＴｉＮ（窒化チタン）及びＷ（タングステン）を堆積し、これらで貫通孔内を充填する。この後、ＣＭＰ法を用いて表面を平坦化するとともに、貫通孔以外の窒化チタンおよびタングステンを除去する。それにより、コンタクトビア６３およびビア６２を形成する。その後、層間絶縁層７２の上にＴｉＮｘ（窒化チタン）及びＡｌ（アルミニウム）を堆積し、これら堆積膜を公知のフォトリソグラフィ技術及びエッチング技術によりパターニングすることで、第１配線５４及び第２配線５５を形成する。

上述したように製造された不揮発性半導体記憶装置１では、上記第１の実施の形態（又は第２の実施の形態）に係る抵抗変化素子４０（又は４０ａ）を、トランジスタ５０のドレイン５０ｄに接続して構成している。そのためメモリセル７０の占める面積がトランジスタ５０の占める面積のみとなるので、高集積化に有利である。また、不揮発性半導体記憶装置１では、初期リークが小さく、安定した抵抗変化動作を実現可能という本発明の特徴に加えて、「Ｆｏｒｍｉｎｇ」のための電圧印加時や高抵抗から低抵抗への抵抗変化時に、トランジスタ５０のゲート電圧によって電流制御できるため、低バラツキの抵抗変化動作を実現できる。

（第４の実施の形態）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置について説明する。図１２は、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の構成例を模式的に示す斜視図である。不揮発性半導体記憶装置１Ａは、抵抗変化型不揮発メモリ（ＲｅＲＡＭ）であり、複数のビット線１３と、複数のワード線２０と、複数のメモリセル１０とを具備している。なお、この図において、電流・電圧の供給・印加を行う回路の記載を省略している。

複数のビット線１３は、互いに平行にＸ方向に延在している。複数のビット線１３は、基板１１に埋設されている。複数のワード線２０は、互いに平行に、Ｘ方向とは垂直なＹ方向に延在している。ビット線１３及びワード線２０は、例えば、それぞれ第１、２の実施の形態における第１配線５４及び第２配線５５である。複数のメモリセル１０は、複数のビット線１３と複数のワード線２０との交点の各々に設けられている。メモリセル１０は、一端をビット線１３に他端をワード線２０にそれぞれ接続されている。メモリセル１０は、直列接続されたダイオード１５と抵抗変化部１９とを備えている。すなわち、１Ｄ１Ｒ構造である。

ダイオード１５は、整流機能を有する。ビット線１３上に設けられている。第１半導体層１３と第２半導体層１４とを含んでいる。第１半導体層１３は、ビット線１３に接して形成されている。第２半導体層１４は、第１半導体層１３の内部に埋設され、抵抗変化部１９に接して形成されている。第１半導体層１３及び第２半導体層１４のうちの一方がアノードであり、他方がカソードである。

抵抗変化部１９は、抵抗値の変化で情報を記憶する。ダイオード１５の上方に設けられている。抵抗変化部１９は、第１、２の実施の形態における抵抗変化素子４０、４０ａである。上部電極１８と下部電極１６と抵抗変化層１７とを含んでいる。上部電極１８は、ワード線２０に接続されている。下部電極１６は、ダイオード１５に接続されている。抵抗変化層１７は、上部電極１８と下部電極１６との間に設けられ、両電極に印加される電圧(電流)により、抵抗値を変化させる。下部電極１６と抵抗変化層１７と上部電極１８とワード線２０とは、この順に積層されている。

上部電極１８、下部電極１６及び抵抗変化層１７は、それぞれ第１の実施の形態における上部電極５２、下部電極５１及び抵抗変化層４１であるか、又は、それぞれ第２の実施の形態における上部電極５２ａ、下部電極５１ａ及び抵抗変化層４１である。すなわち、上部電極１８及び下部電極１６の少なくとも一方は、第１の実施の形態のように界面電極と外側電極の二層構造を有しているか、又は、第２の実施の形態のように抵抗率傾斜を有する疑似的な二層構造を有している。

次に、不揮発性半導体記憶装置１Ａの詳細について説明する。
図１３Ａは、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の構成例（図１２）の平面図である。メモリセル１０は、破線で示す領域である。この領域のＸ方向及びＹ方向の幅は、ワード線２０及びビット線１３の幅をいずれも最小加工寸法Ｆとすれば、いずれも２Ｆである。すなわち、メモリセル１０の面積は、（２Ｆ）^２＝４Ｆ^２であり、最小単位セル面積である。このように、このメモリセル１０は、１Ｄ１Ｒ構造を有し、最小単位セル面積を可能にしている。

図１３Ｂ〜図１３Ｅは、それぞれ図１３ＡにおけるＩ−Ｉ^＊断面図、ＩＩ−ＩＩ^＊断面図、ＩＩＩ−ＩＩＩ^＊断面図、及びＩＶ−ＩＶ^＊断面図である。ただし、Ｉ−Ｉ^＊断面はワード線２０を含むｙｚ断面である。ＩＩ−ＩＩ^＊断面は、ワード線２０を含まないｙｚ断面である。ＩＩＩ−ＩＩＩ^＊断面はビット線１３を含むｘｚ断面である。ＩＶ−ＩＶ^＊断面はビット線１３を含まないｘｚ断面である。

基板１１は、第２導電型の半導体基板であり、ｐ型Ｓｉ（シリコン）基板に例示される。基板１１は、複数の素子分離絶縁層１２（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｎｓｕｌａｔｏｒ；ＳＴＩ）を備えている。複数の素子分離絶縁層１２は、互いに平行にＸ方向に延在している。ただし、素子分離絶縁層１２の底面（−ｚ側の面）は平坦である。一方、素子分離絶縁層１２の上面（＋ｚ側の面）は、ワード線２０の直下（図１３Ｂ）以外の部分では、上部が部分的に除去されて薄くなっている（図１３Ｃ）。すなわち、素子分離絶縁層１２は、ワード線２０の配置の周期に対応して、膜厚が薄い部分と厚い部分とが交互に現れる（図１３Ｅ）。素子分離絶縁層は、ＳｉＯ_２（酸化シリコン）に例示される。Ｙ方向では、複数のビット線１３は、複数の素子分離絶縁層１２により分離されている。

複数のビット線１３は、基板１１に接して形成されている。ビット線１３の底面（−ｚ側の面）は平坦である。一方、ビット線１３の上面（＋ｚ側の面）は、メモリセル１０が無い部分では、基板１１の上面（素子分離絶縁層１２の表面）と同じ面にある（図１３Ｃ）。しかし、メモリセル１０が有る部分では、ダイオード１５（の第２半導体層１４）の分だけ凹んでいる（薄くなっている；図１３Ｂ）。すなわち、ビット線１３は、メモリセル１０の配置の周期に対応して、膜厚が薄い部分と厚い部分とが交互に現れる（図１３Ｄ）。ビット線１３は、基板１１と異なる第１導電型の半導体の配線であり、ｎ＋型Ｓｉ（シリコン）の配線に例示される。高濃度ドープ半導体（例示：ｎ＋型シリコン）を用いることで、ビット線１３の抵抗を低減することができる。ビット線１３の膜厚方向の第１導電型濃度は、必ずしも均一である必要はなく、所定の濃度範囲に入っていればよい。

ダイオード１５の第１半導体層１３は、ビット線１３に含まれ、ビット線１３におけるメモリセル１０のある領域である（図１３Ｄ）。第１半導体層１３は、その領域のビット線１３の少なくとも上部と実質的に同一である。すなわち、ビット線１３（少なくともその上部）は、その領域において、第１半導体層１３を兼ねている。第１半導体層１３は、ビット線１３と同じく、第１導電型であり、ｎ＋型Ｓｉ（シリコン）に例示される。第１半導体層１３の膜厚方向の第１導電型濃度は、必ずしも均一である必要はなく、所定の濃度範囲に入っていればよい。

ダイオード１５の第２半導体層１４は、ビット線１３（第１半導体層１３）の上部からその内部の途中まで伸びている（図１３Ｄ）。第２半導体層１４は、ビット線１３（第１半導体層１３）の凹部（又は窪み）に埋設されていると見ることもできる。すなわち、凹型形状を有する（又は窪みを有する）第１半導体層１３の凹部（又は窪み）を埋めるように第２半導体層１４が形成されている（図１３Ｄ）。なお、図１３Ｄの例では、第１半導体層１３の凹部（又は第２半導体層１４）の形状は、概ね直方体形状であるが、本実施の形態はこの例に限定されるものではない。すなわち、凹部（又は第２半導体層１４）の形状は、第１半導体層１３との接触面積（接合面積）を増加させるような他の形状を有していても良いし、その数は複数あっても良い。第２半導体層１４は、それらの凹部（又は窪み）を埋めるように形成される。第２半導体層１４は、第１導電型と異なる第２導電型であり、ｐ＋型Ｓｉ（シリコン）に例示される。第１導電型濃度及び第２半導体層１４の膜厚方向の第２導電型濃度は、必ずしも均一である必要はなく、所定の濃度範囲に入っていればよい。

第１半導体層１３や第２半導体層１４は、後述されるように基板１１の半導体をそのまま利用して製造されることが好ましい。多結晶シリコンや選択エピタキシャル成長のシリコンの場合、既述のように、ダイオード１５に流せる電流が制限されるおそれがあるからである。

ダイオード１５がこのような構成を有することにより、第２半導体層１４は、その−Ｚ方向の底面だけでなく、そのＸ方向の両側面においても第１半導体層１３と接触することができる。従って、第１半導体層と第２半導体層とを単純に積層して平面で接触させている場合と比較して、第１半導体層１３と第２半導体層１４との接触面積を大きくすることができる。この接触面積は、ダイオード１５における接合面積に対応する。したがって、上記構成により、ダイオード１５の接合面積を増加させ得ることができ、ダイオード１５に流すことが出来る電流を増加させることが可能となる。

抵抗変化部１９の下部電極１６は、メモリセル１０が有る部分において、基板１１の上面（素子分離絶縁層１２の表面）と同じ面にある（図１３Ｂ）。抵抗変化層１７と上部電極１８とは、この順に積層されて、Ｙ方向に延在している（図１３Ｂ）。抵抗変化層１７は、例えば膜厚１０ｎｍ程度である。上部電極１８及び下部電極１６は、例えば膜厚２０ｎｍ程度である。

ワード線２０は、抵抗変化層１７及び上部電極１８の上に積層されて、Ｙ方向に延在している（図１３Ｂ）。

ワード線２０、ビット線１３及びメモリセル１０を覆うように、層間絶縁層２１が形成されている。層間絶縁層２１の上部は平坦化されている。

上記構成を有することにより、本実施の形態に係る不揮発性半導体記憶装置１Ａでは、メモリセル１０が１Ｄ１Ｒ構造を有し、最小単位セル面積４Ｆ^２で構成することができる。その結果、高集積化を図ることができる。また、埋め込みビット線１３は高濃度ドープ半導体を用いているので、その抵抗を低減することができる。その結果、動作速度を向上させることができる。また、第１半導体層１３と第２半導体層１４との接触面積を大きくすることができる。その結果、ダイオード１５の接合面積を増加させ得ることができ、ダイオード１５に流すことが出来る電流を増加させることが可能となる。

次に、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法について説明する。図１４Ａ〜図１４Ｈは、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法を模式的に示す斜視図である。

まず、図１４Ａに示すように、基板１１として、第２導電型半導体基板であるｐ型Ｓｉ（シリコン）基板を準備する。

次に、図１４Ｂに示すように、この基板１１に、互いに平行にＸ方向に延在する複数の素子分離絶縁層１２（例示：ＳｉＯ_２（酸化シリコン））を形成する。それにより、その複数の素子分離絶縁層１２の間に、短冊状の複数の半導体領域１１ｐが形成される。半導体領域１１ｐは、素子分離絶縁層１２の間にｐ型シリコンが露出した領域である。その複数の半導体領域１１ｐは、互いに平行にＸ方向に延在する。

続いて、図１４Ｃに示すように、その複数の半導体領域１１ｐの上部をエッチバックする。それにより、その複数の素子分離絶縁層１２の間に、短冊状の複数の凹構造１１ｑが形成される。凹構造１１ｑは、底面が半導体領域１１ｐの上面、側面が素子分離絶縁層１２の側面である。その複数の凹構造１１ｑは、互いにＸ方向に延在する。

その後、図１４Ｄに示すように、その複数の半導体領域１１ｐに、第１導電型の不純物で相対的に深くイオン注入を行う。それにより、半導体領域１１ｐの深部に、第１導電型の第１イオン注入層１３ａが形成される。例えば、ｎ型不純物のＰ（リン）イオンを含むイオン種を相対的に深くイオン注入して、深部を第１イオン注入層１３ａとしてのｎ＋型Ｓｉ（シリコン）層とする。続けて、その複数の半導体領域１１ｐに、第２導電型の不純物で相対的に浅くイオン注を行う。それにより、半導体領域１１ｐの浅部に、第２導電型の第２イオン注入層１４ａが形成される。例えば、ｐ型不純物のＢ（ボロン）イオンを含むイオン種を相対的に浅くイオン注入して、浅部を第２イオン注入層１４ａとしてのｐ＋型Ｓｉ（シリコン）層とする。その結果、後段の工程でダイオード１５となるｐｎ接合構造が形成される。第１イオン注入層１３ａは、後段の工程でビット線１３となる。

次に、図１４Ｅに示すように、基板１１の全面を覆うように下部電極膜１６ａを成膜する。例えば、下部電極膜１６ａとしてＷ（タングステン）層を５ｎｍ及びＴｉＮｘ（窒化チタン）層を５ｎｍ、この順に積層する。それにより、複数の素子分離絶縁層１２及び複数の凹構造１１ｑ（半導体領域１１ｐの第２イオン注入層１４ａ）が下部電極膜１６ａで覆われる。

続いて、図１４Ｆに示すように、複数の素子分離絶縁層１２をストッパーとして、ＣＭＰ（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化処理を行う。それにより、複数の半導体領域１１ｐの上部（凹構造１１ｑ）を埋めるように複数の下部電極膜１６ａの埋め込み構造が形成される。

その後、図１４Ｇに示すように、複数の素子分離絶縁層１２及び埋め込まれた複数の下部電極膜１６ａを覆うように抵抗変化層膜１７ａ、上部電極膜１８ａ、及び、ワード線膜２０ａをこの順に成膜する。例えば、抵抗変化層膜１７ａとしてＺｒＯｘ（酸化ジルコニウム）層を１０ｎｍ、上部電極膜１８ａとしてＴｉＮｘ（窒化チタン）層及びＷ（タングステン）層をこの順にそれぞれ５ｎｍ、及び、ワード線膜２０ａとしてＴａＮｘ（窒化タンタル）層及びＣｕ（銅）層をこの順に、それぞれ成膜する。

次に、図１４Ｈに示すように、複数の第２イオン注入層１４ａをエッチングストッパーとして、Ｙ方向に複数のワード線２０が延在するように、ワード線膜２０ａ、上部電極膜１８ａ、抵抗変化層膜１７ａ、複数の下部電極膜１６ａ及び複数の素子分離絶縁層１２をエッチングして、ワード線２０と、その下方に上部電極１８、抵抗変化層１７及び下部電極１６とを形成する。それにより、ワード線２０下の、埋め込まれた下部電極１６、抵抗変化層１７及び上部電極１８が抵抗変化部１９となる。

続いて、図１４Ｉに示すように、第２イオン注入層１４ａのうちの露出した部分を、第１導電型の不純物でイオン注入する。それにより、第２イオン注入層１４ａのうちの露出した部分が第１導電型になり、第２イオン注入層１４ａのうちの露出していない部分（下部電極１６で覆われた部分）が第２導電型のままとなる。例えば、ｎ型不純物のＰ（リン）イオンを含むイオン種を第２イオン注入層１４ａの露出した部分にイオン注入して第２イオン注入層１４ａの露出部分をｎ＋型Ｓｉ（シリコン）層とし、第２イオン注入層１４ａのうちの非露出部分をｐ＋型Ｓｉ（シリコン）層のままとする。その結果、第２イオン注入層１４ａのうちのイオン注入された部分及び第１イオン注入層１３ａが、ダイオード１５の第１導電型の第１半導体層１３となる。この第１半導体層１３は、ビット線１３兼ねている。一方、第２イオン注入層１４ａのうちの露出していない部分が、ダイオード１５の第２導電型の第２半導体層１４となる。

その後、基板１１の全面を覆うように酸化シリコンのような層間絶縁膜（図示されず）を形成する。そして、ＣＭＰにより平坦化処理を行う。それにより、図１３Ａ〜図１３Ｅに示すような不揮発性半導体記憶装置１を製造することができる。

上記のように、本実施の形態では、下部電極１６直下の第２イオン注入層１４ａ（第２導電型）を除く、その両側の第２イオン注入層１４ａをイオン注入により第１導電型の第１イオン注入層１３ａに変える（図１４Ｉ）。その結果、ダイオード１５の第２半導体層１４は、第１半導体層１３（ビット線１３）の凹部（又は窪み）に埋設される。ダイオード１５をこのように製造することにより、第１半導体層１３と第２半導体層１４とを単純に積層させて平面で接触させている場合と比較して、第１半導体層１３と第２半導体層１４との接触面積を大きくすることができる。すなわち、ダイオード１５の接合面積を増加させ得ることができ、ダイオード１５に流すことが出来る電流を増加させることが可能となる。更に、下部電極１６直下を除いた第２イオン注入層１４ａを高濃度ドープの第１導電型にすることにより、埋め込みビット線１３の抵抗も低減することが可能となる。

上記製造方法により、抵抗変化部を格子状の配線で挟む構造での位置合わせが、図１４Ｈの工程の１回だけになる。従って、位置合わせ精度を考慮したマージンが不要となる。すなわち、ビット線１３とワード線２０との間に自己整合的にメモリセル１０を形成することが可能となる。その結果、メモリセルのサイズを４Ｆ^２の最小単位セルを実現することができる。

本実施の形態により、第１、２の実施の形態と同様の効果を得ることができる。
加えて、本実施の形態により、メモリセル１０の微細化にも拘わらず、ダイオード１５のｐｎ接合面積を相対的に広くすることができる。それにより、メモリセル１０を微細化しても、メモリセル１０に十分な電流を流すことができ、抵抗変化動作が可能となる。また、クロスポイント型のメモリセル１０の構造を自己整合的に形成でき、メモリセルとして最小単セルを実現することができる。更に、高濃度ドープ半導体を用いることで、ビット線１３の抵抗を低減することができる。

以上説明された各不揮発性半導体記憶装置や各抵抗変化素子は、不揮発性メモリ（例示：ＲｅＲＡＭのような大容量不揮発メモリ）として用いる場合だけでなく、アンチヒューズ、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、メモリ混載型システムＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）、ロジック混載型メモリのような半導体装置に適用することができる。

本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。また、各実施の形態に用いられた技術は、その実施の形態での適用に限定されず、技術的矛盾が発生しない限り、他の実施の形態においても適用が可能である。

１Ａ 不揮発性半導体記憶装置
１０ メモリセル
１１ 基板
１１ａ シリコン層
１１ｂ 絶縁層
１１ｐ 半導体領域
１１ｑ、１１ｑａ 凹構造
１２ 素子分離絶縁層
１３ ビット線、第１半導体層
１３ａ 第１イオン注入層
１４ 第２半導体層
１４ａ 第２イオン注入層
１５ ダイオード
１６ 下部電極
１６ａ 下部電極膜
１７ 抵抗変化層
１７ａ 抵抗変化層膜
１８ 上部電極
１８ａ 上部電極膜
１９ 抵抗変化部
２０ ワード線
４１、２４１ 抵抗変化層
４２ 第１界面電極
４３ 第１外側電極
４４、４８ バリア層
４５、４９ メタル層
４６ 第２界面電極
４７ 第２外側電極
５１、５１ａ、２５１ 下部電極
５２、５２ａ、２５２ 上部電極
５４ 第１配線
５５ 第２配線
７０ 抵抗変化素子

Claims (7)

1. 第１配線と、
   第２配線と、
   一端を前記第１配線に、他端を前記第２配線にそれぞれ電気的に接続され、フィラメント型抵抗変化素子を備えたメモリセルと
   を具備し、
   前記メモリセルは、
   抵抗値の変化で情報を記憶する抵抗変化層と、
   前記抵抗変化層の両端にそれぞれ接続され、貴金属を含まない第１電極及び第２電極と
   を備え、
   前記第１電極は、
   第１外側電極と、
   前記第１外側電極と前記抵抗変化層との間に設けられ、前記抵抗変化層に接し、窒化チタン又は窒化タンタルである第１界面電極と
   を含み、
   前記第１界面電極の膜厚は、前記第１外側電極の膜厚よりも薄く、かつ、１ｎｍ以上であり、かつ、１０ｎｍ以下であり、
   前記第１界面電極の抵抗率は、前記第１外側電極の抵抗率よりも高く、
   前記第１電極の抵抗値は、前記抵抗変化層の低抵抗状態の抵抗値よりも低く、
   前記第２電極は、
   第２外側電極と、
   前記第２外側電極と前記抵抗変化層との間に設けられ、前記抵抗変化層に接し、窒化チタン又は窒化タンタルである第２界面電極と
   を含み、
   前記第２界面電極の膜厚は、前記第２外側電極の膜厚よりも薄く、かつ、１ｎｍ以上であり、かつ、１０ｎｍ以下であり、
   前記第２界面電極の抵抗率は、前記第２外側電極の抵抗率よりも高く、
   前記第２電極の抵抗値は、前記抵抗変化層の低抵抗状態の抵抗値よりも低い
   不揮発性半導体記憶装置。
2. 請求項１に記載の不揮発性半導体記憶装置において、
   前記抵抗変化層は、前記第１界面電極および前記第２界面電極と比較して、酸化され易い
   不揮発性半導体記憶装置。
3. 請求項１または２に記載の不揮発性半導体記憶装置において、
   前記第１界面電極および前記第２界面電極は、２原子層以上、２０原子層以下である
   不揮発性半導体記憶装置。
4. 請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置において、
   前記第１外側電極および前記第２外側電極は、金属の膜であり、
   前記第１界面電極および前記第２界面電極は、前記金属の窒化物である
   不揮発性半導体記憶装置。
5. 請求項４に記載の不揮発性半導体記憶装置において、
   前記第１界面電極中の窒素濃度は、前記第１界面電極から前記第１外側電極へ向かって
   連続的に減少しており、
   前記第２界面電極中の窒素濃度は、前記第２界面電極から前記第２外側電極へ向かって
   連続的に減少している
   不揮発性半導体記憶装置。
6. 請求項１乃至５のいずれか一項に記載の不揮発性半導体記憶装置において、
   前記メモリセルは、前記第１電極及び前記第２電極のうちのいずれか一方に直列に接続
   されたトランジスタを更に備える
   不揮発性半導体記憶装置。
7. 請求項１乃至５のいずれか一項に記載の不揮発性半導体記憶装置において、
   前記メモリセルは、前記第１電極及び前記第２電極のうちのいずれか一方に直列に接続
   されたダイオードを更に備える
   不揮発性半導体記憶装置。

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