JP6295802B2 - 高周波デバイス用電界効果トランジスタおよびその製造方法、ならびに高周波デバイス - Google Patents

高周波デバイス用電界効果トランジスタおよびその製造方法、ならびに高周波デバイス Download PDF

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Description

本開示は、高周波デバイスのスイッチ素子などに好適な高周波デバイス用電界効果トランジスタ（ＦＥＴ）およびその製造方法、並びにこの高周波デバイス用電界効果トランジスタを備えた高周波デバイスに関する。
携帯電話などの携帯通信端末のフロントエンドには、高周波（ＲＦ）をオン・オフする高周波スイッチ（ＲＦ−ＳＷ）が用いられている。このような高周波スイッチの重要な特性は、通過する高周波の低損失化である。そのためには、オン状態のＦＥＴの抵抗（オン抵抗）またはオフ状態のＦＥＴの容量（オフ容量）を下げる、すなわちオン抵抗とオフ容量との積（Ｒｏｎ＊Ｃｏｆｆ）を小さくすることが重要となる。
オフ容量には、拡散層や基板などに生じる成分（内部（intrinsic）成分）と、ゲート電極、コンタクトプラグおよびその上の配線などに生じる成分（外部（extrinsic）成分）とがある。例えば微細ＭＯＳＦＥＴの分野では、ゲート電極の周りに空隙を作ることによりゲート電極とコンタクトプラグとの間の寄生容量を減らし、外部成分を低減することが提案されている（例えば特許文献１参照。）。
特開２００２−３５９３６９号公報
しかしながら、特許文献１の構成では、ゲート電極とコンタクトプラグ上の配線との間の寄生容量、またはコンタクトプラグ上の配線どうしの間に生じる容量（配線間容量）などを十分に下げることが難しく、未だ改善の余地があった。
本開示の目的は、ゲート幅を大きくしながらオフ容量の外部成分を低減することが可能な高周波デバイス用電界効果トランジスタおよびその製造方法、並びにこの高周波デバイス用電界効果トランジスタを備えた高周波デバイスを提供することにある。
本開示による高周波デバイス用電界効果トランジスタは、以下の（Ａ）〜（Ｅ）の構成要素を備えたものである。
（Ａ）ゲート電極
（Ｂ）ゲート電極を間にしてソース領域およびドレイン領域を有する半導体層
（Ｃ）ソース領域およびドレイン領域の上に設けられたコンタクトプラグ
（Ｄ）コンタクトプラグの上に積層されたソース電極およびドレイン電極を含む第１メタル
（Ｅ）空隙により構成され、空隙は、半導体層の面内方向においてソース電極とドレイン電極との間の領域に設けられると共に、積層方向において少なくとも第１メタルの下面よりも下方の第１領域に設けられ、空隙の下端は、積層方向においてゲート電極の上面近傍に位置している、低誘電率領域
本開示の高周波デバイス用電界効果トランジスタでは、空隙により構成された低誘電率領域が設けられている。空隙は、半導体層の面内方向においてソース電極とドレイン電極との間の領域に、積層方向において少なくとも第１メタルの下面よりも下方の第１領域に設けられている。空隙の下端は、積層方向においてゲート電極の上面近傍に位置している。よって、ゲート電極とコンタクトプラグとの間の寄生容量、またはゲート電極と第１メタルとの間の寄生容量が小さくなり、オフ容量の外部成分が低減される。
本開示による高周波デバイスは、高周波デバイス用電界効果トランジスタを備え、高周波デバイス用電界効果トランジスタは、以下の（Ａ）〜（Ｅ）の構成要素を有するものである。
（Ａ）ゲート電極
（Ｂ）ゲート電極を間にしてソース領域およびドレイン領域を有する半導体層
（Ｃ）ソース領域およびドレイン領域の上に設けられたコンタクトプラグ
（Ｄ）コンタクトプラグの上に積層されたソース電極およびドレイン電極を含む第１メタル
（Ｅ）空隙により構成され、空隙は、半導体層の面内方向においてソース電極とドレイン電極との間の領域に設けられると共に、積層方向において少なくとも第１メタルの下面よりも下方の第１領域に設けられ、空隙の下端は、積層方向においてゲート電極の上面近傍に位置している、低誘電率領域
本開示による高周波デバイス用電界効果トランジスタの製造方法は、以下の（Ａ）〜（Ｅ）の工程を含むものである。
（Ａ）半導体層の上面側にゲート電極を形成する工程
（Ｂ）半導体層に、ゲート電極を間にしてソース領域およびドレイン領域を形成する工程
（Ｃ）ソース領域およびドレイン領域の上にコンタクトプラグを設ける工程
（Ｄ）コンタクトプラグの上にソース電極およびドレイン電極を含む第１メタルを積層する工程
（Ｅ）空隙により構成される低誘電率領域を設け、空隙を、半導体層の面内方向においてソース電極とドレイン電極との間の領域に、積層方向において少なくとも第１メタルの下面よりも下方の第１領域に設け、空隙の下端を、積層方向においてゲート電極の上面近傍に位置させる工程
本開示の高周波デバイス用電界効果トランジスタ、本開示の高周波デバイス、または本開示の高周波デバイス用電界効果トランジスタの製造方法によれば、空隙により構成された低誘電率領域を設ける。空隙は、半導体層の面内方向においてソース電極とドレイン電極との間の領域に、積層方向において少なくとも第１メタルの下面よりも下方の第１領域に設ける。空隙の下端は、積層方向においてゲート電極の上面近傍に位置させる。よって、ゲート幅を大きくしながらオフ容量の外部成分を低減することが可能となる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
本開示の第１の実施の形態に係る電界効果トランジスタを有する高周波スイッチの一例を表す図である。 図１に示した高周波スイッチの基本構成であるＳＰＳＴスイッチを表す図である。 図２に示したＳＰＳＴスイッチの等価回路図である。 図３に示したＳＰＳＴスイッチのオン時の等価回路図である。 図３に示したＳＰＳＴスイッチのオフ時の等価回路図である。 本開示の第１の実施の形態に係る電界効果トランジスタの全体構成を表す平面図である。 図６のＶＩＩ−ＶＩＩ線における断面図である。 一般的な電界効果トランジスタのオフ容量を構成要素ごとに分解して表す図である。 図７に示した低誘電率領域の変形例１を表す断面図である。 図７に示した低誘電率領域の変形例２を表す断面図である。 参照例１に係る電界効果トランジスタの構成を表す断面図である。 図７に示した本実施の形態と、図１０に示した変形例２と、図１１に示した参照例１とについて、低誘電率領域の幅と容量の外部成分との関係を調べたシミュレーション結果を表す図である。 図７に示した電界効果トランジスタおよび低誘電率領域と、多層配線部との位置関係を表す断面図である。 図７に示した電界効果トランジスタおよび低誘電率領域と、ゲートコンタクトとの位置関係を表す平面図である。 図１４のＸＶ−ＸＶ線における断面図である。 図１４のＸＶＩＡ−ＸＶＩＢ線における断面図である。 図１４のＸＶＩＩＢ−ＸＶＩＩＣ線における断面図である。 図１４のＸＶＩＩＩＣ−ＸＶＩＩＩＤ線における断面図である。 図７に示した電界効果トランジスタの製造方法を工程順に表す断面図である。 図１９に続く工程を表す断面図である。 図２０に続く工程を表す断面図である。 図２１に続く工程を表す断面図である。 図２２に続く工程を表す断面図である。 図２３に続く工程を表す断面図である。 図２４に続く工程を表す断面図である。 図２５に続く工程を表す断面図である。 図２６に続く工程を表す断面図である。 図２７に続く工程を表す断面図である。 図２８に続く工程を表す断面図である。 図２９に続く工程を表す断面図である。 図３０に続く工程を表す断面図である。 本開示の第２の実施の形態に係る電界効果トランジスタの構成を表す断面図である。 本開示の第３の実施の形態に係る電界効果トランジスタの構成を表す断面図である。 本開示の第４の実施の形態に係る電界効果トランジスタの構成を表す断面図である。 本開示の第５の実施の形態に係る電界効果トランジスタの構成を表す平面図である。 図３５のＸＸＸＶＩ−ＸＸＸＶＩ線における断面図である。 図３５のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線における断面図である。 図３５に示した電界効果トランジスタの製造方法を工程順に表す平面図である。 図３８のＸＸＸＩＸ−ＸＸＸＩＸ線における断面図である。 図３８に続く工程を表す平面図である。 図４０のＸＸＸＸＩ−ＸＸＸＸＩ線における断面図である。 図４０のＸＸＸＸＩＩ−ＸＸＸＸＩＩ線における断面図である。 本開示の第６の実施の形態に係る電界効果トランジスタの構成を表す平面図である。 無線通信装置の一例を表すブロック図である。
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（高周波スイッチ、電界効果トランジスタ；積層方向において、第１メタルの下面よりも下方の第１領域と、第１メタルの下面と上面との間の第２領域と、第１メタルの上面よりも上方の第３領域とに低誘電率領域を設ける例）
２．第２の実施の形態（電界効果トランジスタ；第１メタルの上に第２メタルを積層し、低誘電率領域を第２メタルの間にも延長して設ける例）
３．第３の実施の形態（電界効果トランジスタ；低誘電率領域を、第１絶縁膜および第２絶縁膜のうちゲート電極の表面を覆う部分よりも大きい幅で設ける例）
４．第４の実施の形態（電界効果トランジスタ；低誘電率領域のうち第１領域および第２領域を第５絶縁膜により埋め込み、第３領域を空隙とする例）
５．第５の実施の形態（電界効果トランジスタ；低誘電率領域を、ゲート電極に対して交差する方向に設ける例）
６．第６の実施の形態（電界効果トランジスタ；低誘電率領域を、ゲート電極のフィンガー部と、連結部の少なくとも一部とに設ける例）
７．適用例（無線通信装置）
（第１の実施の形態）
図１は、本開示の第１の実施の形態に係る電界効果トランジスタを有する高周波スイッチの構成を表したものである。この高周波スイッチ１は、携帯電話などの携帯情報端末のフロントエンドに用いられるものであり、入出力のポート数により、図２に示したＳＰＳ
Ｔ（Single Pole Single Throw；単極単投）、ＳＰＤＴ（Single Pole Double Throw）、ＳＰ３Ｔ・・・ＳＰＮＴ（Ｎは実数）といった様々な構成で使い分けられている。図１には、ＳＰ１０Ｔスイッチの例を表している。ＳＰ１０Ｔスイッチは、例えば、アンテナＡＮＴに接続された一つの極と、１０個の接点とを有している。高周波スイッチ１は様々な構成をとりうるが、どの構成の高周波スイッチ１も、図２に示したＳＰＳＴスイッチの基本回路構成を組み合わせたものである。
図３は、図２に示したＳＰＳＴスイッチ１Ａの等価回路を表したものである。ＳＰＳＴスイッチ１Ａは、例えば、アンテナＡＮＴに接続された第１ポートＰｏｒｔ１と、第２ポートＰｏｒｔ２と、第１スイッチング素子ＦＥＴ１と、第２スイッチング素子ＦＥＴ２とを有している。第１スイッチング素子ＦＥＴ１は、第１ポートＰｏｒｔ１とグランドとの間に接続されている。第２スイッチング素子ＦＥＴ２は、第１ポートＰｏｒｔ１と第２ポートＰｏｒｔ２との間に接続されている。
このＳＰＳＴスイッチ１Ａでは、第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２のゲートに抵抗を介してコントロール電圧Ｖｃ１，Ｖｃ２を印加することにより、オン・オフの制御が行われる。オン時には、図４に示したように、第２スイッチング素子ＦＥＴ２が導通状態となり、第１スイッチング素子ＦＥＴ１が非導通状態となり、る。オフ時には、図５に示したように、第１スイッチング素子ＦＥＴ１が導通状態となり、第２スイッチング素子ＦＥＴ２が非導通状態となる。
第１スイッチング素子ＦＥＴ１および第２スイッチング素子ＦＥＴ２のオン抵抗およびオフ容量は、単位長あたりのＦＥＴでの値Ｒｏｎ［Ωｍｍ］、Ｃｏｆｆ［ｆＦ／ｍｍ］、ゲート幅Ｗｇ１，Ｗｇ２［ｍｍ］を用いて、それぞれＲｏｎ／Ｗｇ１、Ｒｏｎ／Ｗｇ２、Ｃｏｆｆ＊Ｗｇ１、Ｃｏｆｆ＊Ｗｇ２と表される。オン抵抗はゲート幅Ｗｇ１，Ｗｇ２に反比例し、オフ容量はゲート幅Ｗｇ１，Ｗｇ２に比例する。
オン抵抗およびオフ容量のもう一つの特徴は、オン抵抗による損失は周波数に依存しないが、オフ容量損は周波数が高くなると増大することである。損失を下げるためにゲート幅Ｗｇを大きくしようとすると入力容量による高周波損失を生じてしまう。そのため、できるだけ大きなゲート幅Ｗｇを使って低損失化を行うためには、単位長あたりのＲｏｎ、Ｃｏｆｆを共に下げる、すなわちＲｏｎ＊Ｃｏｆｆ（積）を極力小さくすることが重要となる。
図６は、本開示の第１の実施の形態に係る電界効果トランジスタの全体構成を表す平面図である。この電界効果トランジスタ１０は、図３に示したＳＰＳＴスイッチ１Ａにおいて第１スイッチング素子ＦＥＴ１または第２スイッチング素子ＦＥＴ２を構成する高周波デバイス用電界効果トランジスタであり、ゲート電極２０と、ソース電極３０Ｓと、ドレイン電極３０Ｄとを有している。
ゲート電極２０は、同一方向（例えばＹ方向）に延長された複数のフィンガー部２１と、複数のフィンガー部２１を連結する連結部（ゲート引き回し配線）２２とを有するマルチフィンガー構造を有している。なお、高周波スイッチ１に用いられる電界効果トランジスタ１０のゲート幅Ｗｇは、低損失化を図るためにロジックなどに使われる電界効果トランジスタに比してかなり大きく、数百ｕｍないし数ｍｍ単位である。フィンガー部２１の長さ（フィンガー長）Ｌ２１は、例えば数十ｕｍである。連結部２２は、ゲートコンタクト（図６には図示せず、図１４参照。）に接続されている。図６では、ゲート電極２０に斜め線を付して表している。
なお、以下の説明および図面では、ゲート電極２０のフィンガー部２１の長手方向をＹ方向、連結部２２の長手方向をＸ方向とし、その両方に直交する方向（積層方向）をＺ方向とする。
ソース電極３０Ｓは、ゲート電極２０と同様に、同一方向（例えばＹ方向）に延長されたフィンガー部３１Ｓと、複数のフィンガー部３１Ｓを連結する連結部（ソース引き回し配線）３２Ｓとを有する。連結部３２Ｓは、ソースコンタクト（図示せず）に接続されている。
ドレイン電極３０Ｄは、ゲート電極２０と同様に、同一方向（例えばＹ方向）に延長されたフィンガー部３１Ｄと、複数のフィンガー部３１Ｄを連結する連結部（ドレイン引き回し配線）３２Ｄとを有する。連結部３２Ｄは、ドレインコンタクト（図示せず）に接続されている。
ソース電極３０Ｓのフィンガー部３１Ｓと、ドレイン電極３０Ｄのフィンガー部３１Ｄとは、ゲート電極２０のフィンガー部２１の隙間に交互に配置されている。ゲート電極２０のフィンガー部２１と、ソース電極３０Ｓのフィンガー部３１Ｓと、ドレイン電極３０Ｄのフィンガー部３１Ｄとは、アクティブ領域（活性領域）ＡＡの内側に配置されている。ゲート電極２０の連結部２２と、ソース電極３０Ｓの連結部３２Ｓと、ドレイン電極３０Ｄの連結部３２Ｄとは、アクティブ領域ＡＡの外側の素子分離領域ＡＢ（図６には図示せず、図１４参照。）に配置されている。
図７は、図６のＶＩＩ−ＶＩＩ線における断面構成を表したものであり、ゲート電極２０の一つのフィンガー部２１と、その両側に配置されたソース電極３０Ｓの一つのフィンガー部３１Ｓおよびドレイン電極３０Ｄの一つのフィンガー部３１Ｄとを表している。この電界効果トランジスタ１０は、上述したゲート電極２０と、半導体層５０と、コンタクトプラグ６０Ｓ，６０Ｄと、第１メタルＭ１と、低誘電率領域７０とを有している。
ゲート電極２０は、半導体層５０の上に、ゲート酸化膜２３を間にして設けられている。ゲート電極２０は、例えば、厚みが１５０ｎｍないし２００ｎｍであり、ポリシリコンにより構成されている。ゲート酸化膜２３は、例えば、厚みが５ｎｍないし１０ｎｍ程度であり、酸化シリコン（ＳｉＯ２）により構成されている。
半導体層５０は、例えばシリコン（Ｓｉ）により構成されている。半導体層５０は、ゲート電極２０を間にして、ｎ型（ｎ＋）シリコンよりなるソース領域５０Ｓおよびドレイン領域５０Ｄを有している。ソース領域５０Ｓおよびドレイン領域５０Ｄの表面には、コンタクトプラグ６０Ｓ，６０Ｄとの接続のため、高濃度ｎ型（ｎ＋＋）シリコンまたはシリサイドよりなる低抵抗領域５１Ｓ，５１Ｄが設けられている。ソース領域５０Ｓとゲート電極２０との間、およびドレイン領域５０Ｄとゲート電極２０との間には、低濃度ｎ型（ｎ−）シリコンよりなるエクステンション領域５２Ｓ，５２Ｄが設けられている。
半導体層５０は、例えば、支持基板５３の上に埋込み酸化膜５４を間にして設けられている。すなわち、支持基板５３、埋込み酸化膜５４および半導体層５０は、ＳＯＩ（Silicon on Insulator）基板５５を構成している。支持基板５３は、例えば高抵抗シリコン基板により構成されている。埋込み酸化膜５４は、例えばＳｉＯ２により構成されている。
コンタクトプラグ６０Ｓ，６０Ｄは、ソース領域５０Ｓの低抵抗領域５１Ｓ，５１Ｄに接続されている。コンタクトプラグ６０Ｓ，６０Ｄは、例えば、チタン（Ｔｉ）層、窒化チタン（ＴｉＮ）層およびタングステン（Ｗ）層の積層構造（図示せず）を有している。チタン層は、コンタクトプラグ６０Ｓ，６０Ｄの下層との接触抵抗を低減する膜である。窒化チタン層は、その内側に設けられるタングステン層のシリコンへの拡散を抑えるバリアメタルである。
第１メタルＭ１は、例えば、コンタクトプラグ６０Ｓの上に積層されたソース電極３０Ｓと、コンタクトプラグ６０Ｄの上に積層されたドレイン電極３０Ｄとを含む。第１メタルＭ１は、例えば、厚みが５００ｎｍないし１０００ｎｍであり、アルミニウム（Ａｌ）により構成されている。
低誘電率領域７０は、半導体層５０のＸＹ面内方向において第１メタルＭ１の間の領域、つまりソース電極３０Ｓおよびドレイン電極３０Ｄの間の領域（ゲート電極２０のフィンガー部２１の上方）に設けられている。また、低誘電率領域７０は、積層方向Ｚにおいて少なくとも第１メタルＭ１の下面よりも下方の第１領域Ａ１に設けられている。これにより、この電界効果トランジスタ１０では、オフ容量の外部成分を低減することが可能となっている。
すなわち、オフ容量には、図８に示したように、拡散層や基板などに生じる成分（内部（intrinsic）成分）Ｃｉｎと、ゲート電極２０、コンタクトプラグ６０Ｓ，６０Ｄおよびその上の第１メタルＭ１などに生じる成分（外部（extrinsic）成分）Ｃｅｘとがある。
内部成分Ｃｉｎは、例えば、以下のものを含む。ソース領域５０Ｓまたはドレイン領域５０Ｄと支持基板５３との間に生じる容量Ｃｓｓｕｂ，Ｃｄｓｕｂ。ソース領域５０Ｓまたはドレイン領域５０Ｄとゲート電極２０との間に生じる容量Ｃｓｇ，Ｃｄｇ。ソース領域５０Ｓとドレイン領域５０Ｄとの間に生じる容量Ｃｄｓ。ソース領域５０Ｓまたはドレイン領域５０Ｄと半導体層５０の下部（ボディ）との間に生じる容量Ｃｓｂ，Ｃｄｂ。
外部成分Ｃｅｘは、例えば、以下のものを含む。ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄとの間の容量あるいはゲート電極２０と第１メタルＭ１との間の容量ＣｇＭ。第１メタルＭ１どうしの間に生じる容量（配線間容量）ＣＭＭ１。
なお、図８は一般的な電界効果トランジスタにおいてオフ容量を構成要素ごとに分解して表したものである。図８において、図７に示した本実施の形態の電界効果トランジスタ１０に対応する構成要素には同一の符号を付して表している。
オフ容量を下げるためには、特に外部成分Ｃｅｘを下げることが有効である。本実施の形態は、低誘電率領域７０をＸＹ面内方向および積層方向Ｚにおいて上述した領域に設けることにより、外部成分Ｃｅｘを低減するようにしたものである。これにより、オン抵抗とオフ容量との積（Ｒｏｎ＊Ｃｏｆｆ）を低減し、高周波スイッチ１の低損失化を図ることが可能となる。
具体的には、低誘電率領域７０は、図７に示したように、積層方向Ｚにおいて、上述した第１領域Ａ１と、第１メタルＭ１の下面と上面との間の第２領域Ａ２と、第１メタルＭ１の上面よりも上方の第３領域Ａ３とに設けられていることが好ましい。これにより、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄとの間の容量あるいはゲート電極２０と第１メタルＭ１との間の容量ＣｇＭ、または、第１メタルＭ１どうしの間に生じる容量（配線間容量）ＣＭＭ１などが抑えられ、オフ容量の外部成分Ｃｅｘが低減される。
（変形例１）
あるいは、低誘電率領域７０は、図９に示したように、積層方向Ｚにおいて、第１領域Ａ１と、第２領域Ａ２とに設けられていてもよい。このようにした場合にも、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄとの間の容量あるいはゲート電極２０と第１メタルＭ１との間の容量ＣｇＭ、または、第１メタルＭ１どうしの間に生じる容量（配線間容量）ＣＭＭ１などが抑えられ、オフ容量の外部成分Ｃｅｘが低減される。
（変形例２）
更に、低誘電率領域７０は、図１０に示したように、積層方向Ｚにおいて、第１領域Ａ１に設けられていてもよい。この場合にも、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄとの間の容量あるいはゲート電極２０と第１メタルＭ１との間の容量ＣｇＭなどが抑えられ、オフ容量の外部成分Ｃｅｘが低減される。
（参照例１）
図１１は、参照例１に係る電界効果トランジスタ１０Ｒの断面構成を表したものである。参照例１は、低誘電率領域７０が、積層方向Ｚにおいて第２領域Ａ２に設けられていることを除いては、図７に示した本実施の形態の電界効果トランジスタ１０と同じ構成を有している。
（シミュレーション結果）
図１２は、図７に示した本実施の形態と、図９に示した変形例１と、図１１に示した参照例１とについて、容量の外部成分Ｃｅｘの、低誘電率領域７０の幅Ｗ７０に対する依存性を調べたシミュレーション結果を表したものである。
図１２から分かるように、容量の外部成分Ｃｅｘは低誘電率領域７０の幅Ｗ７０が増加すると共に減っていく傾向をもつ。また、低誘電率領域７０を積層方向Ｚにおいて第１領域Ａ１および第２領域Ａ２に設ける変形例１では、低誘電率領域７０を積層方向Ｚにおいて第２領域Ａ２のみに設ける参照例１に比べて、容量の外部成分Ｃｅｘが低減されている。更に、低誘電率領域７０を積層方向Ｚにおいて第１領域Ａ１、第２領域Ａ２および第３領域Ａ３に設ける本実施の形態では、低誘電率領域７０の積層方向Ｚの延伸長さにもよるが、変形例１と同等またはそれ以上の容量の外部成分Ｃｅｘ低減効果が得られることが分かる。
更に、図７に示した電界効果トランジスタ１０は、半導体層５０の上に、少なくとも一層の絶縁膜８０と、この少なくとも一層の絶縁膜８０の上面からゲート電極２０の上面に向けて設けられた開口（凹部）Ｐとを有している。低誘電率領域７０は、この開口Ｐ内に設けられていることが好ましい。これにより、開口Ｐの幅ＷＰを広くとることが可能となる。従って、ゲート電極２０の近傍にウェットエッチングにより空隙を設ける場合に狭い空隙にエッチング溶液が入りづらいという問題点が解消される。これにより、ＳＯＩ基板５５のウェハ面内におけるエッチング均一性、電界効果トランジスタ１０の特性の均一性を向上させることが可能となる。開口Ｐの幅ＷＰは、開口Ｐがソース電極３０Ｓとドレイン電極３０Ｄの間に設けられているので、例えば１００ｎｍ〜１０００ｎｍであることが好ましい。
少なくとも一層の絶縁膜８０は、エッチングレートの異なる複数の絶縁膜を含むことが好ましい。後述する製造工程において、複数の絶縁膜のエッチングレートの違いを利用して開口Ｐのエッチング停止位置を高精度に制御することが可能となる。よって、ゲート電極２０の表面が削られたり、ゲート電極２０の側面が削られエッチングがＳｉ表面まで達した場合に起こるＳｉ表面のドーズロスや、ゲート酸化膜２３のサイドエッチングによるゲート長のばらつき、それに起因して引き起こされる閾値電圧のばらつきの増大を抑え、電界効果トランジスタ１０を安定的に製造し、電界効果トランジスタ１０の信頼性を向上させることが可能となる。
具体的には、少なくとも一層の絶縁膜８０は、例えば、第１絶縁膜８１と、第２絶縁膜８２と、第３絶縁膜８３とを含むことが好ましい。第１絶縁膜８１は、ゲート電極２０の表面（上面および側面）と、半導体層５０の上面とを覆っている。第２絶縁膜８２は、第１絶縁膜８１の表面を覆っている。第３絶縁膜８３は、第２絶縁膜８２の表面と第１メタルＭ１の下面との間に設けられている。第２絶縁膜８２は、第１絶縁膜８１および第３絶縁膜８３とはエッチングレートの異なる材料により構成されていることが好ましい。例えば、第１絶縁膜８１および第３絶縁膜８３は、酸化シリコン（ＳｉＯ２）膜により構成され、第２絶縁膜８２は窒化シリコン（ＳｉＮ）膜により構成されていることが好ましい。これにより、第２絶縁膜８２にエッチングストッパ層としての機能をもたせることが可能となる。開口Ｐは、少なくとも第３絶縁膜８３を貫通して第２絶縁膜８２の上面に達していることが好ましい。
また、少なくとも一層の絶縁膜８０は、第４絶縁膜８４を更に含むことが好ましい。第４絶縁膜８４は、第３絶縁膜８３の上面および第１メタルＭ１の表面（上面および側面）を覆っている。開口Ｐは、第４絶縁膜８４の上面から、第４絶縁膜８４および第３絶縁膜８３を貫通して、第２絶縁膜８２の上面に達していることが好ましい。第４絶縁膜８４は、例えば、酸化シリコン（ＳｉＯ２）膜により構成されていることが好ましい。
更に、少なくとも一層の絶縁膜８０は、第４絶縁膜８４の上に、第５絶縁膜８５を更に含むことが好ましい。開口Ｐ内の少なくとも一部に、低誘電率領域７０として、空隙ＡＧ（Ａｉｒ Ｇａｐ）が設けられていることが好ましい。低誘電率領域７０または空隙ＡＧの構成は、第３絶縁膜８３および第４絶縁膜８４を構成する酸化シリコン（ＳｉＯ２、誘電率３．９）膜よりも低い誘電率をもっていれば特に限定されず、例えば、空隙ＡＧ内に空気（誘電率１．０）が存在していてもよいし真空でもよい。空隙ＡＧの上部は、第５絶縁膜８５により閉塞されていることが好ましい。これにより、空隙ＡＧが第５絶縁膜８５により気密封止される。第５絶縁膜８５は、開口Ｐの側面および底面を被覆していてもよい。第５絶縁膜８５は、例えば酸化シリコン（ＳｉＯ２）膜により構成されている。なお、第５絶縁膜８５の上層には、必要に応じて、例えば酸化シリコン（ＳｉＯ２）よりなる第６絶縁膜８６が設けられていてもよい。
低誘電率領域７０は、例えば、第１絶縁膜８１および第２絶縁膜８２のうちゲート電極２０の表面を覆う部分の幅Ｗ８２以下の幅Ｗ７０で設けられていることが好ましい。
図１３は、図７に示した電界効果トランジスタ１０および低誘電率領域７０と、多層配線部９０との積層方向Ｚの位置関係を表したものである。電界効果トランジスタ１０および低誘電率領域７０は、アクティブ領域ＡＡの素子領域ＡＡ１内に設けられている。多層配線部９０は、アクティブ領域ＡＡ内において素子領域ＡＡ１の外側の配線領域ＡＡ２内に設けられている。素子領域ＡＡ１と配線領域ＡＡ２とは、ＳＴＩ（Shallow Trench Isolation）法による素子分離層１００により分離されている。
多層配線部９０は、例えば、第１配線層９１と、第２配線層９２とを有している。第１配線層９１は、例えば、ソース電極３０Ｓおよびドレイン電極３０Ｄつまり第１メタルＭ１と同層である。第２配線層９２は、例えば、第１メタルＭ１よりも上層の第２メタルＭ２である。第１配線層９１と第２配線層９２とは、例えばコンタクトプラグ９３により接続されている。
低誘電率領域７０は、多層配線部９０の第１配線層９１どうしの間、または第２配線層９２どうしの間には設けられていない。すなわち、低誘電率領域７０は、アクティブ領域ＡＡ内の素子領域ＡＡ１内の電界効果トランジスタ１０内部に設けられている。
図１４は、図７に示した電界効果トランジスタ１０および低誘電率領域７０と、ゲートコンタクトＧＣとのＸＹ面内方向の位置関係を表したものである。電界効果トランジスタ１０および低誘電率領域７０は、アクティブ領域ＡＡ内に設けられている。ゲートコンタクトＧＣは、アクティブ領域ＡＡの外側の素子分離領域ＡＢに設けられている。素子分離領域ＡＢには、半導体層５０に代えて、全面にわたりＳＴＩ法による素子分離層１００が設けられている。
アクティブ領域ＡＡには、ゲート電極２０のフィンガー部２１と、ソース電極３０Ｓのフィンガー部３１Ｓと、ドレイン電極３０Ｄのフィンガー部３１Ｄとが設けられている。ゲート電極２０のフィンガー部２１は、一方向（例えばＹ方向）に延長されている。ソース電極３０Ｓのフィンガー部３１Ｓおよびドレイン電極３０Ｄのフィンガー部３１Ｄは、ゲート電極２０のフィンガー部２１の両側に、ゲート電極２０のフィンガー部２１に対して平行に延長されている。コンタクトプラグ６０Ｓ，６０Ｄは、ソース電極３０Ｓのフィンガー部３１Ｓおよびドレイン電極３０Ｄのフィンガー部３１Ｄの下に設けられ、ゲート電極２０のフィンガー部２１に対して平行に延長されている。低誘電率領域７０は、ゲート電極２０のフィンガー部２１の上に設けられ、ゲート電極２０のフィンガー部２１に対して平行に延長されている。換言すれば、低誘電率領域７０は、ＸＹ面内方向においてゲート電極２０のフィンガー部２１と重なり合う位置に設けられている。
素子分離領域ＡＢには、ゲート電極２０の連結部２２と、ソース電極３０Ｓの連結部３２Ｓと、ドレイン電極３０Ｄの連結部３２Ｄとが設けられている。ゲート電極２０の連結部２２は、ゲートコンタクトＧＣに接続されている。ソース電極３０Ｓの連結部３２Ｓは、ソースコンタクト（図示せず）に接続されている。ドレイン電極３０Ｄの連結部３２Ｄは、ドレインコンタクト（図示せず）に接続されている。
図１５は、図１４に示したゲートコンタクトＧＣの断面構成を表したものである。ゲートコンタクトＧＣは、ＳＴＩ法による素子分離層１００の上に、ゲート電極２０の連結部２２と、ゲートコンタクトプラグ２４と、ゲートコンタクト層２５とをこの順に有している。ゲートコンタクトプラグ２４は、コンタクトプラグ６０Ｓ，６０Ｄと同層に設けられている。ゲートコンタクト層２５は、ソース電極３０Ｓおよびドレイン電極３０Ｄすなわち第１メタルＭ１と同層に設けられている。
図１６は、図１４のＸＶＩＡ−ＸＶＩＢ線における断面構成を表している。図１７は、図１４のＸＶＩＩＢ−ＸＶＩＩＣ線における断面構成を表している。図１８は、図１４のＸＶＩＩＩＣ−ＸＶＩＩＩＤ線における断面構成を表している。
図１４ないし図１８に示したように、低誘電率領域７０は、ゲートコンタクトＧＣを回避して設けられていることが好ましい。低誘電率領域７０がゲートコンタクトＧＣの連結部２２の上に設けられている場合には、連結部２２の上にゲートコンタクトプラグ２４を設けることが困難になるからである。
また、ゲートコンタクトＧＣは、電界効果トランジスタ１０内のゲート電極２０と同様に、少なくとも一層の絶縁膜８０、すなわち第１絶縁膜８１ないし第６絶縁膜８６により覆われていることが好ましい。ゲートコンタクトＧＣが少なくとも一層の絶縁膜８０に覆われていることによりゲートコンタクトＧＣの信頼性が保たれる。
この電界効果トランジスタ１０は、例えば、次のようにして製造することができる。
図１９ないし図３１は、電界効果トランジスタ１０の製造方法を工程順に表したものである。まず、図１９に示したように、支持基板５３の上に埋込み酸化膜５４および半導体層５０を有するＳＯＩ基板５５を用意し、このＳＯＩ基板５５の半導体層５０に、例えばＳＴＩ法による素子分離層１００を形成し、アクティブ領域ＡＡ内の素子領域ＡＡ１を区切る。
次いで、例えば熱酸化法によりインプラスルー膜（図示せず）として酸化シリコン膜を形成し、アクティブ領域ＡＡにウェルインプランテーション、チャネルインプランテーションを施したのち、インプラスルー膜を除去する。続いて、図２０に示したように、熱酸化法により、例えば酸化シリコンよりなるゲート酸化膜２３を例えば５ｎｍないし１０ｎｍ程度の厚みで形成する。そののち、例えばＣＶＤ（Chemical Vapor Deposition；化学気相成長）法により、ポリシリコンよりなるゲート電極材料膜（図示せず）を例えば１５０ｎｍないし２００ｎｍの厚みで形成する。このゲート電極材料膜を、例えばフォトリソグラフィおよびエッチングにより加工することにより、同じく図２０に示したように、半導体層５０の上面側に、ゲート酸化膜２３を間にして、ゲート電極２０を形成する。
ゲート電極２０を形成したのち、図２１に示したように、ゲート電極２０およびオフセットスペーサ（図示せず）をマスクとして、ヒ素（Ａｓ）またはリン（Ｐ）のインプランテーションＩＭＰＬにより、ゲート電極２０の両側にエクステンション領域５２Ｓ，５２Ｄを形成する。更に、ゲート電極２０の側面にサイドウォール（図示せず）を形成し、ヒ素（Ａｓ）またはリン（Ｐ）のインプランテーションを行う。これにより、半導体層５０に、ゲート電極２０を間にしてソース領域５０Ｓおよびドレイン領域５０Ｄを形成する。そののち、サイドウォールを除去する。
ソース領域５０Ｓおよびドレイン領域５０Ｄを形成したのち、図２２に示したように、ゲート電極２０の表面および半導体層５０の上面に、例えばＣＶＤ法により、例えば酸化シリコンよりなる第１絶縁膜８１を、数十ｎｍ、例えば１０ｎｍないし３０ｎｍの厚みで形成する。
第１絶縁膜８１を形成したのち、図２３に示したように、第１絶縁膜８１の表面に、例えばＣＶＤ法により、第１絶縁膜８１とはエッチングレートが異なる材料、例えば窒化シリコンよりなる第２絶縁膜８２を、数ｎｍないし数十ｎｍ、例えば５ｎｍないし３０ｎｍの厚みで形成する。
第２絶縁膜８２を形成したのち、図２４に示したように、第２絶縁膜８２の上に、例えばＣＶＤにより、酸化シリコンよりなる第３絶縁膜８３を、例えば５００ｎｍないし１０００ｎｍの厚みで形成する。
第３絶縁膜８３を形成したのち、図２５に示したように、フォトリソグラフィおよびエッチングにより第３絶縁膜８３，第２絶縁膜８２および第１絶縁膜８１の一部を除去し、ソース領域５０Ｓおよびドレイン領域５０ＤにコンタクトホールＨ１を形成する。コンタクトホールＨ１は、図１４の平面図に示したように、ゲート電極２０のフィンガー部２１と平行に設けられる。
コンタクトホールＨ１を形成したのち、図２６に示したように、高濃度のヒ素（Ａｓ）またはリン（Ｐ）のインプランテーションＩＭＰＬにより、低抵抗領域５１Ｓ，５１Ｄを形成する。
低抵抗領域５１Ｓ，５１Ｄを形成したのち、図２７に示したように、コンタクトホールＨ１内に、チタン層、窒化チタン層およびタングステン層の積層構造をもつコンタクトプラグ６０Ｓ，６０Ｄを形成する。コンタクトプラグ６０Ｓ，６０Ｄは、ソース領域５０Ｓおよびドレイン領域５０Ｄの上に設けられる。また、コンタクトプラグ６０Ｓ，６０Ｄは、図１４の平面図に示したように、ゲート電極２０のフィンガー部２１と平行に設けられる。
コンタクトプラグ６０Ｓ，６０Ｄを形成したのち、図２８に示したように、コンタクトプラグ６０Ｓ，６０Ｄの上に、第１メタルＭ１として、アルミニウム（Ａｌ）よりなるソース電極３０Ｓおよびドレイン電極３０Ｄを形成する。ソース電極３０Ｓのフィンガー部３１Ｓおよびドレイン電極３０Ｄのフィンガー部３１Ｄは、図１４の平面図に示したように、ゲート電極２０のフィンガー部２１と平行に設けられる。
ソース電極３０Ｓおよびドレイン電極３０Ｄを形成したのち、図２９に示したように、第３絶縁膜８３の上面および第１メタルＭ１の表面に、例えばＣＶＤ法により、酸化シリコンよりなる第４絶縁膜８４を形成する。
第４絶縁膜８４を形成したのち、図３０に示したように、フォトリソグラフィおよびドライエッチングにより、開口Ｐを形成する。開口Ｐは、半導体層５０のＸＹ面内方向において第１メタルＭ１の間の領域、具体的には、ソース電極３０Ｓおよびドレイン電極３０Ｄの間の領域（ゲート電極２０のフィンガー部２１の上方）に形成する。開口Ｐの幅ＷＰは、例えば１００ｎｍないし１０００ｎｍとする。このとき、第２絶縁膜８２がエッチングストッパーとして機能し、開口Ｐのエッチングは、酸化シリコンよりなる第４絶縁膜８４および第３絶縁膜８３を貫通して進み、第２絶縁膜８２の上面で停止する。
開口Ｐを形成したのち、図３１に示したように、第４絶縁膜８４の上に、例えばＣＶＤ法により、酸化シリコンよりなる第５絶縁膜８５を形成する。第５絶縁膜８５は、開口Ｐの上部にオーバーハングしながら堆積する。よって、開口Ｐ内に第５絶縁膜８５が埋まる前に、開口Ｐの上部が第５絶縁膜８５で閉塞され、開口Ｐ内に気密封止された空隙ＡＧが形成される。開口Ｐの側面および底面は、第５絶縁膜８５で被覆されていてもよい。空隙ＡＧは、第３絶縁膜８３，第４絶縁膜８４および第５絶縁膜８５（酸化シリコン、誘電率３．９）よりも誘電率が低く、低誘電率領域７０としての機能を有する。空隙ＡＧ内には、空気（誘電率１．０）が存在していてもよいし真空でもよく、特に限定されない。空隙ＡＧすなわち低誘電率領域７０は、第１メタルＭ１の下面よりも下方の第１領域Ａ１と、第１メタルＭ１の下面と上面との間の第２領域Ａ２と、第１メタルの上面よりも上方の第３領域Ａ３とにわたって連続して一体に設けられる。
そののち、図７に示したように、第５絶縁膜８５の上に、必要に応じて第６絶縁膜８６を形成する。なお、図示しないが、第５絶縁膜８５上に、第１メタルＭ１と同様に絶縁膜の形成および金属層の形成を順次行うことにより、第２メタルＭ２，第３メタルＭ３等を形成してもよい。以上により、図７に示した電界効果トランジスタ１０が完成する。
この電界効果トランジスタ１０では、半導体層５０のＸＹ面内方向において第１メタルＭ１の間の領域に、積層方向Ｚにおいて、第１メタルＭ１の下面よりも下方の第１領域Ａ１と、第１メタルＭ１の下面と上面との間の第２領域Ａ２と、第１メタルＭ１の上面よりも上方の第３領域Ａ３とに、低誘電率領域７０が設けられている。よって、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄとの間の容量あるいはゲート電極２０と第１メタルＭ１との間の容量ＣｇＭ、または、第１メタルＭ１どうしの間に生じる容量（配線間容量）ＣＭＭ１などが小さくなり、オフ容量の外部成分Ｃｅｘが低減される。
このように本実施の形態では、半導体層５０のＸＹ面内方向において第１メタルＭ１の間の領域に、積層方向Ｚにおいて少なくとも第１メタルＭ１の下面よりも下方の第１領域Ａ１に低誘電率領域７０を設けるようにしている。よって、オフ容量の外部成分Ｃｅｘを低減することが可能となり、オン抵抗とオフ容量との積（ＲｏｎＣｏｆｆ）を低減し、高周波スイッチ１の重要な特性である低損失化を促進することが可能となる。
また、低誘電率領域７０を、積層方向Ｚにおいて、上述した第１領域Ａ１、第２領域Ａ２および第３領域Ａ３にわたって設けるようにしている。よって、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄとの間の容量あるいはゲート電極２０と第１メタルＭ１との間の容量ＣｇＭ、第１メタルＭ１どうしの間に生じる容量（配線間容量）ＣＭＭ１などを抑え、オフ容量の外部成分Ｃｅｘをより低減することが可能となる。
更に、半導体層５０の上に、エッチングレートの異なる複数の絶縁膜を含む少なくとも一層の絶縁膜８０を設けるようにしている。よって、複数の絶縁膜のエッチングレートの違いを利用して開口Ｐのエッチング停止位置を高精度に制御することが可能となる。よって、ゲート電極２０の表面が削られたり、ゲート電極２０の側面が削られエッチングがＳｉ表面まで達した場合に起こるＳｉ表面のドーズロスや、ゲート酸化膜２３のサイドエッチングによるゲート長のばらつき、それに起因して引き起こされる閾値電圧のばらつきの増大を抑え、電界効果トランジスタ１０を安定的に製造し、電界効果トランジスタ１０の信頼性を向上させることが可能となる。
加えて、少なくとも一層の絶縁膜８０の上面からゲート電極２０の上面に向けて開口Ｐを設け、この開口Ｐ内に低誘電率領域７０を設けるようにしている。よって、開口Ｐの幅ＷＰを広くとることが可能となる。従って、ゲート電極２０の近傍にウェットエッチングにより空隙を設ける場合に狭い空隙にエッチング溶液が入りづらいという問題点が解消される。これにより、ＳＯＩ基板５５のウェハ面内におけるエッチング均一性、電界効果トランジスタ１０の特性の均一性を向上させることが可能となる。
（第２の実施の形態）
なお、上記第１の実施の形態では、コンタクトプラグ６０Ｓ，６０Ｄの上に、第１メタルＭ１のみを積層した場合について説明した。しかしながら、本開示は、図３２に示した電界効果トランジスタ１０Ａのように、第１メタルＭ１の上に第２メタルＭ２を積層した場合にも適用可能である。また、この場合には、低誘電率領域７０を第２メタルＭ２の間にも延長して設けることにより、第２メタルＭ２どうしの間の容量（配線間容量）ＣＭＭ２を低減し、オフ容量の外部成分Ｃｅｘを更に抑えることが可能である。
第２メタルＭ２は、第４絶縁膜８４と第５絶縁膜８５との間に設けられている。第１メタルＭ１と第２メタルＭ２とはコンタクトプラグ９４により接続されている。また、少なくとも一層の絶縁膜８０は、第４絶縁膜８４の上面および第２メタルＭ２の表面を覆う第７絶縁膜８７を更に含んでいる。開口Ｐは、第７絶縁膜８７の上面から、第７絶縁膜８７、第４絶縁膜８４および第３絶縁膜８３を貫通し、第２絶縁膜８２の上面に達している。開口Ｐ内には、低誘電率領域７０として、第１の実施の形態と同様の空隙ＡＧが設けられている。
空隙ＡＧは、積層方向Ｚにおいて、第１メタルＭ１の下面よりも下方の第１領域Ａ１と、第１メタルＭ１の下面と上面との間の第２領域Ａ２と、第１メタルＭ１の上面よりも上方の第３領域Ａ３とに設けられている。第３領域Ａ３において、空隙ＡＧは、第１メタルＭ１の間および第２メタルＭ２の間に設けられている。よって、本実施の形態では、上記第１の実施の形態と同様に、ゲート電極２０とコンタクトプラグ６０Ｓ，６０Ｄとの間の容量あるいはゲート電極２０と第１メタルＭ１との間の容量ＣｇＭ、または、第１メタルＭ１どうしの間に生じる容量（配線間容量）ＣＭＭ１が抑えられることに加えて、第２メタルＭ２どうしの間に生じる容量（配線間容量）ＣＭＭ２も抑えられ、オフ容量の外部成分Ｃｅｘが低減される。
（第３の実施の形態）
また、上記第１の実施の形態では、低誘電率領域７０が、第１絶縁膜８１および第２絶縁膜８２のうちゲート電極２０の表面を覆う部分の幅Ｗ８２以下の幅Ｗ７０で設けられている場合について説明した。しかしながら、ゲート電極２０のフィンガー部２１の幅を小さくした場合には、図３３に示した電界効果トランジスタ１０Ｂのように、低誘電率領域７０は、第１絶縁膜８１および第２絶縁膜８２のうちゲート電極２０の表面を覆う部分の幅Ｗ８２よりも大きい幅Ｗ７０で設けられていることも可能である。
（第４の実施の形態）
更に、上記第１の実施の形態では、低誘電率領域７０として、開口Ｐ内に気密封止された空隙ＡＧを設ける場合について説明した。しかしながら、低誘電率領域７０は空隙ＡＧに限られず、第３絶縁膜８３および第４絶縁膜８４（開口Ｐが貫通する絶縁膜）よりも低誘電率の材料により構成されていてもよい。具体的には、例えば第３絶縁膜８３および第４絶縁膜８４が酸化シリコン（ＳｉＯ２、誘電率３．９）膜である場合には、第５絶縁膜８５をＳｉＯＣ（炭素が添加された酸化シリコン、誘電率２．９）により構成し、開口Ｐの少なくとも一部を第５絶縁膜８５で埋め込むようにすることも可能である。例えば図３４に示した電界効果トランジスタ１０Ｃのように、低誘電率領域７０のうち第１領域Ａ１および第２領域Ａ２は、第３絶縁膜８３および第４絶縁膜８４よりも低誘電率の第５絶縁膜８５により埋め込まれていてもよい。また、低誘電率領域７０のうち第３領域Ａ３には空隙ＡＧが設けられていてもよい。
（第５の実施の形態）
加えて、上記第１の実施の形態では、低誘電率領域７０が、ゲート電極２０のフィンガー部２１と平行に延長されている場合について説明した。しかしながら、図３５ないし図３７に示した電界効果トランジスタ１０Ｄのように、低誘電率領域７０は、ゲート電極２０のフィンガー部２１に対して交差する方向、例えばゲート電極２０のフィンガー部２１に対して垂直な方向（Ｘ方向）に延長されていてもよい。これにより、ゲート電極２０と開口Ｐおよび低誘電率領域７０との合わせずれの影響を小さくすることが可能となる。また、この場合、低誘電率領域７０は、ゲート電極２０のフィンガー部２１の延長方向（Ｙ方向）に沿って複数並べて配置されていてもよい。
図３８ないし図４２は、本実施の形態に係る電界効果トランジスタ１０Ｄの製造方法を工程順に表したものである。なお、第１の実施の形態と重複する工程については図１９ないし図３１を参照して説明する。
まず、図３８および図３９に示したように、第１の実施の形態と同様にして、図１９ないし図２９に示した工程により、半導体層５０の上面側にゲート電極２０を形成し、半導体層５０にソース領域５０Ｓおよびドレイン領域５０Ｄを形成したのち、第１絶縁膜８１ないし第３絶縁膜８３、コンタクトプラグ６０Ｓ，６０Ｄ、第１メタルＭ１および第４絶縁膜８４を形成する。
次いで、図４０ないし図４２に示したように、第４絶縁膜８４の上にレジスト膜Ｒ１を形成し、このレジスト膜Ｒ１をマスクとしたドライエッチングにより開口Ｐを形成する。
続いて、レジスト膜Ｒ１を除去し、図３５ないし図３７に示したように、第４絶縁膜８４の上に第５絶縁膜８５を形成し、開口Ｐの上部を第５絶縁膜８５で閉塞させ、開口Ｐ内に気密封止された空隙ＡＧを形成する。以上により、図３５ないし図３７に示した電界効果トランジスタ１０Ｄが完成する。
（第６の実施の形態）
更にまた、上記第１の実施の形態では、図１４に示したように、低誘電率領域７０（空隙ＡＧ等）が、アクティブ領域ＡＡ内のゲート電極２０のフィンガー部２１の上方に設けられている場合について説明した。しかしながら、図４３に示した電界効果トランジスタ１０Ｅのように、低誘電率領域７０は、フィンガー部２１の上方または、連結部２２の少なくとも一部の上方に設けられていることも可能である。具体的には、低誘電率領域７０は、連結部２２のうち、ドレイン電極３０Ｄのフィンガー部３１Ｄおよび連結部３２Ｄを回避した領域の上方に設けられていることが好ましい。なお、図４３では、ゲート電極２０のフィンガー部２１の上方の低誘電率領域７０は省略している。
（適用例）
図４４は、無線通信装置の一例を表したものである。この無線通信装置３は、例えば、音声、データ通信、ＬＡＮ接続など多機能を有する携帯電話システムである。無線通信装置３は、例えば、アンテナＡＮＴと、高周波スイッチ１と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Radio Frequency Integrated Circuit）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆ（例えば、無線ＬＡＮ（Ｗ−ＬＡＮ；Wireless Local Area Network ）、Bluetooth （登録商標）、他）とを有している。高周波スイッチ１は、第１の実施の形態において図１ないし図５を参照して説明した高周波スイッチ１により構成されている。高周波集積回路ＲＦＩＣとベースバンド部ＢＢとはインタフェース部Ｉ／Ｆにより接続されている。
この無線通信装置３では、送信時、すなわち、無線通信装置３の送信系から送信信号をアンテナＡＮＴへと出力する場合には、ベースバンド部ＢＢから出力される送信信号は、高周波集積回路ＲＦＩＣ、高電力増幅器ＨＰＡ、および高周波スイッチ１を介してアンテナＡＮＴへと出力される。
受信時、すなわち、アンテナＡＮＴで受信した信号を無線通信装置３の受信系へ入力させる場合には、受信信号は、高周波スイッチ１および高周波集積回路ＲＦＩＣを介してベースバンド部ＢＢに入力される。ベースバンド部ＢＢで処理された信号は、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆなどの出力部から出力される。
以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。
更に、例えば、上記実施の形態では、高周波スイッチ１、電界効果トランジスタ１０、および無線通信措置３の構成を具体的に挙げて説明したが、これらは、図示した構成要素を全て備えるものに限定されるものではない。また、一部の構成要素を他の構成要素に置換することも可能である。
加えて、上記実施の形態では、電界効果トランジスタ１０を無線通信装置３の高周波スイッチ１に適用した場合について説明したが、電界効果トランジスタ１０は高周波スイッチ（ＲＦ−ＳＷ）のほか、ＰＡ（Power Amplifier）などの他の高周波デバイスにも適用可能である。
更にまた、上記実施の形態において説明した各層の形状、材料および厚み、または成膜方法等は限定されるものではなく、他の形状、材料および厚みとしてもよく、または他の成膜方法としてもよい。
更にまた、例えば、上記実施の形態では、ＳＯＩ基板５５の支持基板５３が高抵抗シリコン基板である場合について説明した。しかしながら、ＳＯＩ基板５５は、サファイアよりなる支持基板５３を有する、いわゆるＳＯＳ（Silicon on Sapphire）基板でもよい。サファイアよりなる支持基板５３は絶縁性なので、ＳＯＳ基板上に形成された電界効果トランジスタ１０は、ＧａＡｓなどの化合物系ＦＥＴにより近い特性を示す。なお、本開示は、ＳＯＩ基板またはＳＯＳ基板に限られず、バルク基板に電界効果トランジスタ１０を形成する場合にも適用可能である。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
（１）
ゲート電極と、
前記ゲート電極を間にしてソース領域およびドレイン領域を有する半導体層と、
前記ソース領域および前記ドレイン領域の上に設けられたコンタクトプラグと、
前記コンタクトプラグの上に積層された第１メタルと、
前記半導体層の面内方向において前記第１メタルの間の領域に設けられると共に、積層方向において少なくとも前記第１メタルの下面よりも下方の第１領域に設けられた低誘電率領域と
を備えた電界効果トランジスタ。
（２）
前記低誘電率領域は、前記積層方向において、前記第１領域と、前記第１メタルの下面と前記第１メタルの上面との間の第２領域とに設けられている
前記（１）記載の電界効果トランジスタ。
（３）
前記低誘電率領域は、前記積層方向において、前記第１領域および前記第２領域と、前記第１メタルの上面よりも上方の第３領域とに設けられている
前記（２）記載の電界効果トランジスタ。
（４）
前記半導体層の上に設けられた少なくとも一層の絶縁膜と、
前記少なくとも一層の絶縁膜の上面から前記ゲート電極の上面に向けて設けられた開口と
を更に備え、
前記低誘電率領域は、前記開口内に設けられている
前記（３）記載の電界効果トランジスタ。
（５）
前記少なくとも一層の絶縁膜は、エッチングレートの異なる複数の絶縁膜を含む
前記（４）記載の電界効果トランジスタ。
（６）
前記少なくとも一層の絶縁膜は、
前記ゲート電極の表面および前記半導体層の上面を覆う第１絶縁膜と、
前記第１絶縁膜の表面を覆う第２絶縁膜と、
前記第２絶縁膜の表面と前記第１メタルの下面との間に設けられた第３絶縁膜と、
を含み、
前記第２絶縁膜は、前記第１絶縁膜および前記第３絶縁膜とはエッチングレートの異なる材料により構成され、
前記開口は、少なくとも前記第３絶縁膜を貫通して前記第２絶縁膜の上面に達している
前記（４）または（５）記載の電界効果トランジスタ。
（７）
前記少なくとも一層の絶縁膜は、前記第３絶縁膜の上面および前記第１メタルの表面を覆う第４絶縁膜を更に含み、
前記開口は、前記第４絶縁膜の上面から前記第２絶縁膜の上面に達している
前記（６）記載の電界効果トランジスタ。
（８）
前記少なくとも一層の絶縁膜は、前記第４絶縁膜の上に、第５絶縁膜を更に含み、
前記開口内の少なくとも一部に、前記低誘電率領域として、空隙が設けられ、
前記空隙の上部は、前記第５絶縁膜により閉塞されている
前記（７）記載の電界効果トランジスタ。
（９）
前記第５絶縁膜は、前記開口の側面および底面を被覆している
前記（８）記載の電界効果トランジスタ。
（１０）
前記低誘電率領域は、前記第１絶縁膜および前記第２絶縁膜のうち前記ゲート電極の表面を覆う部分の幅以下の幅で設けられている
前記（６）ないし（９）のいずれかに記載の電界効果トランジスタ。
（１１）
前記ゲート電極は、一方向に延長されており、
前記コンタクトプラグ、前記第１メタルおよび前記低誘電率領域は、前記ゲート電極に対して平行に延長されている
前記（１）ないし（１０）のいずれかに記載の電界効果トランジスタ。
（１２）
前記半導体層に前記ソース領域および前記ドレイン領域が設けられた素子領域と、
多層配線部を有する配線領域と、
前記素子領域および前記配線領域を区画する素子分離層と
を更に備え、
前記低誘電率領域は、前記素子領域内に設けられている
前記（１）ないし（１１）のいずれかに記載の電界効果トランジスタ。
（１３）
前記素子領域および前記配線領域を含むアクティブ領域と、
前記アクティブ領域の外側に設けられ、前記素子分離層が設けられた素子分離領域と
を備え、
前記素子分離領域は、前記素子分離層上に、前記ゲート電極に接続されたゲートコンタクトを有し、
前記低誘電率領域は、前記ゲートコンタクトを回避して設けられている
前記（１２）記載の電界効果トランジスタ。
（１４）
前記第４絶縁膜と前記第５絶縁膜との間に、第２メタルを更に備え、
前記少なくとも一層の絶縁膜は、前記第４絶縁膜の上面および前記第２メタルの表面を覆う第７絶縁膜を更に含み、
前記開口は、前記第７絶縁膜の上面から前記第２絶縁膜の上面に達している
前記（８）記載の電界効果トランジスタ。
（１５）
前記低誘電率領域は、前記第１絶縁膜および前記第２絶縁膜のうち前記ゲート電極の表面を覆う部分の幅よりも大きい幅で設けられている
前記（６）ないし（９）のいずれかに記載の電界効果トランジスタ。
（１６）
前記開口の少なくとも一部に、前記低誘電率領域として、前記第３絶縁膜および前記第４絶縁膜よりも誘電率の低い材料よりなる第５絶縁膜が埋め込まれている
前記（７）記載の電界効果トランジスタ。
（１７）
前記ゲート電極は、一方向に延長されており、
前記コンタクトプラグおよび前記第１メタルは、前記ゲート電極に対して平行に延長され、
前記低誘電率領域は、前記ゲート電極に対して交差する方向に延長されている
前記（１）ないし（１６）のいずれかに記載の電界効果トランジスタ。
（１８）
前記ゲート電極は、同一方向に延長された複数のフィンガー部と、前記複数のフィンガー部を連結する連結部とを有し、
前記低誘電率領域は、前記フィンガー部の上方または前記連結部の少なくとも一部の上方に設けられている
前記（１）ないし（１７）のいずれかに記載の電界効果トランジスタ。
（１９）
電界効果トランジスタを備え、
前記電界効果トランジスタは、
ゲート電極と、
前記ゲート電極を間にしてソース領域およびドレイン領域を有する半導体層と、
前記ソース領域および前記ドレイン領域の上に設けられたコンタクトプラグと、
前記コンタクトプラグの上に積層された第１メタルと、
前記半導体層の面内方向において前記第１メタルの間の領域に設けられると共に、積層方向において少なくとも前記第１メタルの下面よりも下方の第１領域に設けられた低誘電率領域と
を有する高周波デバイス。
（２０）
半導体層の上面側にゲート電極を形成する工程と、
前記半導体層に、前記ゲート電極を間にしてソース領域およびドレイン領域を形成する工程と、
前記ソース領域および前記ドレイン領域の上にコンタクトプラグを設ける工程と、
前記コンタクトプラグの上に第１メタルを積層する工程と、
前記半導体層の面内方向において前記第１メタルの間の領域に、積層方向において少なくとも前記第１メタルの下面よりも下方の第１領域に低誘電率領域を設ける工程と
を含む電界効果トランジスタの製造方法。
１…高周波スイッチ、３…無線通信装置、１０，１０Ａ〜１０Ｅ…電界効果トランジスタ、２０…ゲート電極、２１…フィンガー部、２２…連結部、２３…ゲート酸化膜、２４…ゲートコンタクトプラグ、２５…ゲートコンタクト層、３０Ｓ…ソース電極、３１Ｓ…フィンガー部、３２Ｓ…連結部、３０Ｄ…ドレイン電極、３１Ｄ…フィンガー部、３２Ｄ…連結部、５０…半導体層、５０Ｓ…ソース領域、５０Ｄ…ドレイン領域、５１Ｓ，５１Ｄ…低抵抗領域、５２Ｓ，５２Ｄ…エクステンション領域、５３…支持基板、５４…埋込み酸化膜、５５…ＳＯＩ基板、６０Ｓ，６０Ｄ…コンタクトプラグ、７０…低誘電率領域、８０…少なくとも一層の絶縁膜、８１…第１絶縁膜、８２…第２絶縁膜、８３…第３絶縁膜、８４…第４絶縁膜、８５…第５絶縁膜、８６…第６絶縁膜、８７…第７絶縁膜、９０…多層配線部、９１…第１配線層、９２…第２配線層、９３…コンタクトプラグ、１００…素子分離層、Ａ１…第１領域、Ａ２…第２領域、Ａ３…第３領域、ＡＡ…アクティブ領域、ＡＡ１…素子領域、ＡＡ２…配線領域、ＡＢ…素子分離領域、ＡＧ…空隙、Ｍ１…第１メタル、Ｍ２…第２メタル、Ｐ…開口。

Claims (20)

  1. ゲート電極と、
    前記ゲート電極を間にしてソース領域およびドレイン領域を有する半導体層と、
    前記ソース領域および前記ドレイン領域の上に設けられたコンタクトプラグと、
    前記コンタクトプラグの上に積層されたソース電極およびドレイン電極を含む第１メタルと、
    空隙により構成され、前記空隙は、前記半導体層の面内方向において前記ソース電極と前記ドレイン電極との間の領域に設けられると共に、積層方向において少なくとも前記第１メタルの下面よりも下方の第１領域に設けられ、前記空隙の下端は、前記積層方向において前記ゲート電極の上面近傍に位置している、低誘電率領域と
    を備えた高周波デバイス用電界効果トランジスタ。
  2. 前記空隙は、前記積層方向において、前記第１領域と、前記第１メタルの下面と前記第１メタルの上面との間の第２領域とに設けられている
    請求項１記載の高周波デバイス用電界効果トランジスタ。
  3. 前記空隙は、前記積層方向において、前記第１領域と、前記第１メタルの下面と前記第１メタルの上面との間の第２領域と、前記第１メタルの上面よりも上方の第３領域とに設けられている
    請求項１記載の高周波デバイス用電界効果トランジスタ。
  4. 前記空隙は、前記積層方向において前記第１領域に設けられている
    請求項１記載の高周波デバイス用電界効果トランジスタ。
  5. 前記半導体層の上に設けられた少なくとも一層の絶縁膜と、
    前記半導体層の面内方向において前記ソース電極と前記ドレイン電極との間の領域に設けられると共に、前記積層方向において前記少なくとも一層の絶縁膜のうちの一の絶縁膜の上面から前記ゲート電極の上面に向けて前記少なくとも一層の絶縁膜のうちの他の絶縁膜の上面まで設けられた開口と
    を更に備え、
    前記空隙は、前記開口内の少なくとも一部に設けられている
    請求項１ないし４のいずれか１項に記載の高周波デバイス用電界効果トランジスタ。
  6. 前記少なくとも一層の絶縁膜は、エッチングレートの異なる複数の絶縁膜を含む
    請求項５記載の高周波デバイス用電界効果トランジスタ。
  7. 前記少なくとも一層の絶縁膜は、
    前記ゲート電極の表面および前記半導体層の上面を覆う第１絶縁膜と、
    前記第１絶縁膜の断面形状に倣った断面形状で前記第１絶縁膜の表面を覆う第２絶縁膜と、
    前記第２絶縁膜の表面と前記第１メタルの下面との間に設けられた第３絶縁膜と、
    を含み、
    前記第２絶縁膜は、前記第１絶縁膜および前記第３絶縁膜とはエッチングレートの異なる材料により構成され、
    前記コンタクトプラグは、前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜を貫通して設けられ、
    前記開口は、少なくとも前記第３絶縁膜を貫通して前記第２絶縁膜の上面に達し、前記開口の下端は、前記第１絶縁膜および前記第２絶縁膜を間にして前記ゲート電極に対向し、
    前記空隙の下端は、前記積層方向において前記第２絶縁膜の上面近傍に位置している
    請求項５または６記載の高周波デバイス用電界効果トランジスタ。
  8. 前記少なくとも一層の絶縁膜は、前記第３絶縁膜の上面および前記第１メタルの表面を覆う第４絶縁膜を更に含み、
    前記開口は、前記第４絶縁膜の上面から前記第４絶縁膜および前記第３絶縁膜を貫通して前記第２絶縁膜の上面に達している
    請求項７記載の高周波デバイス用電界効果トランジスタ。
  9. 前記少なくとも一層の絶縁膜は、前記第４絶縁膜の上に、第５絶縁膜を更に含み、
    前記空隙の上部は、前記第５絶縁膜により閉塞されている
    請求項８記載の高周波デバイス用電界効果トランジスタ。
  10. 前記第５絶縁膜は、前記開口の側面および底面を被覆している
    請求項９記載の高周波デバイス用電界効果トランジスタ。
  11. 前記低誘電率領域は、前記第１絶縁膜および前記第２絶縁膜のうち前記ゲート電極の表面を覆う部分の幅以下の幅で設けられている
    請求項７ないし１０のいずれか１項に記載の高周波デバイス用電界効果トランジスタ。
  12. 前記ゲート電極は、一方向に延長されており、
    前記コンタクトプラグ、前記第１メタルおよび前記低誘電率領域は、前記ゲート電極に対して平行に延長されている
    請求項１ないし１１のいずれか１項に記載の高周波デバイス用電界効果トランジスタ。
  13. 前記半導体層に前記ソース領域および前記ドレイン領域が設けられた素子領域と、
    多層配線部を有する配線領域と、
    前記素子領域および前記配線領域を区画する素子分離層と
    を更に備え、
    前記低誘電率領域は、前記素子領域内に設けられている
    請求項１ないし１２のいずれか１項に記載の高周波デバイス用電界効果トランジスタ。
  14. 前記素子領域および前記配線領域を含むアクティブ領域と、
    前記アクティブ領域の外側に設けられ、前記素子分離層が設けられた素子分離領域と
    を備え、
    前記素子分離領域は、前記素子分離層上に、前記ゲート電極に接続されたゲートコンタクトを有し、
    前記低誘電率領域は、前記ゲートコンタクトを回避して設けられている
    請求項１３記載の高周波デバイス用電界効果トランジスタ。
  15. 前記第４絶縁膜と前記第５絶縁膜との間に、第２メタルを更に備え、
    前記少なくとも一層の絶縁膜は、前記第４絶縁膜の上面および前記第２メタルの表面を覆う第７絶縁膜を更に含み、
    前記開口は、前記第７絶縁膜の上面から前記第７絶縁膜、前記第４絶縁膜および前記第３絶縁膜を貫通して前記第２絶縁膜の上面に達している
    請求項９記載の高周波デバイス用電界効果トランジスタ。
  16. 前記低誘電率領域は、前記第１絶縁膜および前記第２絶縁膜のうち前記ゲート電極の表面を覆う部分の幅よりも大きい幅で設けられている
    請求項７ないし１０のいずれか１項に記載の高周波デバイス用電界効果トランジスタ。
  17. 前記ゲート電極は、一方向に延長されており、
    前記コンタクトプラグおよび前記第１メタルは、前記ゲート電極に対して平行に延長され、
    前記低誘電率領域は、前記ゲート電極に対して交差する方向に延長されている
    請求項１ないし１６のいずれか１項に記載の高周波デバイス用電界効果トランジスタ。
  18. 前記ゲート電極は、同一方向に延長された複数のフィンガー部と、前記複数のフィンガー部を連結する連結部とを有し、
    前記低誘電率領域は、前記フィンガー部の上方または前記連結部の少なくとも一部の上方に設けられている
    請求項１ないし１７のいずれか１項に記載の高周波デバイス用電界効果トランジスタ。
  19. 高周波デバイス用電界効果トランジスタを備え、
    前記高周波デバイス用電界効果トランジスタは、
    ゲート電極と、
    前記ゲート電極を間にしてソース領域およびドレイン領域を有する半導体層と、
    前記ソース領域および前記ドレイン領域の上に設けられたコンタクトプラグと、
    前記コンタクトプラグの上に積層されたソース電極およびドレイン電極を含む第１メタルと、
    空隙により構成され、前記空隙は、前記半導体層の面内方向において前記ソース電極と前記ドレイン電極との間の領域に設けられると共に、積層方向において少なくとも前記第１メタルの下面よりも下方の第１領域に設けられ、前記空隙の下端は、前記積層方向において前記ゲート電極の上面近傍に位置している、低誘電率領域と
    を有する高周波デバイス。
  20. 半導体層の上面側にゲート電極を形成する工程と、
    前記半導体層に、前記ゲート電極を間にしてソース領域およびドレイン領域を形成する工程と、
    前記ソース領域および前記ドレイン領域の上にコンタクトプラグを設ける工程と、
    前記コンタクトプラグの上にソース電極およびドレイン電極を含む第１メタルを積層する工程と、
    空隙により構成される低誘電率領域を設け、前記空隙を、前記半導体層の面内方向において前記ソース電極と前記ドレイン電極との間の領域に、積層方向において少なくとも前記第１メタルの下面よりも下方の第１領域に設け、前記空隙の下端を、前記積層方向において前記ゲート電極の上面近傍に位置させる工程と
    を含む高周波デバイス用電界効果トランジスタの製造方法。
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