JP6328370B2 - 積層チップ電子部品 - Google Patents

Description

本発明は、積層チップ電子部品に関する。

積層チップ電子部品の一つであるインダクタ（ｉｎｄｕｃｔｏｒ）は、抵抗、キャパシタと共に、電子回路を形成することでノイズを除去する代表的な受動素子である。

積層チップタイプのインダクタは、磁性体または誘電体にコイルが形成されるように導電パターンを印刷した後に積層して製造されることができる。このような積層チップインダクタは、導電パターンが形成された磁性体層または誘電体層を多数積層した構造を有し、上記積層チップインダクタ内の内部導電パターンは、チップ内においてコイル構造を形成するために各磁性体層に形成されたビア電極によって順次に接続されることで、目標とするインダクタンス及びインピーダンスなどの特性を具現する。

最近、積層チップインダクタには、小型化のニーズが増加している。小型化した積層チップインダクタを製造する場合にも、デラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）を防止するため、チップサイズに対して相対的に大きい切断マージンを形成するという問題点がある。

従って、小型化しても高容量が確保できる積層チップインダクタの開発が求められてきた。

韓国公開特許第２００１−００８５３７６号公報 特開２００５−１４２３８９号公報

本発明の一態様の目的は、小型化しても高容量が確保できる積層チップ電子部品を提供することにある。

本発明の一態様による積層チップ電子部品は、２０１６サイズ以下であり、導電パターンが形成される多数の磁性体層と、上記導電パターンが電気的に接続されて積層方向にコイルパターンをなすようにするビア電極と、を備える積層本体を含み、上記コイルパターンを上記積層本体の長さ及び幅方向に投影したとき、上記コイルパターンの内部に形成される面積をＡｉ、上記コイルパターンの外部に形成される面積をＡｏと規定すると、０．４０≦Ａｉ／Ａｏ≦１．０３を満たすことができる。また、上記コイルパターンの面積をＡｅ、上記長さ及び幅方向に投影された上記積層本体の全体面積をＡｔと規定するとき、０．１３≦Ａｅ／Ａｔ≦０．７８を満たすことができる。

また、本発明の一態様による積層チップ電子部品の上記積層本体は、上記導電パターンと同一層をなす第１磁性体層と、上記第１磁性体層の間に介在する第２磁性体層上と、を含むことができる。

また、本発明の一態様による積層チップ電子部品の上記第１磁性体層は、上記第２磁性体層上に印刷された上記導電パターンの厚さの分だけ印刷されて形成されることができる。

また、本発明の一態様による積層チップ電子部品の上記積層チップ電子部品の長さ及び幅は、２．０±０．１ｍｍ及び１．６±０．１ｍｍの範囲を有することができる。

また、本発明の一態様による積層チップ電子部品の上記Ａｉは、上記コイルパターンの内部を占める上記磁性体層の面積であることができる。

また、本発明の一態様による積層チップ電子部品の上記Ａｏは、上記コイルパターンの外部を占める上記磁性体層の面積であることができる。

また、本発明の一態様による積層チップ電子部品の上記コイルパターンは、幅方向の導電パターン及び長さ方向の導電パターンを含み、上記長さ方向の導電パターンにおいて幅方向に形成されるマージン部の幅は、上記幅方向の導電パターンにおいて長さ方向に形成されるマージン部の幅より狭いことができる。

一方、本発明の他の一態様による積層チップ電子部品は、多数の磁性体層が積層形成される積層本体と、上記多数の磁性体層の間に配置され、積層方向に電気的に接続されてコイルパターンを形成する導電パターンと、を含み、一つの上記コイルパターンを上記積層本体の長さ及び幅方向に投影して見るとき、上記コイルパターンの内部に露出する上記磁性体層の面積をＡｉ、上記コイルパターンの外部に露出する上記磁性体層の面積をＡｏと規定すると、０．４０≦Ａｉ／Ａｏ≦１．０３を満たすことができる。

また、本発明の一態様による積層チップ電子部品において、上記コイルパターンの面積をＡｅ、上記長さ及び幅方向に投影された上記積層本体の全体面積をＡｔと規定するとき、０．１３≦Ａｅ／Ａｔ≦０．７８を満たすことができる。

また、本発明の一態様による積層チップ電子部品の上記磁性体層は、磁性体グリーンシートが焼成された第２磁性体層と、上記第２磁性体層上に印刷される上記導電パターンの厚さの分だけ磁性物質が塗布されて焼成された第１磁性体層と、を含むことができる。

また、本発明の一態様による積層チップ電子部品の上記コイルパターンは、幅方向の導電パターン及び長さ方向の導電パターンを含み、上記長さ方向の導電パターンにおいて幅方向に形成されるマージン部の幅は、上記幅方向の導電パターンにおいて長さ方向に形成されるマージン部の幅より狭いことができる。

また、本発明の一態様による上記積層チップ電子部品の長さ及び幅は、２．０±０．１ｍｍ及び１．６±０．１ｍｍの範囲を有することができる。

本発明の一態様による積層チップ電子部品によると、小型化しても容量を高めると共に、デラミネーション不良を著しく減少させることができる。

本発明の一実施形態による積層チップインダクタの概略部分切開斜視図である。 図１の積層チップインダクタの導電パターンと磁性体層が積層される形状を示す概略図である。 図１の積層チップインダクタの積層形状を分解して示す概略斜視図である。 図１の磁性体層に形成される導電パターンの形状を示す概略平面図である。 図１のＶ−Ｖ’線に沿った切断面を示す概略図である。 図１のVI−VI’線に沿った切断面を示す概略図である。 図１の積層チップインダクタを長さ及び幅方向に研磨して導電パターンが１回のターンを形成する形状を投影して示す概略平面図である。

以下では、図面を参照して本発明の具体的な実施形態について詳細に説明する。但し、本発明の思想は提示される実施形態に制限されず、本発明の思想を理解する当業者は、同じ思想の範囲内で他の構成要素の追加、変更、削除などを通じて、退歩的な他の発明や本発明の思想の範囲内に含まれる他の実施形態を容易に提案することができ、これも本願発明の思想の範囲内に含まれる。

また、各実施形態の図面に示す同一思想の範囲内の機能が同一の構成要素は、同一の参照符号を用いて説明する。

本発明の一実施形態による積層チップ電子部品は、磁性体層上に導電パターンが形成されるチップインダクタ（ｃｈｉｐ ｉｎｄｕｃｔｏｒ）、チップビーズ（ｃｈｉｐ ｂｅａｄｓ）、チップフィルタ（ｃｈｉｐ ｆｉｌｔｅｒ）などに適切に応用されることができる。

以下では、積層チップインダクタを用いて本発明の実施形態について説明する。

積層チップインダクタ

図１は本発明の一実施形態による積層チップインダクタの概略部分切開斜視図であり、図２は図１の積層チップインダクタの導電パターンと磁性体層が積層される形状を示す概略図であり、図３は図１の積層チップインダクタの積層形状を分解して示す概略斜視図である。

また、図４は図１の磁性体層に形成される導電パターンの形状を示す概略平面図である。

図１から図４を参照すると、積層チップインダクタ１０は、積層本体１５と、導電パターン４０と、磁性体層６２、６４と、外部電極２０と、を含むことができる。

上記積層本体１５は、磁性体グリーンシート上に導電パターン４０を印刷し、上記導電パターン４０が形成された磁性体グリーンシートを積層した後、焼結して製造されることができる。

上記積層本体１５は六面体状であることができる。磁性体グリーンシートを積層した後、チップ状に焼結するとき、セラミック粉末の焼結収縮によって上記積層本体１５の外観は完全な直線を有する六面体状ではない可能性がある。但し、上記積層本体１５は、実質的に六面体状を有するものと理解してよい。

本発明の実施形態を明確に説明するため、六面体の方向を定義すると、図１に示されるＬ、Ｗ及びＴは、それぞれ長さ方向、幅方向、厚さ方向を示す。ここで、厚さ方向は、磁性体層が積層された積層方向と同一の概念で用いられることができる。

図１の実施形態は、長さ方向が幅または厚さ方向より大きい直六面体状を有するチップインダクタ１０に関するものである。

ここで、本実施形態は、図２に示されているように、磁性体グリーンシート上に導電パターン４０を印刷した後に上記導電パターン４０の厚さの分だけ磁性物質を塗布または印刷することができる。即ち、上記磁性物質は、焼結後、上記磁性体グリーンシートと区別される別途の磁性体層を形成することができる。焼結後、導電パターン４０と同一層をなす磁性体層を第１磁性体層６４、積層本体１５内において上記第１磁性体層６４の間に介在する焼結後の上記磁性体グリーンシートは、第２磁性体層６２と規定することができる。

上記積層本体１５を構成する多数の第１及び第２磁性体層６４、６２は焼結された状態で、隣接する第１及び第２磁性体層６４、６２間の境界は、走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を使用せずには確認できないほど一体化されていることができる。

また、本発明の一実施形態による積層チップインダクタ１０のサイズは、外部電極２０を含む上記積層本体１５の長さ及び幅がそれぞれ２．０±０．１ｍｍ及び１．６±０．１ｍｍ（２０１６サイズ）の範囲を有することができ、２０１６サイズ以下（即ち、積層本体の長さは２．１ｍｍ以下で、上記積層本体の幅は１．７ｍｍ以下）に形成することもできる。

上記第１及び第２磁性体層６４、６２は、Ｎｉ−Ｃｕ−Ｚｎ系、Ｎｉ−Ｃｕ−Ｚｎ−Ｍｇ系、Ｍｎ−Ｚｎ系のフェライト材料を用いるが、これに限定されるものではない。

図２ａから図２ｃを参照すると、フェライトグリーンシート６２上に導電パターン４０を印刷して乾燥し（図２ａ）、上記導電パターン４０と同一層を形成するように上記導電パターン４０の隣の空間にフェライトスラリーをペースト（ｐａｓｔｅ）で印刷して上記フェライトグリーンシート６２とは異なる別途の平坦化された磁性体層６４を形成する。上記フェライトグリーンシート６２、上記導電パターン４０と平坦化された磁性体層６４が一つの積層キャリア６０を形成する（図２ｂ）。また、上記積層キャリア６０は、上記導電パターン４０が積層方向にコイルパターン５０（図４）を形成するように多数が積層されることができる（図２ｃ）。

このように積層チップインダクタ１０を形成すると、導電パターン４０と積層キャリア６０との間に段差がないため、圧搾または焼結のような工程を経ても導電パターン４０が磁性体層６０に陥没し、変形される現象が著しく減少する。

図７に示されているように、長さ及び幅方向に研磨して磁性体層６０が露出しても、導電パターン４０の形状が同一の厚さにおいて導電パターン４０の断絶現象がなく、グリーンシートに印刷した導電パターン４０の形状をそのまま維持することができる。

上記導電パターン４０は、銀（Ａｇ）を主成分とする導電ペーストを所定の厚さで印刷して形成されることができる。上記導電パターン４０は、長さ方向の両端部に形成される外部電極２０と電気的に連結されることができる。

上記外部電極２０は、上記セラミック本体１５の長さ方向の両端部に形成され、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ及びＰｄのうち選択された合金を電気めっきして形成されることができるが、特に、これらの材料に制限されるものではない。

上記導電パターン４０は、上記外部電極２０と電気的に接続されるリードを備えることができる。

図３を参照すると、一つの積層キャリア６０ａ上の上記導電パターン４０ａは、長さ方向の導電パターン４２ａと、幅方向の導電パターン４４ａと、を含む。上記導電パターン４０ａは、磁性体層６２ａに形成されるビア電極７２、７４により、磁性体層６２ａを介して配置される他の一つの積層キャリア６０ｂ上の導電パターン４０ｂと電気的に連結され、積層方向にコイルパターン５０を形成する。

本実施形態のコイルパターン５０は、全て９．５回のターン数を有するが、これに限定されるものではない。コイルパターン５０が９．５回のターン数を有するようにするためには、カバー層をなす上部及び下部の磁性体層８０ａ、８０ｂの間に導電パターン４０ａ、４０ｂ、、４０ｍが形成された積層キャリア６０ａ、６０ｂ、、６０ｍが１３個配置される。

本実施形態には、１回のターン数を有するコイルパターン５０を形成するため、２個の積層キャリアを必要とする導電パターン４２ａ、４４ｂが開示されているが、これに限定されず、導電パターンの形状によって必要な積層キャリアの数が異なることができる。

図４を参照して上記コイルパターン５０の１回のパターンについて説明すると、同一の磁性体層６０ｂに形成される導電パターン４０ｂにおける一つのビア電極７２ｂを１、他のビア電極７４ｂを２、上記２に対応する積層方向の下部の導電パターン４０ｃにおける一つのビア電極７２ｃを３、上記１に対向する磁性体層６０ｃにおける導電パターン４０ｃの対向地点を４と規定するとき、上記１から反時計回りに１回のターン（１→２→３→４）をなすことを一つのターンと規定することができる。また、上記４を１’と規定するとき、次の１回のターン（１’→２’→３’→４’）が形成されることができる。

図５は、図１のＶ−Ｖ’線に沿った切断面を示す概略図であり、図６は図１のVI−VI’線に沿った切断面を示す概略図である。

図１の積層チップインダクタを、図５は長さ方向Ｌ及び厚さ方向Ｔに切断し、図６は幅Ｗ及び厚さＴ方向に切断した。

図５及び図６の断面図において、導電パターン４０が形成されない部分は点線部分で示されている。

図５に示されているように、長さ方向Ｌ及び厚さ方向Ｔにおいて、導電パターン４０が形成される最上部及び最下部の磁性体層には、外部電極２０と電気的に連結されるリード４８が形成される。上記リード４８は、セラミック本体１５の長さ方向の短辺Ｗｓ１、Ｗｓ２に露出し、上記外部電極２０と電気的に連結される。

上記導電パターン４０は、第１磁性体層６４と同一層をなし、積層本体１５内において第２磁性体層６２を介して対向配置されることができる。

ここで、上記第１磁性体層６４は、上記導電パターン４０の厚さの分だけ印刷されて形成されることができる。

図７は図１の積層チップインダクタを長さ及び幅方向に研磨して導電パターンが１回のターンを形成する形状を投影して示す概略平面図である。

図７を参照すると、導電パターン４０が一つのコイルパターン５０を形成する詳しい形状が分かる。上記コイルパターン５０は、幅方向の導電パターン４４及び長さ方向の導電パターン４２がビア電極７２、７４を通じて電気的に接続されて形成される。

ここで、上記長さ方向の導電パターン４２において幅方向に形成されるマージン部の幅Ｗｌは、上記幅方向の導電パターン４４において長さ方向に形成されるマージン部の幅Ｌｌより狭く形成されることができる。これは、図５に示されているように、最上部及び最下部をなす導電パターン４０において外部電極２０に延長されるリード４８の長さを確保するためのものである。

下記表１は、コイルパターンの外部に形成される面積Ａｏに対するコイルパターンの内部に形成される面積（Ａｉ）の比であるＡｉ／Ａｏが積層チップインダクタのＤＣ抵抗（Ｒｄｃ）及びデラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）不良に及ぼす影響をチップサイズ別に実験した結果である。

表１のチップは、インダクタンス容量を高めるため、コイルパターンの外部に形成される面積（例えば、図７の「Ａｏ」）をコイルパターンの内部に形成される面積（例えば、図７の「Ａｉ」）より小さく設計した（即ち、Ａｉ／Ａｏ＞１）。

表１に示されているように、２０１６サイズを超過するチップの場合、コイルパターンの外部に形成される面積Ａｏが十分に大きいため、Ａｉ／Ａｏ値が１．０３を超過してもＤＣ抵抗（Ｒｄｃ）が高くなく、デラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）不良が発生しなかった。

２０１６サイズ以下のチップにおいてＡｉ／Ａｏ値が１．０３を超過する場合は、コイルパターンの外部に形成される面積Ａｏが相対的に小さいため、小さい電極面積によってＤＣ抵抗（Ｒｄｃ）が高くなり、デラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）不良が発生したことが分かる。

従って、２０１６サイズ以下のチップの場合、十分なインダクタンス容量を確保すると共に、ＤＣ抵抗（Ｒｄｃ）を減らし、デラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）不良を防止するためには、本発明の実施形態のようにＡｉ／Ａｏ値を調節する必要がある。

本発明の実施形態において、上記コイルパターン５０を上記積層本体１５の長さ及び幅方向に投影してみるとき、上記コイルパターンの内部に形成される面積をＡｉ、上記コイルパターンの外部に形成される面積をＡｏと規定すると、Ａｉ／Ａｏは、０．４０≦Ａｉ／Ａｏ≦１．０３の範囲を満たすことができる。

Ａｉ／Ａｏが０．４０未満の場合は、コイルパターン５０の内部面積が小さいため、インダクタンス容量を具現することが困難であり、Ａｉ／Ａｏが１．０３超過の場合は、コイルパターン５０が長くなるため、ＤＣ抵抗（Ｒｄｃ）が増加して電極が露出することから、デラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）不良が発生する可能性がある。

また、本発明の他の実施形態によると、上記コイルパターンの面積をＡｅ、上記長さ及び幅方向に投影された上記積層本体の全体面積をＡｔと規定するとき、Ａｅ／Ａｔは、０．１３≦Ａｅ／Ａｔ≦０．７８を満たすことができる。

Ａｅ／Ａｔが０．１３未満の場合は、導電パターン４０の断面積が減少するため、ＤＣ抵抗（Ｒｄｃ）が増加し、導電パターン４０がなすコイルパターン５０が切れてオープン（ｏｐｅｎ）が発生する可能性がある。また、Ａｅ／Ａｔが０．７８超過の場合、デラミネーション不良が発生するおそれがある。

実験例

本発明の実施例及び比較例による積層チップインダクタは、以下の通り製作された。Ｎｉ−Ｚｎ−Ｃｕ系フェライト粉末を含むスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥して製造された複数個の磁性体グリーンシートを用意する。

次に、上記磁性体グリーンシート上にスクリーンを用いて銀（Ａｇ）導電性ペーストを塗布し導電パターンを形成する。また、上記導電パターンと同一層になるように上記導電パターンの周りの上記磁性体グリーンシート上にフェライトスラリーを塗布して上記磁性体グリーンシートと共に一つの積層キャリアを形成する。

導電パターンが形成された積層キャリアを繰り返して積層し、上記導電パターンが電気的に接続されて積層方向にコイルパターンを有するようにする。ここで、上記磁性体グリーンシートには、ビア電極が形成されて上記磁性体グリーンシートを介して上部導電パターン及び下部導電パターンは電気的に接続されることができる。

ここで、上記積層キャリアを１０層から２０層の範囲内で積層し、この積層体を８５℃で１０００ｋｇｆ／ｃｍ^２の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）した。圧搾が完了したチップ積層体を個別チップの形態に切断し、切断されたチップは大気雰囲気において２３０℃で４０時間維持して脱バインダーを行った。

その後、９５０℃以下の大気雰囲気において焼成した。このとき、焼成後のチップサイズは、２．０ｍｍ×１．６ｍｍ（Ｌ×Ｗ）、２０１６サイズに製作した。

続いて、外部電極の塗布及び電極焼成、めっきなどの工程を経て外部電極を形成した。

ここで、上記積層チップインダクタの試料は、一つのコイルパターンを上記積層本体の長さ及び幅方向に投影してみるとき、上記コイルパターンの内部に形成される面積Ａｉ、上記コイルパターンの外部に形成される面積Ａｏ、コイルパターンの面積Ａｅ、上記長さ及び幅方向に投影された上記積層本体の全体面積Ａｔが多様に変更されるように製作された。

上記Ａｉ、Ａｏ、Ａｅ及びＡｔは、上記積層本体１５の長さ及び幅方向に研磨して得られた切開された断面を光学顕微鏡によって高倍率イメージ撮影し、撮影されたイメージをシグマスキャンプロ（ＳｉｇｍａＳｃａｎ Ｐｒｏ）などのようなコンピュータプログラムで分析して測定した。

以下では、本発明の実施例及び比較例の実験データを参照して本発明の実施例についてより具体的に説明する。

下記表２は、長さ及び幅方向の切開された断面におけるＡｉ／Ａｏによるインダクタンス、ＤＣ抵抗及びデラミネーションの発生頻度を測定したものであり、下記表３は、Ａｉ／Ａｅ及びＡｅ／Ａｔによるインダクタンス、ＤＣ抵抗及びデラミネーションの発生頻度を測定したものである。

インダクタンスは、Ａｇｉｌｅｎｔ ４２８６Ａ モデルのＬＣＲ ｍｅｔｅｒを用いて測定しており、直流抵抗（Ｒｄｃ）は、Ａｇｉｌｅｎｔ ４３３８Ｂ モデルのｍｉｌｌｉｏｈｍ ｍｅｔｅｒを用いて測定した。

＊ 比較例

表２を参照すると、Ａｉ／Ａｏが０．４０未満の試料１は、インダクタンス容量が小さく、Ａｉ／Ａｏが１．０３超過の試料９及び１０は、ＤＣ抵抗（Ｒｄｃ）が増加する。特に、試料９及び１０は、電極露出によるデラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）不良が発生した。本発明の実施例である試料２から８は、十分なインダクタンス容量を確保することができ、デラミネーションは発生しない。

＊ 比較例

表３を参照すると、Ａｅ／Ａｔが増加することにより、上記コイルパターンの内部に形成される面積に対するコイルパターンの面積Ａｉ／Ａｅ及び長さ方向におけるコイルパターンの内部長さに対する外部電極を含む積層チップインダクタの長さ方向の長さＦｌ／Ｌが減少することが分かる。

また、Ａｅ／Ａｔが０．１３未満の試料１１は、ＤＣ抵抗（Ｒｄｃ）が増加し、回路上オープン（ｏｐｅｎ）が発生した。なお、Ａｅ／Ａｔが０．７８超過の試料１９は、電極が占める面積が大きすぎてコイルの内部及び外部の面積が非常に減少するようになるため、これにより、容量が低化し、デラミネーション不良が発生した。

１０ 積層チップインダクタ
２０ 外部電極
４０ 導電パターン
６０ 磁性体層

Claims (14)

1. ２０１６サイズ以下であり、導電パターンが形成される多数の磁性体層と、前記導電パターンが電気的に接続されて積層方向にコイルパターンをなすようにするビア電極と、を備える積層本体を含み、前記多数の磁性体層の各導電パターンが、前記コイルパターンの１ターンの長さよりも短く、
   前記コイルパターンを前記積層本体の長さ及び幅方向に投影してみるとき、前記コイルパターンの内部に形成される面積をＡｉ、前記コイルパターンの外部に形成される面積をＡｏと規定するとき、
   ０．４０≦Ａｉ／Ａｏ≦１．０３を満たし、
   前記コイルパターンの面積をＡｅ、前記長さ及び幅方向に投影された前記積層本体の全体面積をＡｔと規定するとき、
   ０．１３≦Ａｅ／Ａｔ≦０．７８を満たす、積層チップ電子部品。
2. 前記積層本体は、前記導電パターンと同一層をなす第１磁性体層と、前記第１磁性体層の間に介在する第２磁性体層と、を含む、請求項１に記載の積層チップ電子部品。
3. 前記第１磁性体層は、前記第２磁性体層上に印刷された前記導電パターンの厚さの分だけ印刷されて形成される、請求項２に記載の積層チップ電子部品。
4. 前記積層チップ電子部品の長さ及び幅は、２．０±０．１ｍｍ及び１．６±０．１ｍｍの範囲を有する、請求項１に記載の積層チップ電子部品。
5. 前記Ａｉは、前記コイルパターンの内部を占める前記磁性体層の面積である、請求項１に記載の積層チップ電子部品。
6. 前記Ａｏは、前記コイルパターンの外部を占める前記磁性体層の面積である、請求項１に記載の積層チップ電子部品。
7. 前記コイルパターンは、幅方向の導電パターン及び長さ方向の導電パターンを含み、
   前記長さ方向の導電パターンにおいて幅方向に形成されるマージン部の幅は、前記幅方向の導電パターンにおいて長さ方向に形成されるマージン部の幅より狭い、請求項１に記載の積層チップ電子部品。
8. 多数の磁性体層が積層形成される２０１６サイズ以下の積層本体と、
   前記多数の磁性体層の間に配置され、積層方向に電気的に接続されてコイルパターンを形成する導電パターンであって、各前記導電パターンが、前記コイルパターンの１ターンの長さよりも短い、導電パターンと、を含み、
   一つの前記コイルパターンを前記積層本体の長さ及び幅方向に投影してみるとき、前記コイルパターンの内部に露出する前記磁性体層の面積をＡｉ、前記コイルパターンの外部に露出する前記磁性体層の面積をＡｏと規定すると、
   ０．４０≦Ａｉ／Ａｏ≦１．０３を満たす、積層チップ電子部品。
9. 前記コイルパターンの面積をＡｅ、前記長さ及び幅方向に投影された前記積層本体の全体面積をＡｔと規定するとき、
   ０．１３≦Ａｅ／Ａｔ≦０．７８を満たす、請求項８に記載の積層チップ電子部品。
10. 前記磁性体層は、磁性体グリーンシートが焼成された第２磁性体層と、
    前記第２磁性体層上に印刷される前記導電パターンの厚さの分だけ磁性物質が塗布されて焼成された第１磁性体層と、を含む、請求項８に記載の積層チップ電子部品。
11. 前記コイルパターンは、幅方向の導電パターン及び長さ方向の導電パターンを含み、
    前記長さ方向の導電パターンにおいて幅方向に形成されるマージン部の幅は、前記幅方向の導電パターンにおいて長さ方向に形成されるマージン部の幅より狭い、請求項８に記載の積層チップ電子部品。
12. 前記積層チップ電子部品の長さ及び幅は、２．０±０．１ｍｍ及び１．６±０．１ｍｍの範囲を有する、請求項８に記載の積層チップ電子部品。
13. 前記積層本体の長さは、２．１ｍｍ以下であり、前記積層本体の幅は、１．７ｍｍ以下である、請求項８に記載の積層チップ電子部品。
14. 前記磁性体層は、フェライト材料であり、前記導電パターンは、銀（Ａｇ）が主成分であり、前記磁性体層が、１０層から２０層の範囲内で積層されている、請求項１〜１３のいずれか１項に記載の積層チップ電子部品。

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