JP6357664B2 - 薄膜トランジスタ及びその製造方法 - Google Patents

Description

本開示は、薄膜トランジスタ及びその製造方法に関する。

液晶を利用した液晶表示装置又は有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）を利用した有機ＥＬ表示装置などのアクティブマトリクス方式の表示装置のバックプレーンには、スイッチング素子又は駆動素子として薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が用いられている。薄膜トランジスタのチャネル層は、ゲート電極に印加される電圧によってキャリアの移動が制御されるチャネル領域を有する。チャネル層の材料としては、アモルファスシリコンなどの種々の半導体材料が検討されている。

近年、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）をチャネル層に用いた酸化物半導体ＴＦＴの開発が進められている。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）の金属酸化物（ＩｎＧａＺｎＯ）からなるＴＡＯＳをチャネル層に用いた酸化物半導体ＴＦＴが実用化されている。

しかし、ＩｎＧａＺｎＯでは、キャリア移動度が１０ｃｍ^２／Ｖｓまでしか見込めないため、近年、さらに高いキャリア移動度を有するＴＡＯＳ材料が検討されている。

例えば、酸化インジウム（Ｉｎ_２Ｏ_３）に、酸化タングステン（ＷＯ_３）又は酸化シリコン（ＳｉＯ_２）などを添加した酸化物半導体（以下、Ｉｎ−Ｘ−Ｏ系酸化物半導体と記載する）が提案されている。Ｉｎ−Ｘ−Ｏ系酸化物半導体を用いたＴＦＴは、ＩｎＧａＺｎＯを用いたＴＦＴより高い移動度を有する。また、Ｉｎ−Ｘ−Ｏ系酸化物半導体は、酸に可溶な酸化ガリウム（Ｇａ_２Ｏ_３）及び酸化亜鉛（ＺｎＯ）を含まないため、ウェットエッチングプロセスを用いた半導体層の加工の制御性が高まるという利点がある（非特許文献１及び２参照）。

Ｓｈｉｎｙａ Ａｉｋａｗａ， Ｐｅｔｅｒ Ｄａｒｍａｗａｎ， Ｋｅｉｉｃｈｉ Ｙａｎａｇｉｓａｗａ， Ｔｏｓｈｉｈｉｄｅ Ｎａｂａｔａｍｅ， Ｙｏｓｈｉｙｕｋｉ Ａｂｅ， ａｎｄ Ｋａｚｕｈｉｔｏ Ｔｓｕｋａｇｏｓｈｉ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｆａｂｒｉｃａｔｅｄ ｂｙ ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ ｐｒｏｃｅｓｓ ｂａｓｅｄ ｏｎ Ｇａ− ａｎｄ Ｚｎ−ｆｒｅｅ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｔｏｒ」 ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ １０２， １０２１０１（２０１３） Ｓｈｉｎｙａ Ａｉｋａｗａ， Ｔｏｓｈｉｈｉｄｅ Ｎａｂａｔａｍｅ， ａｎｄ Ｋａｚｕｈｉｔｏ Ｔｓｕｋａｇｏｓｈｉ、「Ｅｆｆｅｃｔｓ ｏｆ ｄｏｐａｎｔｓ ｉｎ ＩｎＯｘ−ｂａｓｅｄ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｆｏｒ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ａｐｐｌｉｃａｔｉｏｎｓ」 ＡＰＰＬＩＥＤ ＰＨＹＳＩＣＳ ＬＥＴＴＥＲＳ １０３， １７２１０５（２０１３）

しかしながら、Ｉｎ−Ｘ−Ｏ系酸化物半導体は、結晶化温度が低いので、Ｉｎ−Ｘ−Ｏ系酸化物半導体を成膜した後に、例えば２００℃以上の高温プロセスを経た場合に、Ｉｎ−Ｘ−Ｏ系酸化物半導体が結晶化してしまう。Ｉｎ−Ｘ−Ｏ系酸化物半導体が結晶化すると、発生した結晶粒界によってキャリアの伝導が阻害されるため、移動度が低下し、ＴＦＴの電気特性が劣化するという問題がある。

そこで、本開示は、電気特性の劣化が抑制された薄膜トランジスタ及びその製造方法を提供する。

上記課題を解決するため、本開示に係る薄膜トランジスタは、少なくともインジウムを含む酸化物半導体から構成される酸化物半導体層と、前記酸化物半導体層に積層された第１シリコン絶縁層と、前記第１シリコン絶縁層の、前記酸化物半導体層とは反対側に積層された第２シリコン絶縁層とを備え、前記第１シリコン絶縁層は、前記第２シリコン絶縁層よりシリコン濃度が高く、前記酸化物半導体層は、前記第１シリコン絶縁層に接触する表層部にシリコンがドープされたシリコンドープ層を有する。

また、本開示に係る薄膜トランジスタの製造方法は、少なくともインジウムを含む酸化物半導体から構成される酸化物半導体層を備える薄膜トランジスタの製造方法であって、前記酸化物半導体層上に第１シリコン絶縁層を形成する第１形成工程と、前記第１シリコン絶縁層上に第２シリコン絶縁層を形成する第２形成工程とを含み、前記第１シリコン絶縁層は、前記第２シリコン絶縁層よりシリコン濃度が高く、前記第１形成工程及び前記第２形成工程の少なくとも一方において、前記第１シリコン絶縁層に含まれるシリコンが前記酸化物半導体層の表層部にドープされることで、前記酸化物半導体層の表層部にシリコンドープ層が形成される。

本開示によれば、電気特性の劣化が抑制された薄膜トランジスタを実現することができる。

実施の形態１に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 実施の形態１に係る有機ＥＬ表示装置のピクセルバンクの一例を示す斜視図である。 実施の形態１に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。 実施の形態１に係る薄膜トランジスタの概略断面図である。 実施の形態１に係る薄膜トランジスタの製造工程を示す概略断面図である。 実施の形態１に係る薄膜トランジスタの製造工程を示す概略断面図である。 実施の形態１に係るシリコンリッチ絶縁層、第１絶縁層及び第２絶縁層の成膜条件を示す図である。 実施の形態１において作製したサンプルＡ及びサンプルＢの積層方向における元素の濃度分布を示す図である。 実施の形態１において作製したサンプルＡの酸化物半導体層のＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）による測定結果を示す図である。 実施の形態１において作製したサンプルＢの酸化物半導体層のＸＲＤによる測定結果を示す図である。 実施の形態２に係る薄膜トランジスタの製造工程を示す概略断面図である。 実施の形態２に係るアモルファスシリコン層及び絶縁層の成膜条件、並びに、酸化性プラズマ処理の条件を示す図である。 実施の形態の変形例に係る薄膜トランジスタの製造工程を示す概略断面図である。

以下、適宜図面を参照しながら、実施の形態を詳細に説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、すでによく知られた事項の詳細説明、及び、実質的に同一の構成に対する重複説明などを省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

なお、発明者らは、当業者が本開示を十分に理解するために添付図面及び以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。

また、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、同じ構成部材については同じ符号を付している。

（実施の形態）
［１．有機ＥＬ表示装置］
まず、本実施の形態に係る有機ＥＬ表示装置１０の構成について、図１及び図２を用いて説明する。図１は、本実施の形態に係る有機ＥＬ表示装置１０の一部切り欠き斜視図である。図２は、本実施の形態に係る有機ＥＬ表示装置１０のピクセルバンクの一例を示す斜視図である。

［１−１．構成］
図１に示すように、有機ＥＬ表示装置１０は、複数個の薄膜トランジスタが配置されたＴＦＴ基板（ＴＦＴアレイ基板）２０と、下部電極である陽極４１、有機材料からなる発光層であるＥＬ層４２及び透明な上部電極である陰極４３からなる有機ＥＬ素子（発光部）４０との積層構造により構成される。

ＴＦＴ基板２０には複数の画素３０がマトリクス状に配置されており、各画素３０には画素回路３１が設けられている。

有機ＥＬ素子４０は、複数の画素３０のそれぞれに対応して形成されており、各画素３０に設けられた画素回路３１によって各有機ＥＬ素子４０の発光の制御が行われる。有機ＥＬ素子４０は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化層）の上に形成される。

また、有機ＥＬ素子４０は、陽極４１と陰極４３との間にＥＬ層４２が配置された構成となっている。陽極４１とＥＬ層４２との間にはさらに正孔輸送層が積層形成され、ＥＬ層４２と陰極４３との間にはさらに電子輸送層が積層形成されている。なお、陽極４１と陰極４３との間には、その他の有機機能層が設けられていてもよい。

各画素３０は、それぞれの画素回路３１によって駆動制御される。また、ＴＦＴ基板２０には、画素３０の行方向に沿って配置される複数のゲート配線（走査線）５０と、ゲート配線５０と交差するように画素３０の列方向に沿って配置される複数のソース配線（信号配線）６０と、ソース配線６０と平行に配置される複数の電源配線（図示せず）とが形成されている。各画素３０は、例えば、直交するゲート配線５０とソース配線６０とによって区画されている。

ゲート配線５０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線６０は、各画素回路３１に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路３１に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。

図２に示すように、有機ＥＬ表示装置１０の各画素３０は、３色（赤色、緑色、青色）のサブ画素３０Ｒ、３０Ｇ、３０Ｂによって構成されており、これらのサブ画素３０Ｒ、３０Ｇ、３０Ｂは、表示面上に複数個マトリクス状に配列されるように形成されている。各サブ画素３０Ｒ、３０Ｇ、３０Ｂは、バンク２１によって互いに分離されている。

バンク２１は、ゲート配線５０に平行に延びる突条と、ソース配線６０に平行に延びる突条とが互いに交差するように、格子状に形成されている。そして、この突条で囲まれる部分（すなわち、バンク２１の開口部）の各々とサブ画素３０Ｒ、３０Ｇ、３０Ｂの各々とが一対一で対応している。なお、本実施の形態において、バンク２１はピクセルバンクとしたが、ラインバンクとしても構わない。

陽極４１は、ＴＦＴ基板２０上の層間絶縁膜（平坦化層）上でかつバンク２１の開口部内に、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に形成されている。同様に、ＥＬ層４２は、陽極４１上でかつバンク２１の開口部内に、サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に形成されている。透明な陰極４３は、複数のバンク２１上で、かつ、全てのＥＬ層４２（全てのサブ画素３０Ｒ、３０Ｇ、３０Ｂ）を覆うように、連続的に形成されている。

さらに、画素回路３１は、各サブ画素３０Ｒ、３０Ｇ、３０Ｂ毎に設けられており、各サブ画素３０Ｒ、３０Ｇ、３０Ｂと、対応する画素回路３１とは、コンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素３０Ｒ、３０Ｇ、３０Ｂは、ＥＬ層４２の発光色が異なることを除いて同一の構成である。

［１−２．画素回路］
ここで、画素３０における画素回路３１の回路構成について、図３を用いて説明する。図３は、本実施の形態に係る有機ＥＬ表示装置１０における画素回路３１の構成を示す電気回路図である。

図３に示すように、画素回路３１は、駆動素子として動作する薄膜トランジスタ３２と、スイッチング素子として動作する薄膜トランジスタ３３と、対応する画素３０に表示するためのデータを記憶するキャパシタ３４とで構成される。本実施の形態において、薄膜トランジスタ３２は、有機ＥＬ素子４０を駆動するための駆動トランジスタであり、薄膜トランジスタ３３は、画素３０を選択するためのスイッチングトランジスタである。

薄膜トランジスタ３２は、薄膜トランジスタ３３のドレイン電極３３ｄ及びキャパシタ３４の一端に接続されるゲート電極３２ｇと、電源配線７０に接続されるドレイン電極３２ｄと、キャパシタ３４の他端と有機ＥＬ素子４０の陽極４１とに接続されるソース電極３２ｓと、半導体膜（図示せず）とを備える。薄膜トランジスタ３２は、キャパシタ３４が保持しているデータ電圧に対応する電流を電源配線７０からソース電極３２ｓを通じて有機ＥＬ素子４０の陽極４１に供給する。これにより、有機ＥＬ素子４０では、陽極４１から陰極４３へと駆動電流が流れてＥＬ層４２が発光する。

薄膜トランジスタ３３は、ゲート配線５０に接続されるゲート電極３３ｇと、ソース配線６０に接続されるソース電極３３ｓと、キャパシタ３４の一端及び薄膜トランジスタ３２のゲート電極３２ｇに接続されるドレイン電極３３ｄと、半導体膜（図示せず）とを備える。薄膜トランジスタ３３は、接続されたゲート配線５０及びソース配線６０に所定の電圧が印加されると、当該ソース配線６０に印加された電圧がデータ電圧としてキャパシタ３４に保存される。

なお、上記構成の有機ＥＬ表示装置１０では、ゲート配線５０とソース配線６０との交点に位置する画素３０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素３０（各サブ画素３０Ｒ、３０Ｇ、３０Ｂ）の薄膜トランジスタ３２及び３３によって、対応する有機ＥＬ素子４０が選択的に発光し、所望の画像が表示される。

［２．ＴＦＴ］
以下では、本実施の形態に係るＴＦＴ基板２０に形成される薄膜トランジスタについて、図４を用いて説明する。なお、本実施の形態に係る薄膜トランジスタは、ボトムゲート型、かつ、チャネル保護型の薄膜トランジスタである。

図４は、本実施の形態に係る薄膜トランジスタ１００の概略断面図である。

図４に示すように、本実施の形態に係る薄膜トランジスタ１００は、基板１１０と、ゲート電極１２０と、ゲート絶縁層１３０と、酸化物半導体層１４０と、シリコンリッチ絶縁層１５０と、絶縁層１６０と、ソース電極１７０ｓと、ドレイン電極１７０ｄとを備える。

薄膜トランジスタ１００は、例えば、図３に示す薄膜トランジスタ３２である。すなわち、薄膜トランジスタ３２は、駆動トランジスタとして利用することができる。具体的には、薄膜トランジスタ１００が薄膜トランジスタ３２（駆動トランジスタ）である場合、ゲート電極１２０がゲート電極３２ｇに、ソース電極１７０ｓがソース電極３２ｓに、ドレイン電極１７０ｄがドレイン電極３２ｄに、それぞれ相当する。

なお、薄膜トランジスタ１００は、例えば、図３に示す薄膜トランジスタ３３でもよい。すなわち、薄膜トランジスタ１００は、スイッチングトランジスタとして利用してもよい。

［２−１．基板］
基板１１０は、電気絶縁性を有する材料から構成される基板である。例えば、基板１１０は、無アルカリガラス、石英ガラス、高耐熱性ガラスなどのガラス材料、ポリエチレン、ポリプロピレン、ポリイミドなどの樹脂材料、シリコン（Ｓｉ）、ガリウムヒ素（ＧａＡｓ）などの半導体材料、又は、絶縁層をコーティングしたステンレスなどの金属材料からなる基板である。

なお、基板１１０は、樹脂基板などのフレキシブル基板でもよい。この場合、薄膜トランジスタ１００をフレキシブルディスプレイなどに利用することができる。

［２−２．ゲート電極］
ゲート電極１２０は、酸化物半導体層１４０との間にゲート絶縁層１３０を挟んで、酸化物半導体層１４０に対向する位置に設けられている。本実施の形態では、ゲート電極１２０は、基板１１０上に所定形状で形成される。ゲート電極１２０の膜厚は、例えば、２０ｎｍ〜３００ｎｍである。なお、ゲート電極１２０は、基板１１０の上方に、例えば、バッファ層（アンダーコート層）などを介して形成されてもよい。

なお、数値の範囲について「Ａ〜Ｂ」と記載した場合、Ａ以上Ｂ以下であることを示す。以降の記載においても同様である。

ゲート電極１２０は、導電性を有する材料からなる電極である。例えば、ゲート電極１２０の材料として、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジムなどの金属、金属の合金、酸化インジウムスズ（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）などの導電性金属酸化物、ポリチオフェン、ポリアセチレンなどの導電性高分子などを用いることができる。また、ゲート電極１２０は、これらの材料を積層した多層構造であってもよい。

［２−３．ゲート絶縁層］
ゲート絶縁層１３０は、酸化物半導体層１４０の、シリコンリッチ絶縁層１５０とは反対側に設けられた絶縁層である。本実施の形態では、ゲート絶縁層１３０は、ゲート電極１２０と酸化物半導体層１４０との間に形成される。具体的には、ゲート絶縁層１３０は、ゲート電極１２０を覆うようにゲート電極１２０上及び基板１１０上に形成される。ゲート絶縁層１３０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。

ゲート絶縁層１３０は、電気絶縁性を有する材料から構成される。例えば、ゲート絶縁層１３０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜などの単層膜、又は、これらの積層膜である。

［２−４．酸化物半導体層］
酸化物半導体層１４０は、薄膜トランジスタ１００のチャネル層として用いられる。酸化物半導体層１４０は、ゲート電極１２０に対向するように、基板１１０の上方に所定形状で形成される。具体的には、酸化物半導体層１４０は、ゲート電極１２０に対向する位置に、かつ、ゲート絶縁層１３０上に島状に形成される。酸化物半導体層１４０の膜厚は、例えば、３０ｎｍ〜１５０ｎｍである。

酸化物半導体層１４０は、少なくともインジウム（Ｉｎ）を含む酸化物半導体から構成される。本実施の形態では、酸化物半導体層１４０は、Ｉｎ−Ｘ−Ｏ系酸化物半導体から構成される。Ｘは、１種類以上の金属原子を意味し、具体的には、タングステン（Ｗ）又はチタン（Ｔｉ）などである。酸化物半導体は、透明アモルファス酸化物半導体（ＴＡＯＳ）である。

Ｉｎ−Ｘ−Ｏ酸化物半導体は、例えば、移動度が３０ｃｍ^２／Ｖｓ以上であり、ＩｎＧａＺｎＯ（大きくても１０ｃｍ^２／Ｖｓ程度）より大きい。つまり、本実施の形態では、Ｉｎ−Ｘ−Ｏ系酸化物半導体には、ＩｎＧａＺｎＯは含まれない。より具体的には、Ｉｎ−Ｘ−Ｏ系酸化物半導体には、インジウム（Ｉｎ）とガリウム（Ｇａ）と亜鉛（Ｚｎ）との原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１になる酸化物半導体は含まれない。

酸化物半導体層１４０は、図４に示すように、ＩｎＸＯ層１４１と、シリコンドープ層１４２とを有する。

ＩｎＸＯ層１４１は、酸化物半導体層１４０の主たる層であり、Ｉｎ−Ｘ−Ｏ系酸化物半導体から構成される。具体的には、ＩｎＸＯ層１４１は、酸化物半導体層１４０のバルク層であり、ゲート電極１２０に印加される電圧によってキャリアの移動が制御されるチャネル領域を含む。本実施の形態では、ＩｎＸＯ層１４１は、インジウム及びタングステンを含む酸化物半導体から構成されるＩｎＷＯ層である。

シリコンドープ層１４２は、酸化物半導体層１４０の表層部であって、シリコンリッチ絶縁層１５０に接触する部分にシリコンがドープされた層である。具体的には、シリコンドープ層１４２は、酸化物半導体層１４０を構成する酸化物半導体にシリコンがドープされることで形成される。本実施の形態では、シリコンドープ層１４２は、インジウム、タングステン及びシリコンを含むＩｎＷＳｉＯ層である。

本実施の形態では、積層方向におけるシリコン濃度分布において、シリコンドープ層１４２とシリコンリッチ絶縁層１５０との界面に、シリコン濃度のピークが存在する。このときの、ピークにおけるシリコン濃度は、１．０×１０^２２ａｔｏｍｓ／ｃｍ^２〜３．０×１０^２２ａｔｏｍｓ／ｃｍ^２である。

なお、酸化物半導体層１４０の膜物性の詳細については、後で説明する。

［２−５．シリコンリッチ絶縁層］
シリコンリッチ絶縁層１５０は、酸化物半導体層１４０に積層された第１シリコン絶縁層の一例である。シリコンリッチ絶縁層１５０は、絶縁層１６０と酸化物半導体層１４０との間に設けられた、絶縁層１６０よりシリコン濃度が高い絶縁層である。シリコンリッチ絶縁層１５０は、酸化物半導体層１４０を覆うように、ゲート絶縁層１３０上に形成される。

シリコンリッチ絶縁層１５０は、シリコンを含む絶縁層であり、本実施の形態では、シリコン酸化膜（ＳｉＯ）である。なお、シリコンリッチ絶縁層１５０は、例えば、シリコン窒化膜（ＳｉＮ）又はシリコン酸窒化膜（ＳｉＯＮ）でもよい。シリコンリッチ絶縁層１５０の膜厚は、例えば、１ｎｍ〜１５ｎｍである。

なお、シリコンリッチ絶縁層１５０のシリコン濃度については、後で説明する。

［２−６．絶縁層］
絶縁層１６０は、シリコンを含む絶縁層であり、シリコンリッチ絶縁層１５０の、酸化物半導体層１４０とは反対側に積層された第２シリコン絶縁層の一例である。絶縁層１６０は、シリコンリッチ絶縁層１５０上に形成される。絶縁層１６０の膜厚は、例えば、５０ｎｍ〜５００ｎｍである。

本実施の形態では、絶縁層１６０は、酸化物半導体層１４０のチャネル領域を保護する保護膜（チャネル保護層）として機能する。具体的には、絶縁層１６０は、酸化物半導体層１４０の上方に形成するドレイン電極１７０ｄ及びソース電極１７０ｓをエッチングによってパターニングする際に、酸化物半導体層１４０がエッチングされることを防止するエッチングストッパ層として機能する。これにより、ボトムゲート型ＴＦＴにおいて、酸化物半導体層１４０のバックチャネル側のプロセスダメージを低減することができる。また、本実施の形態において、絶縁層１６０は、基板１１０の全面に形成された層間絶縁膜である。

絶縁層１６０は、複数の層を含んでいる。具体的には、図４に示すように、絶縁層１６０は、２層構造であり、順に積層された第１絶縁層１６１及び第２絶縁層１６２を含んでいる。

［２−６−１．第１絶縁層］
第１絶縁層１６１は、酸化物半導体層１４０上に設けられた絶縁膜である。本実施の形態では、第１絶縁層１６１は、シリコンを含む絶縁層であり、例えば、シリコン酸化膜である。なお、第１絶縁層１６１は、シリコン窒化膜又はシリコン酸窒化膜でもよい。第１絶縁層１６１の膜厚は、例えば、５ｎｍ〜４０ｎｍである。

［２−６−２．第２絶縁層］
第２絶縁層１６２は、第１絶縁層１６１上に設けられた絶縁膜である。例えば、第２絶縁層１６２は、シリコンを含む絶縁層であり、本実施の形態では、シリコン酸化膜である。なお、第２絶縁層１６２は、シリコン窒化膜又はシリコン酸窒化膜でもよい。第２絶縁層１６２の膜厚は、例えば、絶縁層１６０としての膜厚が５００ｎｍ以下となるような厚さである。つまり、第２絶縁層１６２の膜厚は、第１絶縁層１６１の膜厚と合わせて５００ｎｍ以下となるような厚さである。

なお、第１絶縁層１６１と第２絶縁層１６２とは、同じ材料から構成されてもよく、異なる材料から構成されてもよい。

また、第１絶縁層１６１及び第２絶縁層１６２並びにシリコンリッチ絶縁層１５０には、ドレイン電極１７０ｄ及びソース電極１７０ｓのそれぞれを酸化物半導体層１４０に接続するためのコンタクトホールが設けられている。ドレイン電極１７０ｄ及びソース電極１７０ｓを構成する材料がそれぞれ、コンタクトホールの壁面に沿って酸化物半導体層１４０まで達している。あるいは、コンタクトホールには、ドレイン電極１７０ｄ及びソース電極１７０ｓを構成する材料がそれぞれ充填されていてもよい。

［２−７．ドレイン電極及びソース電極］
ドレイン電極１７０ｄ及びソース電極１７０ｓは、絶縁層１６０上に所定形状で形成される。例えば、ドレイン電極１７０ｄ及びソース電極１７０ｓは、第２絶縁層１６２上に、基板水平方向に離間して対向配置されている。具体的には、ドレイン電極１７０ｄ及びソース電極１７０ｓはそれぞれ、コンタクトホールを介して酸化物半導体層１４０（具体的には、シリコンドープ層１４２）に接続されるように、第２絶縁層１６２上に形成される。ドレイン電極１７０ｄ及びソース電極１７０ｓの膜厚は、例えば、１００ｎｍ〜５００ｎｍである。

ドレイン電極１７０ｄ及びソース電極１７０ｓは、導電性を有する材料からなる電極である。ドレイン電極１７０ｄ及びソース電極１７０ｓは、例えば、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｗ（タングステン）、Ａｌ（アルミニウム）、若しくは、これらのうち少なくとも１つの合金、又は、銅の単層膜（Ｃｕ膜）、銅膜及びタングステン膜の積層構造（Ｃｕ／Ｗ）、銅膜及び窒化チタン膜の積層構造（Ｃｕ／ＴｉＮ）、若しくは、銅及びマンガンの合金膜、銅膜並びにモリブデン膜の積層構造（ＣｕＭｎ／Ｃｕ／Ｍｏ）などで構成される。あるいは、ドレイン電極１７０ｄ及びソース電極１７０ｓの材料としては、例えば、ゲート電極１２０の材料と同一の材料を用いることができる。

［３．ＴＦＴの製造方法］
続いて、本実施の形態に係る薄膜トランジスタ１００の製造方法について、図５Ａ及び図５Ｂを用いて説明する。図５Ａ及び図５Ｂは、本実施の形態に係る薄膜トランジスタ１００の製造工程を示す概略断面図である。

［３−１．ゲート電極の形成］
まず、図５Ａの（ａ）に示すように、基板１１０を準備し、基板１１０の上方に所定形状のゲート電極１２０を形成する。例えば、基板１１０上に金属膜をスパッタリングによって成膜し、フォトリソグラフィ及びエッチングによって金属膜を加工することにより、所定形状のゲート電極１２０を形成する。なお、ゲート電極１２０を形成する前に、基板１１０の表面にシリコン酸化膜などのアンダーコート層を形成してもよい。

具体的には、まず、基板１１０としてガラス基板を準備し、基板１１０上に、２０ｎｍのＭｏ膜と２００ｎｍのＣｕ膜とをスパッタリングによって順に成膜する。そして、フォトリソグラフィ及びウェットエッチングによってＭｏ膜及びＣｕ膜をパターニングすることにより、ゲート電極１２０を形成する。なお、Ｍｏ膜及びＣｕ膜のウェットエッチングは、例えば、過酸化水素水（Ｈ_２Ｏ_２）及び有機酸を混合した薬液を用いることができる。

［３−２．ゲート絶縁層の形成］
次に、図５Ａの（ｂ）に示すように、基板１１０の上方にゲート絶縁層１３０を形成する。例えば、ゲート電極１２０を覆うようにゲート絶縁層１３０をプラズマＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＥ−ＣＶＤ）又はスパッタリングによって成膜する。

具体的には、ゲート電極１２０を覆うように基板１１０上に、２２０ｎｍのシリコン窒化膜と５０ｎｍのシリコン酸化膜とをプラズマＣＶＤによって順に成膜することで、ゲート絶縁層１３０を形成する。このときの成膜温度は、例えば、３５０℃〜４００℃である。

シリコン窒化膜は、例えば、シランガス（ＳｉＨ_４）、アンモニアガス（ＮＨ_３）及び窒素ガス（Ｎ_２）を導入ガスに用いることで成膜することができる。シリコン酸化膜は、例えば、シランガス（ＳｉＨ_４）と亜酸化窒素ガス（Ｎ_２Ｏ）とを導入ガスに用いることで成膜することができる。なお、ゲート絶縁層１３０は、シリコン酸化膜又はシリコン窒化膜の単層膜でもよい。

［３−３．酸化物半導体層の形成］
次に、図５Ａの（ｃ）に示すように、基板１１０の上方に、かつ、ゲート電極１２０に対向する位置に所定形状の酸化物半導体層１４０を形成する。例えば、ゲート絶縁層１３０上に酸化物半導体膜をスパッタリングによって成膜する。そして、フォトリソグラフィ及びエッチングによって酸化物半導体膜を加工することにより、所定形状の酸化物半導体層１４０を形成する。スパッタリングは、例えば、ＤＣマグネトロンスパッタリング装置又はＲＦマグネトロンスパッタリング装置を用いることができる。

具体的には、スパッタリングターゲットとして、インジウム及びタングステンを含む酸化物半導体（ＩｎＷＯ）を、真空チャンバー内のカソードに配置する。そして、真空チャンバー内に、不活性ガスとしてアルゴン（Ａｒ）ガスを流入するとともに、反応性ガスとして酸素（Ｏ_２）を含むガスを流入し、所定のパワー密度の電圧をターゲット材に印加する。これにより、ゲート絶縁層１３０上にＩｎＷＯ膜を酸化物半導体層１４０として成膜することができる。

このとき、成膜条件としては、例えば、ＤＣマグネトロンスパッタリング装置を用いて、真空チャンバー内に流入するガスの全圧が０．２Ｐａ〜０．５Ｐａで、酸素分圧が０．０１Ｐａ〜０．０５Ｐａにすればよい。また、基板温度は、例えば、室温〜５０℃に設定し、パワー密度は、例えば、１．０Ｗ／ｃｍ^２〜４．０Ｗ／ｃｍ^２にすればよい。

また、ターゲット材（ＩｎＸＯ）に含まれる酸化タングステン（ＷＯ_３）の添加量は、例えば１ｗｔ％〜５ｗｔ％である。このとき、ターゲット材には、酸化チタン（ＴｉＯ_３）を１ｗｔ％〜５ｗｔ％含んでいてもよい。また、ターゲット材が含む酸化インジウム（Ｉｎ_３Ｏ_２）の量は、例えば、８９ｗｔ％〜９９ｗｔ％である。

次に、ゲート絶縁層１３０上に成膜されたＩｎＷＯをウェットエッチングすることで、酸化物半導体層１４０を形成する。ＩｎＷＯのウェットエッチングは、例えば、リン酸（Ｈ_３ＰＯ_４）、硝酸（ＨＮＯ_３）、酢酸（ＣＨ_３ＣＯＯＨ）及び水を混合した薬液を用いて行うことができる。

［３−４．シリコンリッチ絶縁層の形成］
次に、図５Ａの（ｄ）に示すように、酸化物半導体層１４０上にシリコンリッチ絶縁層１５０を形成する。例えば、酸化物半導体層１４０を覆うように、全面にシリコンリッチのシリコン酸化膜をプラズマＣＶＤによって成膜する。例えば、平行平板型（容量結合型）のプラズマＣＶＤ装置を利用することができる。具体的には、酸化物半導体層１４０を構成する酸化物半導体の結晶化温度より低い第１温度Ｔ１で、シリコンリッチ絶縁層１５０を成膜する。

シリコンリッチ絶縁層１５０の成膜条件を図６に示す。なお、図６は、本実施の形態に係るシリコンリッチ絶縁層１５０、第１絶縁層１６１及び第２絶縁層１６２の成膜条件を示す図である。

図６において、温度Ｔｃは、酸化物半導体層１４０を構成する酸化物半導体の結晶化温度である。本実施の形態では、酸化物半導体としてＩｎＷＯを用いているので、温度Ｔｃは、ＩｎＷＯの結晶化温度である。具体的には、温度Ｔｃは、約２００℃である。

シリコンリッチ絶縁層１５０の成膜条件は、図６の「Ｓｉ−ｒｉｃｈ ＳｉＯ」の列に示す通りである。具体的には、シリコンリッチ絶縁層１５０の成膜温度（第１温度Ｔ１）は、酸化物半導体の結晶化温度Ｔｃより低い温度である。また、プラズマＣＶＤのパワー密度は、０．５５Ｗ／ｃｍ^２〜１．０Ｗ／ｃｍ^２であり、圧力は１００Ｐａ〜４００Ｐａ、電極間距離は、４００ｍｉｌｓ〜７００ｍｉｌｓである。また、シリコンリッチ絶縁層１５０の膜厚は、１．０ｎｍ〜１５．０ｎｍであり、好ましくは、５．０ｎｍ〜１０．０ｎｍである。

また、反応性ガスとしては、シランガス及び亜酸化窒素ガスを用いる。このとき、希釈ガス（例えば、Ａｒガス）を用いた場合には、亜酸化窒素ガスの使用割合を減らし、低コスト化を実現することができる。しかしながら、酸化物半導体層１４０の表面及びバルクにダメージ（欠陥）を与えてしまう。したがって、薄膜トランジスタ１００の電気特性を向上させるためには、希釈ガスを用いないことが好ましい。

シラン流量比（ＳｉＨ_４／（ＳｉＨ_４＋Ｎ_２Ｏ））は、３．０％〜６．０％であり、好ましくは、２．０％〜５．０％である。規格化トータル流量は、３．０ｓｃｃｍ／ｃｍ^２〜８．０ｓｃｃｍ／ｃｍ^２である。シラン流量比を大きくすることで、他のシリコン酸化膜（具体的には、絶縁層１６０）よりシリコン濃度を大きくすることができる。なお、規格化流量は、ガス流量を電極面積で割ることで求められる。

［３−５．第１絶縁層及びシリコンドープ層の形成］
次に、図５Ｂの（ｅ）に示すように、シリコンリッチ絶縁層１５０上に第１絶縁層１６１を形成する。例えば、シリコンリッチ絶縁層１５０上にシリコン酸化膜をプラズマＣＶＤによって成膜する。具体的には、酸化物半導体層１４０を構成する酸化物半導体の結晶化温度以上の第２温度Ｔ２で、第１絶縁層１６１を成膜する。

このとき、第１絶縁層１６１の成膜中に、シリコンリッチ絶縁層１５０に含まれるシリコンが酸化物半導体層１４０の表層部にドープされる。これにより、酸化物半導体層１４０の表層部にシリコンドープ層１４２が形成される。なお、ここでは、第１絶縁層１６１の形成工程において、シリコンがドープされる場合について示すが、シリコンリッチ絶縁層１５０の形成工程において、シリコンがドープされてもよい。

第１絶縁層１６１の成膜条件は、図６の「ＥＳ１−ＳｉＯ」の列に示す通りである。具体的には、第１絶縁層１６１の成膜温度（第２温度Ｔ２）は、結晶化温度Ｔｃ以上の温度である。また、プラズマＣＶＤのパワー密度は、０．５５Ｗ／ｃｍ^２〜１．２Ｗ／ｃｍ^２であり、圧力は７０Ｐａ〜４００Ｐａ、電極間距離は、４００ｍｉｌｓ〜７００ｍｉｌｓである。なお、好ましくは、プラズマＣＶＤのパワー密度は、０．９Ｗ／ｃｍ^２〜１．２Ｗ／ｃｍ^２であり、圧力は１００Ｐａ〜２００Ｐａであり、電極間距離は５００ｍｉｌｓ〜６００ｍｉｌｓである。

シラン流量比（ＳｉＨ_４／（ＳｉＨ_４＋Ｎ_２Ｏ））は、０．８％〜１．２％である。規格化トータル流量は、７．０ｓｃｃｍ／ｃｍ^２〜１０．０ｓｃｃｍ／ｃｍ^２である。シリコンリッチ絶縁層１５０の成膜時と同様に、アルゴンガスを用いていない。

なお、第１絶縁層１６１の膜厚は、シリコンが酸化物半導体層１４０の表層部にドープできる程度の厚さであればよい。例えば、第１絶縁層１６１の膜厚は、２０ｎｍ以下であればよく、一例として、１０ｎｍである。

また、シリコンドープ層１４２の膜厚、すなわち、シリコンがドープされる深さは、例えば、２０ｎｍ以下である。

［３−６．第２絶縁層の形成］
次に、図５Ｂの（ｆ）に示すように、第１絶縁層１６１上に第２絶縁層１６２を形成する。例えば、第１絶縁層１６１上にシリコン酸化膜をプラズマＣＶＤによって成膜する。具体的には、第１絶縁層１６１上に、第２温度Ｔ２以上の温度の第３温度Ｔ３で第２絶縁層１６２を成膜する。

第２絶縁層１６２の成膜条件は、図６の「ＥＳ２−ＳｉＯ」の列に示す通りである。具体的には、第２絶縁層１６２の成膜温度（第３温度Ｔ３）は、結晶化温度Ｔｃより高い温度であり、例えば、第１絶縁層１６１の成膜温度以上の温度である。例えば、第２絶縁層１６２の成膜温度は、３００℃以下の温度である。

また、プラズマＣＶＤのパワー密度は、０．５５Ｗ／ｃｍ^２〜１．２Ｗ／ｃｍ^２であり、圧力は７０Ｐａ〜４００Ｐａ、電極間距離は、４００ｍｉｌｓ〜７００ｍｉｌｓである。なお、好ましくは、プラズマＣＶＤのパワー密度は、０．９Ｗ／ｃｍ^２〜１．２Ｗ／ｃｍ^２であり、圧力は１００Ｐａ〜２００Ｐａであり、電極間距離は５００ｍｉｌｓ〜６００ｍｉｌｓである。

シラン流量比（ＳｉＨ_４／（ＳｉＨ_４＋Ｎ_２Ｏ））は、０．８％〜１．２％である。規格化トータル流量は、７．０ｓｃｃｍ／ｃｍ^２〜１０．０ｓｃｃｍ／ｃｍ^２である。シリコンリッチ絶縁層１５０の成膜時と同様に、アルゴンガスを用いていない。

また、第２絶縁層１６２の膜厚は、第１絶縁層１６１の膜厚より大きい。例えば、第２絶縁層１６２の膜厚は、第１絶縁層１６１との合計膜厚（すなわち、絶縁層１６０の膜厚）が例えば５０ｎｍ〜３００ｎｍになるように制御される。

なお、シリコンリッチ絶縁層１５０、第１絶縁層１６１及び第２絶縁層１６２の成膜は、第１温度Ｔ１、第２温度Ｔ２及び第３温度Ｔ３が互いに異なるため、それぞれの温度に設定された真空チャンバー（具体的には、第１温度Ｔ１に設定された第１真空チャンバー、第２温度Ｔ２に設定された第２真空チャンバー及び第３温度Ｔ３に設定された第３真空チャンバー）を用いて、各層ずつ形成する必要がある。その一方で、１つの同じ真空チャンバー内で、基板ステージ温度を切り替えることにより、連続成膜することもできる。これにより、薄膜トランジスタ１００の製造装置を簡略化でき、低コスト化を実現することができる。

［３−７．ドレイン電極及びソース電極の形成］
次に、図５Ｂの（ｇ）に示すように、第２絶縁層１６２（絶縁層１６０）上にドレイン電極１７０ｄ及びソース電極１７０ｓを形成する。具体的には、まず、絶縁層１６０及びシリコンリッチ絶縁層１５０の一部をエッチング除去することで、コンタクトホールを形成する。つまり、酸化物半導体層１４０（具体的には、シリコンドープ層１４２）の一部を露出させるためのコンタクトホールを絶縁層１６０及びシリコンリッチ絶縁層１５０に形成する。

例えば、シリコンリッチ絶縁層１５０及び絶縁層１６０がシリコン酸化膜である場合、ドライエッチングとして反応性イオンエッチング（ＲＩＥ）を用いることができる。このとき、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ_４）及び酸素ガス（Ｏ_２）を用いることができる。ガス流量、圧力、印加電力及び周波数などのパラメータは、基板サイズ、及び、エッチングの膜厚などによって適宜設定される。

そして、形成したコンタクトホールを埋めるようにして、絶縁層１６０上に金属膜をスパッタリングによって成膜する。例えば、２０ｎｍのＭｏ膜、３００ｎｍのＣｕ膜、及び、２０ｎｍの銅及びマンガンの合金膜（ＣｕＭｎ膜）を順に絶縁層１６０上に積層する。その後、フォトリソグラフィ及びエッチングによって、積層した金属膜を加工することで、所定形状のドレイン電極１７０ｄ及びソース電極１７０ｓを形成する。Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜のウェットエッチングは、例えば、過酸化水素水（Ｈ_２Ｏ_２）及び有機酸を混合した薬液を用いることができる。

以上のようにして、図４に示す薄膜トランジスタ１００を製造することができる。なお、薄膜トランジスタ１００の上方に平坦化膜などを形成した後で、有機ＥＬ素子を形成することもできる。

［４．元素の濃度分布］
続いて、本実施の形態に係る薄膜トランジスタ１００の積層方向における元素の濃度分布について、図７を用いて説明する。図７は、本実施の形態において作製したサンプルの積層方向における元素の濃度分布を示す図である。

［４−１．サンプルの構成及び製造条件］
図７には、２つのサンプル（サンプルＡ及びサンプルＢ）のそれぞれの濃度分布を示している。サンプルＡとサンプルＢとでは、ＩｎＷＯから構成される酸化物半導体を覆うシリコン酸化膜の形成方法が異なっている。

具体的には、サンプルＡでは、１８０ｎｍのシリコン酸化膜を、ＩｎＷＯから構成される酸化物半導体層１４０の上に成膜したデバイスである。つまり、サンプルＡは、上述したシリコンリッチ絶縁層１５０及びシリコンドープ層１４２を備えていない。

サンプルＢでは、図５Ａ及び図５Ｂに示した製造方法に基づいて、ＩｎＷＯから構成される酸化物半導体層１４０上に、シリコンリッチ絶縁層１５０を１０ｎｍ成膜した後、の第１絶縁層１６１及びの第２絶縁層１６２を順に合計１７０ｎｍ成膜したデバイスである。つまり、サンプルＢは、シリコンリッチ絶縁層１５０及びシリコンドープ層１４２を備えている。

ここで、サンプルＡ及びサンプルＢの詳細な製造条件について説明する。まず、サンプルＡの製造条件について説明する。

基板１１０としては、シリコン基板又はガラス基板を用いた。基板１１０の径は、例えば、６インチで、厚みは、例えば、０．７ｍｍである。具体的には、図７に示す元素濃度の測定用のサンプルとしてはシリコン基板を用いて作製し、図８Ａ及び図８Ｂに示すＸ線回折用のサンプルとしてはガラス基板を用いて作製した。

酸化物半導体層１４０は、インジウム及びタングステンを含む酸化物半導体（ＩｎＷＯ）から構成される。ＩｎＷＯの成膜条件としては、以下の通りである。スパッタリング装置として、径が６インチのカソードを備えるＤＣマグネトロンスパッタリング装置を用いた。また、真空チャンバー内に導入するガスの全圧０．３Ｐａに対して、酸素分圧を０．０３Ｐａとした。また、基板温度は、例えば室温に設定し、投入電力は、例えば５５０Ｗに設定した。また、ターゲット材（ＩｎＷＯ）に含まれるＷＯ_３の添加量は、例えば、５ｗｔ％である。成膜したＩｎＷＯの膜厚は、６０ｎｍである。

サンプルＡでは、酸化物半導体層１４０上に、プラズマＣＶＤによってシリコン酸化膜を形成した。成膜ガスとしては、ＳｉＨ_４ガス及びＮ_２Ｏガスを用いた。このときのシラン流量比（ＳｉＨ_４／（ＳｉＨ_４＋Ｎ_２Ｏ））は、１％である。また、投入電力は１８０Ｗであり、圧力は３ｔｏｒｒ（約４００Ｐａ）であり、電極間距離は、５５０ｍｉｌｓである。

なお、シリコン酸化膜の成膜温度を異ならせることで、３つのサンプルＡを作製した。３つのサンプルＡのそれぞれのシリコン酸化膜の成膜温度は、１９０℃、２２０℃、２５０℃である。

次に、サンプルＢの製造条件について説明する。

基板１１０及び酸化物半導体層１４０の条件は、サンプルＡと同じである。

サンプルＢでは、酸化物半導体層１４０上に、シリコンリッチ絶縁層１５０として、プラズマＣＶＤによってシリコンリッチのシリコン酸化膜を形成した。成膜ガスとしては、ＳｉＨ_４ガスを３０ｓｃｃｍ導入し、Ｎ_２Ｏガスを５００ｓｃｃｍ導入した。このときのシラン流量比（ＳｉＨ_４／（ＳｉＨ_４＋Ｎ_２Ｏ））は、５．７％である。また、投入電力は１８０Ｗであり、圧力は３ｔｏｒｒ（約４００Ｐａ）であり、電極間距離は５５０ｍｉｌｓである。シリコンリッチのシリコン酸化膜の膜厚は、約１０ｎｍである。成膜温度（第１温度Ｔ１）は、１９０℃であり、ＩｎＷＯの結晶化温度Ｔｃより低い温度である。

さらに、シリコンリッチ絶縁層１５０上に、絶縁層１６０として、プラズマＣＶＤによってシリコン酸化膜を形成した。成膜ガスとしては、ＳｉＨ_４ガス及びＮ_２Ｏガスを用いた。このときのシラン流量比（ＳｉＨ_４／（ＳｉＨ_４＋Ｎ_２Ｏ））は、１％である。また、投入電力は１８０Ｗであり、圧力は３ｔｏｒｒ（約４００Ｐａ）であり、電極間距離は、５５０ｍｉｌｓである。シリコン酸化膜の膜厚は、約１７０ｎｍである。

なお、シリコン酸化膜（絶縁層１６０）の成膜温度を異ならせることで、３つのサンプルＢを作製した。３つのサンプルＢのそれぞれのシリコン酸化膜の成膜温度は、１９０℃、２２０℃、２５０℃である。

なお、図５Ａ及び図５Ｂでは、絶縁層１６０を第１絶縁層１６１及び第２絶縁層１６２の２層に分けて積層したが、サンプルＢでは、同じ成膜温度で１層の絶縁膜として形成した。

［４−２．シリコン濃度分布］
図７は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）分析によるサンプルＡ及びサンプルＢの積層方向における元素の濃度分布を示している。具体的には、図７の（ａ）はシリコンの濃度分布を示し、図７の（ｂ）はインジウムの濃度分布を示している。なお、図７に示すサンプルＡ及びサンプルＢは、シリコン酸化膜の成膜温度が２５０℃のものである。

図７において、深さが０ｎｍ〜１８０ｎｍの範囲がシリコン酸化膜である。なお、サンプルＢでは、深さが０ｎｍ〜１７０ｎｍの範囲が絶縁層１６０に相当し、１７０ｎｍ〜１８０ｎｍの範囲がシリコンリッチ絶縁層１５０に相当する。また、深さが１８０ｎｍ〜２４０ｎｍの範囲が酸化物半導体層１４０であり、深さが２４０ｎｍ以上の範囲は、シリコン基板である。

図７の（ｂ）に示すように、約１８０ｎｍから約２４０ｎｍの範囲では、インジウムの濃度が安定しており、当該範囲が酸化物半導体層１４０であることが確認された。つまり、上述したように、サンプルＡ及びサンプルＢのいずれでも約６０ｎｍのＩｎＷＯを成膜しているので、所望の膜厚のＩｎＷＯが成膜できていることが確認された。

なお、サンプルＡ及びサンプルＢのいずれでも、インジウムは、酸化物半導体層１４０に接する層に拡散している。例えば、サンプルＢでは、シリコンリッチ絶縁層１５０及び絶縁層１６０が、少量ではあるがインジウムを含んでいる。

図７の（ａ）に示すように、酸化物半導体層１４０のシリコン酸化膜側の表層部（約１８０ｎｍ〜約２００ｎｍ）の範囲では、サンプルＢの方がサンプルＡよりもシリコン濃度が高い。つまり、サンプルＢでは、当該表層部にシリコンリッチ絶縁層１５０からシリコンがドープされていることが分かる。つまり、サンプルＢでは、酸化物半導体層１４０の表層部にシリコンドープ層１４２が形成されている。

シリコンドープ層１４２は、例えば、シリコン濃度が１．０×１０^１９ａｔｏｍｓ／ｃｍ^２より高い領域である。シリコンドープ層１４２の膜厚は、例えば、約２０ｎｍである。

さらに、サンプルＢでは、酸化物半導体層１４０（シリコンドープ層１４２）とシリコンリッチ絶縁層１５０との界面近傍（約１８０ｎｍの位置）には、シリコン濃度のピークが現れている。一方で、サンプルＡでは、酸化物半導体層１４０とシリコン酸化膜との界面近傍（約１８０ｎｍの位置）では、シリコン濃度のピークが現れていない。

具体的には、サンプルＢでの当該ピークにおけるシリコン濃度は、約２．０×１０^２２ａｔｏｍｓ／ｃｍ^２である。ピークにおけるシリコン濃度は、シリコン酸化膜（絶縁層１６０）のシリコン濃度の平均値（約７．０×１０^２１ａｔｏｍｓ／ｃｍ^２）よりも大きい。なお、ピークにおけるシリコン濃度は、シリコン基板のシリコン濃度の平均値（約５．０×１０^２１ａｔｏｍｓ／ｃｍ^２）よりは小さい。

［４−３．Ｘ線回折］
続いて、サンプルＡ及びサンプルＢの酸化物半導体層１４０のＸ線回折（ＸＲＤ）による測定結果について、図８Ａ及び図８Ｂを用いて説明する。図８Ａ及び図８Ｂはそれぞれ、サンプルＡ及びサンプルＢの酸化物半導体層のＸＲＤによる測定結果を示す図である。

図８Ａに示すように、サンプルＡでは、１９０℃の場合は、ピークが発生しないのに対して、２２０℃及び２５０℃の場合は、２θが約３０．６の位置にピークが発生した。つまり、酸化物半導体層が１９０℃の場合は結晶化していないのに対して、２２０℃以上の場合は結晶化していることが分かる。また、２２０℃よりも２５０℃の場合の方が、ピーク強度が大きく、結晶化がより進んでいることが分かる。

以上のことから、サンプルＡでは、少なくとも２２０℃でシリコン酸化膜を成膜した場合に、酸化物半導体が結晶化していることが分かる。また、シリコン酸化膜の成膜温度が高い程、結晶化が進んでいることが分かる。

これは、Ｉｎ−Ｘ−Ｏ系の酸化物半導体上に、シリコン酸化膜などの絶縁層を形成する際には、酸化物半導体と絶縁層との界面に結晶核が発生するためである。当該結晶核によって、絶縁層の成膜中又は成膜後の熱工程で酸化物半導体が結晶化しやすくなる。

これに対して、図８Ｂに示すように、サンプルＢでは、１９０℃、２２０℃、２５０℃のいずれの場合においても、ピークは発生していない。すなわち、サンプルＢでは、酸化物半導体が結晶化していないことが分かる。

シリコンと酸素との結合エネルギーが大きいので、シリコンドープ層１４２では構造が安定し、界面での結晶核の発生が抑制される。図８Ｂで示したように、以降のプロセスが高温の熱工程を含む場合であっても、結晶核の発生が抑制されていることが分かる。したがって、高温で絶縁層（第２絶縁層１６２）を形成することができ、良好な膜質を有する絶縁層１６０をチャネル保護層として形成することができる。

［５．効果など］
以上のように、本実施の形態に係る薄膜トランジスタ１００は、少なくともインジウムを含む酸化物半導体から構成される酸化物半導体層１４０と、酸化物半導体層１４０に積層されたシリコンリッチ絶縁層１５０と、シリコンリッチ絶縁層１５０の、酸化物半導体層１４０とは反対側に積層された絶縁層１６０とを備え、シリコンリッチ絶縁層１５０は、絶縁層１６０よりシリコン濃度が高く、酸化物半導体層１４０は、シリコンリッチ絶縁層１５０に接触する表層部にシリコンがドープされたシリコンドープ層１４２を有する。

これにより、酸化物半導体層１４０の表層部には、シリコンがドープされたシリコンドープ層１４２が形成されているので、シリコンドープ層１４２の構造は安定し、結晶核の発生が抑制される。したがって、絶縁層１６０を高温プロセスで成膜することができるので、絶縁層１６０の膜質を高めることができる。

また、酸化物半導体層１４０の表層部以外の領域は、Ｉｎ−Ｘ−Ｏ系の酸化物半導体から構成される。つまり、酸化物半導体層１４０のチャネル領域を、ＩｎＧａＺｎＯよりも移動度が高いＩｎＷＯなどで形成することができる。

なお、シリコンは、酸素との結合エネルギーが大きいために、シリコンのドープ量が多くなると、キャリアを発生させる酸素欠陥が生じにくくなる。そのため、シリコンがドープされた表層部の移動度は小さくなる。そこで、本実施の形態に係る薄膜トランジスタ１００は、酸化物半導体層１４０のバルク部分（チャネル領域が形成される部分）には、移動度の高いＩｎ−Ｘ−Ｏ系酸化物半導体を用い、かつ、プロセス安定性を高めるために、シリコンを表層部にドープしている。

このように、本実施の形態に係る薄膜トランジスタ１００は、良好な絶縁膜を有し、かつ、高移動度のチャネル領域を有する。したがって、本実施の形態によれば、電気特性の劣化が抑制された薄膜トランジスタ１００を実現することができる。

また、例えば、本実施の形態では、積層方向におけるシリコン濃度分布において、シリコンドープ層１４２とシリコンリッチ絶縁層１５０との界面に、シリコン濃度のピークが存在する。また、例えば、本実施の形態では、ピークにおけるシリコン濃度は、１．０×１０^２２ａｔｏｍｓ／ｃｍ^２以上３．０×１０^２２ａｔｏｍｓ／ｃｍ^２以下である。

これにより、酸化物半導体層１４０とシリコンリッチ絶縁層１５０との界面にシリコン濃度のピークが存在するので、酸化物半導体層１４０の界面近傍の構造が安定し、界面近傍に結晶核の発生が抑制される。したがって、絶縁層１６０を高温プロセスで成膜することができるので、絶縁層１６０の膜質を高めることができる。

また、例えば、本実施の形態では、シリコンリッチ絶縁層１５０の膜厚は、１ｎｍ以上１５ｎｍ以下である。

これにより、シリコンリッチ絶縁層１５０の膜厚が薄く、成膜に要する時間が少なくて済むので、シリコンリッチ絶縁層１５０の成膜中に、酸化物半導体層１４０に結晶核が発生するのを抑制することができる。

また、例えば、本実施の形態では、薄膜トランジスタ１００は、さらに、酸化物半導体層１４０の、シリコンリッチ絶縁層１５０とは反対側に設けられたゲート絶縁層１３０と、酸化物半導体層１４０との間にゲート絶縁層１３０を挟んで、酸化物半導体層１４０に対向する位置に設けられたゲート電極１２０とを備える。

これにより、薄膜トランジスタ１００はボトムゲート型のＴＦＴであるので、チャネル保護層として絶縁層１６０を備える。つまり、薄膜トランジスタ１００は、良好なチャネル保護層を備えるので、電気特性の劣化を抑制することができる。

また、例えば、本実施の形態では、酸化物半導体は、さらに、タングステンを含む。

これにより、ＩｎＷＯは、ＩｎＧａＺｎＯよりも高移動度であるので、薄膜トランジスタ１００を、高精細、大画面、高駆動速度のアクティブマトリクス型の表示装置などに適用することができる。

また、例えば、本実施の形態に係る薄膜トランジスタ１００の製造方法は、少なくともインジウムを含む酸化物半導体から構成される酸化物半導体層１４０を備える薄膜トランジスタ１００の製造方法であって、酸化物半導体層１４０上にシリコンリッチ絶縁層１５０を形成する第１形成工程と、シリコンリッチ絶縁層１５０上に絶縁層１６０を形成する第２形成工程とを含み、シリコンリッチ絶縁層１５０は、絶縁層１６０よりシリコン濃度が高く、第１形成工程及び第２形成工程の少なくとも一方において、シリコンリッチ絶縁層１５０に含まれるシリコンが酸化物半導体層１４０の表層部にドープされることで、酸化物半導体層１４０の表層部にシリコンドープ層１４２が形成される。

これにより、酸化物半導体層１４０の表層部にシリコンをドープすることで、酸化物半導体層１４０の表層部の構造は安定し、結晶核の発生が抑制される。したがって、絶縁層１６０を高温プロセスで成膜することができるので、絶縁層１６０の膜質を高めることができる。

また、酸化物半導体層１４０の表層部以外の領域は、Ｉｎ−Ｘ−Ｏ系の酸化物半導体から構成される。つまり、酸化物半導体層１４０のチャネル領域を、ＩｎＧａＺｎＯよりも移動度が高いＩｎＷＯなどで形成することができる。

このように、本実施の形態によれば、良好な絶縁膜を有し、かつ、高移動度のチャネル領域を有する薄膜トランジスタ１００を製造することができる。したがって、電気特性の劣化が抑制された薄膜トランジスタ１００を製造することができる。

また、例えば、本実施の形態では、第１形成工程では、酸化物半導体の結晶化温度Ｔｃより低い第１温度Ｔ１でシリコンリッチ絶縁層１５０を成膜し、第２形成工程では、酸化物半導体の結晶化温度Ｔｃ以上の第２温度Ｔ２で絶縁層１６０を成膜する。

これにより、シリコンリッチ絶縁層１５０の成膜温度（第１温度Ｔ１）が酸化物半導体の結晶化温度Ｔｃよりも低いので、シリコンリッチ絶縁層１５０の成膜時に酸化物半導体の結晶核が発生するのを抑制することができる。また、絶縁層１６０を酸化物半導体の結晶化温度Ｔｃ以上の高い温度で成膜することができるので、良質な絶縁層１６０を形成することができる。

また、例えば、本実施の形態では、第２形成工程では、（ｉ）シリコンリッチ絶縁層１５０上に第２温度Ｔ２で第１絶縁層１６１を成膜し、（ｉｉ）第１絶縁層１６１上に、第２温度Ｔ２以上の第３温度Ｔ３で第２絶縁層１６２を成膜することで、絶縁層１６０を形成する。

これにより、第１絶縁層１６１と第２絶縁層１６２との２層構造にすることで、例えば、第１絶縁層１６１と第２絶縁層１６２とで成膜温度を異ならせることができる。例えば、第１絶縁層１６１を、酸化物半導体層１４０の表層部にシリコンをドープするのに適した温度で成膜し、第２絶縁層１６２を、チャネル保護層として良質な絶縁膜を成膜するために、より高温で成膜することができる。

なお、本実施の形態では、プラズマＣＶＤによって形成したシリコンリッチ絶縁層１５０のシリコンを酸化物半導体層１４０の表層部にドープすることによって、シリコンドープ層１４２を形成した。これに対して、例えば、スパッタリングによって、ＩｎＸＯ層１４１を形成した後に、ＩｎＷＳｉＯ層をシリコンドープ層１４２として形成することが考えられる。

スパッタリングでは、成膜される膜の組成は、ターゲット材の組成と略同じになる。このため、シリコン酸化膜と酸化物半導体層１４０との界面にシリコン濃度のピークが存在するように、すなわち、膜中の濃度勾配を有するようにＩｎＷＳｉＯ層を成膜するのは困難である。

このため、ＩｎＷＳｉＯ層とＩｎＷＯ層との積層構造をスパッタリングによって形成した場合、シリコン濃度が高い領域からＩｎＷＯとゲート絶縁層１３０との界面までの距離が短くなり、シリコンの拡散がフロントチャネル側にまで進行してしまう可能性がある。フロントチャネルにシリコンが拡散すると、シリコンと酸素との結合エネルギーが大きいために、酸素欠陥の発生が抑制される。このため、チャネル層内のキャリア濃度が低下し、移動度が低下する可能性が高くなる。

また、ＩｎＷＳｉＯ層とＩｎＷＯ層との積層構造を形成する場合には、スパッタリングのチャンバーを増設する、又は、ターゲット材の種類を増やすなどの設備投資も必要になる。

以上の点に対して、プラズマＣＶＤでシリコンリッチ絶縁層１５０を形成する場合には、上記のスパッタリングの問題点は生じない。また、基板１１０が大型化したとしても、既存の大型のプラズマＣＶＤ装置で対応することができ、新たな設備投資も必要ではなく、低コストで薄膜トランジスタ１００を製造することができる。

（実施の形態２）
続いて、実施の形態２に係る薄膜トランジスタ及びその製造方法について説明する。本実施の形態では、実施の形態１と比較して、薄膜トランジスタの構成は同じであり、製造方法が異なっている。このため、以下では、実施の形態１と異なる点を中心に説明する。

実施の形態１では、酸化物半導体層１４０上にシリコンリッチ絶縁層１５０を成膜する例について説明したが、本実施の形態では、酸化物半導体層１４０上にアモルファスシリコン層を成膜し、その後、酸化することでシリコンリッチ絶縁層１５０を形成する。

［１．ＴＦＴの製造方法］
図９は、本実施の形態に係る薄膜トランジスタの製造工程を示す概略断面図である。

なお、酸化物半導体層１４０を形成するまでの工程は、図５Ａの（ａ）〜（ｃ）に示す通りである。

［１−１．アモルファスシリコン層の形成］
酸化物半導体層１４０を形成した後、図９の（ａ）に示すように、酸化物半導体層１４０上にアモルファスシリコン層２５０を形成する。例えば、酸化物半導体層１４０を覆うように、全面にアモルファスシリコン膜をプラズマＣＶＤによって成膜する。例えば、平行平板型のプラズマＣＶＤ装置を利用することができる。具体的には、酸化物半導体層１４０を構成する酸化物半導体の結晶化温度より低い第１温度Ｔ１でアモルファスシリコン層２５０を成膜する。

アモルファスシリコン層２５０の成膜条件を図１０に示す。なお、図１０は、本実施の形態に係るアモルファスシリコン層２５０及び絶縁層２６０の成膜条件、並びに、酸化性プラズマ処理の条件を示す図である。

アモルファスシリコン層２５０の成膜条件は、図１０の「ａ−Ｓｉ」の列に示すとおりである。具体的には、アモルファスシリコン層２５０の成膜温度（第１温度Ｔ１）は、酸化物半導体の結晶化温度Ｔｃより低い温度である。また、プラズマＣＶＤのパワー密度は、０．０５Ｗ／ｃｍ^２〜０．３Ｗ／ｃｍ^２であり、圧力は７０Ｐａ〜３００Ｐａ、電極間距離は、３００ｍｉｌｓ〜９００ｍｉｌｓである。なお、電極間距離は、好ましくは３５０ｍｉｌｓ〜５００ｍｉｌｓである。また、アモルファスシリコン層２５０の膜厚は、１．０ｎｍ〜１０．０ｎｍであり、好ましくは、３．０ｎｍ〜５．０ｎｍである。

また、チャンバー内に導入するガスとしては、シランガス及び水素ガスを用いる。シランガスの規格化流量は、例えば、０．０１ｓｃｃｍ／ｃｍ^２〜０．２５ｓｃｃｍ／ｃｍ^２である。水素ガスの規格化流量は、例えば、０ｓｃｃｍ／ｃｍ^２〜０．５５ｓｃｃｍ／ｃｍ^２である。

このとき、成膜中の水素の発生量の低減、及び、成膜レートの低減化による膜厚制御性の向上のためには、水素ガスを用いない方が好ましい。また、希釈ガス（例えば、Ａｒガス）を用いた場合には、亜酸化窒素ガスの使用割合を減らし、低コスト化を実現することができる。しかしながら、酸化物半導体層１４０の表面及びバルクにダメージ（欠陥）を与えてしまう。したがって、薄膜トランジスタ１００の電気特性を向上させるためには、希釈ガスを用いないことが好ましい。

［１−２．酸化性プラズマ処理］
次に、図９の（ｂ）に示すように、アモルファスシリコン層２５０に酸化性プラズマ処理を行うことで、アモルファスシリコン層２５０を酸化する。つまり、アモルファスシリコン層２５０をＮ_２Ｏプラズマ２５１に曝すことにより、アモルファスシリコン層２５０を酸化する。これにより、シリコンリッチ絶縁層１５０を形成する。具体的には、酸化性プラズマ処理として、Ｎ_２Ｏプラズマ処理を行う。酸化性プラズマ処理は、例えば、平行平板型のプラズマＣＶＤ装置を利用することができる。具体的には、アモルファスシリコン層２５０に酸化性プラズマ処理を、結晶化温度Ｔｃ以上の第２温度Ｔ２で行うことで、シリコンリッチ絶縁層１５０を形成する。

このとき、酸化性プラズマ処理中に、アモルファスシリコン層２５０に含まれるシリコンが酸化物半導体層１４０の表層部にドープされる。これにより、酸化物半導体層１４０の表層部にシリコンドープ層１４２が形成される。

Ｎ_２Ｏプラズマ処理の条件は、図１０の「Ｎ_２Ｏプラズマ」の列に示す通りである。具体的には、Ｎ_２Ｏプラズマ処理の処理温度（第２温度Ｔ２）は、酸化物半導体の結晶化温度Ｔｃ以上の温度である。また、パワー密度は、０．０５Ｗ／ｃｍ^２〜０．３Ｗ／ｃｍ^２であり、圧力は１００Ｐａ〜４００Ｐａ、電極間距離は、４００ｍｉｌｓ〜７００ｍｉｌｓである。なお、圧力は、好ましくは、１００Ｐａ〜２００Ｐａであり、電極間距離は、好ましくは３５０ｍｉｌｓ〜５００ｍｉｌｓである。

また、チャンバー内に導入するガスとしては、亜酸化窒素（Ｎ_２Ｏ）ガスを用いる。Ｎ_２Ｏガスの規格化流量は、例えば、５．０ｓｃｃｍ／ｃｍ^２〜１０．０ｓｃｃｍ／ｃｍ^２である。

Ｎ_２Ｏプラズマ処理の処理時間は、例えば、１秒〜３００秒であり、好ましくは、３０秒〜１８０秒である。処理時間が短すぎる場合は、アモルファスシリコン層２５０を酸化することができない。処理時間が長すぎる場合は、酸化物半導体層１４０にプラズマダメージが発生し、結晶核の発生を促進してしまう。

［１−３．絶縁層の形成］
次に、図９の（ｃ）に示すように、シリコンリッチ絶縁層１５０上に、絶縁層２６０を形成する。例えば、シリコンリッチ絶縁層１５０上に、シリコン酸化膜をプラズマＣＶＤによって成膜する。具体的には、シリコンリッチ絶縁層１５０上に、結晶化温度Ｔｃ以上の第３温度Ｔ３で絶縁層２６０を成膜する。

絶縁層２６０の成膜条件は、図１０の「ＳｉＯ_２」の列に示す通りである。具体的には、絶縁層２６０の成膜温度（第３温度Ｔ３）は、酸化物半導体の結晶化温度Ｔｃより高い温度であり、例えば、Ｎ_２Ｏプラズマ処理の処理温度以上の温度である。また、プラズマＣＶＤのパワー密度は、０．５５Ｗ／ｃｍ^２〜１．２Ｗ／ｃｍ^２であり、圧力は７０Ｐａ〜４００Ｐａ、電極間距離は、４００ｍｉｌｓ〜７００ｍｉｌｓである。なお、好ましくは、パワー密度は、０．９Ｗ／ｃｍ^２〜１．２Ｗ／ｃｍ^２であり、圧力は１００Ｐａ〜２００Ｐａ、電極間距離は、５００ｍｉｌｓ〜６００ｍｉｌｓである。また、絶縁層２６０の膜厚は、５０ｎｍ〜３００ｎｍである。

シラン流量比（ＳｉＨ_４／（ＳｉＨ_４＋Ｎ_２Ｏ））は、０．８％〜１．２％である。規格化トータル流量は、７．０ｓｃｃｍ／ｃｍ^２〜１０．０ｓｃｃｍ／ｃｍ^２である。このとき、アルゴンガスなどの希釈ガスを用いていない。

なお、本実施の形態では、１層の絶縁層２６０を成膜したが、実施の形態１と同様に、２層の絶縁層を絶縁層２６０として形成してもよい。

以降、図５Ｂの（ｇ）に示すように、ドレイン電極１７０ｄ及びソース電極１７０ｓを形成することで、薄膜トランジスタを製造することができる。

［２．サンプルの構成及び製造条件］
ここで、本実施の形態に係る薄膜トランジスタの製造方法を用いてサンプルＣを作製した。サンプルＣは、実施の形態１に係るサンプルＢと同様に、シリコンリッチ絶縁層１５０及びシリコンドープ層１４２を備えている。このときのシリコンリッチ絶縁層１５０は、アモルファスシリコン層２５０が酸化性プラズマ処理によって酸化されたものである。

まず、サンプルＣの詳細な製造条件について説明する。

基板１１０及び酸化物半導体層１４０の成膜条件は、サンプルＡと同じである。

サンプルＣでは、酸化物半導体層１４０上に、プラズマＣＶＤによってアモルファスシリコン層２５０を形成した。成膜ガスとしては、ＳｉＨ_４ガスを３０ｓｃｃｍ導入した。また、投入電力は５０Ｗであり、圧力は２ｔｏｒｒ（約２６７Ｐａ）であり、電極間距離は３５０ｍｉｌｓである。アモルファスシリコン層２５０の膜厚は、約１０ｎｍである。成膜温度は、１９０℃であり、ＩｎＷＯの結晶化温度Ｔｃより低い温度である。

さらに、アモルファスシリコン層２５０にＮ_２Ｏプラズマ処理を行うことで、アモルファスシリコン層２５０を酸化してシリコンリッチ絶縁層１５０を形成した。導入ガスとしては、Ｎ_２Ｏガスを１５００ｓｃｃｍ導入した。また、投入電力は３０Ｗであり、圧力は３ｔｏｒｒ（約４００Ｐａ）であり、電極間距離は５５０ｍｉｌｓである。処理時間は、１８０秒である。処理温度（第２温度Ｔ２）は、２００℃であり、ＩｎＷＯの結晶化温度Ｔｃと同じ温度である。

さらに、シリコンリッチ絶縁層１５０上に、絶縁層２６０として、プラズマＣＶＤによってシリコン酸化膜を形成した。成膜ガスとしては、ＳｉＨ_４ガス及びＮ_２Ｏガスを用いた。このときのシラン流量比（ＳｉＨ_４／（ＳｉＨ_４＋Ｎ_２Ｏ））は、１％である。また、投入電力は１８０Ｗであり、圧力は３ｔｏｒｒ（約４００Ｐａ）であり、電極間距離は、５５０ｍｉｌｓである。シリコン酸化膜の膜厚は、約１７０ｎｍである。

なお、シリコン酸化膜（絶縁層２６０）の成膜温度を異ならせることで、３つのサンプルＣを作製した。３つのサンプルＣのそれぞれのシリコン酸化膜の成膜温度は、１９０℃、２２０℃、２５０℃である。

以上の条件で作製したサンプルＣは、図７及び図８Ｂで示したような膜質のデバイスが作成された。つまり、本実施の形態に係る薄膜トランジスタの製造方法によれば、実施の形態１と同様に、良好な膜質を有する絶縁層２６０をチャネル保護層として形成することができる。

［３．効果など］
以上のように、本実施の形態に係る薄膜トランジスタの製造方法は、第１形成工程は、酸化物半導体の結晶化温度Ｔｃより低い第１温度Ｔ１でアモルファスシリコン層２５０を成膜する工程と、アモルファスシリコン層２５０に酸化性プラズマ処理を、酸化物半導体の結晶化温度Ｔｃ以上の第２温度Ｔ２で行うことで、シリコンリッチ絶縁層１５０を形成する工程とを含む。

これにより、実施の形態１と同様に、酸化物半導体層１４０の表層部にシリコンをドープすることで、酸化物半導体層１４０の表層部の構造は安定し、結晶核の発生が抑制される。したがって、絶縁層２６０を高温プロセスで成膜することができるので、絶縁層２６０の膜質を高めることができる。

また、酸化物半導体層１４０の表層部以外の領域は、Ｉｎ−Ｘ−Ｏ系の酸化物半導体から構成される。つまり、酸化物半導体層１４０のチャネル領域を、ＩｎＧａＺｎＯよりも移動度が高いＩｎＷＯなどで形成することができる。

このように、本実施の形態によれば、良好な絶縁膜を有し、かつ、高移動度のチャネル領域を有する薄膜トランジスタを製造することができる。したがって、電気特性の劣化が抑制された薄膜トランジスタを製造することができる。

（変形例）
続いて、上述した実施の形態に係る薄膜トランジスタの製造方法の変形例について、図１１を用いて説明する。図１１は、本変形例に係る薄膜トランジスタの製造工程を示す概略断面図である。

図１１の（ａ）に示すように、酸化物半導体層１４０を成膜した時点では、表面に微小な凹凸３４３（又はパーティクル）が形成されている場合がある。微小な凹凸３４３は結晶核の発生を促進するので、図１１の（ｂ）に示すように、シリコンリッチ絶縁層１５０を形成する前に、酸化物半導体層１４０を所定の膜厚だけエッチングする。エッチングにより、酸化物半導体層１４０の表面層を除去し、表面の微小な凹凸３４３を除去する。

例えば、酸化物半導体層１４０のウェットエッチングは、例えば、リン酸（Ｈ_３ＰＯ_４）、硝酸（ＨＮＯ_３）、酢酸（ＣＨ_３ＣＯＯＨ）及び水を混合した薬液を用いて行うことができる。このとき、エッチングレートが１ｎｍ／分になるように、薬液の濃度を調整しておく。酸化物半導体層１４０に当該薬液を１分〜３分浸すことで、酸化物半導体層１４０の表面層を除去する。除去される膜厚は、例えば、１ｎｍ〜３ｎｍである。

このように、本変形例に係る薄膜トランジスタの製造方法は、さらに、シリコンリッチ絶縁層１５０を形成する前に、酸化物半導体層１４０を所定の膜厚だけエッチングするエッチング工程を含む。

これにより、酸化物半導体層１４０の表面のラフネス（粗さ）を低減することができ、結晶核の発生を抑制することができる。

（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略などを行った実施の形態にも適用可能である。また、上記実施の形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。

そこで、以下では、他の実施の形態を例示する。

例えば、上記の実施の形態では、ボトムゲート型、かつ、チャネル保護型の薄膜トランジスタについて説明したが、これに限らない。薄膜トランジスタは、ボトムゲート型、かつ、チャネルエッチ型でもよく、あるいは、トップゲート型の薄膜トランジスタでもよい。なお、トップゲート型の薄膜トランジスタの場合は、上述した絶縁層１６０及びシリコンリッチ絶縁層１５０をゲート絶縁膜として利用することができる。

また、例えば、上記の実施の形態では、薄膜トランジスタ１００を用いた表示装置として有機ＥＬ表示装置１０について説明したが、上記実施の形態における薄膜トランジスタ１００は、液晶表示装置など、アクティブマトリクス基板が用いられる他の表示装置にも適用することができる。

また、上述した有機ＥＬ表示装置１０などの表示装置（表示パネル）については、フラットパネルディスプレイとして利用することができ、テレビジョンセット、パーソナルコンピュータ、携帯電話など、表示パネルを有するあらゆる電子機器に適用することができる。特に、大画面及び高精細の表示装置に適している。

以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。

したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。

また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

本開示に係る薄膜トランジスタ及びその製造方法は、例えば、有機ＥＬ表示装置などの表示装置若しくはその他の電子機器、又は、これらの製造方法などに利用することができる。

１０ 有機ＥＬ表示装置
２０ ＴＦＴ基板
２１ バンク
３０ 画素
３０Ｂ、３０Ｇ、３０Ｒ サブ画素
３１ 画素回路
３２、３３、１００ 薄膜トランジスタ
３２ｄ、３３ｄ、１７０ｄ ドレイン電極
３２ｇ、３３ｇ、１２０ ゲート電極
３２ｓ、３３ｓ、１７０ｓ ソース電極
３４ キャパシタ
４０ 有機ＥＬ素子
４１ 陽極
４２ ＥＬ層
４３ 陰極
５０ ゲート配線
６０ ソース配線
７０ 電源配線
１１０ 基板
１３０ ゲート絶縁層
１４０ 酸化物半導体層
１４１ ＩｎＸＯ層
１４２ シリコンドープ層
１５０ シリコンリッチ絶縁層
１６０、２６０ 絶縁層
１６１ 第１絶縁層
１６２ 第２絶縁層
２５０ アモルファスシリコン層
２５１ Ｎ_２Ｏプラズマ
３４３ 凹凸

Claims (10)

1. 少なくともインジウムを含む酸化物半導体から構成される酸化物半導体層と、
   前記酸化物半導体層に積層された第１シリコン絶縁層と、
   前記第１シリコン絶縁層の、前記酸化物半導体層とは反対側に積層された第２シリコン絶縁層とを備え、
   前記第１シリコン絶縁層は、前記第２シリコン絶縁層よりシリコン濃度が高く、
   前記酸化物半導体層は、前記第１シリコン絶縁層に接触する表層部にシリコンがドープされたシリコンドープ層を有し、
   積層方向におけるシリコン濃度分布において、前記シリコンドープ層と前記第１シリコン絶縁層との界面に、シリコン濃度のピークが存在する
   薄膜トランジスタ。
2. 前記ピークにおけるシリコン濃度は、１．０×１０^２２ａｔｏｍｓ／ｃｍ^２以上３．０×１０^２２ａｔｏｍｓ／ｃｍ^２以下である
   請求項１に記載の薄膜トランジスタ。
3. 前記第１シリコン絶縁層の膜厚は、１ｎｍ以上１５ｎｍ以下である
   請求項１又は２に記載の薄膜トランジスタ。
4. 前記薄膜トランジスタは、さらに、
   前記酸化物半導体層の、前記第１シリコン絶縁層とは反対側に設けられたゲート絶縁層と、
   前記酸化物半導体層との間に前記ゲート絶縁層を挟んで、前記酸化物半導体層に対向する位置に設けられたゲート電極とを備える
   請求項１〜３のいずれか１項に記載の薄膜トランジスタ。
5. 前記酸化物半導体は、さらに、タングステンを含む
   請求項１〜４のいずれか１項に記載の薄膜トランジスタ。
6. 少なくともインジウムを含む酸化物半導体から構成される酸化物半導体層を備える薄膜トランジスタの製造方法であって、
   前記酸化物半導体層上に第１シリコン絶縁層を形成する第１形成工程と、
   前記第１シリコン絶縁層上に第２シリコン絶縁層を形成する第２形成工程とを含み、
   前記第１シリコン絶縁層は、前記第２シリコン絶縁層よりシリコン濃度が高く、
   前記第１形成工程及び前記第２形成工程の少なくとも一方において、前記第１シリコン絶縁層に含まれるシリコンが前記酸化物半導体層の表層部にドープされることで、前記酸化物半導体層の表層部にシリコンドープ層が形成され、
   前記第１形成工程では、前記酸化物半導体の結晶化温度より低い第１温度で前記第１シリコン絶縁層を成膜し、
   前記第２形成工程では、前記酸化物半導体の結晶化温度以上の第２温度で前記第２シリコン絶縁層を成膜する
   薄膜トランジスタの製造方法。
7. 少なくともインジウムを含む酸化物半導体から構成される酸化物半導体層を備える薄膜トランジスタの製造方法であって、
   前記酸化物半導体層上に第１シリコン絶縁層を形成する第１形成工程と、
   前記第１シリコン絶縁層上に第２シリコン絶縁層を形成する第２形成工程とを含み、
   前記第１シリコン絶縁層は、前記第２シリコン絶縁層よりシリコン濃度が高く、
   前記第１形成工程及び前記第２形成工程の少なくとも一方において、前記第１シリコン絶縁層に含まれるシリコンが前記酸化物半導体層の表層部にドープされることで、前記酸化物半導体層の表層部にシリコンドープ層が形成され、
   前記第１形成工程は、
   前記酸化物半導体の結晶化温度より低い第１温度でアモルファスシリコン層を成膜する工程と、
   前記アモルファスシリコン層に酸化性プラズマ処理を、前記酸化物半導体の結晶化温度以上の第２温度で行うことで、前記第１シリコン絶縁層を形成する工程とを含む
   薄膜トランジスタの製造方法。
8. 前記第２形成工程では、（ｉ）前記第１シリコン絶縁層上に前記第２温度で第１絶縁層を成膜し、（ｉｉ）前記第１絶縁層上に、前記第２温度以上の第３温度で第２絶縁層を成膜することで、前記第２シリコン絶縁層を形成する
   請求項６又は７に記載の薄膜トランジスタの製造方法。
9. 前記薄膜トランジスタの製造方法は、さらに、前記第１シリコン絶縁層を形成する前に、前記酸化物半導体層を所定の膜厚だけエッチングするエッチング工程を含む
   請求項６〜８のいずれか１項に記載の薄膜トランジスタの製造方法。
10. 前記酸化物半導体は、さらに、タングステンを含む
    請求項６〜９のいずれか１項に記載の薄膜トランジスタの製造方法。
    
    

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