JP6373354B2 - ライトポイント欠陥と表面粗さを低減するための半導体オンインシュレータウエハの製造方法 - Google Patents
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Description
本開示の具体例での使用に適した半導体層構造が、図1に数字1で全体が示される。構造の半導体部分2は、一般に、その中または上にマイクロエレクトロニクスデバイスが形成される部分である。本願で使用される(デバイス層とも呼ばれる)半導体層の1つのタイプは、シリコンまたはシリコンゲルマニウムであるが、例えばシリコン、ゲルマニウム、砒化ガリウム、窒化アルミニウム、シリコンゲルマニウム、窒化ガリウムのような材料を含む半導体層や多層が、本願の範囲から外れることなく、以下で述べるように使用できる。例示目的で、以下の議論は、半導体層としてシリコンについて述べる。(ハンドルウエハとも呼ばれる)基板4は、層構造(例えば、シリコン、ゲルマニウム、砒化ガリウム、窒化アルミニウム、シリコンゲルマニウム、窒化ガリウム、サファイア、およびそれらの組み合わせ)を形成するのに適したいずれの材料でも良い。様々な具体例では、層半導体構造は、また、半導体層2とハンドルウエハ4の間に配置された誘電体層3を含む。
本開示では、層転写プロセスで形成されたSOI構造は、劈開後に熱アニールされる。SOI構造の熱アニールは、シリコン層の表面粗さを減らし、誘電体層の密度を高くし、シリコン層と誘電体層との間の接合を強くするように働く。
本開示にかかる熱アニールは、酸素の外部拡散による小さな酸素の凝集を分解し、シリコンの表面拡散の結果として表面が平坦化される。このアニール工程が有益であるが、熱アニールは、SOI構造中で、全ての潜在的な65nmのもやのようなパターンを除去しない。このように、本開示は、第2の、非接触平坦化処理と呼ばれる、更なる平坦化工程を含む。このプロセスは、SOI構造の表面粗さを更に低減するだけでなく、また熱アニールで完全には治癒しなかった注入ダメージを除去する。
以下に記載された本方法にかかる多くSOI構造が準備された。構造は、劈開面、誘電値酸化層の上のシリコンの薄層、およびハンドルウエハを有した。テストウエハは、プロセスオブレコード(POR)製造プロセスを用いるプレエピ平坦化アニール(PESA)工程までのSOI製造ラインで処理された。
同じ結晶セクションからの2つの姉妹SOIウエハが例2で準備された。第1のSOIウエハは、標準PORプロセスで処理された。第2のSOIウエハは、例1で設定された方法および条件で処理された。図6Aは、標準PORプロセスで準備されたSOIウエハの上の、析出したもやのようなパターンを示す。図6Bは、本開示の方法により製造されたSOIウエハ中の、65nmLPDの存在についての画期的な改良を示す。このように、本開示の方法は、SOIウエハ中の65nmLPDの存在をうまく低減できる。
Claims (16)
- ハンドルウエハ、シリコン層、およびハンドルウエハとシリコン層との間の誘電体層を含み、シリコン層は構造の外の面を規定する劈開面を有する、シリコンオンインシュレータ構造を処理する方法であって、この方法は、
アルゴンおよび水素を含む雰囲気中で、少なくとも950℃の温度で、シリコンオンインシュレータ構造を、15分間から10時間の期間、熱アニールする工程であって、この雰囲気は、10ppmより少ない酸素を含む工程と、
劈開面の上で非接触平坦化処理を行う工程であって、HCl、塩素、H 2 、またはそれらのいずれかの混合物を含む気体のエッチャント中で、900℃と1050℃の間の温度で、劈開面をエッチングする工程を含むエピ平坦化処理を含む工程と、を含み、
この方法は、劈開面の上の表面粗さおよびライトポイント欠陥を減らし、誘電体層の密度を高くし、そしてシリコン層と誘電体層との間の接合を強化するように作用する方法。 - 構造は、1050℃から1200℃までの温度でアニールされる請求項1に記載の方法。
- 雰囲気は、1ppmより少ない水蒸気を含む請求項1に記載の方法。
- ハンドルウエハ、シリコン層、およびハンドルウエハとシリコン層との間の誘電体層を含み、シリコン層は構造の外の面を規定する劈開面を有する、シリコンオンインシュレータ構造を処理する方法であって、この方法は、
アルゴン、水素、ヘリウム、およびそれらの混合からなるグループから選択されたガスを含む雰囲気中で、少なくとも950℃の温度で、2時間の期間、シリコンオンインシュレータ構造を熱アニールする工程であって、この雰囲気は、10ppmより少ない酸素を含む工程と、
劈開面の上で非接触平坦化処理を行う工程であって、HCl、塩素、H 2 、またはそれらのいずれかの混合物を含む気体のエッチャント中で、900℃と1050℃の間の温度で、劈開面をエッチングする工程を含むエピ平坦化処理を含む工程と、を含み、
この方法は、劈開面の上の表面粗さおよびライトポイント欠陥を減らし、誘電体層の密度を高くし、そしてシリコン層と誘電体層との間の接合を強化するように作用する方法。 - 構造は、純アルゴン雰囲気中でアニールされる請求項4に記載の方法。
- 構造は、1050℃から1200℃までの温度でアニールされる請求項4に記載の方法。
- 雰囲気は、1ppmより少ない水蒸気を含む請求項4に記載の方法。
- ハンドルウエハ、シリコン層、およびハンドルウエハとシリコン層との間の誘電体層を含み、シリコン層は構造の外の面を規定する劈開面を有する、シリコンオンインシュレータ構造を処理する方法であって、この方法は、
体積で95%から97%のアルゴンと、体積で3%から5%の水素とを含む雰囲気中で、少なくとも950℃の温度で、シリコンオンインシュレータ構造を熱アニールする工程であって、この雰囲気は、10ppmより少ない酸素を含む工程と、
劈開面の上で非接触平坦化処理を行う工程であって、HCl、塩素、H 2 、またはそれらのいずれかの混合物を含む気体のエッチャント中で、900℃と1050℃の間の温度で、劈開面をエッチングする工程を含むエピ平坦化処理を含む工程と、を含み、
この方法は、劈開面の上の表面粗さおよびライトポイント欠陥を減らし、誘電体層の密度を高くし、そしてシリコン層と誘電体層との間の接合を強化するように作用する方法。 - 構造は、1050℃から1200℃までの温度でアニールされる請求項8に記載の方法。
- 構造は、15分間から10時間の期間アニールされる請求項8に記載の方法。
- 雰囲気は、1ppmより少ない水蒸気を含む請求項8に記載の方法。
- 方法は、構造の表面の粗さ測定システム粗さを、1μm×1μmから30μm×30μmのスキャンサイズでの測定で、0.2nmより小さく減らす請求項8に記載の方法。
- ハンドルウエハ、シリコン層、およびハンドルウエハとシリコン層との間の誘電体層を含み、シリコン層は構造の外の面を規定する劈開面を有する、シリコンオンインシュレータ構造を処理する方法であって、この方法は、
純アルゴン雰囲気中で、少なくとも950℃の温度で、15分間から10時間の期間、シリコンオンインシュレータ構造を熱アニールする工程であって、この雰囲気は、1ppmより少ない酸素を含む工程と、
劈開面の上で非接触平坦化処理を行う工程であって、HCl、塩素、H 2 、またはそれらのいずれかの混合物を含む気体のエッチャント中で、900℃と1050℃の間の温度で、劈開面をエッチングする工程を含むエピ平坦化処理を含む工程と、を含み、
この方法は、劈開面の上の表面粗さおよびライトポイント欠陥を減らし、誘電体層の密度を高くし、そしてシリコン層と誘電体層との間の接合を強化するように作用する方法。 - 方法は、構造の表面の粗さ測定システム粗さを、1μm×1μmから30μm×30μmのスキャンサイズでの測定で、0.2nmより小さく減らす請求項1に記載の方法。
- 方法は、構造の表面の粗さ測定システム粗さを、1μm×1μmから30μm×30μmのスキャンサイズでの測定で、0.2nmより小さく減らす請求項4に記載の方法。
- 方法は、構造の表面の粗さ測定システム粗さを、1μm×1μmから30μm×30μmのスキャンサイズでの測定で、0.2nmより小さく減らす請求項13に記載の方法。
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|---|---|---|---|---|
| KR102360695B1 (ko) | 2014-01-23 | 2022-02-08 | 글로벌웨이퍼스 씨오., 엘티디. | 고 비저항 soi 웨이퍼 및 그 제조 방법 |
| US9853133B2 (en) * | 2014-09-04 | 2017-12-26 | Sunedison Semiconductor Limited (Uen201334164H) | Method of manufacturing high resistivity silicon-on-insulator substrate |
| US9899499B2 (en) | 2014-09-04 | 2018-02-20 | Sunedison Semiconductor Limited (Uen201334164H) | High resistivity silicon-on-insulator wafer manufacturing method for reducing substrate loss |
| JP6726180B2 (ja) | 2014-11-18 | 2020-07-22 | グローバルウェーハズ カンパニー リミテッドGlobalWafers Co.,Ltd. | 高抵抗率半導体・オン・インシュレータウエハおよび製造方法 |
| JP6650463B2 (ja) | 2014-11-18 | 2020-02-19 | グローバルウェーハズ カンパニー リミテッドGlobalWafers Co.,Ltd. | 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法 |
| WO2016081367A1 (en) | 2014-11-18 | 2016-05-26 | Sunedison Semiconductor Limited | HIGH RESISTIVITY SILICON-ON-INSULATOR SUBSTRATE COMPRISING A CHARGE TRAPPING LAYER FORMED BY He-N2 CO-IMPLANTATION |
| EP4120320A1 (en) | 2015-03-03 | 2023-01-18 | GlobalWafers Co., Ltd. | Charge trapping polycrystalline silicon films on silicon substrates with controllable film stress |
| US9881832B2 (en) | 2015-03-17 | 2018-01-30 | Sunedison Semiconductor Limited (Uen201334164H) | Handle substrate for use in manufacture of semiconductor-on-insulator structure and method of manufacturing thereof |
| CN107408532A (zh) | 2015-03-17 | 2017-11-28 | 太阳能爱迪生半导体有限公司 | 用于绝缘体上半导体结构的制造的热稳定电荷捕获层 |
| JP2016201454A (ja) * | 2015-04-09 | 2016-12-01 | 信越半導体株式会社 | Soiウェーハの製造方法 |
| CN107873106B (zh) | 2015-06-01 | 2022-03-18 | 环球晶圆股份有限公司 | 制造绝缘体上硅锗的方法 |
| WO2016196060A1 (en) | 2015-06-01 | 2016-12-08 | Sunedison Semiconductor Limited | A method of manufacturing semiconductor-on-insulator |
| KR102424963B1 (ko) | 2015-07-30 | 2022-07-25 | 삼성전자주식회사 | 집적회로 소자 및 그 제조 방법 |
| JP6749394B2 (ja) | 2015-11-20 | 2020-09-02 | グローバルウェーハズ カンパニー リミテッドGlobalWafers Co.,Ltd. | 滑らかな半導体表面の製造方法 |
| FR3046877B1 (fr) * | 2016-01-14 | 2018-01-19 | Soitec | Procede de lissage de la surface d'une structure |
| US9831115B2 (en) | 2016-02-19 | 2017-11-28 | Sunedison Semiconductor Limited (Uen201334164H) | Process flow for manufacturing semiconductor on insulator structures in parallel |
| US10622247B2 (en) | 2016-02-19 | 2020-04-14 | Globalwafers Co., Ltd. | Semiconductor on insulator structure comprising a buried high resistivity layer |
| US10468294B2 (en) | 2016-02-19 | 2019-11-05 | Globalwafers Co., Ltd. | High resistivity silicon-on-insulator substrate comprising a charge trapping layer formed on a substrate with a rough surface |
| EP3758050A1 (en) | 2016-03-07 | 2020-12-30 | GlobalWafers Co., Ltd. | Semiconductor on insulator structure comprising a low temperature flowable oxide layer and method of manufacture thereof |
| WO2017155804A1 (en) | 2016-03-07 | 2017-09-14 | Sunedison Semiconductor Limited | Method of manufacturing a semiconductor on insulator structure by a pressurized bond treatment |
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| CN111201341B (zh) | 2016-06-08 | 2023-04-04 | 环球晶圆股份有限公司 | 具有经改进的机械强度的高电阻率单晶硅锭及晶片 |
| US10269617B2 (en) | 2016-06-22 | 2019-04-23 | Globalwafers Co., Ltd. | High resistivity silicon-on-insulator substrate comprising an isolation region |
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| FR3061988B1 (fr) * | 2017-01-13 | 2019-11-01 | Soitec | Procede de lissage de surface d'un substrat semiconducteur sur isolant |
| SG11201913769RA (en) | 2017-07-14 | 2020-01-30 | Sunedison Semiconductor Ltd | Method of manufacture of a semiconductor on insulator structure |
| WO2019125810A1 (en) | 2017-12-21 | 2019-06-27 | Globalwafers Co., Ltd. | Method of treating a single crystal silicon ingot to improve the lls ring/core pattern |
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| EP4210092A1 (en) | 2018-06-08 | 2023-07-12 | GlobalWafers Co., Ltd. | Method for transfer of a thin layer of silicon |
| CN112420915B (zh) * | 2020-11-23 | 2022-12-23 | 济南晶正电子科技有限公司 | 复合衬底的制备方法、复合薄膜及电子元器件 |
| CN115884589A (zh) * | 2021-09-27 | 2023-03-31 | 长鑫存储技术有限公司 | 一种半导体结构及其制备方法 |
| US20250069945A1 (en) | 2023-08-24 | 2025-02-27 | Globalwafers Co., Ltd. | Methods of preparing silicon-on-insulator structures using epitaxial wafers |
| FR3159469A1 (fr) * | 2024-02-15 | 2025-08-22 | Soitec | Procédé de lissage des surfaces libres et rugueuses d’une pluralité de substrats de silicium sur isolant |
| US20250293073A1 (en) | 2024-03-18 | 2025-09-18 | Globalwafers Co., Ltd. | Reclaimable donor substrates for use in preparing multiple silicon-on-insulator structures |
| WO2026006271A1 (en) | 2024-06-28 | 2026-01-02 | Globalwafers Co., Ltd. | Methods for controlling flatness of handle structures for use in semiconductor-on-insulator structures |
| US20260015728A1 (en) | 2024-07-10 | 2026-01-15 | Globalwafers Co., Ltd. | Systems and methods for reactor apparatus control during semiconductor wafer processes |
| WO2026015619A1 (en) | 2024-07-10 | 2026-01-15 | Globalwafers Co., Ltd. | Methods of processing semiconductor-on-insulator structures using clean-and-etch operation |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2617798B2 (ja) | 1989-09-22 | 1997-06-04 | 三菱電機株式会社 | 積層型半導体装置およびその製造方法 |
| EP0553852B1 (en) * | 1992-01-30 | 2003-08-20 | Canon Kabushiki Kaisha | Process for producing semiconductor substrate |
| JPH07106512A (ja) | 1993-10-04 | 1995-04-21 | Sharp Corp | 分子イオン注入を用いたsimox処理方法 |
| US6033974A (en) | 1997-05-12 | 2000-03-07 | Silicon Genesis Corporation | Method for controlled cleaving process |
| FR2777115B1 (fr) | 1998-04-07 | 2001-07-13 | Commissariat Energie Atomique | Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede |
| JP3358550B2 (ja) * | 1998-07-07 | 2002-12-24 | 信越半導体株式会社 | Soiウエーハの製造方法ならびにこの方法で製造されるsoiウエーハ |
| JP2000124092A (ja) | 1998-10-16 | 2000-04-28 | Shin Etsu Handotai Co Ltd | 水素イオン注入剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ |
| US6743495B2 (en) * | 2001-03-30 | 2004-06-01 | Memc Electronic Materials, Inc. | Thermal annealing process for producing silicon wafers with improved surface characteristics |
| EP1423871A2 (en) * | 2001-06-22 | 2004-06-02 | MEMC Electronic Materials, Inc. | Process for producing silicon on insulator structure having intrinsic gettering by ion implantation |
| JPWO2003046993A1 (ja) * | 2001-11-29 | 2005-04-14 | 信越半導体株式会社 | Soiウェーハの製造方法 |
| US20040060899A1 (en) * | 2002-10-01 | 2004-04-01 | Applied Materials, Inc. | Apparatuses and methods for treating a silicon film |
| JP2006210899A (ja) * | 2004-12-28 | 2006-08-10 | Shin Etsu Chem Co Ltd | Soiウエーハの製造方法及びsoiウェーハ |
| JP2006294737A (ja) * | 2005-04-07 | 2006-10-26 | Sumco Corp | Soi基板の製造方法及びその製造における剥離ウェーハの再生処理方法。 |
| JP2007059704A (ja) * | 2005-08-25 | 2007-03-08 | Sumco Corp | 貼合せ基板の製造方法及び貼合せ基板 |
| WO2007074550A1 (ja) * | 2005-12-27 | 2007-07-05 | Shin-Etsu Chemical Co., Ltd. | Soiウェーハの製造方法及びsoiウェーハ |
| JP5082299B2 (ja) * | 2006-05-25 | 2012-11-28 | 株式会社Sumco | 半導体基板の製造方法 |
| JP5143477B2 (ja) * | 2007-05-31 | 2013-02-13 | 信越化学工業株式会社 | Soiウエーハの製造方法 |
| JP2010098167A (ja) * | 2008-10-17 | 2010-04-30 | Shin Etsu Handotai Co Ltd | 貼り合わせウェーハの製造方法 |
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