JP6400201B2 - パワー半導体モジュール - Google Patents

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Description

この発明は、電力変換用のスイッチング素子とダイオードとを含むパワー半導体モジュールに関する。
パワー半導体モジュールでは、スイッチング素子のスイッチング時にサージ電圧が発生する。サージ電圧は短時間に発生する電圧パルスである。サージ電圧が発生すると、パワー半導体モジュール内の寄生容量に急瞬な電圧が印加されるためにノイズ電流が発生する。このノイズ電流は、パワー半導体モジュールが組み込まれた機器内の寄生成分を経由して機器全体に伝搬し、誤動作等の不具合を引き起こす。さらに、サージ電圧が高くなるにつれて半導体素子の損失すなわち発熱が増加するため、熱破壊のおそれがある。熱破壊を回避するため高放熱構造を実装するとコスト増につながる。
特許文献１（特許第５５５０５５３号公報）は、実効的な配線インダクタンスを低減させることによってサージ電圧を抑制可能なパワー半導体モジュールを開示する。具体的に、この文献のパワー半導体モジュールでは、負極側ダイオード、正極側スイッチング素子、負極側スイッチング素子、正極側ダイオードの順で各半導体素子が基板上に一列に配列されている。この構成によれば、正極側スイッチング素子がスイッチングした場合には、その両側の負極側ダイオードおよび負極側スイッチング素子を介して右回りと左回りの両方向のサージ電流が流れる。この結果、磁束が打ち消されるために実効的な電流経路のインダクタンスを低減させることができる（特許文献１の段落００３３参照）。同様に、負極側スイッチング素子がスイッチングした場合は、その両側の正極側スイッチング素子および正極側ダイオードを介して右回りと左回りの両方向のサージ電流が流れる結果、実効的な電流経路のインダクタンスを低減させることができる。
特許第５５５０５５３号公報
しかし、上記の特許文献１の事例では、サージ電流によって発生する磁束を打ち消すために、主たる発熱源である正極側スイッチング素子と負極側スイッチング素子とが互いに隣接して配置されている。このため、スイッチング素子相互の熱干渉が深刻化してしまう。この問題を回避するために高放熱設計が要求されるので、パワー半導体モジュールの大型化および高コスト化につながる。
この発明は、上記の問題点を考慮してなされたものであり、その主な目的は、配線インダクタンスを低減することによってサージ電圧を抑制するとともに、放熱実装を簡素化することが可能なパワー半導体モジュールを提供することである。
この発明は、パワー半導体モジュールであって、第１の主面および第２の主面を有する絶縁基板と、各々が絶縁基板の第１の主面上に形成された正極側導電パターン、負極側導電パターン、および出力側導電パターンと、正極側電源端子と、負極側電源端子と、出力端子と、正極側スイッチング素子と、正極側ダイオード素子と、負極側スイッチング素子と、負極側ダイオード素子とを備える。正極側電源端子は、正極側導電パターン上に設けられ、正極側電源電位が与えられる。負極側電源端子は、負極側導電パターン上に設けられ、負極側電源電位が与えられる。出力端子は、出力側導電パターン上に設けられ、負荷と電気的に接続される。正極側スイッチング素子は、第１の主面上に形成された第１の主電極ならびに第２の主面上に形成された第２の主電極および制御電極を有し、第１の主電極が正極側導電パターンに取り付けられ、第２の主電極が電気的接続体を介して出力側導電パターンに接続される。正極側ダイオード素子は、第１の主面上に形成されたカソード電極および第２の主面上に形成されたアノード電極を有し、カソード電極が正極側導電パターンに取り付けられ、アノード電極が電気的接続体を介して出力側導電パターンに接続される。負極側スイッチング素子は、第１の主面上に形成された第１の主電極ならびに第２の主面上に形成された第２の主電極および制御電極を有し、第１の主電極が出力側導電パターンに取り付けられ、第２の主電極が電気的接続体を介して負極側導電パターンに接続される。負極側ダイオード素子は、第１の主面上に形成されたカソード電極および第２の主面上に形成されたアノード電極を有し、カソード電極が出力側導電パターンに取り付けられ、アノード電極が電気的接続体を介して負極側導電パターンに接続される。絶縁基板を平面視して、正極側ダイオード素子および負極側ダイオード素子は、正極側スイッチング素子と負極側スイッチング素子との間に位置する。負極側ダイオード素子は、正極側ダイオード素子よりも正極側スイッチング素子の近くに配置される。
この発明によれば、絶縁基板を平面視して、正極側ダイオード素子および負極側ダイオード素子が、正極側スイッチング素子と負極側スイッチング素子との間に位置することによって、主たる発熱体であるスイッチング素子同士の熱干渉を緩和できるので放熱実装を簡素化することができる。さらに、負極側ダイオード素子が、正極側ダイオード素子よりも正極側スイッチング素子の近くに配置されることによって、配線インダクタンスを低減することができ、この結果としてサージ電圧を抑制することができる。
実施の形態１に従うパワー半導体モジュールの構成を示す回路図である。 図１の正極側スイッチング素子がターンオンするときのサージ電流の流れを説明するための図である。 図１の負極側スイッチング素子がターンオンするときのサージ電流の流れを説明するための図である。 図１のパワー半導体モジュールのレイアウトを模式的に示す平面図である。 図４のパワー半導体モジュールにおいて、サージ電流の経路を示す図である。 図４のパワー半導体モジュールの変形例のレイアウトを模式的に示す平面図である。 実施の形態２に従うパワー半導体モジュールのレイアウトを模式的に示す平面図である。 図７のパワー半導体モジュールにおいて、サージ電流の経路を示す図である。 図７のパワー半導体モジュールの変形例１のレイアウトを模式的に示す平面図である。 図７のパワー半導体モジュールの変形例２のレイアウトを模式的に示す平面図である。 実施の形態３に従うパワー半導体モジュールのレイアウトを模式的に示す平面図である。 図１１のパワー半導体モジュールの変形例のレイアウトを模式的に示す平面図である。 実施の形態４に従うパワー半導体モジュールのレイアウトを模式的に示す平面図である。 図１３のパワー半導体モジュールの変形例１のレイアウトを模式的に示す平面図である。 図１３のパワー半導体モジュールの変形例２のレイアウトを模式的に示す平面図である。 実施の形態５に従うパワー半導体モジュールのレイアウトを模式的に示す平面図である。 図１６のパワー半導体モジュールにおいて、サージ電流の経路を示す図である。 図１６のパワー半導体モジュールの変形例のレイアウトを模式的に示す平面図である。 実施の形態６に従うパワー半導体モジュールの構成を示す回路図である。 図１９のパワー半導体モジュールのレイアウトを模式的に示す平面図である。
以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
＜実施の形態１＞
［パワー半導体モジュールの回路構成］
図１は、実施の形態１に従うパワー半導体モジュールの構成を示す回路図である。図１を参照して、パワー半導体モジュール１０は、いわゆる２ｉｎ１構造と呼ばれるインバータモジュールである。パワー半導体モジュール１０は、正極側電源電位が与えられる正極側電源端子１０１と、負荷と電気的に接続される出力端子１０２と、負極側電源電位が与えられる負極側電源端子１０３と、正極側スイッチング素子１１１と、正極側ダイオード素子１２１と、負極側スイッチング素子１１２と、負極側ダイオード素子１２２とを含む。
図１の場合、正極側スイッチング素子１１１および負極側スイッチング素子１１２は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であるが、他の種類の半導体スイッチング素子であっても構わない。たとえば、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）およびバイポーラトランジスタなどを例示することができる。
以下、図１の各構成要素の接続について説明する。正極側スイッチング素子１１１および負極側スイッチング素子１１２は、この並び順で、正極側電源端子１０１と負極側電源端子１０３との間に直列に接続される。正極側ダイオード素子１２１は、正極側スイッチング素子１１１と並列かつ逆バイアス方向に接続される。負極側ダイオード素子１２２は、負極側スイッチング素子１１２と並列かつ逆バイアス方向に接続される。正極側スイッチング素子１１１と負極側スイッチング素子１１２との接続ノードは出力端子１０２と接続される。
図１の回路の動作について簡単に説明する。図１のパワー半導体モジュール１０では、たとえば、公知のＰＷＭ（Pulse Width Modulation）信号によって正極側スイッチング素子１１１および負極側スイッチング素子１１２が交互にオンする。これによって、正極側電源端子１０１と負極側電源端子１０３との間に入力された直流電力を、交流電力に変換して出力端子１０２から出力する。通常、図１の回路を直流電源に対して２個並列に接続することによって単相交流電力を生成することができ、３個並列に接続することによって３相交流電力を生成することができる。
図１の回路構成において定常状態の電流の流れについて説明する。正極側スイッチング素子１１１がオンでありかつ負極側スイッチング素子１１２がオフの場合、正極側電源端子１０１から出力端子１０２の方向へ電流ＩＡが流れる。正極側スイッチング素子１１１がオフでありかつ負極側スイッチング素子１１２がオンの場合、出力端子１０２から負極側電源端子１０３の方向へ電流ＩＢが流れる。正極側スイッチング素子１１１および負極側スイッチング素子１１２が共にオフの場合、負極側電源端子１０３から負極側ダイオード素子１２２を介して出力端子１０２の方向に電流ＩＡが流れる場合と、出力端子１０２から正極側ダイオード素子１２１を介して正極側電源端子１０１に電流ＩＢが流れる場合とがある。
［サージ電流について］
次に、図１の回路構成において生じるサージ電流の流れについて説明する。
図２は、図１の正極側スイッチング素子がターンオンするときのサージ電流の流れを説明するための図である。図２では、パワー半導体モジュール１０に接続される周辺回路の一例も併せて示している。具体的に、正極側電源端子１０１と負極側電源端子１０３との間に直流電源ＶＳが接続され、出力端子１０２と負極側電源端子１０３との間に負荷インダクタＬ２が接続されている。
図２を参照して、正極側スイッチング素子１１１がターンオンする直前の時点で、負荷インダクタＬ２と負極側ダイオード素子１２２との間で還流電流ＦＷ２が流れているとする。正極側スイッチング素子１１１がターンオンした瞬間には、電流の経路は、正極側電源端子１０１、正極側スイッチング素子１１１、負荷インダクタＬ２、負極側電源端子１０３を順に流れる経路に変化する。このとき、正極側スイッチング素子１１１（ＩＧＢＴ）のエミッタ電極（低電位側電極）の電位が、低電位状態から高電位状態に急激に変化するので、負極側スイッチング素子１１２および負極側ダイオード素子１２２の両端間の電圧も急激に変化する。そうすると、負極側スイッチング素子１１２の出力容量に起因した変位電流がサージ電流ＳＧ１として発生するとともに、負極側ダイオード素子１２２の接合容量に起因した変位電流がサージ電流ＳＧ２として発生する。サージ電流ＳＧ１は、正極側電源端子１０１、正極側スイッチング素子１１１、負極側スイッチング素子１１２、負極側電源端子１０３の順に流れる。サージ電流ＳＧ２は、正極側電源端子１０１、正極側スイッチング素子１１１、負極側ダイオード素子１２２、負極側電源端子１０３の順に流れる。負極側ダイオード素子１２２として、ＰＩＮ（Positive-Intrinsic-Negative）ダイオードを用いた場合には、ホール蓄積効果による漏れ電流（リカバリー電流）がサージ電流ＳＧ２にさらに含まれる。これらのサージ電流の時間変化（ｄｉ／ｄｔ）にインダクタンスを乗じた値がサージ電圧として観測されることになるので、サージ電圧を抑制するためにはインダクタンスの低減が特に重要である。
図３は、図１の負極側スイッチング素子がターンオンするときのサージ電流の流れを説明するための図である。図３では、パワー半導体モジュール１０に接続される周辺回路の一例も併せて示している。具体的に、正極側電源端子１０１と負極側電源端子１０３との間に直流電源ＶＳが接続され、出力端子１０２と正極側電源端子１０１との間に負荷インダクタＬ１が接続されている。
図３を参照して、負極側スイッチング素子１１２がターンオンする直前の時点で、負荷インダクタＬ１と正極側ダイオード素子１２１との間で還流電流ＦＷ１が流れているとする。負極側スイッチング素子１１２がターンオンした瞬間には、電流の経路は、正極側電源端子１０１、負荷インダクタＬ１、負極側スイッチング素子１１２、負極側電源端子１０３を順に流れる経路に変化する。このとき、負極側スイッチング素子１１２（ＩＧＢＴ）のコレクタ電極（高電位側電極）の電位が、高電位状態から低電位状態に急激に変化するので、正極側スイッチング素子１１１および正極側ダイオード素子１２１の両端間の電圧も急激に変化する。そうすると、正極側スイッチング素子１１１の出力容量に起因した変位電流がサージ電流ＳＧ３として発生するとともに、正極側ダイオード素子１２１の接合容量に起因した変位電流がサージ電流ＳＧ４として発生する。サージ電流ＳＧ３は、正極側電源端子１０１、正極側スイッチング素子１１１、負極側スイッチング素子１１２、負極側電源端子１０３の順に流れる。サージ電流ＳＧ４は、正極側電源端子１０１、正極側ダイオード素子１２１、負極側スイッチング素子１１２、負極側電源端子１０３の順に流れる。正極側ダイオード素子１２１として、ＰＩＮ（Positive-Intrinsic-Negative）ダイオードを用いた場合には、ホール蓄積効果による漏れ電流（リカバリー電流）がサージ電流ＳＧ４さらに含まれる。これらのサージ電流の時間変化（ｄｉ／ｄｔ）にインダクタンスを乗じた値がサージ電圧として観測されることになる。
［パワー半導体モジュールのレイアウト］
図４は、図１のパワー半導体モジュールのレイアウトを模式的に示す平面図である。図４のパワー半導体モジュール１０は、いわゆる２ｉｎ１構造と呼ばれるものである。
図４を参照して、パワー半導体モジュール１０は、第１の主面および第２の主面を有する絶縁基板１００と、各々が絶縁基板１００の第１の主面上に形成された正極側導電パターン１３１、出力側導電パターン１３２、および負極側導電パターン１３３とを含む。
正極側導電パターン１３１上には外部から正極側電源電位が与えられる正極側電源端子１０１が形成される。出力側導電パターン１３２上には負荷と接続される出力端子１０２が形成される。負極側導電パターン１３３上には負極側電源電位が与えられる負極側電源端子１０３が形成される。電源端子は電源板と半田などによって直接接続される場合もあるし、絶縁基板１００の外部に設けられた端子と電気的接続体としてのボンディングワイヤを介して接続される場合もある。出力端子についても同様である。
絶縁基板１００として、たとえば、アルミナイトライド（ＡｌＮ）などのセラミック製の絶縁基板を用いることができる。各導電パターンは、たとえば、銅パターン等で形成される。図４の場合、絶縁基板１００は略矩形の平面形状を有しているが、絶縁基板１００の平面形状はこれに限られるものではない。
パワー半導体モジュール１０は、さらに、正極側スイッチング素子１１１と、負極側スイッチング素子１１２と、正極側ダイオード素子１２１と、負極側ダイオード素子１２２とを含む。これらの半導体素子は縦型構造を有する個別半導体素子である。
具体的に、正極側スイッチング素子１１１を構成する半導体チップの第１の主面上には第１の主電極（ＩＧＢＴのエミッタ電極）が形成され、第２の主面上には第２の主電極（ＩＧＢＴのコレクタ電極）および制御電極（ＩＧＢＴのゲート電極）１６１が形成されている。第１の主電極は正極側導電パターン１３１に取り付けられ、第２の主電極は出力側導電パターン１３２とボンディングワイヤ１４１を介して接続される。制御電極１６１は、ボンディングワイヤを介して絶縁基板１００の第１の主面上に形成された正極側制御端子１５１と接続される。正極側制御端子１５１には正極側スイッチング素子１１１のオンおよびオフを制御するための制御信号が外部から与えられる。
負極側スイッチング素子１１２を構成する半導体チップの第１の主面上には第１の主電極（ＩＧＢＴのエミッタ電極）が形成され、第２の主面上には第２の主電極（ＩＧＢＴのコレクタ電極）および制御電極（ＩＧＢＴのゲート電極）が形成されている。第１の主電極は出力側導電パターン１３２に取り付けられ、第２の主電極は負極側導電パターン１３３とボンディングワイヤ１４４を介して接続される。制御電極１６２は、ボンディングワイヤを介して絶縁基板１００の第１の主面上に形成された負極側制御端子１５２と接続される。負極側制御端子１５２には負極側スイッチング素子１１２のオンおよびオフを制御するための制御信号が外部から与えられる。
正極側ダイオード素子１２１を構成する半導体チップの第１の主面上にはカソード電極が形成され、第２の主面上にはアノード電極が形成される。カソード電極は正極側導電パターン１３１に取り付けられ、アノード電極はボンディングワイヤ１４３を介して出力側導電パターン１３２と接続される。
負極側ダイオード素子１２２を構成する半導体チップの第１の主面上にはカソード電極が形成され、第２の主面上にはアノード電極が形成される。カソード電極は出力側導電パターン１３２に取り付けられ、アノード電極はボンディングワイヤ１４２を介して負極側導電パターン１３３と接続される。
［定常状態での電流の流れ］
次に、図４のパワー半導体モジュール１０における定常状態の電流の流れについて説明する。
図１の電流ＩＡの方向に電流を流す場合、正極側スイッチング素子１１１がオン状態（導通状態）では、負荷電流は、正極側電源端子１０１、正極側導電パターン１３１、正極側スイッチング素子１１１、ボンディングワイヤ１４１、出力側導電パターン１３２、出力端子１０２を順にたどる。正極側スイッチング素子がオフ状態では、還流電流が、負極側電源端子１０３、負極側導電パターン１３３、ボンディングワイヤ１４２、負極側ダイオード素子１２２、出力側導電パターン１３２、出力端子１０２を順にたどる。
図１の電流ＩＢの方向に電流を流す場合、負極側スイッチング素子１１２がオン状態（導通状態）では、負荷電流は、出力端子１０２、出力側導電パターン１３２、負極側スイッチング素子１１２、ボンディングワイヤ１４４、負極側導電パターン１３３、負極側電源端子１０３を順にたどる。負極側スイッチング素子１１２がオフ状態では、還流電流が、出力端子１０２、出力側導電パターン１３２、ボンディングワイヤ１４３、正極側ダイオード素子１２１、正極側導電パターン１３１、正極側電源端子１０１を順にたどる。
［レイアウトの特徴とその効果］
次に、図４のレイアウトの特徴とその効果について説明する。図４のレイアウトの特徴の１つは、絶縁基板１００に垂直な方向から絶縁基板１００を平面視したとき、出力側導電パターン１３２の一部が正極側導電パターン１３１の一部（特に、正極側ダイオード素子１２１の取り付け位置）と負極側導電パターン１３３の一部との間に挟まれている点にある。
図４のレイアウトの他の特徴は、絶縁基板１００を平面視したとき、正極側ダイオード素子１２１および負極側ダイオード素子１２２が、正極側スイッチング素子１１１と負極側スイッチング素子１１２との間に位置している点にある。この場合、負極側ダイオード素子１２２が正極側ダイオード素子１２１よりも正極側スイッチング素子１１１の近くに配置され、正極側ダイオード素子１２１が負極側ダイオード素子１２２よりも負極側スイッチング素子１１２の近くに配置されている点に特徴がある。特に、図４の場合、正極側スイッチング素子１１１の配置位置（正極側スイッチング素子１１１の中心点）と、負極側スイッチング素子１１２の配置位置（負極側スイッチング素子１１２の中心点）とを結ぶ基準線ＲＬ１に沿って、正極側ダイオード素子１２１および負極側ダイオード素子１２２とが配置されている。言い換えると、正極側スイッチング素子１１１、負極側ダイオード素子１２２、正極側ダイオード素子１２１、負極側スイッチング素子１１２は、この並び順で基準線ＲＬ１に沿って一列に配列されている。なお、基準線ＲＬ１はこの明細書で共通に用いる。
上記特徴の効果について説明する。まず、図４のレイアウトによれば、正極側スイッチング素子１１１と負極側ダイオード素子１２２とが隣合って配置されているため、ボンディングワイヤ１４１を最短で結線することができる。同様に、正極側ダイオード素子１２１と負極側スイッチング素子１１２とが隣合って配置されているために、ボンディングワイヤ１４３を最短で結線できる。負極側スイッチング素子１１２と負極側導電パターン１３３とを隣接させているためボンディングワイヤ１４４を最短で結線できる。ボンディングワイヤは導電パターンと比較して高インダクタンスな経路となるため、ボンディングワイヤ長を縮小することは、経路全体の低インダクタンス化につながる。この低インピーダンス化によってサージ電圧を抑制できる。
さらに、図４のレイアウトによれば、主たる発熱体であるスイッチング素子を半導体素子の配列の両端に配置できるため、スイッチング素子同士の熱干渉を緩和できる。この結果、放熱実装を簡素化することができる。
さらに、図４のレイアウトでは、正極側スイッチング素子１１１用の制御端子１５１は、正極側導電パターン１３１に隣接し、かつ、正極側スイッチング素子１１１を挟んで負極側スイッチング素子１１２と反対側に配置されている。同様に、負極側スイッチング素子１１２用の制御端子１５２は、出力側導電パターン１３２に隣接し、かつ、負極側スイッチング素子１１２を挟んで正極側スイッチング素子１１１と反対側に配置されている。
上記の制御端子の配置によれば、正極側制御端子１５１と正極側スイッチング素子１１１の制御電極１６１とを接続するボンディングワイヤは、出力側導電パターン１３２および負極側導電パターン１３３の上方を通過しない。この結果、導電パターン１３２、１３３を流れる主電流による影響を軽減することができるので、正極側スイッチング素子１１１の誤動作のリスクを軽減することができる。同様に、負極側制御端子１５２と負極側スイッチング素子１１２の制御電極１６２とを接続するボンディングワイヤは、正極側導電パターン１３１および負極側導電パターン１３３の上方を通過しない。この結果、導電パターン１３１、１３３を流れる主電流による影響を軽減することができるので、負極側スイッチング素子１１２の誤動作のリスクを軽減することができる。
さらに、図４のレイアウトによれば、正極側スイッチング素子１１１と負極側ダイオード素子１２２とが隣接して配置されているので、これらの半導体素子を通過するサージ電流の経路を短くすることができる。以下、図５を参照して具体的に説明する。
図５は、図４のパワー半導体モジュールにおいて、サージ電流の経路を示す図である。図５では、図２のサージ電流ＳＧ２の経路が破線で示され、図３のサージ電流ＳＧ４の経路が一点鎖線で示されている。図５に示すように、正極側電源端子１０１、正極側スイッチング素子１１１、負極側ダイオード素子１２２、負極側電源端子１０３を順に通過するサージ電流ＳＧ２の経路長は、正極側スイッチング素子１１１と負極側ダイオード素子１２２とを隣接して配置することによって短くすることができ、この結果サージ電圧を低減することができる。
正極側電源端子１０１、正極側ダイオード素子１２１、負極側スイッチング素子１１２、負極側電源端子１０３を順に通過するサージ電流ＳＧ４の経路長についても、導電パターンおよび電源端子の配置位置を工夫することによって短縮化することができる。この事例に関しては、実施の形態２（図７〜図１０）および実施の形態５（図１６、図１７）で説明する。
以上のとおり、実施の形態１のパワー半導体モジュール１０によれば、配線インダクタンスを低減し、放熱実装を簡素化し、誤動作リスクを低減することができ、この結果、信頼性が向上するとともに小型化が可能なパワー半導体モジュールを提供することができる。
＜実施の形態１の変形例＞
図６は、図４のパワー半導体モジュールの変形例のレイアウトを模式的に示す平面図である。図６のパワー半導体モジュール１１は、正極側ダイオード素子１２１および負極側ダイオード素子１２２の配置が図４の場合と異なる。具体的に、図６の場合には、各半導体素子を互いにより密接して配置するために、正極側スイッチング素子１１１、負極側ダイオード素子１２２、正極側ダイオード素子１２１、および負極側スイッチング素子１１２が略一列に配列されていない点に特徴がある。これによって、パワー半導体モジュールをより小型化することができる。
ただし、正極側ダイオード素子１２１および負極側ダイオード素子１２２が、正極側スイッチング素子１１１と負極側スイッチング素子１１２との間に位置している点は図４の場合と同じである。さらに、負極側ダイオード素子１２２が正極側ダイオード素子１２１よりも正極側スイッチング素子１１１の近くに配置され、正極側ダイオード素子１２１が負極側ダイオード素子１２２よりも負極側スイッチング素子１１２の近くに配置されている点も図４の場合と同じである。したがって、図６のパワー半導体モジュール１１は、図４のパワー半導体モジュール１０とほぼ同じ効果を奏する。図６のその他の点は図４の場合と同じであるので同一または相当する部分には同一の参照符号を付して説明を繰返さない。
なお、本実施の形態では電気的接続体としてボンディングワイヤを例示したが、本実施の形態の電気接続体はボンディングワイヤに限定しない。例えば大電流に対応可能なダイレクトリードボンディングであってもよい。
＜実施の形態２＞
図７は、実施の形態２に従うパワー半導体モジュールのレイアウトを模式的に示す平面図である。
図７のパワー半導体モジュール２０は、図４のパワー半導体モジュール１０を変形したものである。具体的に、図７の絶縁基板２００、正極側電源端子２０１、出力端子２０２、および負極側電源端子２０３は、図４の絶縁基板１００、正極側電源端子１０１、出力端子１０２、および負極側電源端子１０３にそれぞれ対応する。図７の正極側スイッチング素子２１１、負極側スイッチング素子２１２、正極側ダイオード素子２２１、および負極側ダイオード素子２２２は、図４の正極側スイッチング素子１１１、負極側スイッチング素子１１２、正極側ダイオード素子１２１、および負極側ダイオード素子１２２にそれぞれ対応する。図７の正極側導電パターン２３１、出力側導電パターン２３２、負極側導電パターン２３３、電気的接続体としてのボンディングワイヤ２４１〜２４４は、図４の正極側導電パターン１３１、出力側導電パターン１３２、負極側導電パターン１３３、ボンディングワイヤ１４１〜１４４にそれぞれ対応する。図７の正極側スイッチング素子２１１の制御電極２６１および負極側スイッチング素子２１２の制御電極２６２は、図４の正極側スイッチング素子１１１の制御電極１６１および負極側スイッチング素子１１２の制御電極１６２にそれぞれ対応する。対応する要素は同様の機能および構成を有するので以下では説明を繰返さない。
図７のパワー半導体モジュール２０において図４の半導体モジュールと異なる点は、導電パターン、電源端子、および出力端子の配置である。具体的に、図７の場合には、絶縁基板２００を平面視したとき、正極側導電パターン２３１の一部が、出力側導電パターン２３２の一部（特に、負極側ダイオード素子２２２の取り付け位置）と負極側導電パターン２３３の一部との間に挟まれている点に特徴がある。
さらに、図４の場合には、負極側電源端子１０３が正極側スイッチング素子１１１に隣接して配置されていたのに対し、図７の場合には、負極側電源端子２０３が負極側スイッチング素子２１２に隣接して配置されている。図７の電源端子２０１，２０３および出力端子２０２は、より一般的には以下のように配置される。すなわち、絶縁基板２００を平面視して、正極側電源端子２０１および負極側電源端子２０３は、基準線ＲＬ１に対して出力端子２０２と反対側に配置される。正極側電源端子２０１は、正極側スイッチング素子２１１よりも基準線ＲＬ１から離れた位置で、正極側スイッチング素子２１１と隣り合って配置される。負極側電源端子２０３は、負極側スイッチング素子２１２よりも基準線ＲＬ１から離れた位置で、負極側スイッチング素子２１２と隣り合って配置される。
上記の構成によれば、正極側スイッチング素子２１１のターンオン時のサージ電流ＳＧ２の経路長（配線インダクタンス）と負極側スイッチング素子２１２のターンオン時のサージ電流ＳＧ４の経路長（配線インダクタンス）とを同程度に短くすることができるという効果がある。以下、サージ電流の経路を示しながら具体的に説明する。
図８は、図７のパワー半導体モジュールにおいて、サージ電流の経路を示す図である。図８では、図２のサージ電流ＳＧ２の経路が破線で示され、図３のサージ電流ＳＧ４の経路が一点鎖線で示されている。
図８に示すように、正極側電源端子２０１、正極側スイッチング素子２１１、負極側ダイオード素子２２２、負極側電源端子２０３を順に通過するサージ電流ＳＧ２の経路長は、正極側スイッチング素子２１１と負極側ダイオード素子２２２とを隣接して配置することによって短くすることができる。同様に、正極側電源端子２０１、正極側ダイオード素子２２１、負極側スイッチング素子２１２、負極側電源端子２０３を順に通過するサージ電流ＳＧ４の経路長は、正極側ダイオード素子２２１と負極側スイッチング素子２１２とを隣接して配置することによって短くすることができる。さらに、図８に示すように、サージ電流ＳＧ２の経路長とサージ電流ＳＧ４の経路長とがほぼ等しくなっている。この結果、正極側スイッチング素子２１１のターンオン時のサージ電圧と、負極側スイッチング素子２１２のターンオン時のサージ電圧とを同程度に抑制できる。
一般に放熱実装は、より高温の素子（より損失大の素子）が十分に冷却されるように設計されるので、最も高温の素子（最も損失大の素子）が制約条件になる。このため、素子ごとの損失にばらつきが生じると、損失の小さい素子には過大な放熱実装になる。上記のように、正極側スイッチング素子２１１のターンオン時のサージ電圧と、負極側スイッチング素子２１２のターンオン時のサージ電圧とを同程度に抑制することによって、半導体スイッチング素子ごとの損失を均一化することができるとともに、ダイオード素子ごとの損失を均一化することができるので、放熱実装を簡素化することができる。
さらに、一般にノイズ電流の大きさは、浮遊容量の大きさとサージ電圧の時間微分との積で決定される。したがって、発生するサージ電圧を均一に低減することによって、ノイズ電流の大きさも均一に低減されるので、過剰な低ノイズ化実装を回避することができる。
図７のその他の効果は図４の場合と同様であるので、以下簡単に要約する。
まず、正極側スイッチング素子２１１と負極側ダイオード素子２２２とが隣合って配置されているため、ボンディングワイヤ２４１を最短で結線することができる。正極側ダイオード素子２２１と負極側スイッチング素子２１２とが隣合って配置されているために、ボンディングワイヤ２４３を最短で結線できる。負極側スイッチング素子２１２と負極側導電パターン２３３とを隣接させているためボンディングワイヤ２４４を最短で結線できる。以上により、低インピーダンス化を実現できるので、サージ電圧を抑制できる。
主たる発熱体であるスイッチング素子を半導体素子の配列の両端に配置できるため、スイッチング素子同士の熱干渉を緩和できる。この結果、放熱実装を簡素化することができる。
正極側制御端子２５１と正極側スイッチング素子２１１の制御電極２６１とを接続するボンディングワイヤは、出力側導電パターン２３２および負極側導電パターン２３３の上方を通過しない。同様に、負極側制御端子２５２と負極側スイッチング素子２１２の制御電極２６２とを接続するボンディングワイヤは、正極側導電パターン２３１および負極側導電パターン２３３の上方を通過しない。これにより、正極側スイッチング素子２１１および負極側スイッチング素子２１２の誤動作のリスクを軽減することができる。
以上により、本実施の形態によれば、低インダクタンス、放熱実装の簡素化、低ノイズ化、誤動作リスクの軽減を実現するパワー半導体モジュールを提供することができる。
＜実施の形態２の変形例１＞
図９は、図７のパワー半導体モジュールの変形例１のレイアウトを模式的に示す平面図である。図９のパワー半導体モジュール２１は、ボンディングワイヤ２４３の配置が図７のパワー半導体モジュール２０と異なる。具体的には、図９の場合には、ボンディングワイヤ２４３はボンディングワイヤ２４１と平行な方向（図７の基準線ＲＬ１に沿う方向）に設置される。これによって図８で説明したサージ電流ＳＧ２の経路長とサージ電流ＳＧ４の経路長とをさらに等しくでき、この結果、正極側スイッチング素子２１１のターンオン時のサージ電圧と、負極側スイッチング素子２１２のターンオン時のサージ電圧とをさらに均一に抑制できる。
＜実施の形態２の変形例２＞
図１０は、図７のパワー半導体モジュールの変形例２のレイアウトを模式的に示す平面図である。図１０のパワー半導体モジュール２２は、各半導体素子を互いにより密接して配置するために、正極側スイッチング素子２１１、負極側ダイオード素子２２２、正極側ダイオード素子２２１、および負極側スイッチング素子２１２が略一列に配列されていない点に特徴がある。これによって、パワー半導体モジュールをより小型化することができる。
ただし、正極側ダイオード素子２２１および負極側ダイオード素子２２２が、正極側スイッチング素子２１１と負極側スイッチング素子２１２との間に位置している点は図７の場合と同じである。さらに、負極側ダイオード素子２２２が正極側ダイオード素子２２１よりも正極側スイッチング素子２１１の近くに配置され、正極側ダイオード素子２２１が負極側ダイオード素子２２２よりも負極側スイッチング素子２１２の近くに配置されている点も図７の場合と同じである。したがって、図１０のパワー半導体モジュール２２は、図７のパワー半導体モジュール２０とほぼ同じ効果を奏する。
なお、本実施の形態では電気的接続体としてボンディングワイヤを例示したが、本実施の形態の電気接続体はボンディングワイヤに限定しない。例えば大電流に対応可能なダイレクトリードボンディングであってもよい。
＜実施の形態３＞
図１１は、実施の形態３に従うパワー半導体モジュールのレイアウトを模式的に示す平面図である。
図１１のパワー半導体モジュール３０は、図４のパワー半導体モジュール１０を変形したものである。具体的に、図１１の絶縁基板３００、正極側電源端子３０１、出力端子３０２、および負極側電源端子３０３は、図４の絶縁基板１００、正極側電源端子１０１、出力端子１０２、および負極側電源端子１０３にそれぞれ対応する。図１１の正極側スイッチング素子３１１、負極側スイッチング素子３１２、正極側ダイオード素子３２１、および負極側ダイオード素子３２２は、図４の正極側スイッチング素子１１１、負極側スイッチング素子１１２、正極側ダイオード素子１２１、および負極側ダイオード素子１２２にそれぞれ対応する。図１１の正極側導電パターン３３１、出力側導電パターン３３２、負極側導電パターン３３３、電気的接続体としてのボンディングワイヤ３４１〜３４４は、図４の正極側導電パターン１３１、出力側導電パターン１３２、負極側導電パターン１３３、ボンディングワイヤ１４１〜１４４にそれぞれ対応する。図１１の正極側スイッチング素子３１１の制御電極３６１および負極側スイッチング素子３１２の制御電極３６２は、図４の正極側スイッチング素子１１１の制御電極１６１および負極側スイッチング素子１１２の制御電極１６２にそれぞれ対応する。対応する要素は同様の機能および構成を有するので以下では説明を繰返さない。
図１１のパワー半導体モジュール３０において図４の半導体モジュールと異なる点は、制御端子３５１，３５２の配置、ならびに正極側電源端子３０１および出力端子３０２の配置である。
具体的に、図１１のレイアウトでは、絶縁基板３００を平面視して、正極側制御端子３５１および負極側制御端子３５２は、基準線ＲＬ１に対して同じ側に配置される。そして、正極側制御端子３５１は、正極側導電パターン３３１よりも基準線ＲＬ１から離れた位置で、正極側導電パターン３３１に隣接して配置される。負極側制御端子３５２は、出力側導電パターン３３２よりも基準線ＲＬ１から離れた位置で、出力側導電パターン３３２に隣接して配置される。すなわち、正極側制御端子３５１および負極側制御端子３５２は、絶縁基板３００の一側面に沿って配置されることになるので、パワー半導体モジュール全体を小型化することができる。
さらに、図１１のレイアウトでは、絶縁基板３００を平面視して、出力端子３０２は、負極側スイッチング素子３１２を挟んで正極側スイッチング素子３１１と反対側に配置される。正極側電源端子３０１は、正極側スイッチング素子３１１を挟んで負極側スイッチング素子３１２と反対側に配置される。負極側電源端子３０３は、正極側スイッチング素子３１１よりも出力端子３０２から離れた位置で、正極側電源端子３０１と隣り合って配置される。言い換えると、正極側電源端子３０１および負極側電源端子３０３は絶縁基板３００の長手方向の一方端に配置され、出力端子３０２は絶縁基板３００の長手方向の他方端に配置される。このような配置によれば、正極側電源端子３０１と出力端子３０２との間のインダクタンスと、負極側電源端子３０３と出力端子３０２との間のインダクタンスを均等にすることができる。
図１１のその他の効果は図４の場合と同様であるので、以下簡単に要約する。
まず、正極側スイッチング素子３１１と負極側ダイオード素子３２２とが隣合って配置されているため、ボンディングワイヤ３４１を最短で結線することができる。正極側ダイオード素子３２１と負極側スイッチング素子３１２とが隣合って配置されているために、ボンディングワイヤ３４３を最短で結線できる。負極側スイッチング素子３１２と負極側導電パターン３３３とを隣接させているためボンディングワイヤ３４４を最短で結線できる。以上により、低インピーダンス化を実現できるので、サージ電圧を抑制できる。
主たる発熱体であるスイッチング素子を半導体素子の配列の両端に配置できるため、スイッチング素子同士の熱干渉を緩和できる。この結果、放熱実装を簡素化することができる。
正極側制御端子３５１と正極側スイッチング素子３１１の制御電極３６１とを接続するボンディングワイヤは、出力側導電パターン３３２および負極側導電パターン３３３の上方を通過しない。同様に、負極側制御端子３５２と負極側スイッチング素子３１２の制御電極３６２とを接続するボンディングワイヤは、正極側導電パターン３３１および負極側導電パターン３３３の上方を通過しない。これにより、正極側スイッチング素子３１１および負極側スイッチング素子３１２の誤動作のリスクを軽減することができる。
以上により、本実施の形態によれば、低インダクタンス、放熱実装の簡素化、誤動作リスクの軽減を実現するとともに、各電源端子から出力端子までのインダクタンスが均一化されたパワー半導体モジュールを提供することができる。
＜実施の形態３の変形例＞
図１２は、図１１のパワー半導体モジュールの変形例のレイアウトを模式的に示す平面図である。図１２のパワー半導体モジュール３１は、各半導体素子を互いにより密接して配置するために、正極側スイッチング素子３１１、負極側ダイオード素子３２２、正極側ダイオード素子３２１、および負極側スイッチング素子３１２が略一列に配列されていない点に特徴がある。これによって、パワー半導体モジュールをより小型化することができる。
ただし、正極側ダイオード素子３２１および負極側ダイオード素子３２２が、正極側スイッチング素子３１１と負極側スイッチング素子３１２との間に位置している点は図１１の場合と同じである。さらに、負極側ダイオード素子３２２が正極側ダイオード素子３２１よりも正極側スイッチング素子３１１の近くに配置され、正極側ダイオード素子３２１が負極側ダイオード素子３２２よりも負極側スイッチング素子３１２の近くに配置されている点も図１１の場合と同じである。したがって、図１２のパワー半導体モジュール３１は、図１１のパワー半導体モジュール３０とほぼ同じ効果を奏する。
なお、本実施の形態では電気的接続体としてボンディングワイヤを例示したが、本実施の形態の電気接続体はボンディングワイヤに限定しない。例えば大電流に対応可能なダイレクトリードボンディングであってもよい。
＜実施の形態４＞
図１３は、実施の形態４に従うパワー半導体モジュールのレイアウトを模式的に示す平面図である。
図１３のパワー半導体モジュール４０は、図７のパワー半導体モジュール２０を変形したものである。具体的に、図１３の絶縁基板４００、正極側電源端子４０１、出力端子４０２、および負極側電源端子４０３は、図７の絶縁基板２００、正極側電源端子２０１、出力端子２０２、および負極側電源端子２０３にそれぞれ対応する。図１３の正極側スイッチング素子４１１、負極側スイッチング素子４１２、正極側ダイオード素子４２１、および負極側ダイオード素子４２２は、図７の正極側スイッチング素子２１１、負極側スイッチング素子２１２、正極側ダイオード素子２２１、および負極側ダイオード素子２２２にそれぞれ対応する。図１３の正極側導電パターン４３１、出力側導電パターン４３２、負極側導電パターン４３３、電気的接続体としてのボンディングワイヤ４４１〜４４４は、図７の正極側導電パターン２３１、出力側導電パターン２３２、負極側導電パターン２３３、ボンディングワイヤ２４１〜２４４にそれぞれ対応する。図１３の正極側スイッチング素子４１１の制御電極４６１および負極側スイッチング素子４１２の制御電極４６２は、図７の正極側スイッチング素子２１１の制御電極２６１および負極側スイッチング素子２１２の制御電極２６２にそれぞれ対応する。対応する要素は同様の機能および構成を有するので以下では説明を繰返さない。
図１３のパワー半導体モジュール４０において図７のパワー半導体モジュール２０と異なる点は、制御端子４５１，４５２の配置である。具体的に、図１３のレイアウトでは、絶縁基板４００を平面視して、正極側制御端子４５１および負極側制御端子４５２は、基準線ＲＬ１に対して同じ側に配置される。そして、正極側制御端子４５１は、正極側導電パターン４３１よりも基準線ＲＬ１から離れた位置で、正極側導電パターン４３１に隣接して配置される。負極側制御端子４５２は、出力側導電パターン４３２よりも基準線ＲＬ１から離れた位置で、出力側導電パターン４３２に隣接して配置される。すなわち、正極側制御端子４５１および負極側制御端子４５２は、絶縁基板４００の一側面に沿って配置されることになるので、パワー半導体モジュール全体を小型化することができる。
図１３のその他の効果は図７の場合と同様であるので、以下簡単に要約する。
まず、正極側スイッチング素子４１１と負極側ダイオード素子４２２とが隣合って配置されているため、ボンディングワイヤ４４１を最短で結線することができる。正極側ダイオード素子４２１と負極側スイッチング素子４１２とが隣合って配置されているために、ボンディングワイヤ４４３を最短で結線できる。負極側スイッチング素子４１２と負極側導電パターン４３３とを隣接させているためボンディングワイヤ４４４を最短で結線できる。以上により、低インピーダンス化を実現できるので、サージ電圧を抑制できる。
主たる発熱体であるスイッチング素子を半導体素子の配列の両端に配置できるため、スイッチング素子同士の熱干渉を緩和できる。この結果、放熱実装を簡素化することができる。
正極側制御端子４５１と正極側スイッチング素子４１１の制御電極４６１とを接続するボンディングワイヤは、出力側導電パターン４３２および負極側導電パターン４３３の上方を通過しない。同様に、負極側制御端子４５２と負極側スイッチング素子４１２の制御電極４６２とを接続するボンディングワイヤは、正極側導電パターン４３１および負極側導電パターン４３３の上方を通過しない。これにより、正極側スイッチング素子４１１および負極側スイッチング素子４１２の誤動作のリスクを軽減することができる。
正極側スイッチング素子４１１のターンオン時のサージ電流ＳＧ２の経路長（配線インダクタンス）と負極側スイッチング素子４１２のターンオン時のサージ電流ＳＧ４の経路長（配線インダクタンス）とを同程度に短くすることができる。これにより、放熱実装を簡素化するとともに低ノイズ化を図ることができる。
以上により、本実施の形態によれば、低インダクタンス、放熱実装の簡素化、低ノイズ化、誤動作リスクの軽減、および小型化を実現したパワー半導体モジュールを提供することができる。
＜実施の形態４の変形例１＞
図１４は、図１３のパワー半導体モジュールの変形例１のレイアウトを模式的に示す平面図である。図１４のパワー半導体モジュール４１は、ボンディングワイヤ４４３の配置が図１３のパワー半導体モジュール４０と異なる。具体的には、図１４の場合には、ボンディングワイヤ４４３はボンディングワイヤ４４１と平行な方向（図１３の基準線ＲＬ１に沿う方向）に設置される。これによって図１３の場合に比べて、正極側電源端子４０１、正極側スイッチング素子４１１、負極側ダイオード素子４２２、負極側電源端子４０３を順に通過するサージ電流（図８のＳＧ２対応する）の経路長と、正極側電源端子４０１、正極側ダイオード素子４２１、負極側スイッチング素子４１２、負極側電源端子４０３を順に通過するサージ電流（図８のＳＧ４に対応する）の経路長とをさらに等しくできる。この結果、正極側スイッチング素子４１１のターンオン時のサージ電圧と、負極側スイッチング素子４１２のターンオン時のサージ電圧とをさらに均一に抑制できる。
＜実施の形態４の変形例２＞
図１５は、図１３のパワー半導体モジュールの変形例２のレイアウトを模式的に示す平面図である。図１５のパワー半導体モジュール４２は、各半導体素子を互いにより密接して配置するために、正極側スイッチング素子４１１、負極側ダイオード素子４２２、正極側ダイオード素子４２１、および負極側スイッチング素子４１２が略一列に配列されていない点に特徴がある。これによって、パワー半導体モジュールをより小型化することができる。
ただし、正極側ダイオード素子４２１および負極側ダイオード素子４２２が、正極側スイッチング素子４１１と負極側スイッチング素子４１２との間に位置している点は図１３の場合と同じである。さらに、負極側ダイオード素子４２２が正極側ダイオード素子４２１よりも正極側スイッチング素子４１１の近くに配置され、正極側ダイオード素子４２１が負極側ダイオード素子４２２よりも負極側スイッチング素子４１２の近くに配置されている点も図１３の場合と同じである。したがって、図１５のパワー半導体モジュール４２は、図１３のパワー半導体モジュール４０とほぼ同じ効果を奏する。
なお、本実施の形態では電気的接続体としてボンディングワイヤを例示したが、本実施の形態の電気接続体はボンディングワイヤに限定しない。例えば大電流に対応可能なダイレクトリードボンディングであってもよい。
＜実施の形態５＞
図１６は、実施の形態５に従うパワー半導体モジュールのレイアウトを模式的に示す平面図である。
図１６のパワー半導体モジュール５０は、図１１のパワー半導体モジュールを変形したものである。具体的に、図１６の絶縁基板５００、正極側電源端子５０１、出力端子５０２、および負極側電源端子５０３は、図１１の絶縁基板３００、正極側電源端子３０１、出力端子３０２、および負極側電源端子３０３にそれぞれ対応する。図１６の正極側スイッチング素子５１１、負極側スイッチング素子５１２、正極側ダイオード素子５２１、および負極側ダイオード素子５２２は、図１１の正極側スイッチング素子３１１、負極側スイッチング素子３１２、正極側ダイオード素子３２１、および負極側ダイオード素子３２２にそれぞれ対応する。図１６の正極側導電パターン５３１、出力側導電パターン５３２、負極側導電パターン５３３、電気的接続体としてのボンディングワイヤ５４１〜５４４は、図１１の正極側導電パターン３３１、出力側導電パターン３３２、負極側導電パターン３３３、ボンディングワイヤ３４１〜３４４にそれぞれ対応する。図１６の正極側スイッチング素子５１１の制御電極５６１および負極側スイッチング素子５１２の制御電極５６２は、図１１の正極側スイッチング素子３１１の制御電極３６１および負極側スイッチング素子３１２の制御電極３６２にそれぞれ対応する。対応する要素は同様の機能および構成を有するので以下では説明を繰返さない。
図１６のパワー半導体モジュール５０において図１１の半導体モジュールと異なる点は、正極側電源端子５０１および負極側電源端子５０３の配置である。具体的に、絶縁基板５００を平面視して、正極側電源端子５０１および負極側電源端子５０３は、正極側ダイオード素子５２１と負極側ダイオード素子５２２との間を通りかつ第１の基準線ＲＬ１と直交する基準線ＲＬ２に沿って配置される。この構成によれば、正極側スイッチング素子５１１のターンオン時のサージ電流ＳＧ２の経路長（配線インダクタンス）と負極側スイッチング素子５１２のターンオン時のサージ電流ＳＧ４の経路長（配線インダクタンス）とを同程度に短くすることができるという効果がある。以下、サージ電流の経路を示しながら具体的に説明する。
図１７は、図１６のパワー半導体モジュールにおいて、サージ電流の経路を示す図である。図１７では、図２のサージ電流ＳＧ２の経路が破線で示され、図３のサージ電流ＳＧ４の経路が一点鎖線で示されている。図１７に示すように、正極側電源端子５０１、正極側スイッチング素子５１１、負極側ダイオード素子５２２、負極側電源端子５０３を順に通過するサージ電流ＳＧ２の経路長は、正極側スイッチング素子５１１と負極側ダイオード素子５２２とを隣接して配置することによって短くすることができる。同様に、正極側電源端子５０１、正極側ダイオード素子５２１、負極側スイッチング素子５１２、負極側電源端子５０３を順に通過するサージ電流ＳＧ４の経路長は、正極側ダイオード素子５２１と負極側スイッチング素子５１２とを隣接して配置することによって短くすることができる。さらに、正極側電源端子５０１および負極側電源端子５０３とを基準線ＲＬ２に沿って配置することによって、サージ電流ＳＧ２の経路長とサージ電流ＳＧ４の経路長とを略等しくすることができる。
上記の構成によれば、正極側スイッチング素子５１１のターンオン時のサージ電圧と、負極側スイッチング素子５１２のターンオン時のサージ電圧とを同程度に抑制できる。これによって、半導体スイッチング素子ごとの損失を均一化することができるとともに、ダイオード素子ごとの損失を均一化することができるので、放熱実装を簡素化することができる。さらに、サージ電圧を均一に低減することによって、ノイズ電流の大きさも均一に低減されるので、過剰な低ノイズ化実装を回避することができる。
図１６のその他の効果は図１１の場合と同様であるので、以下簡単に要約する。
まず、正極側スイッチング素子５１１と負極側ダイオード素子５２２とが隣合って配置されているため、ボンディングワイヤ５４１を最短で結線することができる。正極側ダイオード素子５２１と負極側スイッチング素子５１２とが隣合って配置されているために、ボンディングワイヤ５４３を最短で結線できる。負極側スイッチング素子５１２と負極側導電パターン５３３とを隣接させているためボンディングワイヤ５４４を最短で結線できる。以上により、低インピーダンス化を実現できるので、サージ電圧を抑制できる。
主たる発熱体であるスイッチング素子を半導体素子の配列の両端に配置できるため、スイッチング素子同士の熱干渉を緩和できる。この結果、放熱実装を簡素化することができる。
正極側制御端子５５１と正極側スイッチング素子５１１の制御電極５６１とを接続するボンディングワイヤは、出力側導電パターン５３２および負極側導電パターン５３３の上方を通過しない。同様に、負極側制御端子５５２と負極側スイッチング素子５１２の制御電極５６２とを接続するボンディングワイヤは、正極側導電パターン５３１および負極側導電パターン５３３の上方を通過しない。これにより、正極側スイッチング素子５１１および負極側スイッチング素子５１２の誤動作のリスクを軽減することができる。
正極側制御端子５５１および負極側制御端子５５２を、絶縁基板５００の一側面に沿って配置することによって、パワー半導体モジュール全体を小型化することができる。
以上により、本実施の形態によれば、低インダクタンス、放熱実装の簡素化、低ノイズ化、誤動作リスクの軽減、および小型化を実現したパワー半導体モジュールを提供することができる。
＜実施の形態５の変形例＞
図１８は、図１６のパワー半導体モジュールの変形例のレイアウトを模式的に示す平面図である。図１８のパワー半導体モジュール５１は、各半導体素子を互いにより密接して配置するために、正極側スイッチング素子５１１、負極側ダイオード素子５２２、正極側ダイオード素子５２１、および負極側スイッチング素子５１２が略一列に配列されていない点に特徴がある。これによって、パワー半導体モジュールをより小型化することができる。
ただし、正極側ダイオード素子５２１および負極側ダイオード素子５２２が、正極側スイッチング素子５１１と負極側スイッチング素子５１２との間に位置している点は図１６の場合と同じである。さらに、負極側ダイオード素子５２２が正極側ダイオード素子５２１よりも正極側スイッチング素子５１１の近くに配置され、正極側ダイオード素子５２１が負極側ダイオード素子５２２よりも負極側スイッチング素子５１２の近くに配置されている点も図１６の場合と同じである。したがって、図１８のパワー半導体モジュール５１は、図１６のパワー半導体モジュール５０とほぼ同じ効果を奏する。
なお、本実施の形態では電気的接続体としてボンディングワイヤを例示したが、本実施の形態の電気接続体はボンディングワイヤに限定しない。例えば大電流に対応可能なダイレクトリードボンディングであってもよい。
＜実施の形態６＞
図１９は、実施の形態６に従うパワー半導体モジュールの構成を示す回路図である。図１９を参照して、パワー半導体モジュール６０は、いわゆる６ｉｎ１構造と呼ばれる３相ブリッジインバータ回路である。
図１９を参照して、パワー半導体モジュール６０は、Ｕ相用回路の構成として、正極側電源端子６１０１と、出力端子６１０２と、負極側電源端子６１０３と、正極側スイッチング素子６１１１と、正極側ダイオード素子６１２１と、負極側スイッチング素子６１１２と、負極側ダイオード素子６１２２とを含む。パワー半導体モジュール６０は、Ｖ相用回路の構成として、正極側電源端子６２０１と、出力端子６２０２と、負極側電源端子６２０３と、正極側スイッチング素子６２１１と、正極側ダイオード素子６２２１と、負極側スイッチング素子６２１２と、負極側ダイオード素子６２２２とを含む。パワー半導体モジュール６０は、Ｗ相用回路の構成として、正極側電源端子６３０１と、出力端子６３０２と、負極側電源端子６３０３と、正極側スイッチング素子６３１１と、正極側ダイオード素子６３２１と、負極側スイッチング素子６３１２と、負極側ダイオード素子６３２２とを含む。
各相用回路の構成は図１で説明したとおりであるので、ここでは説明を繰返さない。図１９の三相ブリッジ回路は、正極側電源端子６１０１，６２０１，６３０１と負極側電源端子６１０３，６２０３，６３０３との間の共通に入力された直流電力を、周知のＰＷＭ信号に基づいて３相交流電力に変換し、変換後の３相交流電力を出力端子６１０２，６２０２，６３０２から負荷に出力する。
図２０は、図１９のパワー半導体モジュールのレイアウトを模式的に示す平面図である。図２０のレイアウト図では、さらに、Ｕ相用回路の構成として、正極側導電パターン６１３１、出力側導電パターン６１３２、負極側導電パターン６１３３、正極側制御端子６１５１、負極側制御端子６１５２、スイッチング素子の制御電極６１６１，６１６２、および電気的接続体としてのボンディングワイヤ６１４１〜６１４４が追加されている。Ｖ相用回路の構成として、正極側導電パターン６２３１、出力側導電パターン６２３２、負極側導電パターン６２３３、正極側制御端子６２５１、負極側制御端子６２５２、スイッチング素子の制御電極６２６１，６２６２、および電気的接続体としてのボンディングワイヤ６２４１〜６２４４が追加されている。Ｗ相用回路の構成として、正極側導電パターン６３３１、出力側導電パターン６３３２、負極側導電パターン６３３３、正極側制御端子６３５１、負極側制御端子６３５２、スイッチング素子の制御電極６３６１，６３６２、および電気的接続体としてのボンディングワイヤ６３４１〜６３４４が追加されている。
図２０の各相用回路のレイアウトは、図１１で説明した実施の形態３のパワー半導体モジュール３０のレイアウトと同じであるので以下では説明を繰返さない。図２０のパワー半導体モジュール６０によれば、実施の形態３の場合と同様に、低インダクタンス、放熱実装の簡素化、誤動作リスクの軽減を実現するとともに、および各電源端子から出力端子までのインダクタンスが均一化されたパワー半導体モジュールを提供することができる。
なお、本実施の形態では電気的接続体としてボンディングワイヤを例示したが、本実施の形態の電気接続体はボンディングワイヤに限定しない。例えば大電流に対応可能なダイレクトリードボンディングであってもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１０，１１，２０，２１，２２，３０，３１，４０，４１，４２，５０，５１，６０ パワー半導体モジュール、１００，２００，３００，４００，５００，６０００ 絶縁基板、１０１，２０１，３０１，４０１，５０１，６１０１，６２０１，６３０１ 正極側電源端子、１０２，２０２，３０２，４０２，５０２，６１０２，６２０２，６３０２ 出力端子、１０３，２０３，３０３，４０３，５０３，６１０３，６２０３，６３０３ 負極側電源端子、１１１，２１１，３１１，４１１，５１１，６１１１，６２１１，６３１１ 正極側スイッチング素子、１１２，２１２，３１２，４１２，５１２，６１１２，６２１２，６３１２ 負極側スイッチング素子、１２１，２２１，３２１，４２１，５２１，６１２１，６２２１，６３２１ 正極側ダイオード素子、１２２，２２２，３２２，４２２，５２２，６１２２，６２２２，６３２２ 負極側ダイオード素子、１３１，２３１，３３１，４３１，５３１，６１３１，６２３１，６３３１ 正極側導電パターン、１３２，２３２，３３２，４３２，５３２，６１３２，６２３２，６３３２ 出力側導電パターン、１３３，２３３，３３３，４３３，５３３，６１３３，６２３３，６３３３ 負極側導電パターン、１４１〜１４４，２４１〜２４４，３４１〜３４４，４４１〜４４４，５４１〜５４４，６１４１〜６１４４，６２４１〜６２４４，６３４１〜６３４４ ボンディングワイヤ、１５１，２５１，３５１，４５１，５５１，６１５１，６２５１，６３５１ 正極側制御端子、１５２，２５２，３５２，４５２，５５２，６１５２，６２５２，６３５２ 負極側制御端子、１６１，１６２，２６１，２６２，３６１，３６２，４６１，４６２，５６１，５６２，６１６１，６１６２，６２６１，６２６２，６３６１，６３６２ 制御電極、ＲＬ１，ＲＬ２ 基準線。

Claims (8)

  1. 第１の主面および第２の主面を有する絶縁基板と、
    各々が前記絶縁基板の前記第１の主面上に形成された正極側導電パターン、負極側導電パターン、および出力側導電パターンと、
    前記正極側導電パターン上に設けられ、正極側電源電位が与えられる正極側電源端子と、
    前記負極側導電パターン上に設けられ、負極側電源電位が与えられる負極側電源端子と、
    前記出力側導電パターン上に設けられ、負荷と電気的に接続される出力端子と、
    第１の主面上に形成された第１の主電極ならびに第２の主面上に形成された第２の主電極および制御電極を有し、第１の主電極が前記正極側導電パターンに取り付けられ、第２の主電極が電気的接続体を介して前記出力側導電パターンに接続された正極側スイッチング素子と、
    第１の主面上に形成されたカソード電極および第２の主面上に形成されたアノード電極を有し、前記カソード電極が前記正極側導電パターンに取り付けられ、前記アノード電極が電気的接続体を介して前記出力側導電パターンに接続された正極側ダイオード素子と、
    第１の主面上に形成された第１の主電極ならびに第２の主面上に形成された第２の主電極および制御電極を有し、第１の主電極が前記出力側導電パターンに取り付けられ、第２の主電極が電気的接続体を介して前記負極側導電パターンに接続された負極側スイッチング素子と、
    第１の主面上に形成されたカソード電極および第２の主面上に形成されたアノード電極を有し、前記カソード電極が前記出力側導電パターンに取り付けられ、前記アノード電極が電気的接続体を介して前記負極側導電パターンに接続された負極側ダイオード素子とを備え、
    前記絶縁基板を平面視して、前記正極側ダイオード素子および前記負極側ダイオード素子は、前記正極側スイッチング素子と前記負極側スイッチング素子との間に位置し、前記負極側ダイオード素子は、前記正極側ダイオード素子よりも前記正極側スイッチング素子の近くに配置され、
    前記絶縁基板を平面視して、前記正極側ダイオード素子および前記負極側ダイオード素子は、前記正極側スイッチング素子の配置位置と前記負極側スイッチング素子の配置位置とを結ぶ第１の基準線上または前記第１の基準線に沿って配置される、パワー半導体モジュール。
  2. 前記絶縁基板を平面視して、前記出力側導電パターンの一部は、前記正極側ダイオード素子と前記負極側導電パターンとの間に位置している、請求項１に記載のパワー半導体モジュール。
  3. 前記絶縁基板を平面視して、前記正極側導電パターンの一部は、前記負極側ダイオード素子と前記負極側導電パターンとの間に位置している、請求項１に記載のパワー半導体モジュール。
  4. 前記絶縁基板を平面視して、前記出力端子は、前記負極側スイッチング素子を挟んで前記正極側スイッチング素子と反対側に配置され、
    前記絶縁基板を平面視して、前記正極側電源端子は、前記正極側スイッチング素子を挟んで前記負極側スイッチング素子と反対側に配置され、
    前記絶縁基板を平面視して、前記負極側電源端子は、前記正極側スイッチング素子よりも前記出力端子から離れた位置で、前記正極側電源端子と隣り合って配置される、請求項２に記載のパワー半導体モジュール。
  5. 前記絶縁基板を平面視して、前記正極側電源端子および前記負極側電源端子は、前記第１の基準線に対して前記出力端子と反対側に配置され、
    前記絶縁基板を平面視して、前記正極側電源端子は、前記正極側スイッチング素子よりも前記第１の基準線から離れた位置で、前記正極側スイッチング素子と隣り合って配置され、
    前記絶縁基板を平面視して、前記負極側電源端子は、前記負極側スイッチング素子よりも前記第１の基準線から離れた位置で、前記負極側スイッチング素子と隣り合って配置される、請求項３に記載のパワー半導体モジュール。
  6. 前記絶縁基板を平面視して、前記正極側電源端子および前記負極側電源端子は、前記正極側ダイオード素子と前記負極側ダイオード素子との間を通りかつ前記第１の基準線と直交する第２の基準線に沿って配置される、請求項２に記載のパワー半導体モジュール。
  7. 前記パワー半導体モジュールは、さらに、
    前記絶縁基板上に形成され、前記正極側スイッチング素子の制御電極と電気的接続体を介して接続された正極側制御端子と、
    前記絶縁基板上に形成され、前記負極側スイッチング素子の制御電極と電気的接続体を介して接続された負極側制御端子とを備え、
    前記絶縁基板を平面視して、前記正極側スイッチング素子の制御電極と前記正極側制御端子とを結線する電気的接続体は、前記負極側導電パターンおよび前記出力側導電パターンと交差しておらず、
    前記絶縁基板を平面視して、前記負極側スイッチング素子の制御電極と前記負極側制御端子とを結線する電気的接続体は、前記正極側導電パターンおよび前記出力側導電パターンと交差していない、請求項１〜６のいずれか１項に記載のパワー半導体モジュール。
  8. 前記絶縁基板を平面視して、前記正極側制御端子および前記負極側制御端子は、前記第１の基準線に対して同じ側に配置され、
    前記正極側制御端子は、前記正極側導電パターンよりも前記第１の基準線から離れた位置で、前記正極側導電パターンに隣接して配置され、
    前記負極側制御端子は、前記出力側導電パターンよりも前記第１の基準線から離れた位置で、前記出力側導電パターンに隣接して配置される、請求項７に記載のパワー半導体モジュール。
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