JP6433390B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関し、より詳細には、窒化物半導体を用いたヘテロ接合電界効果型トランジスタなどの半導体装置およびその製造方法に関する。

従来の窒化物半導体を用いたヘテロ接合電界効果型トランジスタでは、基板上に窒化ガリウム（ＧａＮ）チャネル層、窒化アルミニウム（ＡｌＮ）バリア層が順に形成され、その上にソース電極、ドレイン電極およびゲート電極が形成される。チャネル層およびバリア層を構成する半導体は、結晶方位が揃った単結晶から成る。

ソース電極およびドレイン電極の下側のチャネル層およびバリア層には、高濃度ｎ型不純物領域が形成される。ＡｌＮバリア層のうち、高濃度ｎ型不純物領域を挟む領域、すなわち高濃度ｎ型不純物領域が形成されていない領域（以下「バリア層領域」という）上には、バリア層領域を覆うように絶縁膜が形成される。さらに絶縁膜上には、ゲート電極が形成される（たとえば、特許文献１参照）。

特開２００８−３０５８１６号公報

窒化物半導体を用いたヘテロ構造電界効果型トランジスタをスイッチング素子などとして使用する場合には、ノーマリオフ動作を行わせることが望ましい。ノーマリオフ動作を行わせるためには、ゲート電極に電圧を印加しない状態、すなわちゲート電圧が０Ｖの状態で、ヘテロ界面に２次元電子ガスが発生していない状態を実現する必要がある。

窒化物半導体を用いたヘテロ構造電界効果型トランジスタでは、バリア層に発生する自発分極およびピエゾ分極の２つの分極の効果によって、ヘテロ界面に高濃度の２次元電子ガスが発生する。すなわち、ゲート電極に電圧が印加されていない状態においても、前述のバリア層に発生する自発分極とピエゾ分極とによってヘテロ界面に高濃度の２次元電子ガスが発生するので、ノーマリオフ動作が困難となる。

ヘテロ界面に２次元電子ガスが発生していない状態を実現するためには、自発分極およびピエゾ分極の効果を弱める必要がある。自発分極およびピエゾ分極の効果を弱めるためには、ヘテロ界面を形成する２種類の半導体層のうち、ヘテロ構造電界効果型トランジスタの表面側の半導体層であるバリア層の厚さを薄くすることが有効である。

ここで、バリア層の表面には、意図せずに表面準位が形成されることが知られている。この表面準位は、トランジスタを高速で動作させたときにドレイン電流が減少する電流コラプスという現象、およびゲートリーク電流の増加の要因であることがわかっている。

バリア層を薄くした場合、この表面準位と２次元電子ガスとの距離が近くなるが、表面準位と２次元電子ガスとの距離が近いほど、表面準位の前述の電気的特性への影響が大きくなる。すなわち、バリア層を薄くすることは、電流コラプスによるドレイン電流の減少、およびゲートリーク電流の増加を引き起すことに繋がる。

本発明の目的は、電流コラプスによるドレイン電流の減少、およびゲートリーク電流の増加を抑制しながら、ノーマリオフ型の動作を実現することができる半導体装置およびその製造方法を提供することである。

本発明の半導体装置は、基板上に設けられた単結晶の窒化物半導体から成るチャネル層と、前記チャネル層上に設けられ、アモルファスの窒化物半導体を含むバリア層と、前記バリア層上に、互いに離隔して設けられるソース電極およびドレイン電極と、前記バリア層上に設けられた絶縁膜と、前記絶縁膜上に設けられたゲート電極とを備え、前記バリア層は、前記ソース電極の下方に設けられた第１の不純物領域と、前記ドレイン電極の下方に設けられた第２の不純物領域と、前記第１の不純物領域と前記第２の不純物領域との間に挟まれたチャネル領域とを備え、前記第１の不純物領域および前記第２の不純物領域は、前記チャネル領域よりも高い濃度でｎ型不純物を含み、前記ゲート電極は、前記絶縁膜を介して、前記第１の不純物領域の端部、前記チャネル領域、および前記第２の不純物領域の端部と対向することを特徴とする。

本発明の半導体装置によれば、バリア層に自発分極およびピエゾ分極が生じるのを抑制できるので、ゲート電極に電圧を印加しない状態において、高濃度の２次元電子ガスが発生することを防ぐことができる。したがって、電流コラプスによるドレイン電流の減少、およびゲートリーク電流の増加を抑制しながら、トランジスタのノーマリオフ型の動作を実現することができる半導体装置を得ることができる。

本発明の実施の形態１に係る半導体装置の構成を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法において、基板上へのバッファ層、チャネル層およびバリア層の形成が終了した段階の状態を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法において、高濃度ｎ型不純物領域の形成が終了した段階の状態を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法において、ソース電極およびドレイン電極の形成が終了した段階の状態を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法において、絶縁膜の形成が終了した段階の状態を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法において、素子分離領域の形成が終了した段階の状態を示す断面図である。 本発明の実施の形態１に係る半導体装置の製造方法において、ゲート電極の形成が終了した段階の状態を示す断面図である。 本発明の実施の形態２に係る半導体装置の構成を示す断面図である。 本発明の実施の形態２に係る半導体装置の製造方法において、基板へのバッファ層、チャネル層、スペーサ層およびバリア層の形成が終了した段階の状態を示す断面図である。 本発明の実施の形態３に係る半導体装置の構成を示す断面図である。 本発明の実施の形態３に係る半導体装置の製造方法において、高濃度ｎ型不純物領域および低濃度ｎ型不純物領域の形成が終了した段階の状態を示す断面図である。 本発明の実施の形態４に係る半導体装置の構成を示す断面図である。 本発明の実施の形態４に係る半導体装置の製造方法において、高濃度ｎ型不純物領域および低濃度ｎ型不純物領域の形成が終了した段階の状態を示す断面図である。

＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置１の構成を示す断面図である。本実施の形態では、半導体装置１として、窒化物半導体を用いたヘテロ接合電界効果型トランジスタ（以下、単に「トランジスタ」という場合がある）を説明する。

半導体装置１は、図１に示すように、基板１１、バッファ層１２、チャネル層１３、バリア層１４、高濃度ｎ型不純物領域１５、ソース電極１６、ドレイン電極１７、絶縁膜１８、素子分離領域１９およびゲート電極２０を備えて構成される。

基板１１は、炭化珪素（ＳｉＣ）から成る。基板１１の材料は、ＳｉＣに限定されるものではなく、基板１１上に窒化物半導体層を形成できる材料であればよい。より詳細には、基板１１の材料は、基板１１上に窒化物半導体層をエピタキシャル成長によって形成できる材料であればよい。具体的には、基板１１の材料は、シリコン（Ｓｉ）、サファイア、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）などであってもよい。

基板１１の厚み方向一方側の表面上には、バッファ層１２が設けられている。バッファ層１２の厚み方向一方側の表面上には、チャネル層１３が設けられている。チャネル層１３は、本実施の形態では、ノンドープの単結晶の窒化ガリウム（ＧａＮ）から成る。チャネル層１３の厚み方向一方側の表面上には、バリア層１４が設けられている。バリア層１４は、チャネル層１３とヘテロ接合を形成する。

本実施の形態では、バリア層１４は、ノンドープのアモルファスの窒化アルミニウム（ＡｌＮ）から成り、その厚さは、たとえば５〜５０ｎｍとする。バリア層１４が薄くなりすぎると、後述する電流コラプスおよびゲートリーク電流増加の原因となる。バリア層１４が厚くなりすぎると、ゲート電極２０に印加されるゲート電圧によるオン電流特性の制御性（相互コンダクタンス）が悪くなってしまう。これらを考慮すると、バリア層１４の厚さは、好ましくは１０〜３０ｎｍの範囲である。

高濃度ｎ型不純物領域１５は、高濃度のｎ型不純物を含んだ領域であり、本実施の形態では、チャネル層１３とバリア層１４とに高濃度のシリコン（Ｓｉ）を添加することで形成されている。絶縁膜１８は、絶縁材料から成り、本実施の形態では、酸化アルミニウム（ＡｌＯ_ａ）から成る。

本実施の形態では、前述のように、バリア層１４を構成する窒化物半導体は、単結晶ではなく、アモルファスである。これによって、バリア層１４に自発分極およびピエゾ分極が発生することを防ぐことができる。

バリア層が、結晶方位が揃っている単結晶から成る場合、バリア層に自発分極およびピエゾ分極が発生する。そのため、バリア層を単結晶から構成していた従来の半導体装置は、ゲート電極に電圧を印加しない状態で自発分極とピエゾ分極とによる２次元電子ガスがヘテロ界面に発生し、ノーマリオフ特性が得られにくいという問題があった。

これに対し、本実施の形態では、アモルファスの窒化物半導体から成るバリア層１４を用いているので、バリア層１４に自発分極およびピエゾ分極が発生しない。したがって、ゲート電極２０に電圧を印加しない状態でヘテロ界面に２次元電子ガスが発生することを抑制できる。

単結晶から成るバリア層を用いた従来の半導体装置において、ノーマリ特性を得るためにバリア層の厚さを薄くすることが提案されていた。バリア層を薄くすると、ピエゾ分極および自発分極の効果を弱めることができるので、ノーマリオフ特性が得られやすくなる。

しかしながら、バリア層の表面には意図せずに表面準位が形成される。ここで、ソース電極からドレイン電極に向けて、２次元電子ガスが発生する領域であるヘテロ界面のチャネル領域を、キャリアである電子が通過する際、当該表面準位に電子が捕獲されるので、表面準位は、電流コラプスが発生する原因となる。特に、窒化物半導体を用いたヘテロ接合電界効果型トランジスタでは、表面準位が高濃度に形成されてしまうことが知られており、電流コラプスを低減することが要望されている。

表面準位が２次元電子ガスに近いほど、チャネル領域を通過する電子が当該表面準位に捕獲されやすいので、バリア層を薄くした場合、電流コラプスが大きくなってしまうという問題があった。

本実施の形態の半導体装置１を用いれば、バリア層１４を薄くすることなく、ピエゾ分極および自発分極を抑制できる。したがって、本実施の形態に係る半導体装置によれば、電流コラプスを抑制しながらノーマリオフ特性を実現できるという効果が得られる。

さらに、バリア層１４の表面における表面準位は、ゲートリーク電流の起源となる。すなわち、表面準位を介してゲートリーク電流が流れやすくなるので、表面準位が多いほどゲートリーク電流が増加する。

ここで、バリア層１４は、ゲート電極２０とヘテロ界面との間のエネルギー障壁となる。バリア層１４の厚さを薄くすると、ゲート電極２０とヘテロ界面との間の障壁が薄くなり、当該障壁を通過するトンネル電流が増加するので、表面準位を介したゲートリーク電流がより大きくなってしまう。

本実施の形態による半導体装置１を用いれば、ノーマリオフ特性を得るためにバリア層の厚さを薄くする必要が無いので、ゲートリーク電流の増加も抑制できる。

以上に述べたように、本実施の形態に係る半導体装置１によれば、バリア層１４とチャネル層１３とのヘテロ界面に、ゲート電極２０に電圧を印加しない状態で、高濃度の２次元電子ガスが発生することを抑制できる。具体的には、ゲート電極２０の下側で、かつ高濃度ｎ型不純物領域１５に挟まれた領域のヘテロ界面において、ゲート電極２０に電圧を印加しない状態で、２次元電子ガスが発生することを抑制できる。

これによって、電流コラプスによるドレイン電流の減少、およびゲートリーク電流の増加を抑制しながら、トランジスタ１０のノーマリオフ型の動作を実現することができる半導体装置１を得ることができる。

また、本実施の形態に係る半導体装置１においては、絶縁膜１８は、高濃度ｎ型不純物領域１５に挟まれた、ドーピングされていない領域のバリア層１４を覆うように形成される。また、絶縁膜１８の上に形成されるゲート電極２０も、絶縁膜１８と同様に、ドーピングされていない領域のバリア層１４を覆うように形成される。

すなわち、本実施の形態では、バリア層１４のうち、ソース電極１６の下方、およびドレイン電極１７の下方には、ソース電極１６およびドレイン電極１７と窒化物半導体との間のオーミック抵抗を低減するために、バリア層１４よりもｎ型不純物の濃度が高い高濃度ｎ型不純物領域１５が形成される。ここで、ソース電極１６の下方の高濃度ｎ型不純物領域１５を第１の不純物領域とし、ドレイン電極１７の下方の高濃度ｎ型不純物領域１５を第２の不純物領域とする。

そして、バリア層１４上に絶縁膜１８を介してゲート電極２０が形成される。ゲート電極２０は、バリア層１４のうち高濃度ｎ型不純物領域１５に挟まれたチャネル領域に加えて、ソース電極１６の下方の高濃度ｎ型不純物領域１５の端部と、ドレイン電極１７の下方の高濃度ｎ型不純物領域１５の端部とに、絶縁膜１８を介して対向していることが望ましい。すなわち、バリア層１４において第１の不純物領域と第２の不純物領域とに挟まれた領域をチャネル領域とすると、ゲート電極２０は、第１の不純物領域の端部と、第２の不純物領域の端部と、チャネル領域とに、絶縁膜１８を介して対向する。

また、ゲート電極２０は、高濃度ｎ型不純物領域１５、ソース電極１６およびドレイン電極１７と絶縁膜１８によって電気的に絶縁される。

トランジスタである半導体装置１がＯＮ動作をするとき、キャリアとなる電子はソース電極１６からソース電極１６の下方の高濃度ｎ型不純物領域１５、ゲート電極２０の下方のバリア層１４とチャネル層１３のヘテロ界面（チャネル領域）、ドレイン電極１７の下方の高濃度ｎ型不純物領域１５を通ってドレイン電極１７まで流れる。

半導体装置１がトランジスタのＯＮ動作をするとき、ゲート電極２０に電圧が印加されることによって、ゲート電極２０の下方のバリア層１４とチャネル層１３のヘテロ界面（チャネル領域）には２次元電子ガスが発生するので、当該領域を電子が通過できる。

ゲート電極２０が、ソース電極１６の下方の高濃度ｎ型不純物領域１５（第１の不純物領域）の端部と、ドレイン電極１７の下方の高濃度ｎ型不純物領域１５（第２の不純物領域）の端部とに、絶縁膜１８を介して対向していない場合、すなわち、ゲート電極２０の直下には絶縁膜１８を挟んでｎ型不純物がドーピングされていないバリア層１４（チャネル領域）しか形成されていない場合、高濃度ｎ型不純物領域１５とゲート電極２０直下のヘテロ界面までの間に寄生抵抗が発生する。

ゲート電極２０に電圧を印加したとき、ゲート電極２０の直下のヘテロ界面には十分に高濃度である２次元電子ガスが発生する。しかしながら、ヘテロ界面がゲート電極２０の直下から離れるにつれて、印加される電界が弱まるため、十分な濃度の２次元電子ガスが発生しない。つまり、チャネル領域のソース電極１６側の端部とドレイン電極１７側の端部には、十分な濃度の２次元電子ガスが発生せず、寄生抵抗となる。

本実施の形態に係る半導体装置１によれば、ゲート電極２０が、ソース電極１６の下方の高濃度ｎ型不純物領域１５の端部と、チャネル領域と、ドレイン電極１７の下方の高濃度ｎ型不純物領域１５の端部とに、絶縁膜１８を介して対向する。したがって、断面視において、高濃度ｎ型不純物領域１５に挟まれたヘテロ界面の上には、ソース電極１６側からドレイン電極１７側まで全領域にゲート電極２０が設けられている。これによって、ＯＮ動作するときには、高濃度ｎ型不純物領域１５に挟まれたヘテロ界面に十分な濃度の２次元電子ガスが発生し、キャリアが通過する経路の抵抗を十分に低減することができる。

また本実施の形態では、チャネル層１３は、単結晶のＧａＮから成る。これによって、チャネル層１３が他の窒化物半導体から成る場合に比べて、ヘテロ界面での合金散乱およびラフネス散乱が抑制され、ゲート電極２０に正の電圧を印加したときに界面に生じるキャリア（２次元電子ガス）の移動度が向上する。したがって、トランジスタである半導体装置１のオン抵抗を低減することができる。

また本実施の形態では、バリア層１４は、アモルファスのＡｌＮから成る。ＡｌＮは、他の窒化物半導体に比べてバンドギャップが大きいので、バリア層１４がＡｌＮから成ることによって、バリア層１４が他の窒化物半導体から成る場合に比べて、ゲート電極２０からヘテロ界面までのエネルギー障壁が高くなる。したがって、トランジスタである半導体装置１のゲートリーク電流を低減することができる。

本実施の形態の半導体装置１は、窒化物半導体を用いたヘテロ接合電界効果型トランジスタであり、バンドギャップが異なる窒化物半導体から成るチャネル層１３とバリア層１４とのヘテロ界面をチャネルとして動作する。すなわち、半導体装置１は、バリア層１４を構成する窒化物半導体の方が、チャネル層１３を構成する窒化物半導体よりもバンドギャップが大きい場合は、トランジスタとして動作する。

したがって、必ずしも本実施の形態のようにチャネル層１３がＧａＮで構成され、バリア層１４がＡｌＮで構成される必要はない。チャネル層１３およびバリア層１４は、他の材料で構成されてもよい。たとえば、チャネル層１３を構成する窒化物半導体は、窒化ガリウムアルミニウム（ＡｌＧａＮ）でもよい。同様に、バリア層１４を構成する窒化物半導体は、窒化ガリウムアルミニウム（ＡｌＧａＮ）でもよいし、窒化アルミニウム（ＡｌＮ）でもよい。

このように本実施の形態では、チャネル層１３を構成する窒化物半導体は、Ａｌ_ｘＧａ_１−ｘＮで表され、バリア層１４を構成する窒化物半導体は、Ａｌ_ｙＧａ_１−ｙＮで表される。ここで、符号「ｘ」および「ｙ」は、それぞれアルミニウムの組成比を示し、ｘ＜１、かつ０≦ｘ＜ｙ≦１を満たす必要がある。

また、チャネル層１３およびバリア層１４は、バリア層１４を構成する窒化物半導体の方が、チャネル層１３を構成する窒化物半導体よりもバンドギャップが大きいという条件を満たす範囲内で、インジウム（Ｉｎ）を含んでもよい。この場合、チャネル層１３を構成する窒化物半導体、およびバリア層１４を構成する窒化物半導体は、Ｉｎ_ｚＡｌ_１−ｚＮで構成されてもよいし、Ｉｎ_ｚＡｌ_ｘＧａ_{１−ｘ−ｚ}Ｎで構成されてもよい。ここで、符号「ｚ」は、インジウムの組成比を示し、０≦ｚ≦１である。

また、本実施の形態のように、基板１１の材料として、チャネル層１３と異なる材料のＳｉＣまたはＳｉを用いる場合には、バッファ層１２を設けることが望ましい。基板１１として、チャネル層１３と同一材料のＧａＮ、ＡｌＧａＮ、またはＩｎＡｌＧａＮを用いる場合には、バッファ層１２は必ずしも必要ではない。

また、半導体装置１は、基板１１上に前述のように組成の異なるチャネル層１３とバリア層１４の少なくとも２層が形成されている場合は、トランジスタとして動作する。図１では、トランジスタとして動作する最小限の半導体層しか記載していないが、トランジスタとして動作する条件を満足する範囲内であれば、前述の２層に加えて、１つまたは複数の他の半導体層が形成されてもよい。たとえば、チャネル層１３の下側またはバリア層１４の上側の最表面に、チャネル層１３またはバリア層１４とは組成が異なる窒化物半導体層が形成されてもよい。

本実施の形態では、バリア層１４がアモルファスの窒化物半導体から成る形態を説明したが、バリア層１４がアモルファスの窒化物半導体を含んでいれば、本実施の形態の効果の一部が得られる。たとえば、バリア層１４がアモルファスＡｌＮと単結晶ＡｌＮとから構成されている場合、バリア層１４の全てが単結晶ＡｌＮから構成されている場合に比べて、単結晶ＡｌＮが減少した分、バリア層１４内に発生する自発分極およびピエゾ分極を低減できる。したがって、ゲート電極２０に電圧が印加されていない状態においてヘテロ界面に発生する２次元電子ガスの濃度が低減され、ノーマリオフが得られやすくなる。

チャネル層１３およびバリア層１４を含むこれらの窒化物半導体層は、必ずしもノンドープである必要はなく、トランジスタの動作に支障がない量である場合は、シリコン（Ｓｉ）、マグネシウム（Ｍｇ）、鉄（Ｆｅ）、炭素（Ｃ）といった不純物を含んでもよい。

高濃度ｎ型不純物領域１５に含まれるｎ型不純物は、必ずしもＳｉである必要はなく、酸素原子（Ｏ）、または窒素空孔などの窒化物半導体においてｎ型のドーパントとして振舞う不純物であればよい。

絶縁膜１８の材料は、必ずしもＡｌＯ_ａである必要はなく、バリア層１４を構成する窒化物半導体に対して絶縁膜１８として振舞える程度にバンドギャップが大きい材料であればよい。具体的には、絶縁膜１８の材料は、ＡｌＧａ_ａＯ_ｂ、ＳｉＮ_ｃ、ＳｉＯ_ｄ、ＨｆＯ_ｅ、ＴｉＯ_ｆなどであってもよい。

図１では、トランジスタ１０として動作する必要最小限の要素しか記載していないが、半導体装置１は、最終的には、保護膜、フィールドプレート電極、配線、エアブリッジ、バイアホールなどが形成された構造においてデバイスとして用いられる。

図２〜図７は、本発明の実施の形態１に係る半導体装置１の製造工程の各段階が終了した状態を示す断面図である。本実施の形態の半導体装置１は、以下のようにして製造される。

図２は、本発明の実施の形態１に係る半導体装置の製造方法において、基板１１上へのバッファ層１２、チャネル層１３およびバリア層１４の形成が終了した段階の状態を示す断面図である。基板１１上に、有機金属気相成長（Metal Organic Chemical Vapor Deposition；略称：ＭＯＣＶＤ）法、または分子線エピタキシー（Molecular Beam Epitaxy；略称：ＭＢＥ）法などのエピタキシャル成長法を適用することによって、バッファ層１２、チャネル層１３、バリア層１４を、この順に成長する。これによって、バッファ層１２、チャネル層１３、バリア層１４が形成される。

チャネル層１３を成長する工程は、チャネル層成長工程に相当し、バリア層１４を成長する工程はバリア層成長工程に相当する。本実施の形態では、前述のようにチャネル層成長工程とバリア層成長工程とは、同一の反応炉内で連続的に行われる。

図３は、本発明の実施の形態１に係る半導体装置の製造方法において、高濃度ｎ型不純物領域１５の形成が終了した段階の状態を示す断面図である。前述のようにして形成されたチャネル層１３およびバリア層１４の予め定める領域に、レジストパターンなどをマスクとして用いて、イオン注入法などによって、Ｓｉなどの窒化物半導体においてｎ型となるイオンを打ち込む。イオン注入法を用いる場合の注入条件は、たとえば、注入ドーズ量が１×１０^１３〜１×１０^１６ｃｍ^−２であり、注入エネルギーが１０〜１０００ｋｅＶである。

前述のようにしてイオンを打ち込んだ後、急速熱アニール（Rapid Thermal Annealing；略称：ＲＴＡ）法などを用いて、たとえば８００〜１５００℃の温度で熱処理を行い、ドーピングしたイオンを活性化させて、高濃度ｎ型不純物領域１５を形成する。

図４は、本発明の実施の形態１に係る半導体装置の製造方法において、ソース電極１６およびドレイン電極１７の形成が終了した段階の状態を示す断面図である。前述のようにして高濃度ｎ型不純物領域１５を形成した後、蒸着法またはスパッタ法を用いて導電材料を堆積することによって、ソース電極１６およびドレイン電極１７となる導電膜を形成する。導電膜は、たとえば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ニオブ（Ｎｂ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ストロンチウム（Ｓｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、金（Ａｕ）、モリブデン（Ｍｏ）またはタングステン（Ｗ）などの金属から成る単層膜であってもよいし、これらが積層された多層膜であってもよい。形成された導電膜を、リフトオフ法などによってパターニングし、ソース電極１６およびドレイン電極１７を形成する。

図５は、本発明の実施の形態１に係る半導体装置の製造方法において、絶縁膜１８の形成が終了した段階の状態を示す断面図である。前述のようにしてソース電極１６およびドレイン電極１７を形成した後、たとえば、触媒化学気相堆積法、プラズマ化学気相堆積用、原子層堆積法またはスパッタ法を用いて絶縁材料を堆積することによって、絶縁膜１８を形成する。絶縁膜１８を構成する絶縁材料としては、たとえば、ＡｌＯ_ａ、ＡｌＧａ_ａＯ_ｂ、ＳｉＮ_ｃ、ＳｉＯ_ｄ、ＨｆＯ_ｅ、ＴｉＯ_ｆなどが挙げられる。

図６は、本発明の実施の形態１に係る半導体装置の製造方法において、素子分離領域１９の形成が終了した段階の状態を示す断面図である。前述のようにして絶縁膜１８を形成した後、トランジスタ１０Ａを形成する領域以外のチャネル層１３およびバリア層１４に、たとえばイオン注入法またはエッチングなどによって、素子分離領域１９を形成する。図６では、イオン注入法によって素子分離領域１９を形成する場合を示す。

図７は、本発明の実施の形態１に係る半導体装置の製造方法において、ゲート電極２０の形成が終了した段階の状態を示す断面図である。前述のようにして素子分離領域１９を形成した後、蒸着法またはスパッタ法などを用いて導電材料を堆積することによって、ゲート電極２０となる導電膜を形成する。導電膜は、たとえば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）などの金属、イリジウムシリサイド（ＩｒＳｉ）、白金シリサイド（ＰｔＳｉ）、ニッケルシリサイド（ＮｉＳｉ_２）などのシリサイド、もしくは窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）などの窒化物金属などから成る単層膜であってもよいし、これらが積層された多層膜であってもよい。形成された導電膜を、リフトオフ法などによってパターニングし、ゲート電極２０を形成する。

以上の方法によって、図１に示す本実施の形態に係るトランジスタ１０を備える半導体装置１を製造することができる。図２〜図７では、トランジスタ１０として動作する必要最小限の要素しか記載していないが、半導体装置１は、最終的には保護膜、フィールドプレート電極、配線、エアブリッジ、バイアホールなどの形成プロセスを経てデバイスとして用いられる。

図２に示すバッファ層１２、チャネル層１３およびバリア層１４を成長する工程では、Ｉｎ_ｚＡｌ_ｘＧａ_{１−ｘ−ｚ}Ｎ（０＜ｘ≦１、０＜ｚ≦１）の原料ガスとなるトリメチルインジウム、トリメチルアンモニウム、トリメチルガリウム、アンモニアなどの流量、圧力および温度などの成長条件を調整することによって、バッファ層１２、チャネル層１３およびバリア層１４を所望の組成とすることができる。

また、バリア層１４に含まれるアモルファスの窒化物半導体は、同一組成の単結晶の窒化物半導体を成長する場合よりも成長時の温度を低温にすることによって、成長することができる。これに限定されず、アモルファスの窒化物半導体は、単結晶窒化物半導体に、高いドーズ量でイオン注入を行うことによって形成されてもよい。すなわち、アモルファスの窒化物半導体は、単結晶窒化物半導体の単結晶構造をイオン注入でアモルファス化することによって形成されてもよい。

前述のように本実施の形態では、バッファ層１２、チャネル層１３およびバリア層１４は、成長炉から出すことなく連続的に成長されるので、各層の間に意図せずに形成される界面準位を抑制することが可能となる。したがって、界面準位による電流コラプスおよびゲートリーク電流を抑制することができる。

以上のプロセスは、必ずしも前述の順に行う必要はなく、順番を入れ替えてもよい。たとえば、前述の図１０に示す素子分離領域１９を形成する工程は、前述の図５に示す絶縁膜１８を形成する工程の前に行われてもよい。

本実施の形態に係る半導体装置１は、主に高周波パワーデバイスの用途で用いられるが、その他の用途で用いられてもよい。

＜実施の形態２＞
図８は、本発明の実施の形態２に係る半導体装置２の構成を示す断面図である。本実施の形態では、窒化物半導体を用いたヘテロ接合電界効果型トランジスタの他の例として、半導体装置２を説明する。本実施の形態の半導体装置２は、前述の実施の形態１の半導体装置１と構成が類似しているので、同一の構成については同一の参照符号を付して、共通する説明を省略する。

本実施の形態のトランジスタ１０Ａは、単結晶の窒化物半導体から成るチャネル層１３と、アモルファスの窒化物半導体から成るバリア層１４との間に、単結晶の窒化物半導体から成るスペーサ層２１が挿入された構造となっている。チャネル層１３とスペーサ層２１とは組成の異なる窒化物半導体から形成される。

この構造の場合、トランジスタ１０Ａが動作するときに電子が走行するチャネル領域は、チャネル層１３とスペーサ層２１とのヘテロ界面に形成される。スペーサ層２１の厚さは、ゲート電極２０に電圧を印加しない状態でチャネル層１３とスペーサ層２１との界面に２次元電子ガスが発生しない程度に十分に薄くする。スペーサ層２１に自発分極とピエゾ分極が発生しても厚さが薄いため、ノーマリオフ特性が得られやすい。また、スペーサ層２１上にはアモルファスのバリア層１４が形成されているため、実施の形態１と同様に電流コラプスやゲートリーク電流を低減する効果が得られる。

スペーサ層２１の厚さは、たとえば０．５〜５ｎｍであればよい。スペーサ層２１を厚くしすぎると、スペーサ層２１内に発生する自発分極およびピエゾ分極の効果が大きくなり、ノーマリオフ特性が得られにくくなる。それだけでなく、チャネル領域を通過する電子の移動度が低下したり、スペーサ層２１にクラックが発生したりするなどの問題が生じる。

本実施の形態では、半導体装置２がトランジスタとして動作するときに電子が走行するチャネル領域が、単結晶から成る窒化物半導体間のヘテロ界面に形成されるので、散乱を抑制することができる。ヘテロ界面がアモルファス結晶から形成されている場合、アモルファス結晶構造に起因した散乱がヘテロ界面を通過する電子に影響し、当該電子の移動度が低下する。本実施の形態を用いれば、２次元電子ガスの電子が高速で動作、すなわちチャネル領域の電子移動度を向上することができる。したがって、オン抵抗を低減することが可能となる。

スペーサ層２１は、本実施の形態では、単結晶のＡｌＮから成る。ＡｌＮは他の窒化物半導体に比べてバンドギャップが大きいので、スペーサ層２１が単結晶のＡｌＮから成ることによって、スペーサ層２１が他の窒化物半導体から成る場合に比べて、ゲート電極２０からヘテロ界面までのエネルギー障壁が高くなる。したがって、ゲートリーク電流を低減することができる。

また、本実施の形態では、チャネル層１３は、単結晶のＧａＮから成る。すなわち、本実施の形態では、チャネル層１３は、単結晶のＧａＮから成り、スペーサ層２１は、単結晶のＡｌＮから成る。この場合には、チャネル層１３およびスペーサ層２１が、他の窒化物半導体、たとえばＡｌＧａＮまたはＩｎＡｌＧａＮから成る場合に比べて、電子の散乱をさらに抑制することができる。したがって、電子がチャネル領域をより高速で移動でき、オン抵抗をさらに低減することができる。

また、本実施の形態では、スペーサ層２１とバリア層１４とは、同一の組成の窒化物半導体から成る。たとえば、スペーサ層２１とバリア層１４とが異なる組成の窒化物半導体から成る場合には、スペーサ層２１とバリア層１４との間にも電子が走行する領域が形成され、伝達特性が非線形になる。これに対し、前述のようにスペーサ層２１とバリア層１４とが同一の組成の窒化物半導体から成る場合には、スペーサ層２１とバリア層１４との間に電子が走行する領域が形成されることを防ぐことができるので、伝達特性を線形にすることができる。

本実施の形態では、前述のようにチャネル層１３は、単結晶のＧａＮから成り、スペーサ層２１は、単結晶のＡｌＮから成る。また前述のように、スペーサ層２１とバリア層１４とは、同一の組成の窒化物半導体から成る。バリア層１４は、実施の形態１におけるバリア層１４と同様に、アモルファスの窒化物半導体から成り、具体的には、スペーサ層２１と同一の組成のアモルファスのＡｌＮから成る。

このように、チャネル層１３が単結晶のＧａＮから成り、スペーサ層２１が単結晶のＡｌＮから成り、バリア層１４がアモルファスのＡｌＮから成ることによって、ノーマリオフ特性を容易に実現しながらオン抵抗を低減することができ、かつ、伝達特性を線形にすることができる。

本実施の形態の半導体装置２の製造方法は、前述の実施の形態１に係る半導体装置の製造方法と類似しているので、同様の工程については説明を省略する。

図９は、本発明の実施の形態２に係る半導体装置の製造方法において、基板１１へのバッファ層１２、チャネル層１３、スペーサ層２１およびバリア層１４の形成が終了した段階の状態を示す断面図である。本実施の形態では、前述の図２に示す工程と同様にして、基板１１上にバッファ層１２およびチャネル層１３を順に形成した後、バリア層１４を形成する前に、スペーサ層２１を形成する。スペーサ層２１は、バッファ層１２、チャネル層１３およびバリア層１４と同様に、ＭＯＣＶＤ法またはＭＢＥ法などのエピタキシャル成長法を適用して成長される。

すなわち、本実施の形態では、基板１１上に、ＭＯＣＶＤ法またはＭＢＥ法などのエピタキシャル成長法を適用することによって、バッファ層１２、チャネル層１３、スペーサ層２１およびバリア層１４が、この順に成長される。これによって、図９に示すように、バッファ層１２、チャネル層１３、スペーサ層２１およびバリア層１４が形成される。

その後、前述の実施の形態１と同様にして、図３〜図７に示す工程を順次行うことによって、本実施の形態に係るトランジスタ１０Ａを備える半導体装置２を製造することができる。

本実施の形態では、チャネル層１３、スペーサ層２１およびバリア層１４の各半導体層を、成長炉から出すことなく、成長炉内で連続的にエピタキシャル成長することによって形成する。これによって、各半導体層間の界面に意図せずに形成される界面準位を低減することができる。その結果、電流コラプスおよびゲートリーク電流を抑制することができる。

また本実施の形態では、バリア層１４を成長する温度は、スペーサ層２１を成長する温度よりも低い。これによって、スペーサ層２１上に、アモルファスの窒化物半導体を含むバリア層１４を形成することができる。

＜実施の形態３＞
図１０は、本発明の実施の形態３に係る半導体装置３の構成を示す断面図である。本実施の形態では、窒化物半導体を用いたヘテロ接合電界効果型トランジスタの他の例として、半導体装置３を説明する。本実施の形態の半導体装置３は、前述の実施の形態１の半導体装置１と構成が類似しているので、同一の構成については同一の参照符号を付して、共通する説明を省略する。

本実施の形態のトランジスタ１０Ｂは、ドレイン電極１７の下側の高濃度ｎ型不純物領域１５と、ゲート電極２０の下側の領域のチャネル層１３およびバリア層１４との間に、高濃度ｎ型不純物領域１５よりもｎ型不純物の濃度が低い、低濃度ｎ型不純物領域２２が形成された構造となっている。すなわち、実施の形態１ではゲート電極２０がドレイン電極１７の下方の高濃度ｎ型不純物領域１５の端部に絶縁膜１８を介して対向していたが、本実施の形態では、ゲート電極２０は、ドレイン電極１７の下方の高濃度ｎ型不純物領域１５の端部とは対向せず、高濃度ｎ型不純物領域１５に隣接して形成された低濃度不純物領域２２（第３の不純物領域）の端部と対向する。

本実施の形態に係る半導体装置３によれば、ドレイン電極１７に高電圧を印加したときに、ゲート電極２０とドレイン電極１７の下側の高濃度ｎ型不純物領域１５との間に発生する電界を低濃度ｎ型不純物領域２２によって緩和することができる。これによって、ドレイン電極１７によって高い電圧を印加することができるようになる。したがって、トランジスタである半導体装置２がオフ動作するときの耐圧を向上することができる。

本実施の形態の半導体装置３の製造方法は、前述の実施の形態１に係る半導体装置の製造方法と類似しているので、同様の工程については説明を省略する。

図１１は、本発明の実施の形態３に係る半導体装置の製造方法において、高濃度ｎ型不純物領域１５および低濃度ｎ型不純物領域２２の形成が終了した段階の状態を示す断面図である。本実施の形態では、実施の形態１の図３に示す工程で高濃度ｎ型不純物領域１５を形成した後、または形成する前に、高濃度ｎ型不純物領域１５を形成する場合と同様にして、低濃度ｎ型不純物領域２２を形成する。本実施の形態では、高濃度ｎ型不純物領域１５および低濃度ｎ型不純物領域２２は、イオン注入法を用いて形成される。

高濃度ｎ型不純物領域１５と低濃度ｎ型不純物領域２２とは、ドーピング濃度が異なるので、高濃度ｎ型不純物領域１５を形成するためのイオン注入と、低濃度ｎ型不純物領域２２を形成するためのイオン注入とは、個別に分けて行う必要がある。イオン注入後に行う活性化のための熱処理は、各イオン注入を行った後に個別に行ってもよいし、両方のイオン注入を行った後に、同時に行ってもよい。

その後、前述の実施の形態１と同様にして、図４〜図７に示す工程を順次行うことによって、本実施の形態に係る半導体装置３を製造することができる。

本実施の形態では、前述のように、高濃度ｎ型不純物領域１５および低濃度ｎ型不純物領域２２を、イオン注入法を用いて形成するので、所望の領域に選択的にｎ型不純物領域を形成することができる。これによって、前述のように優れた効果を有する本実施の形態の半導体装置３を、容易に製造することができる。

＜実施の形態４＞
図１２は、本発明の実施の形態４に係る半導体装置４の構成を示す断面図である。本実施の形態では、窒化物半導体を用いたヘテロ接合電界効果型トランジスタの他の例として、半導体装置４を説明する。本実施の形態の半導体装置４は、前述の実施の形態１〜３の半導体装置１〜３と構成が類似しているので、同一の構成については同一の参照符号を付して、共通する説明を省略する。

本実施の形態に係る半導体装置４は、実施の形態２に係る半導体装置２と同様に、単結晶の窒化物半導体から成るチャネル層１３と、アモルファスの窒化物半導体から成るバリア層１４との間に、単結晶の窒化物半導体から成るスペーサ層２１が挿入された構造となっている。

これによって、電子の散乱を抑制することができるので、電子が高速で動作できるようになる。したがって、オン抵抗を低減することが可能となる。

また、チャネル層１３がＧａＮによって構成され、スペーサ層２１がＡｌＮによって構成される場合には、チャネル層１３およびスペーサ層２１がＡｌＧａＮまたはＩｎＡｌＧａＮによって構成される場合に比べて、散乱をさらに抑制することができる。これによって、電子がさらに高速で移動できるようになる。したがって、オン抵抗をさらに低減することが可能となる。

本実施の形態においても、スペーサ層２１は、バリア層１４と同一の組成であることが好ましい。

また、本実施の形態に係るトランジスタ１０Ｃは、ドレイン電極１７の下側の高濃度ｎ型不純物領域１５と、ゲート電極２０の下側の領域のチャネル層１３、スペーサ層２１およびバリア層１４との間に、実施の形態３に係るトランジスタ１０Ｂと同様に、高濃度ｎ型不純物領域１５よりもｎ型不純物の濃度が低い、低濃度ｎ型不純物領域２２が形成された構造となっている。

このような構造にすることによって、実施の形態３に係る半導体装置３と同様に、ドレイン電極１７に高電圧を印加したときに、ゲート電極２０とドレイン電極１７の下側の高濃度ｎ型不純物領域１５との間に発生する電界を緩和することができる。したがって、ドレイン電極１７によって高い電圧を印加することができるようになる。

本実施の形態の半導体装置４の製造方法は、前述の実施の形態１〜３に係る半導体装置の製造方法と類似しているので、同様の工程については説明を省略する。

図１３は、本発明の実施の形態４に係る半導体装置の製造方法において、高濃度ｎ型不純物領域１５および低濃度ｎ型不純物領域２２の形成が終了した段階の状態を示す断面図である。本実施の形態では、前述の実施の形態２における図９に示す工程と同様にして、基板１１上に、バッファ層１２、チャネル層１３、スペーサ層２１およびバリア層１４を、この順に形成する。

その後、前述の実施の形態３における図１１に示す工程と同様にして、高濃度ｎ型不純物領域１５を形成した後、または形成する前に、高濃度ｎ型不純物領域１５を形成する場合と同様にして、たとえばイオン注入などによって、低濃度ｎ型不純物領域２２を形成する。

その後、前述の実施の形態１と同様にして、図４〜図７に示す工程を順次行うことによって、本実施の形態に係る半導体装置４を製造することができる。

なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせることが可能である。また、各実施の形態の任意の構成要素を適宜、変更または省略することが可能である。

１，２，３，４ 半導体装置、１１ 基板、１２ バッファ層、１３ チャネル層、１４ バリア層、１５ 高濃度ｎ型不純物領域、１６ ソース電極、１７ ドレイン電極、１８ 絶縁膜、１９ 素子分離領域、２０ ゲート電極、２１ スペーサ層、２２ 低濃度ｎ型不純物領域。

Claims (7)

1. 基板上に設けられた単結晶の窒化物半導体から成るチャネル層と、
   前記チャネル層上に設けられ、アモルファスの窒化物半導体を含むバリア層と、
   前記バリア層上に、互いに離隔して設けられるソース電極およびドレイン電極と、
   前記バリア層上に設けられた絶縁膜と、
   前記絶縁膜上に設けられたゲート電極とを備え、
   前記バリア層は、
   前記ソース電極の下方に設けられた第１の不純物領域と、
   前記ドレイン電極の下方に設けられた第２の不純物領域と、
   前記第１の不純物領域と前記第２の不純物領域との間に挟まれたチャネル領域とを備え、
   前記第１の不純物領域および前記第２の不純物領域は、前記チャネル領域よりも高い濃度でｎ型不純物を含み、
   前記ゲート電極は、前記絶縁膜を介して、前記第１の不純物領域の端部、前記チャネル領域、および前記第２の不純物領域の端部と対向することを特徴とする半導体装置。
2. 基板上に設けられた単結晶の窒化物半導体から成るチャネル層と、
   前記チャネル層上に設けられ、アモルファスの窒化物半導体を含むバリア層と、
   前記バリア層上に、互いに離隔して設けられるソース電極およびドレイン電極と、
   前記バリア層上に設けられた絶縁膜と、
   前記絶縁膜上に設けられたゲート電極とを備え、
   前記バリア層は、
   前記ソース電極の下方に設けられた第１の不純物領域と、
   前記ドレイン電極の下方に設けられた第２の不純物領域と、
   前記第２の不純物領域よりも前記ソース電極側に設けられ、前記第２の不純物領域と隣接する第３の不純物領域と、
   前記第１の不純物領域と前記第３の不純物領域との間に挟まれたチャネル領域とを備え、
   前記第３の不純物領域は、前記チャネル領域よりも高い濃度でｎ型不純物を含み、
   前記第１の不純物領域および前記第２の不純物領域は、前記第３の不純物領域の不純物濃度よりも高い濃度でｎ型不純物を含み、
   前記ゲート電極は、前記絶縁膜を介して、前記第１の不純物領域の端部、前記チャネル領域、および前記第３の不純物領域の端部と対向することを特徴とする半導体装置。
3. 前記チャネル層と前記バリア層との間に、単結晶の窒化物半導体から成るスペーサ層を備えることを特徴とする請求項１または２に記載の半導体装置。
4. 前記スペーサ層は、単結晶のＡｌＮから成ることを特徴とする請求項３に記載の半導体装置。
5. 前記バリア層と前記スペーサ層とは、同一の組成の窒化物半導体から成ることを特徴とする請求項３または４に記載の半導体装置。
6. 前記バリア層は、アモルファスのＡｌＮを含むことを特徴とする請求項１から５のいずれか１つに記載の半導体装置。
7. 前記チャネル層は、単結晶のＧａＮから成ることを特徴とする請求項１から６のいずれか１つに記載の半導体装置。

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