JP6447166B2 - 化合物半導体装置及びその製造方法 - Google Patents

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Description

本発明は、化合物半導体装置及びその製造方法等に関する。
ＧａＡｓ／ＡｌＡｓ量子井戸構造又はＩｎＧａＡｓ／ＡｌＡｓ量子井戸構造を備えた共鳴トンネルダイオード（ＲＴＤ：resonant tunneling diode）は負性微分抵抗特性を有し、高速スイッチング動作が可能で、室温で動作する量子効果デバイスである。負性微分抵抗特性を活かした逓倍器、分周器、サンプリング回路及び多値論理回路が開発されている。特に近年ではＲＴＤを備えたテラヘルツ発振器の発展が目覚しく、ＲＴＤのテラヘルツ通信、イメージセンサ等への応用が期待されている。
近年では、ＧａＮ系高電子移動度トランジスタ（high electron mobility transitor：ＨＥＭＴ）との集積化が可能なＧａＮ／ＡｌＧａＮ量子井戸構造を備えたＲＴＤ（以下、ＧａＮ系ＲＴＤということがある）についての検討も行われている。
しかしながら、ＧａＮ系ＲＴＤでは、ＧａＮ特有の分極による内部電界でＩＶ特性が非対称になる。そして、エミッタ側の伝導帯の持ち上がりにより、量子準位にフェルミレベルが整合したとしても電子のトンネリングが難しい。このため、ＧａＮ系ＲＴＤとＧａＮ系ＨＥＭＴとを集積した高速論理ゲート（monostable-bistable transition logic element：ＭＯＢＩＬＥ）回路において優れた特性を得ることができない。
これまで、ＧａＮ系ＲＴＤのＩＶ特性を対称にすることを目的とした検討が行われているが、ＧａＮ系ＨＥＭＴと集積化して優れた特性を得ることができるようなＧａＮ系ＲＴＤは得られていない。
特開２０１４−６３９１７号公報 特開２００５−７９４１７号公報
Sakr et al., J. Appl. Phys. 109 (2011) 023717 Lee et al., APL 85 (2004) 6164 M. Park et al., J. Appl. Phys. Vol. 93 (2003) 9542 M. H. Wong et al., J. Appl. Phys. Vol. 104 (2008) 093710
本発明の目的は、共鳴トンネルダイオードにおいて優れたＩＶ特性の対称性を得ることができる窒化物半導体の化合物半導体装置及びその製造方法等を提供することにある。
化合物半導体装置の一態様には、基板と、前記基板上方の窒化物半導体の第１の障壁層、前記第１の障壁層上の窒化物半導体の井戸層、前記井戸層上の窒化物半導体の第２の障壁層を含む共鳴トンネルダイオードと、が含まれる。前記第１の障壁層、前記井戸層及び前記第２の障壁層の各々が、上面が（０００１）面の第１の領域及び上面が（０００−１）面の第２の領域を有し、前記第１の障壁層、前記井戸層及び前記第２の障壁層の間で、前記第１の領域同士が前記基板の厚さ方向で積層され、前記第２の領域同士が前記基板の厚さ方向で積層されている。前記第１の領域同士が積層された部分に第１のエミッタ電極及び第１のコレクタ電極が設けられ、前記第２の領域同士が積層された部分に第２のエミッタ電極及び第２のコレクタ電極が設けられている。前記第１のエミッタ電極と前記第２のエミッタ電極とが電気的に互いに接続され、前記第１のコレクタ電極と前記第２のコレクタ電極とが電気的に互いに接続されている。
化合物半導体装置の製造方法の一態様では、基板上方に、窒化物半導体の第１の障壁層、前記第１の障壁層上の窒化物半導体の井戸層、前記井戸層上の窒化物半導体の第２の障壁層を含む共鳴トンネルダイオードを形成する。前記第１の障壁層、前記井戸層及び前記第２の障壁層の各々が、上面が（０００１）面の第１の領域及び上面が（０００−１）面の第２の領域を有し、前記第１の障壁層、前記井戸層及び前記第２の障壁層の間で、前記第１の領域同士が前記基板の厚さ方向で積層され、前記第２の領域同士が前記基板の厚さ方向で積層される。前記第１の領域同士が積層された部分に第１のエミッタ電極及び第１のコレクタ電極を形成し、前記第２の領域同士が積層された部分に第２のエミッタ電極及び第２のコレクタ電極を形成する。前記第１のエミッタ電極と前記第２のエミッタ電極とが電気的に互いに接続され、前記第１のコレクタ電極と前記第２のコレクタ電極とが電気的に互いに接続される。
上記の化合物半導体装置等によれば、窒化物半導体の層が適切な極性を備えているため、共鳴トンネルダイオードにおいて優れたＩＶ特性の対称性を得ることができる。
第１の実施形態に係る化合物半導体装置の構成を示す図である。 ＩＶ特性を示す図である。 第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 図３Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 図３Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 コレクタ電極の平面形状の一例を示す図である。 第２の実施形態に係る化合物半導体装置の構成を示す断面図である。 第３の実施形態に係る化合物半導体装置の構成を示す断面図である。 第４の実施形態に係る化合物半導体装置の構成を示す断面図である。 第５の実施形態に係る化合物半導体装置の構成を示す平面図である。 第５の実施形態に係る化合物半導体装置の構成を示す断面図である。 第５の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。 図９Ａに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 図９Ｂに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 図９Ｃに引き続き、化合物半導体装置の製造方法を工程順に示す断面図である。 第６の実施形態に係る化合物半導体装置の構成を示す断面図である。 第７の実施形態に係る論理回路の構成を示す結線図である。 第８の実施形態に係る発振器の構成を示す結線図である。 第９の実施形態に係るセンサの構成を示す結線図である。
以下、実施形態について添付の図面を参照しながら具体的に説明する。
（第１の実施形態）
先ず、第１の実施形態について説明する。第１の実施形態は、共鳴トンネルダイオード（ＲＴＤ）を備えた化合物半導体装置に関する。図１は、第１の実施形態に係る化合物半導体装置の構成を示す図である。図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）中のＩ−Ｉ線に沿った断面図である。
第１の実施形態に係る化合物半導体装置では、図１に示すように、基板１１１上に核形成層１１２が選択的に形成され、核形成層１１２及び基板１１１上にコレクタコンタクト層１１３が形成されている。コレクタコンタクト層１１３には、下面が核形成層１１２の上面に接する第１の領域１１３ａ、及び下面が基板１１１の上面に接する第２の領域１１３ｂが含まれる。例えば、基板１１１は上面がｃ面のサファイア基板であり、核形成層１１２はＡｌＮ層であり、コレクタコンタクト層１１３はｎ+−ＧａＮ層である。第１の領域１１３ａの上面はＧａ極性面、つまり（０００１）面であり、第２の領域１１３ｂの上面はＮ極性面、つまり（０００−１）面である。
コレクタコンタクト層１１３上にスペーサ層１１４、障壁層１１５、井戸層１１６、障壁層１１７、スペーサ層１１８及びエミッタコンタクト層１１９がメサ状に積層されている。例えば、スペーサ層１１４及び１１８は意図的な不純物の導入が行われていないＧａＮ層（ｉ−ＧａＮ層）であり、障壁層１１５及び１１７は意図的な不純物の導入が行われていないＡｌＮ層（ｉ−ＡｌＮ層）であり、井戸層１１６は意図的な不純物の導入が行われていないＧａＮ層（ｉ−ＧａＮ層）である。スペーサ層１１４には、第１の領域１１３ａ上の第１の領域１１４ａ、及び第２の領域１１３ｂ上の第２の領域１１４ｂが含まれる。障壁層１１５には、第１の領域１１４ａ上の第１の領域１１５ａ、及び第２の領域１１４ｂ上の第２の領域１１５ｂが含まれる。井戸層１１６には、第１の領域１１５ａ上の第１の領域１１６ａ、及び第２の領域１１５ｂ上の第２の領域１１６ｂが含まれる。障壁層１１７には、第１の領域１１６ａ上の第１の領域１１７ａ、及び第２の領域１１６ｂ上の第２の領域１１７ｂが含まれる。スペーサ層１１８には、第１の領域１１７ａ上の第１の領域１１８ａ、及び第２の領域１１７ｂ上の第２の領域１１８ｂが含まれる。エミッタコンタクト層１１９には、第１の領域１１８ａ上の第１の領域１１９ａ、及び第２の領域１１８ｂ上の第２の領域１１９ｂが含まれる。第１の領域１１４ａ、１１５ａ、１１６ａ、１１７ａ、１１８ａ及び１１９ａの上面は（０００１）面である。第２の領域１１４ｂ、１１５ｂ、１１６ｂ、１１７ｂ、１１８ｂ及び１１９ｂの上面は（０００−１）面である。
エミッタコンタクト層１１９上にエミッタ電極１２５が形成され、コレクタコンタクト層１１３上にコレクタ電極１２６が形成されている。エミッタ電極１２５には、第１の領域１１９ａ上の第１の領域１２５ａ、及び第２の領域１１９ｂ上の第２の領域１２５ｂが含まれる。コレクタ電極１２６には、第１の領域１１３ａ上の第１の領域１２６ａ、及び第２の領域１１３ｂ上の第２の領域１２６ｂが含まれる。第１の領域１２５ａと第２の領域１２５ｂとは一体的に形成されており、電気的に接続されている。第１の領域１２６ａと第２の領域１２６ｂとは一体的に形成されており、電気的に接続されている。第１の領域１２５ａは第１のエミッタ電極の一例であり、第２の領域１２５ｂは第２のエミッタ電極の一例であり、第１の領域１２６ａは第１のコレクタ電極の一例であり、第２の領域１２６ｂは第２のエミッタ電極の一例である。
コレクタコンタクト層１１３、スペーサ層１１４、障壁層１１５、井戸層１１６、障壁層１１７、スペーサ層１１８及びエミッタコンタクト層１１９の、エミッタ電極１２５又はコレクタ電極１２６から露出している部分を覆うパッシベーション膜１２２が形成されている。パッシベーション膜１２２は、例えばシリコン窒化膜である。
このような第１の実施形態には、第１の領域１１５ａ、１１６ａ及び１１７ａを含む、上面が（０００１）面の２重障壁量子井戸構造、及び第２の領域１１５ｂ、１１６ｂ及び１１７ｂを含む、上面が（０００−１）面の２重障壁量子井戸構造が含まれる。これら２重障壁量子井戸構造では、分極に伴う内部電界により、伝導帯ポテンシャルが非対称となるため、ＩＶ特性も非対称となる。そして、これら２重障壁量子井戸構造の間では、分極の方向が正反対であるため、ＩＶ特性が回転対称となる。即ち、上面が（０００１）面の２重障壁量子井戸構造のＩＶ特性は図２（ａ）のようなものとなり、上面が（０００−１）面の２重障壁量子井戸構造のＩＶ特性は図２（ｂ）のようなものとなる。従って、第１の実施形態のＩＶ特性は、これらを足し合わせた図２（ｃ）のようなものとなる。つまり、第１の実施形態によれば、対称性が優れたＩＶ特性を得ることができる。また、障壁層１１５及び１１７並びに井戸層１１６に窒化物半導体が用いられているため、ＧａＡｓ／ＡｌＡｓ量子井戸構造又はＩｎＧａＡｓ／ＡｌＡｓ量子井戸構造を備えたＲＴＤと比較して、伝導帯不連続ΔＥｃを大きくすることができる。従って、大きなピーク−バレー比が得られる可能性がある。
次に、第１の実施形態に係る化合物半導体装置の製造方法について説明する。図３Ａ乃至図３Ｃは、第１の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
先ず、図３Ａ（ａ）に示すように、基板１１１上に核形成層１１２を形成する。基板１１１として、例えば上面がｃ面のサファイア基板を用い、核形成層１１２として、例えば厚さが２５ｎｍのＡｌＮ層をプラズマアシスト分子線エピタキシー（plasma assisted molecular beam epitaxy：ＰＡＭＢＥ）法により形成する。例えば核形成層１１２の形成時の基板温度は７２０℃とする。
次いで、図３Ａ（ｂ）に示すように、上面が（０００−１）面の２重障壁量子井戸構造を形成する予定の領域から核形成層１１２を除去する。核形成層１１２の除去では、上面が（０００１）面の２重障壁量子井戸構造を形成する予定の領域を覆うレジストパターンを核形成層１１２上に形成し、このレジストパターンをマスクとして、ＫＯＨを用いたウェットエッチング、塩素系ドライエッチング又はアルゴンイオンミリング等を行う。そして、レジストパターンを除去する。
その後、図３Ａ（ｃ）に示すように、基板１１１及び核形成層１１２上に、コレクタコンタクト層１１３、スペーサ層１１４、障壁層１１５、井戸層１１６、障壁層１１７、スペーサ層１１８及びエミッタコンタクト層１１９を形成する。コレクタコンタクト層１１３、スペーサ層１１４、障壁層１１５、井戸層１１６、障壁層１１７、スペーサ層１１８及びエミッタコンタクト層１１９は、例えば基板温度を７２０℃としてＰＡＭＢＥ法により形成することができる。コレクタコンタクト層１１３としては、例えば厚さが１μｍのｎ+−ＧａＮ層を形成する。スペーサ層１１４としては、例えば厚さが１０ｎｍのｉ−ＧａＮ層を形成する。障壁層１１５としては、例えば厚さが１ｎｍのｉ−ＡｌＮ層を形成する。井戸層１１６としては、例えば厚さが５ｎｍのｉ−ＧａＮ層を形成する。障壁層１１７としては、例えば厚さが１ｎｍのｉ−ＡｌＮ層を形成する。スペーサ層１１８としては、例えば厚さが１０ｎｍのｉ−ＧａＮ層を形成する。エミッタコンタクト層１１９としては、例えば厚さが１００ｎｍのｎ+−ＧａＮ層を形成する。非特許文献３に、ＰＡＭＢＥ法にて上面がｃ面のサファイア基板上にＧａＮ層を成長させる場合に、予めＡｌＮ核形成層を形成しておくとＧａＮ層の上面の極性がＧａ極性となり、サファイア基板上に直接成長させるとＮ極性となることが記載されている。
コレクタコンタクト層１１３の核形成層１１２の上面上に成長した領域は、上面が（０００１）面の第１の領域１１３ａであり、基板１１１の上面上に成長した領域は、上面が（０００−１）面の第２の領域１１３ｂである。スペーサ層１１４、障壁層１１５、井戸層１１６、障壁層１１７、スペーサ層１１８及びエミッタコンタクト層１１９には、それぞれ、第１の領域１１３ａ上に成長した第１の領域１１４ａ、１１５ａ、１１６ａ、１１７ａ、１１８ａ及び１１９ａが含まれる。スペーサ層１１４、障壁層１１５、井戸層１１６、障壁層１１７、スペーサ層１１８及びエミッタコンタクト層１１９には、それぞれ、第２の領域１１３ｂ上に成長した第２の領域１１４ｂ、１１５ｂ、１１６ｂ、１１７ｂ、１１８ｂ及び１１９ｂも含まれる。このようにして、第１の領域１１５ａ、１１６ａ及び１１７ａを含む、上面が（０００１）面の２重障壁量子井戸構造、及び第２の領域１１５ｂ、１１６ｂ及び１１７ｂを含む、上面が（０００−１）面の２重障壁量子井戸構造が形成される。
続いて、図３Ｂ（ｄ）に示すように、エミッタコンタクト層１１９上に、第１の領域１１４ａ〜１１９ａの一部及び第２の領域１１４ｂ〜１１９ｂの一部を覆うレジストパターン１２０を形成し、レジストパターン１２０をマスクとしたドライエッチングを、コレクタコンタクト層１１３の上面が露出するように行う。この結果、スペーサ層１１４、障壁層１１５、井戸層１１６、障壁層１１７、スペーサ層１１８及びエミッタコンタクト層１１９を含むメサ構造１２１が形成される。次いで、レジストパターン１２０を除去する。
その後、図３Ｂ（ｅ）に示すように、メサ構造１２１及びコレクタコンタクト層１１３の露出面を覆うパッシベーション膜１２２を形成する。パッシベーション膜１２２としては、例えばプラズマ化学気相成長（chemical vapor deposition：ＣＶＤ）法等によりシリコン窒化膜を形成する。
続いて、図３Ｃ（ｆ）に示すように、パッシベーション膜１２２のエミッタ電極を形成する予定の領域に開口部１２３を、コレクタ電極を形成する予定の領域に開口部１２４をそれぞれ形成する。開口部１２３は第１の領域１１９ａ及び第２の領域１１９ｂの両方を露出するように形成し、開口部１２４は第１の領域１１３ａ及び第２の領域１１３ｂの両方を露出するように形成する。開口部１２３及び１２４の形成では、例えばレジストパターンを用いたドライエッチングを行う。
次いで、図３Ｃ（ｇ）に示すように、開口部１２３内にエミッタ電極１２５を、開口部１２４内にコレクタ電極１２６をそれぞれ形成する。エミッタ電極１２５は第１の領域１１９ａ及び第２の領域１１９ｂの両方と接するように形成し、コレクタ電極１２６は第１の領域１１３ａ及び第２の領域１１３ｂの両方と接するように形成する。エミッタ電極１２５及びコレクタ電極１２６の形成では、例えば、これらを形成する予定の領域を露出するレジストパターンを形成し、金属膜を蒸着法により形成し、レジストパターンをその上の金属膜と共に除去する。つまり、リフトオフ法により金属膜の一部を開口部１２３内及び開口部１２４内に残存させる。金属膜の形成では、例えば、Ｔｉ膜を形成し、その上にＡｌ膜を形成する。レジストパターンの除去後には、熱処理を行って、金属膜をコレクタコンタクト層１１３又はエミッタコンタクト層１１９にオーミック接触させる。この熱処理としては、例えば６００℃程度でのラピッドサーマルアニール（ＲＴＡ）を行う。
このようにして第１の実施形態に係る化合物半導体装置を製造することができる。
スペーサ層１１４、障壁層１１５、井戸層１１６、障壁層１１７、スペーサ層１１８、エミッタコンタクト層１１９、エミッタ電極１２５及びコレクタ電極１２６に含まれるそれぞれの第１の領域及び第２の領域の平面形状は、第１の領域及び第２の領域の境界を基準にして実質的に線対称となっていることが好ましい。
第１の領域１２５ａと第２の領域１２５ｂとが電気的に接続されていれば、これらが一体的に形成されている必要はなく、第１の領域１２６ａと第２の領域１２６ｂとが電気的に接続されていれば、これらが一体的に形成されている必要はない。
図１（ａ）では、コレクタ電極１２６の平面形状がコの字型となっているが、図４に示すように、コレクタ電極１２６の平面形状がロの字型となっていてもよい。コの字型とする場合には、エミッタ電極１２５及びコレクタ電極１２６の形成におけるレジストパターンの除去が容易である。
（第２の実施形態）
次に、第２の実施形態について説明する。図５は、第２の実施形態に係る化合物半導体装置の構成を示す断面図である。
第２の実施形態では、図５に示すように、基板２１１上にコレクタコンタクト層１１３が形成され、コレクタコンタクト層１１３内に選択的にＭｇ層２１２が形成されている。コレクタコンタクト層１１３には、基板２１１の厚さ方向にＭｇ層２１２を含む第１の領域１１３ａ、及びＭｇ層２１２を含まない第２の領域１１３ｂが含まれる。例えば、基板２１１は、上面がＣ（カーボン）極性面、つまり（０００−１）面のＳｉＣ基板（炭化シリコン基板）、上面がＮ極性面、つまり（０００−１）面のＧａＮ基板（窒化ガリウム基板）、又は上面がＮ極性面、つまり（０００−１）面のＡｌＮ基板（窒化アルミニウム基板）である。第１の領域１１３ａの上面はＧａ極性面、つまり（０００１）面であり、第２の領域１１３ｂの上面はＮ極性面、つまり（０００−１）面である。他の構成は第１の実施形態と同様である。
第２の実施形態によっても第１の実施形態と同様の効果を得ることができる。ＧａＮの格子定数とＳｉＣ及びＡｌＮの格子定数との差は、ＧａＮの格子定数とサファイアの格子定数との差よりも小さい。従って、基板２１１としてＳｉＣ基板又はＡｌＮ基板が用いられる場合、格子欠陥等をより低減することができる。基板２１１としてＧａＮ基板が用いられる場合は、格子欠陥等をより一層低減することができる。
第２の実施形態に係る化合物半導体装置を製造する際には、例えば第１の実施形態に係る化合物半導体装置を製造する方法から核形成層１１２の形成を除き、コレクタコンタクト層１１３を形成する途中でＭｇ層２１２を形成すればよい。非特許文献４に、上面がＣ極性面のＳｉＣ基板上にＧａＮ層を成長させる場合に、その途中でＭｇを堆積又は照射することにより、ＧａＮ層の上面の極性をＮ極性からＧａ極性に切り替えることが記載されている。
（第３の実施形態）
次に、第３の実施形態について説明する。図６は、第３の実施形態に係る化合物半導体装置の構成を示す断面図である。
第３の実施形態では、スペーサ層１１４、障壁層１１５、井戸層１１６、障壁層１１７、スペーサ層１１８及びエミッタコンタクト層１１９内にパッシベーション膜３３１が形成されている。パッシベーション膜３３１は、第１の領域１１４ａと第２の領域１１４ｂとを分離し、第１の領域１１５ａと第２の領域１１５ｂとを分離し、第１の領域１１６ａと第２の領域１１６ｂとを分離し、第１の領域１１７ａと第２の領域１１７ｂとを分離する。パッシベーション膜３３１は、第１の領域１１８ａと第２の領域１１８ｂとを分離し、第１の領域１１９ａと第２の領域１１９ｂとを分離する。他の構成は第１の実施形態と同様である。
第３の実施形態によっても第１の実施形態と同様の効果を得ることができる。また、第３の実施形態では、第１の領域１１４ａと第２の領域１１４ｂとの界面が存在せず、第１の領域１１５ａと第２の領域１１５ｂとの界面が存在せず、第１の領域１１６ａと第２の領域１１６ｂとの界面が存在せず、第１の領域１１７ａと第２の領域１１７ｂとの界面が存在せず、第１の領域１１８ａと第２の領域１１８ｂとの界面が存在せず、第１の領域１１９ａと第２の領域１１９ｂとの界面が存在しない。これら界面はリークパスとして作用することがあり、リーク電流が生じるとＩＶ特性のピークトゥバレー比（peak-to-valley比）が低下する。従って、第３の実施形態によれば、より優れたピークトゥバレー比を得ることができる。
第３の実施形態に係る化合物半導体装置を製造する際には、例えば、概ね、第１の実施形態に係る化合物半導体装置の製造方法と同様の処理を行い、メサ構造１２１を形成する際にパッシベーション膜３３１を形成する予定の領域もエッチングし、パッシベーション膜１２２を形成する際にパッシベーション膜３３１も形成すればよい。
（第４の実施形態）
次に、第４の実施形態について説明する。図７は、第４の実施形態に係る化合物半導体装置の構成を示す断面図である。
第４の実施形態では、スペーサ層１１４、障壁層１１５、井戸層１１６、障壁層１１７、スペーサ層１１８及びエミッタコンタクト層１１９内にイオン注入領域４３１が形成されている。イオン注入領域４３１は、第１の領域１１４ａと第２の領域１１４ｂとを分離し、第１の領域１１５ａと第２の領域１１５ｂとを分離し、第１の領域１１６ａと第２の領域１１６ｂとを分離し、第１の領域１１７ａと第２の領域１１７ｂとを分離する。パッシベーション膜３３１は、第１の領域１１８ａと第２の領域１１８ｂとを分離し、第１の領域１１９ａと第２の領域１１９ｂとを分離する。他の構成は第１の実施形態と同様である。
第４の実施形態によっても第３の実施形態と同様の効果を得ることができる。
第４の実施形態に係る化合物半導体装置を製造する際には、例えば、概ね、第１の実施形態に係る化合物半導体装置の製造方法と同様の処理を行い、エミッタコンタクト層１１９の形成からエミッタ電極１２５の形成までの間にイオン注入を行ってイオン注入領域４３１を形成すればよい。
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、共鳴トンネルダイオード（ＲＴＤ）及び高電子移動度トランジスタ（ＨＥＭＴ）を備えた化合物半導体装置の一例である。図８Ａは、第５の実施形態に係る化合物半導体装置の構成を示す平面図であり、図８Ｂは、図８Ａ中のＩ−Ｉ線に沿った断面図である。
第５の実施形態に係る化合物半導体装置では、図８Ａ及び図８Ｂに示すように、基板５１１上に核形成層５１２が選択的に形成され、核形成層５１２及び基板５１１上にチャネル層５４１、電子供給層５４２及びキャップ層５１３が形成されている。チャネル層５４１には、下面が核形成層５１２の上面に接する第１の領域５４１ａ、及び下面が基板５１１の上面に接する第２の領域５４１ｂが含まれる。電子供給層５４２には、第１の領域５４１ａ上の第１の領域５４２ａ、及び第２の領域５４１ｂ上の第２の領域５４２ｂが含まれる。キャップ層５１３には、第１の領域５４２ａ上の第１の領域５１３ａ、及び第２の領域５４２ｂ上の第２の領域５１３ｂが含まれる。例えば、基板５１１は上面がｃ面のサファイア基板であり、核形成層５１２はＡｌＮ層であり、チャネル層５４１は意図的な不純物の導入が行われていないＧａＮ層（ｉ−ＧａＮ層）であり、電子供給層５４２はＡｌ組成が２０％程度のＡｌＧａＮ層であり、キャップ層５１３はｎ+−ＧａＮ層である。第１の領域５４１ａの上面はＧａ極性面、つまり（０００１）面であり、第２の領域５４１ｂの上面はＮ極性面、つまり（０００−１）面である。第１の領域５４２ａ及び５４３ａの上面は（０００１）面であり、第２の領域５４２ｂ及び５４３ｂの上面は（０００−１）面である。
キャップ層５１３上にスペーサ層５１４、障壁層５１５、井戸層５１６、障壁層５１７、スペーサ層５１８及びエミッタコンタクト層５１９がメサ状に積層されている。スペーサ層５１４、障壁層５１５、井戸層５１６、障壁層５１７、スペーサ層５１８及びエミッタコンタクト層５１９は、それぞれスペーサ層１１４、障壁層１１５、井戸層１１６、障壁層１１７、スペーサ層１１８及びエミッタコンタクト層１１９と同様の構成を備える。スペーサ層５１４には、第１の領域５１３ａ上の第１の領域５１４ａ、及び第２の領域５１３ｂ上の第２の領域５１４ｂが含まれる。障壁層５１５には、第１の領域５１４ａ上の第１の領域５１５ａ、及び第２の領域５１４ｂ上の第２の領域５１５ｂが含まれる。井戸層５１６には、第１の領域５１５ａ上の第１の領域５１６ａ、及び第２の領域５１５ｂ上の第２の領域５１６ｂが含まれる。障壁層５１７には、第１の領域５１６ａ上の第１の領域５１７ａ、及び第２の領域５１６ｂ上の第２の領域５１７ｂが含まれる。スペーサ層５１８には、第１の領域５１７ａ上の第１の領域５１８ａ、及び第２の領域５１７ｂ上の第２の領域５１８ｂが含まれる。エミッタコンタクト層５１９には、第１の領域５１８ａ上の第１の領域５１９ａ、及び第２の領域５１８ｂ上の第２の領域５１９ｂが含まれる。第１の領域５１４ａ、５１５ａ、５１６ａ、５１７ａ、５１８ａ及び５１９ａの上面は（０００１）面である。第２の領域５１４ｂ、５１５ｂ、５１６ｂ、５１７ｂ、５１８ｂ及び５１９ｂの上面は（０００−１）面である。
エミッタコンタクト層５１９上にエミッタ電極５２５が形成されている。また、第１の領域５１３ａにコレクタ電極用のリセスが形成されており、このリセス内及び第２の領域５１３ｂ上にコレクタ電極５２６が形成されている。エミッタ電極５２５には、第１の領域５１９ａ上の第１の領域５２５ａ、及び第２の領域５１９ｂ上の第２の領域５２５ｂが含まれる。コレクタ電極５２６には、コレクタ電極用のリセス内の第１の領域５２６ａ、及び第２の領域５１３ｂ上の第２の領域５２６ｂが含まれる。第１の領域５２５ａと第２の領域５２５ｂとは一体的に形成されており、電気的に接続されている。第１の領域５２６ａと第２の領域５２６ｂとは一体的に形成されており、電気的に接続されている。第１の領域５２５ａは第１のエミッタ電極の一例であり、第２の領域５２５ｂは第２のエミッタ電極の一例であり、第１の領域５２６ａは第１のコレクタ電極の一例であり、第２の領域５２６ｂは第２のエミッタ電極の一例である。
第５の実施形態では、第１の領域５１３ａにソース電極用のリセス及びドレイン電極用のリセスも形成されており、ソース電極用のリセス内にソース電極５４３が、ドレイン電極用のリセス内にドレイン電極５４４がそれぞれ形成されている。第１の領域５１３ａ上にゲート電極５４５が形成されている。ゲート電極５４５は、平面視でソース電極５４３とドレイン電極５４４との間に位置する。
キャップ層５１３、スペーサ層５１４、障壁層５１５、井戸層５１６、障壁層５１７、スペーサ層５１８及びエミッタコンタクト層５１９の、エミッタ電極５２５、コレクタ電極５２６、ソース電極５４３、ドレイン電極５４４又はゲート電極５４５から露出している部分を覆うパッシベーション膜５２２が形成されている。パッシベーション膜５２２は、例えばシリコン窒化膜である。
このような第５の実施形態には、第１の領域５１５ａ、５１６ａ及び５１７ａを含む、上面が（０００１）面の２重障壁量子井戸構造、及び第２の領域５１５ｂ、５１６ｂ及び５１７ｂを含む、上面が（０００−１）面の２重障壁量子井戸構造が含まれる。従って、第１の実施形態と同様に、対称性が優れたＩＶ特性を得ることができる。
また、このＧａＮ系ＲＴＤと、チャネル層５４１及び電子供給層５４２等を備えたＧａＮ系ＨＥＭＴとが同一基板５１１上に集積されているため、省面積で優れたＭＯＢＩＬＥ回路を得ることができる。
一般に、上面が（０００−１）面の領域内にｎ+−ＧａＮとＡｌＧａＮとの界面が存在する場合、当該界面に誘起する負の固定電荷により伝導帯ポテンシャルが上昇し、オーミックコンタクト抵抗率が高くなる。その一方で、上面が（０００−１）面の領域内にｎ+−ＧａＮとＡｌＧａＮとの界面が存在する場合、当該界面に誘起する正の固定電荷により伝導帯ポテンシャルが下降し、２次元電子ガス（２ＤＥＧ）が発生する。第５の実施形態では、コレクタ電極５２６の第１の領域５２６ａ、ソース電極５４３及びドレイン電極５４４がキャップ層５１３のリセス内に形成され、コレクタ電極５２６の第２の領域５２６ｂがキャップ層５１３上に形成されている。このため、第１の領域５２６ａ、ソース電極５４３及びドレイン電極５４４のオーミックコンタクト抵抗率の上昇を回避することができ、第２の領域５２６ｂの下方に２次元電子ガスを確保することができる。
次に、第５の実施形態に係る化合物半導体装置の製造方法について説明する。図９Ａ乃至図９Ｄは、第５の実施形態に係る化合物半導体装置の製造方法を工程順に示す断面図である。
先ず、図９Ａ（ａ）に示すように、基板５１１上に核形成層５１２を形成する。基板５１１として、例えば上面がｃ面のサファイア基板を用い、核形成層５１２として、例えば厚さが２５ｎｍのＡｌＮ層をＰＡＭＢＥ法により形成する。例えば核形成層５１２の形成時の基板温度は７２０℃とする。
次いで、図９Ａ（ｂ）に示すように、上面が（０００−１）面の２重障壁量子井戸構造を形成する予定の領域から核形成層５１２を除去する。核形成層５１２の除去では、上面が（０００１）面の２重障壁量子井戸構造を形成する予定の領域を覆うレジストパターンを核形成層５１２上に形成し、このレジストパターンをマスクとして、ＫＯＨを用いたウェットエッチング、塩素系ドライエッチング又はアルゴンイオンミリング等を行う。そして、レジストパターンを除去する。
その後、図９Ａ（ｃ）に示すように、基板５１１及び核形成層５１２上に、チャネル層５４１、電子供給層５４２、キャップ層５１３、スペーサ層５１４、障壁層５１５、井戸層５１６、障壁層５１７、スペーサ層５１８及びエミッタコンタクト層５１９を形成する。チャネル層５４１、電子供給層５４２、キャップ層５１３、スペーサ層５１４、障壁層５１５、井戸層５１６、障壁層５１７、スペーサ層５１８及びエミッタコンタクト層５１９は、例えば基板温度を７２０℃としてＰＡＭＢＥ法により形成することができる。チャネル層５４１としては、例えば１μｍのｉ−ＧａＮ層を形成する。電子供給層５４２としては、例えば厚さが２５ｎｍのＡｌＧａＮ層を形成する。キャップ層５１３としては、例えば厚さが１０ｎｍのｎ+−ＧａＮ層を形成する。スペーサ層５１４、障壁層５１５、井戸層５１６、障壁層５１７、スペーサ層５１８及びエミッタコンタクト層５１９としては、それぞれコレクタコンタクト層１１３、スペーサ層１１４、障壁層１１５、井戸層１１６、障壁層１１７、スペーサ層１１８及びエミッタコンタクト層１１９と同様の構成のものを形成する。
チャネル層５４１の核形成層１１２の上面上に成長した領域は、上面が（０００１）面の第１の領域５４１ａであり、基板５１１の上面上に成長した領域は、上面が（０００−１）面の第２の領域５４１ｂである。電子供給層５４２、キャップ層５１３、スペーサ層５１４、障壁層５１５、井戸層５１６、障壁層５１７、スペーサ層５１８及びエミッタコンタクト層５１９には、それぞれ、第１の領域５４１ａ上に成長した第１の領域５４２ａ、５４３ａ、５１４ａ、５１５ａ、５１６ａ、５１７ａ、５１８ａ及び５１９ａが含まれる。電子供給層５４２、キャップ層５１３、スペーサ層５１４、障壁層５１５、井戸層５１６、障壁層５１７、スペーサ層５１８及びエミッタコンタクト層５１９には、それぞれ、第２の領域５４１ｂ上に成長した第２の領域５４２ｂ、５４３ｂ、５１４ｂ、５１５ｂ、５１６ｂ、５１７ｂ、５１８ｂ及び５１９ｂも含まれる。このようにして、第１の領域５１５ａ、５１６ａ及び５１７ａを含む、上面が（０００１）面の２重障壁量子井戸構造、及び第２の領域５１５ｂ、５１６ｂ及び５１７ｂを含む、上面が（０００−１）面の２重障壁量子井戸構造が形成される。
続いて、図９Ｂ（ｄ）に示すように、エミッタコンタクト層５１９上に、第１の領域５１４ａ〜５１９ａの一部及び第２の領域５１４ｂ〜５１９ｂの一部を覆うレジストパターン５２０を形成し、レジストパターン５２０をマスクとしたドライエッチングを、キャップ層５１３の上面が露出するように行う。この結果、スペーサ層５１４、障壁層５１５、井戸層５１６、障壁層５１７、スペーサ層５１８及びエミッタコンタクト層５１９を含むメサ構造５２１が形成される。次いで、レジストパターン５２０を除去する。
その後、図９Ｂ（ｅ）に示すように、コレクタ電極の第１の領域を形成する予定の領域、ソース電極を形成する予定の領域及びドレイン電極を形成する予定の領域を露出するレジストパターン５３０をエミッタコンタクト層５１９上及びキャップ層５１３上に形成する。続いて、レジストパターン５３０をマスクとしてキャップ層５１３をエッチングしてリセスを形成する。次いで、レジストパターン５３０を除去する。
その後、図９Ｃ（ｆ）に示すように、エミッタ電極５２５、コレクタ電極５２６、ソース電極５４３及びドレイン電極５４４を形成する。エミッタ電極５２５は第１の領域５１９ａ及び第２の領域５１９ｂの両方と接するようにエミッタコンタクト層５１９上に形成し、コレクタ電極５２６は第１の領域５１３ａ及び第２の領域５１３ｂの両方と接するようにコレクタ電極用のリセス内及び第２の領域５１３ｂ上に形成する。エミッタ電極５２５、コレクタ電極５２６、ソース電極５４３及びドレイン電極５４４の形成では、例えば、これらを形成する予定の領域を露出するレジストパターンを形成し、金属膜を蒸着法により形成し、レジストパターンをその上の金属膜と共に除去する。つまり、リフトオフ法により金属膜の一部を、これら電極を形成する予定の領域に残存させる。金属膜の形成では、例えば、Ｔｉ膜を形成し、その上にＡｌ膜を形成する。レジストパターンの除去後には、熱処理を行って、金属膜をキャップ層５１３又はエミッタコンタクト層５１９にオーミック接触させる。この熱処理としては、例えば６００℃程度でのＲＴＡを行う。
続いて、図９Ｃ（ｇ）に示すように、メサ構造５２１及びキャップ層５１３の露出面を覆うパッシベーション膜５２２を形成する。パッシベーション膜５２２としては、例えばプラズマＣＶＤ法等によりシリコン窒化膜を形成する。
次いで、図９Ｄ（ｈ）に示すように、パッシベーション膜５２２のゲート電極を形成する予定の領域にリセス５４６を形成する。リセス５４６の形成では、例えばレジストパターンを用いたドライエッチングを行う。その後、リセス５４６内にゲート電極５４５を形成する。ゲート電極５４５の形成では、例えば、ゲート電極５４５を形成する予定の領域を露出するレジストパターンを形成し、金属膜を蒸着法により形成し、レジストパターンをその上の金属膜と共に除去する。つまり、リフトオフ法により金属膜の一部をリセス５４６内に残存させる。金属膜の形成では、例えば、Ｎｉ膜を形成し、その上にＡｕ膜を形成する。
このようにして第５の実施形態に係る化合物半導体装置を製造することができる。
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、共鳴トンネルダイオード（ＲＴＤ）及び高電子移動度トランジスタ（ＨＥＭＴ）を備えた化合物半導体装置の一例である。図１０は、第６の実施形態に係る化合物半導体装置の構成を示す断面図である。
第６の実施形態に係る化合物半導体装置では、図１０に示すように、基板６１１上に核形成層６１２が選択的に形成され、核形成層６１２及び基板６１１上にコレクタコンタクト層６１３、電子供給層６４２及びチャネル層６４１が形成されている。コレクタコンタクト層６１３には、下面が核形成層６１２の上面に接する第１の領域６１３ａ、及び下面が基板６１１の上面に接する第２の領域６１３ｂが含まれる。電子供給層６４２には、第１の領域６１３ａ上の第１の領域６４２ａ、及び第２の領域６１３ｂ上の第２の領域６４２ｂが含まれる。チャネル層６４１には、第１の領域６４２ａ上の第１の領域６４１ａ、及び第２の領域６４２ｂ上の第２の領域６４１ｂが含まれる。例えば、基板６１１は上面がｃ面のサファイア基板であり、核形成層６１２はＡｌＮ層であり、コレクタコンタクト層６１３はＧａＮ層であり、電子供給層６４２はＡｌ組成が２０％程度のＡｌＧａＮ層であり、チャネル層６４１は意図的な不純物の導入が行われていないＧａＮ層（ｉ−ＧａＮ層）である。第１の領域６１３ａの上面はＧａ極性面、つまり（０００１）面であり、第２の領域６１３ｂの上面はＮ極性面、つまり（０００−１）面である。第１の領域６４２ａ及び６４１ａの上面は（０００１）面であり、第２の領域６４２ｂ及び６４１ｂの上面は（０００−１）面である。
チャネル層６４１上にスペーサ層５１４、障壁層５１５、井戸層５１６、障壁層５１７、スペーサ層５１８及びエミッタコンタクト層５１９がメサ状に積層されている。スペーサ層５１４、障壁層５１５、井戸層５１６、障壁層５１７、スペーサ層５１８及びエミッタコンタクト層５１９は、それぞれスペーサ層１１４、障壁層１１５、井戸層１１６、障壁層１１７、スペーサ層１１８及びエミッタコンタクト層１１９と同様の構成を備える。スペーサ層５１４には、第１の領域６４１ａ上の第１の領域５１４ａ、及び第２の領域６１４ｂ上の第２の領域５１４ｂが含まれる。障壁層５１５には、第１の領域５１４ａ上の第１の領域５１５ａ、及び第２の領域５１４ｂ上の第２の領域５１５ｂが含まれる。井戸層５１６には、第１の領域５１５ａ上の第１の領域５１６ａ、及び第２の領域５１５ｂ上の第２の領域５１６ｂが含まれる。障壁層５１７には、第１の領域５１６ａ上の第１の領域５１７ａ、及び第２の領域５１６ｂ上の第２の領域５１７ｂが含まれる。スペーサ層５１８には、第１の領域５１７ａ上の第１の領域５１８ａ、及び第２の領域５１７ｂ上の第２の領域５１８ｂが含まれる。エミッタコンタクト層５１９には、第１の領域５１８ａ上の第１の領域５１９ａ、及び第２の領域５１８ｂ上の第２の領域５１９ｂが含まれる。第１の領域５１４ａ、５１５ａ、５１６ａ、５１７ａ、５１８ａ及び５１９ａの上面は（０００１）面である。第２の領域５１４ｂ、５１５ｂ、５１６ｂ、５１７ｂ、５１８ｂ及び５１９ｂの上面は（０００−１）面である。
エミッタコンタクト層５１９上にエミッタ電極５２５が形成されている。また、第１の領域５１３ａにコレクタ電極用のリセスが形成されており、このリセス内及び第２の領域５１３ｂ上にコレクタ電極５２６が形成されている。エミッタ電極５２５には、第１の領域５１９ａ上の第１の領域５２５ａ、及び第２の領域５１９ｂ上の第２の領域５２５ｂが含まれる。コレクタ電極５２６には、コレクタ電極用のリセス内の第１の領域５２６ａ、及び第２の領域６４１ｂ上の第２の領域５２６ｂが含まれる。第１の領域５２５ａと第２の領域５２５ｂとは一体的に形成されており、電気的に接続されている。第１の領域５２６ａと第２の領域５２６ｂとは一体的に形成されており、電気的に接続されている。
第６の実施形態では、第２の領域６４１ｂ上にソース電極５４３、ドレイン電極５４４及びゲート電極５４５が形成されている。ゲート電極５４５は、平面視でソース電極５４３とドレイン電極５４４との間に位置する。
チャネル層６４１、スペーサ層５１４、障壁層５１５、井戸層５１６、障壁層５１７、スペーサ層５１８及びエミッタコンタクト層５１９の、エミッタ電極５２５、コレクタ電極５２６、ソース電極５４３、ドレイン電極５４４又はゲート電極５４５から露出している部分を覆うパッシベーション膜５２２が形成されている。パッシベーション膜５２２は、例えばシリコン窒化膜である。
このような第６の実施形態には、第１の領域５１５ａ、５１６ａ及び５１７ａを含む、上面が（０００１）面の２重障壁量子井戸構造、及び第２の領域５１５ｂ、５１６ｂ及び５１７ｂを含む、上面が（０００−１）面の２重障壁量子井戸構造が含まれる。従って、第１の実施形態と同様に、対称性が優れたＩＶ特性を得ることができる。
また、このＧａＮ系ＲＴＤと、チャネル層６４１及び電子供給層６４２等を備えたＧａＮ系ＨＥＭＴとが同一基板６１１上に集積されているため、省面積で優れたＭＯＢＩＬＥ回路を得ることができる。
更に、コレクタ電極５２６の第１の領域５２６ａのオーミックコンタクト抵抗率の上昇を回避することができ、コレクタ電極５２６の第２の領域５２６ｂ、ソース電極５４３及びドレイン電極５４４の下方に２次元電子ガスを確保することができる。
第５の実施形態、第６の実施形態のいずれにおいても、コレクタ電極５２６の平面形状がロの字型となっていてもよい。ＲＴＤの部分では、スペーサ層５１４、障壁層５１５、井戸層５１６、障壁層５１７、スペーサ層５１８、エミッタコンタクト層５１９、エミッタ電極５２５及びコレクタ電極５２６に含まれるそれぞれの第１の領域及び第２の領域の平面形状は、第１の領域及び第２の領域の境界を基準にして実質的に線対称となっていることが好ましい。第１の領域５２５ａと第２の領域５２５ｂとが電気的に接続されていれば、これらが一体的に形成されている必要はなく、第１の領域５２６ａと第２の領域５２６ｂとが電気的に接続されていれば、これらが一体的に形成されている必要はない。また、第５の実施形態、第６の実施形態に、第２の実施形態、第３の実施形態又は第４の実施形態のような構成が組み合わされてもよい。
井戸層の材料と障壁層の材料との組み合わせは、上記のＧａＮとＡｌＮとの組み合わせに限定されず、井戸層のバンドギャップが障壁層のバンドギャップより小さければよい。例えば、障壁層がＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）層を含み、井戸層がＩｎzＧａ1-zＮ（０≦ｚ＜１）層を含んでもよい。より具体的には、障壁層がＡｌＧａＮ、ＩｎＡｌＮ又はＩｎＡｌＧａＮを含み、井戸層がＩｎＧａＮを含んでもよい。
（第７の実施形態）
次に、第７の実施形態について説明する。第７の実施形態は、高速論理ゲートＭＯＢＩＬＥ回路の一例である。図１１は、第７の実施形態に係る論理回路の構成を示す結線図である。
第７の実施形態に係る論理回路には、ＲＴＤ７０１、ＲＴＤ７０２及びスイッチ素子７０３が含まれる。スイッチ素子７０３は、例えばＨＥＭＴである。ＲＴＤ７０２が、スイッチ素子７０３に並列接続され、ＲＴＤ７０１に直列接続されている。ＲＴＤ７０１の他端に、クロック信号が入力されるクロック端子７０６が接続され、ＲＴＤ７０２が接地される。スイッチ素子７０３の制御端子（ゲート端子）が入力端子７０４となっており、ＲＴＤ７０１とＲＴＤ７０２との間に出力端子７０５が接続されている。ＲＴＤ７０１、ＲＴＤ７０２及びスイッチ素子７０３に、例えば第５又は第６の実施形態のＧａＮ系ＲＴＤ、ＧａＮ系ＨＥＭＴが用いられる。
ＧａＮ系ＨＥＭＴはＩｎＰ系ＨＥＭＴよりも小さいサイズにて大電流動作が可能である。従って、第７の実施形態によれば、論理回路を小型化（集積化）でき、小型・大容量基幹通信ネットワークシステムを実現することができる。
（第８の実施形態）
次に、第８の実施形態について説明する。第８の実施形態は、発振器の一例である。図１２は、第８の実施形態に係る発振器の構成を示す結線図である。
第８の実施形態に係る発振器には、ＲＴＤ８０１及びアンテナ８０２が含まれる。アンテナ８０２には、容量素子８０３、インダクタ８０４及び抵抗素子８０５が含まれる。ＲＴＤ８０１に、例えば第１、第２、第３又は第４の実施形態のＧａＮ系ＲＴＤが用いられる。
この発振器では、ＲＴＤ８０１で発振し、アンテナ８０２を介してテラヘルツ波が放出される。第８の実施形態によれば、小型・超高速大容量無線ネットワークシステムを実現することができる。
（第９の実施形態）
次に、第９の実施形態について説明する。第９の実施形態は、イメージングセンサの一例である。図１３は、第９の実施形態に係るセンサの構成を示す結線図である。
第９の実施形態に係るセンサには、発振器９０１、レンズ９０２、検出器９０３及びレンズ９０４が含まれる。レンズ９０２は発振器９０１の発振面に固定され、レンズ９０４は検出器９０３の検出面に固定されている。発振器９０１及び検出器９０３は、第８の実施形態に係る発振器と同様の構成を備えている。
このセンサでは、発振器９０１から照射されたテラヘルツ波９０６が検出器９０３により検出される。そして、発振器９０１と検出器９０３との間に対象物９０５が存在していれば、対象物９０５の内部の探知が可能である。このセンサは、例えば、薬物検査、危険物検査、爆薬検査等に用いることができる。また、温暖化モニタ等の環境センシングに用いることもできる。第９の実施形態によれば、安心・安全を提供するセンシングネットワークシステムを実現することができる。
以下、本発明の諸態様を付記としてまとめて記載する。
（付記１）
基板と、
前記基板上方の窒化物半導体の第１の障壁層、前記第１の障壁層上の窒化物半導体の井戸層、前記井戸層上の窒化物半導体の第２の障壁層を含む共鳴トンネルダイオードと、
を有し、
前記第１の障壁層、前記井戸層及び前記第２の障壁層の各々が、上面が（０００１）面の第１の領域及び上面が（０００−１）面の第２の領域を有し、
前記第１の障壁層、前記井戸層及び前記第２の障壁層の間で、前記第１の領域同士が前記基板の厚さ方向で積層され、前記第２の領域同士が前記基板の厚さ方向で積層され、
前記第１の領域同士が積層された部分に第１のエミッタ電極及び第１のコレクタ電極が設けられ、
前記第２の領域同士が積層された部分に第２のエミッタ電極及び第２のコレクタ電極が設けられ、
前記第１のエミッタ電極と前記第２のエミッタ電極とが電気的に互いに接続され、
前記第１のコレクタ電極と前記第２のコレクタ電極とが電気的に互いに接続されていることを特徴とする化合物半導体装置。
（付記２）
前記第１の障壁層及び前記第２の障壁層がＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）層を含み、
前記井戸層がＩｎzＧａ1-zＮ（０≦ｚ＜１）層を含むことを特徴とする付記１に記載の化合物半導体装置。
（付記３）
前記第１の障壁層、前記井戸層及び前記第２の障壁層の各々において、前記第１の領域と前記第２の領域との境界にイオン注入領域が形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
（付記４）
前記第１の障壁層、前記井戸層及び前記第２の障壁層の各々において、前記第１の領域と前記第２の領域との境界にパッシベーション膜が形成されていることを特徴とする付記１又は２に記載の化合物半導体装置。
（付記５）
前記基板がサファイア基板、炭化シリコン基板、窒化ガリウム基板又は窒化アルミニウム基板であることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
（付記６）
前記第１のエミッタ電極と前記第２のエミッタ電極とが一体化され、
前記第１のコレクタ電極と前記第２のコレクタ電極とが一体化されていることを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
（付記７）
前記基板上に形成された高電子移動度トランジスタを有することを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
（付記８）
付記１乃至６のいずれか１項に記載の化合物半導体装置を有することを特徴とする論理回路。
（付記９）
付記１乃至６のいずれか１項に記載の化合物半導体装置を有することを特徴とする発振器。
（付記１０）
付記１乃至６のいずれか１項に記載の化合物半導体装置を有することを特徴とするセンサ。
（付記１１）
基板上方に、窒化物半導体の第１の障壁層、前記第１の障壁層上の窒化物半導体の井戸層、前記井戸層上の窒化物半導体の第２の障壁層を含む共鳴トンネルダイオードを形成する工程を有し、
前記第１の障壁層、前記井戸層及び前記第２の障壁層の各々が、上面が（０００１）面の第１の領域及び上面が（０００−１）面の第２の領域を有し、
前記第１の障壁層、前記井戸層及び前記第２の障壁層の間で、前記第１の領域同士が前記基板の厚さ方向で積層され、前記第２の領域同士が前記基板の厚さ方向で積層され、
前記第１の領域同士が積層された部分に第１のエミッタ電極及び第１のコレクタ電極を形成する工程と、
前記第２の領域同士が積層された部分に第２のエミッタ電極及び第２のコレクタ電極を形成する工程と、
を有し、
前記第１のエミッタ電極と前記第２のエミッタ電極とが電気的に互いに接続され、
前記第１のコレクタ電極と前記第２のコレクタ電極とが電気的に互いに接続されていることを特徴とする化合物半導体装置の製造方法。
（付記１２）
前記第１の障壁層及び前記第２の障壁層がＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）層を含み、
前記井戸層がＩｎzＧａ1-zＮ（０≦ｚ＜１）層を含むことを特徴とする付記１１に記載の化合物半導体装置の製造方法。
（付記１３）
前記第１の障壁層、前記井戸層及び前記第２の障壁層の各々において、前記第１の領域と前記第２の領域との境界にイオン注入を行う工程を有することを特徴とする付記１１又は１２に記載の化合物半導体装置の製造方法。
（付記１４）
前記第１の障壁層、前記井戸層及び前記第２の障壁層の各々において、前記第１の領域と前記第２の領域との境界にパッシベーション膜を形成する工程を有することを特徴とする付記１１又は１２に記載の化合物半導体装置の製造方法。
１１１、２１１、５１１、６１１：基板
１１２、５１２、６１２：核形成層
１１５、１１７、５１５、５１７：障壁層
１１６、５１６：井戸層
１２５、５２５：エミッタ電極
１２６、５２６：コレクタ電極
２１２：Ｍｇ層
３３１：パッシベーション膜
４３１：イオン注入領域
５４１、６４１：チャネル層
５４２、６４２：電子供給層
５４３：ソース電極
５４４：ドレイン電極
５４５：ゲート電極

Claims (8)

  1. 基板と、
    前記基板上方の窒化物半導体の第１の障壁層、前記第１の障壁層上の窒化物半導体の井戸層、前記井戸層上の窒化物半導体の第２の障壁層を含む共鳴トンネルダイオードと、
    を有し、
    前記第１の障壁層、前記井戸層及び前記第２の障壁層の各々が、上面が（０００１）面の第１の領域及び上面が（０００−１）面の第２の領域を有し、
    前記第１の障壁層、前記井戸層及び前記第２の障壁層の間で、前記第１の領域同士が前記基板の厚さ方向で積層され、前記第２の領域同士が前記基板の厚さ方向で積層され、
    前記第１の領域同士が積層された部分に第１のエミッタ電極及び第１のコレクタ電極が設けられ、
    前記第２の領域同士が積層された部分に第２のエミッタ電極及び第２のコレクタ電極が設けられ、
    前記第１のエミッタ電極と前記第２のエミッタ電極とが電気的に互いに接続され、
    前記第１のコレクタ電極と前記第２のコレクタ電極とが電気的に互いに接続されていることを特徴とする化合物半導体装置。
  2. 前記第１の障壁層及び前記第２の障壁層がＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）層を含み、
    前記井戸層がＩｎzＧａ1-zＮ（０≦ｚ＜１）層を含むことを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記第１の障壁層、前記井戸層及び前記第２の障壁層の各々において、前記第１の領域と前記第２の領域との境界にイオン注入領域が形成されていることを特徴とする請求項１又は２に記載の化合物半導体装置。
  4. 前記第１の障壁層、前記井戸層及び前記第２の障壁層の各々において、前記第１の領域と前記第２の領域との境界にパッシベーション膜が形成されていることを特徴とする請求項１又は２に記載の化合物半導体装置。
  5. 基板上方に、窒化物半導体の第１の障壁層、前記第１の障壁層上の窒化物半導体の井戸層、前記井戸層上の窒化物半導体の第２の障壁層を含む共鳴トンネルダイオードを形成する工程を有し、
    前記第１の障壁層、前記井戸層及び前記第２の障壁層の各々が、上面が（０００１）面の第１の領域及び上面が（０００−１）面の第２の領域を有し、
    前記第１の障壁層、前記井戸層及び前記第２の障壁層の間で、前記第１の領域同士が前記基板の厚さ方向で積層され、前記第２の領域同士が前記基板の厚さ方向で積層され、
    前記第１の領域同士が積層された部分に第１のエミッタ電極及び第１のコレクタ電極を形成する工程と、
    前記第２の領域同士が積層された部分に第２のエミッタ電極及び第２のコレクタ電極を形成する工程と、
    を有し、
    前記第１のエミッタ電極と前記第２のエミッタ電極とが電気的に互いに接続され、
    前記第１のコレクタ電極と前記第２のコレクタ電極とが電気的に互いに接続されることを特徴とする化合物半導体装置の製造方法。
  6. 前記第１の障壁層及び前記第２の障壁層がＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ＜１、０≦ｙ＜１、０＜ｘ＋ｙ＜１）層を含み、
    前記井戸層がＩｎzＧａ1-zＮ（０≦ｚ＜１）層を含むことを特徴とする請求項５に記載の化合物半導体装置の製造方法。
  7. 前記第１の障壁層、前記井戸層及び前記第２の障壁層の各々において、前記第１の領域と前記第２の領域との境界にイオン注入を行う工程を有することを特徴とする請求項５又は６に記載の化合物半導体装置の製造方法。
  8. 前記第１の障壁層、前記井戸層及び前記第２の障壁層の各々において、前記第１の領域と前記第２の領域との境界にパッシベーション膜を形成する工程を有することを特徴とする請求項５又は６に記載の化合物半導体装置の製造方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10170603B2 (en) * 2016-08-08 2019-01-01 Atomera Incorporated Semiconductor device including a resonant tunneling diode structure with electron mean free path control layers
CN110931550A (zh) * 2018-09-20 2020-03-27 黄知澍 N-face AlGaN/GaN磊晶结构及其主动组件与其积体化的极性反转制作方法
CN112382657B (zh) * 2020-11-16 2022-03-18 中国科学院物理研究所 图形硅衬底-硅锗薄膜复合结构及其制备方法和应用
CN116918076A (zh) * 2021-03-05 2023-10-20 苏州晶湛半导体有限公司 共振隧穿二极管及其制作方法
JP7840704B2 (ja) * 2022-01-28 2026-04-06 キヤノン株式会社 共鳴トンネルダイオード、発振器、検出システムおよび共鳴トンネルダイオードの製造方法
US20250185327A1 (en) * 2022-03-31 2025-06-05 Sony Group Corporation Resonant tunneling diode and terahertz oscillator
US12402398B2 (en) 2022-04-06 2025-08-26 International Business Machines Corporation Co-integrated resonant tunneling diode and field effect transistor
US20230327008A1 (en) * 2022-04-06 2023-10-12 International Business Machines Corporation Semiconductor device with high-electron mobility transistor
JP2024147414A (ja) * 2023-04-03 2024-10-16 ソニーグループ株式会社 ダイオードおよび高周波デバイス
CN119028811B (zh) * 2024-08-21 2025-06-20 天津理工大学 一种PVT法生长P型4H-SiC单晶的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005079417A (ja) 2003-09-02 2005-03-24 Matsushita Electric Ind Co Ltd 半導体装置及びヘテロ接合バイポーラトランジスタ
JP5283502B2 (ja) * 2005-05-11 2013-09-04 ノース・キャロライナ・ステイト・ユニヴァーシティ 極性が制御されたｉｉｉ族窒化物薄膜及びその製法
US20100072485A1 (en) * 2007-03-26 2010-03-25 Kyoto University Semiconductor device and semiconductor manufacturing method
JP5095653B2 (ja) * 2009-03-23 2012-12-12 日本電信電話株式会社 窒化物半導体構造
EP2631950A4 (en) * 2010-10-20 2015-10-21 Fujitsu Ltd SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
US9166068B2 (en) * 2012-05-03 2015-10-20 The United States Of America As Represented By The Secretary Of The Army Semiconductor heterobarrier electron device and method of making
JP6064483B2 (ja) 2012-09-21 2017-01-25 富士通株式会社 化合物半導体装置及びその製造方法
US9006791B2 (en) * 2013-03-15 2015-04-14 The Government Of The United States Of America, As Represented By The Secretary Of The Navy III-nitride P-channel field effect transistor with hole carriers in the channel

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