JP6532777B2 - 等化器 - Google Patents

Description

本発明は、等化器に関し、特に判定帰還型等化器（以下、等化器はイコライザとも称する）における波形等化係数を調整する技術に関する。

等化器には、多数の種類が存在する。その内の１つとして、判定帰還型イコライザ（ＤＦＥ：Ｄｅｃｉｓｉｏｎ Ｆｅｅｄｂａｃｋ Ｅｑｕａｌｉｚｅｒ）が存在し、伝送損失を補償するための波形等化技術の１つとして知られている。判定帰還型イコライザにおいては、伝送損失を補償するために、波形等化係数の調整が行われる。波形等化係数の調整に関する技術としては、例えば、非特許文献１および特許文献１に記載された技術が知られている。

非特許文献１には、送信信号を受けてメモリ内のテーブルから対応したフィルタ応答を選択し、受信信号から選択したフィルタ応答の出力を引くようにフィードバックすることで、フィルタ応答をアダプティブに調整する技術が示されている。また、特許文献１には、ビット列の取りうるビットパターンのそれぞれの出現回数を均一化するようにフィルタリングを行う技術が示されている。

ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｍｕｎｉ−ｃａｔｉｏｎｓ， Ｖｏｌ．ＣＯＭ−２９， Ｎｏ．１１，Ｎｏｖｅｍｂｅｒ． １９８１

特開２０１１−１５１７６５号公報

サーバとルータ間などをはじめとした情報機器間は、シリアルでデータ伝送が行われる。近年の高速化に伴い、データ伝送の速度（伝送速度）も高速化が進んでいる。例えば、伝送線路１本当たりの伝送速度は、１０Ｇｂｐｓを超えるようになっている。このような高い伝送速度においては、伝送線路における損失量が増加し、伝送されたデータにおいて符号誤りが発生する率が上昇する。

符号誤りの発生率を低減するために、伝送線路等で生じる波形損失を等化器（波形等化器）によって補償することが行われる。この場合、波形等化器は、伝送線路を伝搬したデータを受信するレシーバ回路あるいは／および伝送線路へデータを伝えるドライバ回路等に設けられる。このような波形等化器（等化器）は、先に述べたように多種類が存在する。一例を述べるならば、判定帰還型イコライザ、フィードフォワード・イコライザ（ＦＦＥ：Ｆｅｅｄ Ｆｏｒｗａｒｄ Ｅｑｕａｌｉｚｅｒ）、連続時間イコライザ（ＣＴＬＥ：Ｃｏｎｔｉｎｕｏｕｓ Ｔｉｍｅ Ｌｉｎｅａｒ Ｅｑｕａｌｉｚｅｒ）などが存在する。

レシーバ回路および／またはドライバ回路に波形等化器を設ける場合、これらの波形等化器から、例えばいくつかの種類の等化器が選択され、それぞれの等化器が備える効果が発揮されるように、選択された等化器が組み合わせられて、設けられることになる。

上記した多種類の等化器のうち、判定帰還型イコライザは、波形損失の主成分である符号間干渉のうち、伝送されるシンボルより前に送信されたシンボルによる影響、すなわちポストカーソルによる影響の等化を行う。反対に、判定帰還型イコライザでは、伝送されるシンボルより後に送信されるシンボルによる影響、すなわちプレカーソルによる影響は等化されない。

すなわち、判定帰還型イコライザでは、伝送されるシンボルより前に送信されたシンボルのデータに対して、タップ係数が乗算され、この乗算によって求められたデータが、伝送されるシンボルのデータから減算される。これにより、ポストカーソルによる影響の等化は行われるが、プレカーソルによる影響の等化は行われない。

一方、判定帰還型イコライザに使用される最小二乗平均（ＬＭＳ：Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ）アルゴリズムでは、タップ係数を決定する上で各タップの寄与度を減らす方向に働くため、プレカーソルの影響が大きい場合、タップ係数の収束特性が不安定になるという問題がある。

非特許文献１および特許文献１には、プレカーソルの影響は認識されていない。

本発明の目的は、タップ係数の収束精度を向上させ、収束時間の短縮化を図ることが可能な等化器を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

一実施の形態によれば、等化器は、データサンプラと、演算回路と、タップ係数計算回路と、判定回路とを供えている。ここで、データサンプラは、入力データをサンプリングして、入力データに応じた時系列のデータ列を出力する。演算回路は、データサンプラから出力されるデータ列のうち、基準データよりも前のデータ列に対してタップ係数を乗算し、乗算結果と入力信号との演算によって、上記した入力データを形成する。タップ係数計算回路は、基準データよりも前のデータ列に基づいて、タップ係数を更新する。判定回路は、データ列のうち、基準データと基準データよりも後のデータとを受け、タップ係数計算回路によるタップ係数の更新の有無を制御する。

また、他の実施の形態によれば、等化器は、入力信号を受信する入力バッファと、データサンプラおよびエラーサンプラを有する判定帰還型イコライザと、データサンプラから出力されるデータ出力とエラーサンプラから出力されるエラー出力を受けて、判定帰還型イコライザにおけるタップ係数を適応的に計算するタップ係数計算回路とを備える。ここで、等化器は、データサンプラから出力されるデータ出力のうち、基準データとなる所定の１シンボルのデータと、所定の１シンボルよりも１シンボル後のデータと受けるフィルタ回路を備え、フィルタ回路の結果に従って、タップ係数計算回路におけるタップ係数の更新の有無が定められる。

基準データ（所定の１シンボルのデータ）の符号と基準データよりも後のデータ（１シンボル後のデータ）の符号との間の関係により、タップ係数の更新の有無が定められる。すなわち、基準データを等化するときのタップ係数は、基準データと基準データよりも後のデータの符号を考慮したものとなる。その結果、タップ係数が収束したときの精度（収束精度）の向上を図ることが可能となる。また、収束に要する時間（収束時間）の短縮化を図ることが可能となる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

プレカーソルが残存した状態でも、タップ係数の収束精度の向上を図り、収束時間の短縮化を図ることが可能な等化器を提供することができる。

実施の形態１に係わるレシーバ回路の構成を示すブロック図である。 （Ａ）〜（Ｃ）は、判定帰還型イコライザの動作を模式的に示す波形図である。 実施の形態１に係わるタップ加算回路から出力される入力データの波形を示す波形図である。 実施の形態１に係わるタップ係数計算回路およびフィルタ回路の構成の構成を示すブロック図である。 実施の形態１の変形例に係るフィルタ回路の構成を示すブロック図である。 実施の形態２に係るフィルタ回路の構成を示すブロック図である。 実施の形態２に係るタップ加算回路から出力される入力データの波形を示す波形図である。 実施の形態３に係るレシーバ回路の構成を示すブロック図である。 実施の形態３に係るタップ係数計算回路の構成を示すブロック図である。 データサンプラから出力される出力データの波形を示す波形図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。

（実施の形態１）
図１は、実施の形態１に係わるレシーバ回路の構成を示すブロック図である。同図において、１０１は、レシーバ回路を示している。レシーバ回路１０１は、伝送線路ＤＬに接続され、伝送線路ＤＬには、伝送データＤＴを出力するドライバ回路ＤＶが接続されている。

ドライバ回路ＤＶは、時系列のデータ列を形成し、伝送データＤＴとして伝送線路ＤＬへ供給する。すなわち、ドライバ回路ＤＶは、シリアルなデータ列（ビット列）を伝送線路ＤＬへ供給する。伝送線路ＤＬへ供給されたデータ列は、伝送線路ＤＬを伝搬して、レシーバ回路１０１に供給されることになる。

このとき、伝送線路ＤＬは、損失を持つため、レシーバ回路１０１に供給された伝送データＤＴにおけるそれぞれのデータ（ビット）の波形は、変形し、さらにデータ間の相互の干渉等によって変形する。すなわち、伝送線路ＤＬによって生じる波形損失等により、レシーバ回路１０１に供給された伝送データＤＴの波形は変形していることになる。

レシーバ回路１０１は、供給された伝送データＤＴを受信し、伝送線路ＤＬによって生じた波形損失を等化し、ドライバ回路ＤＶから出力された伝送データＤＴに対応した出力データＤＤ０を出力する。レシーバ回路１０１は、複数の回路を備えているが、図１には、入力バッファ１０２と等化器ＥＱの部分のみが描かれており、他の回路は省略されている。

等化器ＥＱは、判定帰還型イコライザ（以下、ＤＦＥ回路とも称する）１０３と、デマルチプレクサ１０４と、タップ係数を適応的に計算するタップ係数計算回路１０５と、フィルタ回路１０６とを備えている。説明の都合上、等化器ＥＱが、上記した回路ブロックを備えているように説明するが、例えば、判定帰還型イコライザ１０３を等化器ＥＱと見なしてもよい。この場合、デマルチプレクサ１０４と、タップ係数計算回路１０５と、フィルタ回路１０６は、等化器ＥＱに付随する回路と見なしてもよい。

伝送データＤＴは、入力バッファ１０２を介して、判定帰還型イコライザ１０３に入力される。入力バッファ１０２は、例えば、判定帰還型イコライザとは異なる種類の等化器、例えば連続時間イコライザ等である。勿論、入力バッファ１０２は、設けなくてもよいし、伝送データＤＴの波形を整形するバッファであってもよい。

判定帰還型イコライザ１０３は、データサンプラ１２１と、エラーサンプラ１２２と、ビットシフト回路１２３と、タップ係数乗算回路１２４と、タップ加算回路１２５とを備えている。

タップ係数乗算回路１２４は、互いに同じ構成を有する複数のタップ係数乗算器１２４−１〜１２４−ｎにより構成されている。それぞれのタップ係数乗算器１２４−１〜１２４−ｎは、それぞれ対応するタップ係数Ｔａｐ１〜Ｔａｐｎを、ビットシフト回路１２３からの対応する出力データＢ１〜Ｂｎ（データ列ＳＢ）に乗算する。同図には、タップ係数乗算回路１２４を構成する複数のタップ係数乗算器のうち、タップ係数乗算器１２４−１、１２４−２および１２４−ｎが代表として描かれている。タップ係数乗算器１２４−１を例にして説明すると、タップ係数乗算器１２４−１は、対応するタップ係数Ｔａｐ１と、ビットシフト回路１２３からの対応する出力データＢ１との乗算を実行する。他のタップ係数乗算器１２４−２〜１２４−ｎも同様である。

タップ係数乗算回路１２４からの出力信号、すなわちタップ係数乗算器１２４−１〜１２４−ｎのそれぞれの出力信号（乗算結果）は、タップ加算回路１２５に供給される。タップ加算回路１２５は、入力バッファ１０２から出力された信号を入力信号とし、入力信号とタップ係数乗算回路１２４からの出力信号（乗算結果）との減算を実行し、減算によって求められた信号を入力データＩＷとして、データサンプラ１２１およびエラーサンプラ１２２へ供給する。本明細書においては、特に明示しない限り、減算および加算の両方を含めて、加算と称する。

ここで、タップ係数乗算回路１２４とタップ加算回路１２５は、ビットシフト回路１２３のそれぞれの出力データＢ１〜Ｂｎに、タップ係数Ｔａｐ１〜Ｔａｐｎを乗算し、乗算により求めた出力信号（乗算結果）を、入力信号に加算（減算）する演算回路と見なすことができる。

データサンプラ１２１は、タップ加算回路１２５から出力された入力データＩＷ、すなわち演算回路から出力された入力データＩＷを、データオフセットがない状態で、サンプリングする。図１では、データオフセットがない状態を示すために、オフセットが０として示されている。データサンプラ１２１におけるサンプリングによって得られたデータ出力は、すなわち図１ではデータ列ＳＤは、ビットシフト回路１２３およびデマルチプレクサ１０４に供給される。一方、エラーサンプラ１２２は、データオフセットＶｏｆを有する状態で、入力データＩＷをサンプリングする。すなわち、エラーサンプラ１２２は、データオフセットＶｏｆを基準にして、入力データＩＷを比較し、サンプリングを行う。このサンプリングによって得られたエラー出力、すなわち図１ではエラーデータ列Ｅｒｒｏｒは、エラーサンプリングの結果として、デマルチプレクサ１０４へ供給される。

ビットシフト回路１２３は、互いに直列的に接続された複数の遅延回路を備えている。図１では、複数の遅延回路が、フリップフロップ回路（以下、ＦＦ回路とも称する）ＦＦ１〜ＦＦｎ−１によって構成されている。すなわち、ＦＦ回路ＦＦ１〜ＦＦｎ−１が、互いに直列に接続されており、それぞれのＦＦ回路ＦＦ１〜ＦＦｎ−１は、図示しないクロック信号に同期して、入力に供給されているデータを取り込み、出力する。これにより、ＦＦ回路ＦＦ１〜ＦＦｎ−１のそれぞれは、クロック信号の周波数に応じた遅延時間を有する遅延回路として動作する。なお、図１には、ＦＦ回路ＦＦ１、ＦＦｎ−１のみが描かれており、他のＦＦ回路ＦＦ２〜ＦＦｎ−２は省略されている。

ビットシフト回路１２３を構成するＦＦ回路ＦＦ１の入力に、データ列ＳＤが供給され、ＦＦ回路ＦＦ１の出力は、図示しないＦＦ回路ＦＦ２の入力に供給され、ＦＦ回路ＦＦ２の出力は図示しないＦＦ回路ＦＦ３の入力に供給されている。他のＦＦ回路ＦＦ３〜ＦＦｎ−１も同様に、互いに直列的に接続されている。ＦＦ回路ＦＦ１の入力が、ビットシフト回路１２３の出力データＢ１として、出力され、ＦＦ回路ＦＦ１の出力、言い換えるならばＦＦ回路ＦＦ２（図示しない）の入力が、出力データＢ２として出力される。以降、同様にして、それぞれのＦＦ回路ＦＦ３〜ＦＦｎ−１のそれぞれの入力が、出力データＢ３〜Ｂｎ−１として出力される。また、ＦＦ回路ＦＦｎ−１の出力が、ビットシフト回路１２３の出力データＢｎとして、出力される。

ビットシフト回路１２３は、データサンプラ１２１からの時系列のデータ列ＳＤを受け、出力データＢ１〜Ｂｎによって構成されたデータ列ＳＢを出力することになる。この場合、データ列ＳＢにおいて、出力データＢ１から出力データＢｎの順に、時間的に前（過去）にデータサンプラ１２１から出力されたデータを表すことになる。例えば、ビットシフト回路１２３から出力されるデータ列ＳＢにおいて、出力データＢ２は、出力データＢ１よりも時間的に前に、データサンプラ１２１から出力されたデータを表す。以下、データ列における出力データＢ３からＢｎの順に、これらの出力データは、時間的に前にデータサンプラ１２１から出力されたデータを表す。

上記したように、タップ係数乗算回路１２４は、ビットシフト回路１２３の出力データＢ１〜Ｂｎと、タップ係数計算回路１０５からの対応する出力であるタップ係数Ｔａｐ１〜Ｔａｐｎとを乗算する。タップ加算回路１２５は、判定帰還型イコライザ１０３の入力信号に対し、タップ係数乗算回路１２４の出力の総和を加算する。なお、図１に示した判定帰還型イコライザ１０４の構成は一例であり、これに限定されるものではない。例えば、判定帰還型イコライザ１０４は、投機型判定帰還型イコライザでもよい。また、判定帰還型イコライザ１０４を動作させるクロック信号、例えば上記したＦＦ回路ＦＦ１〜ＦＦｎ−１が同期するクロック信号の周波数は、基準のクロック信号に対して、ハーフレートもしくはクォーターレートであってもよい。

データサンプラ１２１は、入力データＩＷをサンプリング（データオフセットなし）して出力する。そのため、データサンプラ１２１から出力されるデータ列ＳＤは、入力データＩＷの時間的な変化に対応したシリアルなデータＤ−１〜Ｄｎにより構成されたデータ列となり、このデータ列ＳＤが、データサンプラ１２１からシリアル（直列）に、デマルチプレクサ１０４へ出力されることになる。同様に、エラーサンプラ１２２は、入力データＩＷをサンプリング（データオフセットＶｏｆあり）して、エラーデータ列Ｅｒｒｏｒを出力する。そのため、エラーサンプラ１２２からのエラーデータ列Ｅｒｒｏｒも、入力データＩＷの時間的な変化に対応したシリアルなエラーデータＥ−１〜Ｅｎにより構成されたデータ列となり、このエラーデータ列Ｅｒｒｏｒが、エラーサンプラ１２２からシリアル（直列）に、デマルチプレクサ１０４へ出力されることになる。

ここで、データサンプラ１２１とエラーサンプラ１２２は、互いに同期してサンプリングを行う。そのため、データ列ＳＤを構成するデータＤ−１〜Ｄｎとエラーデータ列Ｅｒｒｏｒを構成するエラーデータＥ−１〜Ｅｎは、それぞれ互いに対応している。すなわち、データＤ−１とエラーデータＥ−１は、同じ時刻における入力データＩＷをサンプリングして求めたデータであり、データＤ０とエラーデータＥ０は、同じ時刻における入力データＩＷをサンプリングして求めたデータであり、データＤ１とエラーデータＥ１も、同じ時刻における入力データＩＷをサンプリングして求めたデータである。他のデータＤ２〜ＤｎおよびエラーデータＥ２〜Ｅｎのそれぞれについても同様である。

このデータサンプラ１２１からのデータ列ＳＤおよびエラーサンプラ１２２からのエラーデータ列Ｅｒｒｏｒが、判定帰還型イコライザ１０３の出力となる。

デマルチプレクサ１０４は、保持回路ＤＨを備えており、判定帰還型イコライザ１０３から出力されたデータ列ＳＤと、エラーデータ列Ｅｒｒｏｒを、それぞれパラレル（時間的に並列）へ変換する。すなわち、データサンプラ１２１の出力データＳＤは、パラレルに変換され、データＤ−１、Ｄ０、Ｄ１〜Ｄｎによって構成されたパラレルのデータ列（ビット列）となる。同様に、エラーサンプラ１２２のエラーデータ列Ｅｒｒｏｒも、パラレルに変換され、データＥ−１、Ｅ０、Ｅ１〜Ｅｎによって構成されたパラレルのデータ列（ビット列）となる。

デマルチプレクサ１０４が備えている保持回路ＤＨは、データ保持回路ｄｐ、ｄ０〜ｄｎおよびｅ０を備えている。ここで、データ保持回路ｄｐは、データＤ−１に対応し、データ保持回路ｄ０〜ｄｎのそれぞれは、データＤ０〜Ｄｎのそれぞれに対応する。また、データ保持回路ｅ０は、エラーデータ列ＥｒｒｏｒのうちエラーデータＥ０に対応する。パラレルに変換されたデータＤ−１〜Ｄｎのそれぞれは、対応するデータ保持回路ｄｐ、ｄ０〜ｄｎに保持される。

エラーサンプラ１２２から出力されたエラーデータ列Ｅｒｒｏｒのうち、タップ係数計算回路１０５において用いられるエラーデータは、等化を行う基準データＤ０に対応するエラーデータＥ０のみである。そのため、基準データＤ０に対応するエラーデータＥ０のみが、データ保持回路ｅ０に保持され、残りのデータＥ−１、Ｅ１〜Ｅｎは、例えば、保持回路ＤＨに保持されず、破棄される。

図１０は、データサンプラ１２１から出力されるデータ列ＳＤ（データＤ−１〜Ｄｎ）の波形を示す波形図である。同図において、横軸は時間を示しており、縦軸は電圧を示している。図１０において、時刻ｔ０を基準とした場合、時刻ｔ１〜ｔｎは、基準の時刻（以下、基準時刻とも称する）ｔ０よりも前の時間、すなわち過去の時間を示しており、時刻ｔ−１は、基準時刻ｔ０よりも後の時間を示している。例えば時刻ｔ１は、基準時刻ｔ０よりも前の時刻を示しており、時刻ｔ２は、時刻ｔ１よりも前の時刻を示している。時刻ｔ３〜ｔｎについても同様である。図１０では、説明のために、基準時刻ｔ０における基準データＤ０、基準時刻ｔ０よりも前の時刻ｔ１〜ｔｎにおけるデータＤ１〜Ｄｎおよび基準時刻ｔ０よりも後の時刻ｔ−１におけるデータＤ−１のそれぞれが、例えば論理値１の符号に対応するハイレベルの状態を示している。しかしながら、基準データＤ０、後のデータＤ１〜Ｄｎおよび前のデータＤ−１のそれぞれの符号（論理値）は、入力データＩＷの値に応じて変わることになる。

入力データＩＷは、ドライバ回路ＤＶ（図１）から伝送線路ＤＬへ供給された送信データに従っている。そのため、基準データＤ０の符号は、所定の時刻（例えば基準時刻ｔ０）において、ドライバ回路ＤＶが伝送線路ＤＬへ供給した送信データの符号に対応する。また、データＤ１の符号は、基準データＤ０に対して１シンボル前に、ドライバ回路ＤＶが出力したシンボルの符号に対応する。同様に、データＤ２の符号は、基準データＤ０に対して２シンボル前に、ドライバ回路ＤＶが出力したシンボルの符号に対応する。以降、同様にして、データＤｎは、基準データＤ０に対してｎシンボル前のシンボルに対応する。一方、データＤ−１の符号は、基準データＤ０に対して、１シンボル後に、ドライバ回路ＤＶが、伝送線路ＤＬへ出力したシンボルの符号に対応する。

図１０には示していないが、エラーサンプラ１２２から出力されるエラーデータ列Ｅｒｒｏｒについても、データ列ＳＤと同様に、基準時刻ｔ０において、エラーデータＥ０が、エラーサンプラ１２２から出力される。また、基準時刻ｔ０よりも前の時刻ｔ１〜ｔｎのそれぞれにおいて、エラーサンプラ１２２から、エラーデータＥ１〜Ｅｎが出力され、基準時刻ｔ０よりも後の時刻ｔ−１において、エラーサンプラ１２２からエラーデータＥ−１が出力される。

時刻ｔｎから時刻ｔ−１に供給されたシリアルのビット列（Ｄｎ〜Ｄ−１）が、パラレルに変換され、データＤ−１の符号（論理値）は、データ保持回路ｄｐに保持され、データＤ０〜Ｄｎは、データ保持回路ｄ０〜ｄｎに保持される。また、パラレルに変換されたエラーデータＥ−１〜Ｅｎのうち、基準データＤ０に対応するエラーデータＥ０の符号は、データ保持回路ｅ０に保持される。

ここで、ビットシフト回路１２３から出力される出力データＢ１は、保持回路ＤＨに保持されたデータＤ１に対応し、ビットシフト回路１２３から出力される出力データＢ２は、保持回路ＤＨに保持されたデータＤ２に対応する。以降、ビットシフト回路１２３から出力される出力データＢ３〜Ｂｎのそれぞれは、保持回路ＤＨに保持されたデータＤ３〜Ｄｎのそれぞれに対応する。すなわち、図１０において、例えば時刻ｔ−１において、データ列ＳＤおよびエラーデータ列Ｅｒｒｏｒは、パラレルに変換され、保持回路ＤＨにデータＤ−１〜ＤｎとエラーデータＥ０が保持される。一方、ビットシフト回路１２３からは、データＤ１〜Ｄｎに対応する出力データＢ１〜Ｂｎが出力される。

保持回路ＤＨに保持されたデータ列（データＤ−１〜Ｄｎ）およびエラーデータＥ０は、デマルチプレクサ１０４から出力される。このデマルチプレクサ１０４からの出力は、タップ係数計算回路１０５およびフィルタ回路１０６へ供給される。また、基準データＤ０は、レシーバ回路１０１の出力ＤＤ０として出力される。

この実施の形態１においては、デマルチプレクサ１０４からのビット列のうち、データＤ１〜ＤｎおよびエラーデータＥ０が、タップ係数計算回路１０５へ供給される。また、フィルタ回路１０６には、基準データＤ０と基準データＤ０よりも１シンボル後のデータＤ−１が供給される。フィルタ回路１０６は、あとで図４を用いて説明するが、基準データＤ０および１シンボル後のデータＤ−１のそれぞれの符号に基づいて、タップ係数計算回路１０５におけるタップ係数Ｔａｐ１〜Ｔａｐｎの更新の有無を制御する。フィルタ回路１０６は、タップ係数Ｔａｐ１〜Ｔａｐｎの更新の有無を判定するため、判定回路と見なすことができる。

タップ係数計算回路１０５は、ファイル回路１０６によって、タップ係数Ｔａｐ１〜Ｔａｐｎの更新が有効（許容）とされていた場合、デマルチプレクサ１０４からのデータＤ１〜ＤｎおよびエラーデータＥ０に基づいて、タップ係数Ｔａｐ１〜Ｔａｐｎの更新を行う。これに対して、フィルタ回路１０６によって、タップ係数Ｔａｐ１〜Ｔａｐｎの更新が禁止されていた場合、タップ係数計算回路１０５は、タップ係数Ｔａｐ１〜Ｔａｐｎの更新を行わない。ここでのタップ係数Ｔａｐ１〜Ｔａｐｎの更新は、係数の値を増加させる場合と、減少させる場合の両方を意味している。

この実施の形態１においては、タップ係数計算回路１０５は、基準データＤ０に対して、基準データＤ０よりも前のシンボルのデータ（Ｄ１〜Ｄｎ）を用いて、タップ係数の計算（更新）を行い、基準データＤ０よりも前のデータ列（Ｂ１〜Ｂｎ）に対してタップ係数の乗算が行われる。そしてタップ係数の計算（更新）の有無が、基準データＤ０と基準データＤ０よりも後のシンボルのデータＤ−１とに基づいて制御されることになる。あとで説明する図４の例においては、基準データＤ０の符号と、基準データＤ０に対して１シンボル後のデータＤ−１の符号とが一致した場合、フィルタ回路１０６によって、タップ係数計算回路１０５におけるタップ係数の計算（更新）が許容される。これに対して、基準データＤ０の符号と、基準データＤ０に対して１シンボル後のデータＤ−１の符号とが不一致の場合、フィルタ回路１０６によって、タップ係数計算回路１０５におけるタップ係数の計算（更新）が禁止される。

なお、レシーバ回路１０１は、ドライバ回路ＤＶから順次データを受信することにより、デマルチプレクサ１０４内の保持回路ＤＨに保持されるデータは、順次変わる。データを受信することにより、例えばデータ保持回路ｄ１には、データ保持回路ｄ０に保持されていたデータＤ０が、Ｄ１として保持され、データ保持回路ｄ０には、データ保持回路ｄｐに保持されていたデータＤ−１が、基準データＤ０として保持され、データ保持回路ｄｐには、次のシンボルの符号が保持されることになる。これにより、レシーバ回路１０１からは、受信したデータを基準データＤ０として、等化された基準データＤ０が、ＤＤ０として出力されることになる。

このように、基準データＤ０と、基準データＤ０よりも１シンボル後のデータＤ−１とに基づいて、タップ係数計算回路１０５におけるタップ係数の計算を制御することにより、タップ係数の収束精度の向上を図り、収束時間の短縮化を図ることが可能なことを、図２および図３を用いて説明する。

図２は、判定帰還型イコライザ（ＤＦＥ回路）１０３の動作を、模式的に示す波形図である。図２（Ａ）は、ドライバ回路ＤＶ（図１）が伝送線路ＤＬへ供給した波形（送信端波形）を示し、図２（Ｂ）は、図２（Ａ）に示した波形が、伝送線路ＤＬ（図１）および入力バッファ１０２を介して、ＤＦＥ回路１０３に到達したときの波形（ＤＦＥ回路入力波形）を示している。また、図２（Ｃ）は、ＤＦＥ回路１０３の出力波形（ＤＦＥ回路等化波形）を示している。図２において、縦軸は電圧を示し、横軸は時間を示している。ここで図２は、先に説明した図１０と異なり、時刻ｔ０を基準として、右側が、時刻ｔ０よりも前の時刻ｔ１〜ｔｎを示し、左側が、時刻ｔ０よりも後の時刻ｔ−１を示している。

説明を容易にするために、図２（Ａ）は、時刻ｔ０近辺において、ドライバ回路ＤＶが、伝送線路ＤＬに、例えば論理値１の基準データＤ０を供給した場合の波形を示している。図２（Ｂ）および（Ｃ）には、図２（Ａ）に示す基準データＤ０が、伝送線路ＤＬにより供給されることにより、伝送線路ＤＬにおける孤立ビット応答により生じる波形が示されている。

伝送線路ＤＬの有する損失のために、伝送線路ＤＬに供給された基準データＤ０の波形は、例えば裾が拡がるように変形する。時刻ｔ１〜ｔ４において、ドライバ回路ＤＶから伝送線路ＤＬへ供給された他のデータの波形も変形する。これらの変形した他のデータの波形の影響により、時刻ｔ０近辺において伝送線路ＤＬに供給された基準データＤ０の波形は、図２（Ｂ）の時刻ｔ１〜ｔ４に示すように変形されることになる。また、時刻ｔ−１において、ドライバ回路ＤＶからデータＤ−１が供給されるが、データＤ−１の波形も、伝送線路ＤＬの損失によって変形する。そのため、変形したデータＤ−１の波形の影響により、図２（Ｂ）の時刻ｔ−１に示すように、基準データＤ０の波形は変形する。

判定帰還型イコライザ１０３においては、基準データＤ０に対して、それよりも前の時刻におけるデータに基づいて等化が行われる。すなわち、時刻ｔ０よりも前（過去）の時刻ｔ１〜ｔ４のそれぞれにおいて、データサンプラ１２１によるサンプリングによって得られたデータＤ１〜Ｄ４が、ビットシフト回路１２３からの出力データＢ１〜Ｂ４として、タップ係数乗算回路１２４に供給される。タップ係数乗算回路１２４において、出力データＢ１〜Ｂ４にタップ係数Ｔａｐ１〜Ｔａｐ４が乗算され、タップ係数乗算回路１２４によって求められた乗算結果が、タップ加算回路１２５において、ＤＦＥ回路１０３の入力信号に減算される。

このようにタップ加算回路１２５において、減算を行うことにより、図２（Ｃ）に示すように、時刻ｔ０よりも前（時刻ｔ１〜ｔ４）における基準データＤ０の波形は、ＤＦＥ回路により等化され、基準データＤ０よりも前のシンボルによって生じる符号間干渉を減少することができる。すなわち、判定帰還型イコライザ１０３は、過去にサンプリングされたデータに対し、タップ係数を乗算し、その積をデータＤ０の波形にフィードバックさせる回路である。

なお、時刻ｔ０における基準データＤ０の波形を、データサンプラ１２１によって、サンプリングすることにより、レシーバ回路１０１が受信したデータの符号が確定される。

判定帰還型イコライザ１０３は、過去にサンプリングされたデータを用いるものであるため、基準データＤ０よりも後のシンボルによる符号間干渉の影響を等化することは困難であり、基準データＤ０の波形には、干渉が残留することになる。

特に、タップ係数Ｔａｐ１〜Ｔａｐｎを、最小二乗平均（ＬＭＳ：Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ）アルゴリズムを用いて決定する場合、１シンボル後のデータによる符号間干渉が大きいと、収束性が悪くなる。損失の大きい伝送路では、１シンボル後のデータによる符号間干渉も大きくなり、タップ係数の収束性に影響を受けやすくなる。そのため、フィルタ回路１０６を挿入することで、タップ係数Ｔａｐ１〜Ｔａｐｎの収束性を改善し、収束時間を短縮することが可能となる。

図３を用いて、さらに詳しく説明する。図３は、図１に示したタップ加算回路１２５の出力である入力データＩＷの波形を示す波形図である。図３において、縦軸は電圧を示し、横軸は時間を示している。図３は、入力バッファ１０２から入力信号を判定帰還型イコライザ１０３に供給し、繰り返し等化を行っているときの入力データＩＷの波形を、時間的に重ねて示している。すなわち、図３は、入力データＩＷの所謂アイパターンを示している。等化においてタップ係数Ｔａｐ１〜Ｔａｐｎが変わることにより、タップ加算回路１２５によって減算される値が変わるため、入力データＩＷの波形は変化し、ドットで示されている領域内を通過する。タップ係数Ｔａｐ１〜Ｔａｐｎの値が、例えば計算により求めた理想的な値に近づくことにより、ドットで示されている領域は狭くなり、図３においてｅｙｅとして示されている領域が広くなる。所謂、アイ（ｅｙｅ）が拡がり、タップ係数Ｔａｐ１〜Ｔａｐｎが理想的な値に到達すると、ドットで示されている領域は、線で表されるようになる。

図３において、ｔ０は、基準データＤ０を、データサンプラ１２１およびエラーサンプラ１２２でサンプリングする時刻（基準時刻）を示しており、ｔ−１は、基準データＤ０より１シンボル後のデータＤ−１を、データサンプラ１２１およびエラーサンプラ１２２でサンプリングする時刻を示している。すなわち、時刻ｔ−１は、時刻ｔ０を基準とした場合、時間的に、時刻ｔ０の後である。また、図３には示していないが、時刻ｔ０の左側には、時刻ｔ０よりも前の時刻ｔ１があり、この時刻ｔ１において、基準データＤ０よりも１シンボル前のデータＤ１のサンプリングが行われる。

図３において、破線ＩＷ、ＩＷ１Ａ〜ＩＷ４Ａ、およびＩＷ１Ｂ〜ＩＷ４Ｂのそれぞれは、入力データＩＷの波形の例を示している。入力データＩＷは、時刻ｔ１（図示しない）においては、破線ＩＷで示したように変化し、時刻ｔ０近辺においては、基準データＤ０および１シンボル後のデータＤ−１のそれぞれの符号（論理値）に従って、破線ＩＷ１Ａ〜ＩＷ４ＡおよびＩＷ１Ｂ〜ＩＷ４Ｂのいずれかによって示されるように変化する。

例えば、データＤ０の符号が１の場合、入力データＩＷは、破線ＩＷ１（破線ＩＷ１Ａ、ＩＷ１Ｂの総称）またはＩＷ２（破線ＩＷ２Ａ、ＩＷ２Ｂの総称）に示すように変化し、データＤ０の符号が０の場合、入力データＩＷは、破線ＩＷ３（破線ＩＷ３Ａ、ＩＷ３Ｂの総称）またはＩＷ４（破線ＩＷ４Ａ、ＩＷ４Ｂの総称）に示すように変化する。さらに、基準データＤ０よりも１シンボル後のデータＤ−１の符号に従って、入力データＩＷは、符号ＩＷ１〜ＩＷ４に符号Ａが付された破線または符号Ｂが付された破線に示すように変化する。すなわち、データＤ−１の符号が１の場合、符号Ａが付された破線（ＩＷ１Ａ〜ＩＷ４Ａ）に示すように変化し、データＤ−１の符号が０の場合には、符号Ｂが付された破線（ＩＷ１Ｂ〜ＩＷ４Ｂ）に示すように変化する。

データＤ０の符号（論理値）が１で、データＤ−１の符号が１の場合、入力データＩＷは、時刻ｔ０近辺では、符号ＩＷ１ＡまたはＩＷ２Ａが付された破線に示すように変化し、データＤ０の符号（論理値）が１で、データＤ−１の符号が０の場合には、入力データＩＷは、時刻ｔ０近辺では、符号ＩＷ１ＢまたはＩＷ２Ｂが付された破線に示すように変化する。同様に、データＤ０の符号（論理値）が０で、データＤ−１の符号が１の場合、入力データＩＷは、時刻ｔ０近辺では、符号ＩＷ３ＡまたはＩＷ４Ａが付された破線に示すように変化し、データＤ０の符号（論理値）が０で、データＤ−１の符号が０の場合には、入力データＩＷは、時刻ｔ０近辺では、符号ＩＷ３ＢまたはＩＷ４Ｂが付された破線に示すように変化する。

このように、入力データＩＷの波形は、基準データＤ０をサンプリングする時刻ｔ０において、１シンボル後のデータＤ−１の符号の影響により、変化してしまう。例えば、基準データＤ０の符号が１の場合、１シンボル後のデータＤ−１の符号によって、入力データＩＷの波形は、破線ＩＷ１Ａ（ＩＷ２Ａ）または破線ＩＷ１Ｂ（ＩＷ２Ｂ）に示すように変化する。そのため、基準データＤ０をサンプリングする時刻ｔ０において、入力データＩＷの電圧は、１シンボル後のデータＤ−１の符号によって異なる値となる。基準データＤ０の符号が０の場合も同様に、基準データＤ０をサンプリングする時刻ｔ０において、入力データＩＷの電圧は、データＤ−１の符号によって異なる値となる。すなわち、図２に示したように、１シンボル後のデータＤ−１による符号間干渉が生じている。

タップ係数Ｔａｐ１〜Ｔａｐｎを理想的な値に近づけ、アイ（ｅｙｅ）を拡げるためには、時刻ｔ０において、入力データＩＷが、例えば破線ＩＷ１Ａのように変化しているのか破線ＩＷ１Ｂのように変化しているのかを識別することが要求される。この識別は、例えば、エラーサンプラ１２２に供給されるデータオフセットＶｏｆを、破線ＩＷ１Ａで示されている電圧と破線ＩＷ１Ｂで示されている電圧との間に設定することにより行うことが可能である。しかしながら、この場合には、エラーサンプラ１２２に供給されるデータオフセットＶｏｆを適切な値に設定することが要求され、識別を行うための時間も要求されることになる。そのため、タップ係数Ｔａｐ１〜Ｔａｐｎを、理想的な値に近づけるために要する時間、言い換えるならばタップ係数Ｔａｐ１〜Ｔａｐｎの収束時間が長くなる。

また、例えば破線ＩＷ１Ａに対応したタップ係数と破線ＩＷ１Ｂに対応したタップ係数のいずれかが求められるため、理想的な値とはかけ離れたタップ係数が求められることがあり、求められたタップ係数の精度が低下することが考えられる。

なお、図３では、基準データＤ０とデータＤ−１の符号の組合せが、（Ｄ０、Ｄ−１）で示されている。例えば、符号ＩＷ１Ａが付された破線は、組合せが（１、１）の場合を示している。

実施の形態１においては、基準データＤ０の符号と１シンボル後のデータＤ−１の符号とが一致したとき、タップ係数Ｔａｐ１〜Ｔａｐｎの更新が許容され、不一致のときには、タップ係数の更新が禁止される。これにより、図３に示す入力データＩＷは、破線ＩＷ１Ａ、ＩＷ２Ａ、ＩＷ３ＢまたはＩＷ４Ｂに示すように変化し、破線ＩＷ１Ｂ、ＩＷ２Ｂ、ＩＷ３ＡおよびＩＷ４Ａに示すようには変化しない。すなわち、入力データＩＷは、符号が一致した場合（組合せが１、１または０、０）の波形（破線ＩＷ１Ａ、ＩＷ２Ａ、ＩＷ３ＢまたはＩＷ４Ｂ）曲線に沿って変化することが許容され、符号が不一致の場合（組合せが１、０または１、０）の波形（破線ＩＷ１Ｂ、ＩＷ２Ｂ、ＩＷ３ＡまたはＩＷ４Ａ）曲線に沿って変化することが禁止される。図３には、破線ＩＷ１Ａ、ＩＷ２Ａ、ＩＷ３ＢまたはＩＷ４Ｂで示されているように変化した入力データＩＷを、基準データＤ０を求めるために、時刻ｔ０において、サンプリングすることが、○印で示されている。また、この場合、エラーサンプラ１２２に供給されるデータオフセットＶｏｆの値は、破線ＩＷ１Ａ、ＩＷ２Ａ、ＩＷ３ＢまたはＩＷ４Ｂの電圧値でよい。例えば、入力データＩＷが、破線ＩＷ１Ａ、ＩＷ２Ａに示すように変化する場合には、データオフセットＶｏｆの値として、時刻ｔ０における破線ＩＷ１Ａの電圧を用いればよい。

これにより、識別を行うための時間を短縮することが可能となり、収束時間の短縮化を図ることが可能となる。また、例えば伝送線路ＤＬの損失または／および通信速度によって生じる符号間干渉により、入力データＩＷが、破線ＩＷ１Ａ、ＩＷ２Ａ、ＩＷ３ＢまたはＩＷ４Ｂのように変化する場合には、理想的なタップ係数に近いタップ係数を精度よく求めることが可能となる。

次に、図１で示したタップ係数計算回路１０５およびフィルタ回路１０６の構成を説明する。図４は、実施の形態１に係わるタップ係数計算回路１０５およびフィルタ回路１０６の構成の構成を示すブロック図である。

タップ係数計算回路１０５は、データＤ１〜Ｄｎに対応した２入力の排他的論理和回路４０１−１〜４０１−ｎと、データＤ１〜Ｄｎに対応したアップダウンカウンタ４００−１〜４００−ｎを備えている。排他的論理和回路４０１−１〜４０１−ｎのそれぞれの一方の入力には、デマルチプレクサ１０４（図１）からのデータＤ１〜Ｄｎが供給され、それぞれの他方の入力には、デマルチプレクサ１０４からのエラーデータＥ０が共通に供給されている。アップダウンカウンタ４００−１〜４００−ｎには、対応するデータが供給されている排他的論理和回路４０１−１〜４０１−ｎの出力が、アップダウン信号Ｕｐｄｎ−Ｔａｐ１〜Ｕｐｄｎ−Ｔａｐｎとして供給されている。また、アップダウンカウンタ４００−１〜４００−ｎには、フィルタ回路１０６から、更新を制御する更新制御信号Ｕｐｄａｔｅが供給されている。

アップダウンカウンタ４００−１〜４００−ｎのそれぞれは、フィルタ回路１０６からの更新制御信号Ｕｐｄａｔｅがロウレベル（論理値０）のとき、アップダウン動作が可能となり、フィルタ回路１０６からの更新制御信号Ｕｐｄａｔｅがハイレベル（論理値１）のとき、アップダウン動作が禁止される。これらのアップダウンカウンタ４００−１〜４００−ｎのカウント値が、タップ係数Ｔａｐ１〜Ｔａｐｎとして、対応するタップ係数乗算器１２４−１〜１２４−ｎ（図１）へ供給される。

排他的論理和回路４０１−１〜４０１−ｎのそれぞれは、供給されているエラーデータＥ０とデータＤ１〜Ｄｎとの間で排他的論理和演算を実施し、演算結果をアップダウン信号Ｕｐｄｎ−Ｔａｐ１〜Ｕｐｄｎ−Ｔａｐｎとして出力する。アップダウンカウンタ４００−１〜４００−ｎのそれぞれは、更新制御信号Ｕｐｄａｔｅが論理値０のとき、アップダウン信号Ｕｐｄｎ−Ｔａｐ１〜Ｕｐｄｎ−Ｔａｐｎに従って、カウント値をアップまたはダウンする。

これに対して、更新制御信号Ｕｐｄａｔｅが論理値１の場合には、アップダウンカウンタ４００−１〜４００−ｎのそれぞれは、アップダウン信号Ｕｐｄｎ−Ｔａｐ１〜Ｕｐｄｎ−Ｔａｐｎにかかわらず、カウント値のアップおよびダウンを行わない。そのため、アップおよびダウンされずに、維持されたカウント値が、タップ係数Ｔａｐ１〜Ｔａｐｎとして、タップ係数乗算器１２４−１〜１２４−ｎへ供給されることになる。

フィルタ回路１０６は、デマルチプレクサ１０４から基準データＤ０と１シンボル後のデータＤ−１とを受ける２入力の排他的論理和回路４０２を備えている。排他的論理和回路４０２は、基準データＤ０とデータＤ−１との間で排他的論理和演算を行う。この排他的論理和演算の結果が、更新制御信号Ｕｐｄａｔｅとして、フィルタ回路１０６から出力される。そのため、基準データＤ０の論理値と１シンボル後のデータＤ−１の論理値とが一致した場合、更新制御信号Ｕｐｄａｔｅの論理値は、０となり、不一致の場合には、更新制御信号Ｕｐｄａｔｅの論理値は、１となる。

これにより、基準データＤ０と基準データＤ０よりも１シンボル後のデータＤ−１との間で符号（論理値）が、一致した場合には、タップ係数計算回路１０５は、タップ係数Ｔａｐ１〜Ｔａｐｎの更新を行う。この場合、タップ係数Ｔａｐ１〜Ｔａｐｎのそれぞれが、基準データＤ０よりも前のシンボルのデータＤ１〜Ｄｎの符号（論理値）とエラーデータＥ０の符号（論理値）との排他的論理和演算の結果に従って、アップまたはダウンされることにより、更新が行われる。これに対して、基準データＤ０と基準データＤ０よりも１シンボル後のデータＤ−１との間で符号（論理値）が、不一致の場合には、タップ係数Ｔａｐ１〜Ｔａｐｎのそれぞれは、更新が行われず、維持されることになる。

＜変形例＞
図５は、実施の形態１の変形例に係るフィルタ回路の構成を示すブロック図である。図５には、変形例に係るフィルタ回路以外に、タップ係数計算回路１０５の構成も示されているが、タップ係数計算回路１０５の構成は、図４に示したタップ係数計算回路１０５の構成と同じであるため、説明は省略する。

変形例に係るフィルタ回路１０６は、基準データＤ０と基準データＤ０よりも１シンボル後のデータＤ−１を受ける排他的論理和回路４０２と、セレクタ５００とを備えている。セレクタ５００は、２個の入力端子Ｉ１、Ｉ２と、選択端子Ｓと、出力端子Ｏを備えている。セレクタ５００の入力端子Ｉ１には、排他的論理和回路４０２の出力が供給され、入力端子Ｉ２には、論理値０（ロウレベル）が供給されている。また、セレクタ５００の出力端子Ｏから、更新制御信号Ｕｐｄａｔｅが出力される。

選択端子Ｓには、特に制限されないが、レシーバ回路１０１（図１）の外部に設けられた制御回路（図示しない）からフィルタイネーブル信号ＦＣが供給される。セレクタ５００は、フィルタイネーブル信号ＦＣが、例えばハイレベル（論理値１）のとき、入力端子Ｉ１に供給されている排他的論理和回路４０２の出力を、出力端子Ｏに伝達する。これに対して、フィルタイネーブル信号ＦＣが、ロウレベル（論理値０）のとき、セレクタ５００は、入力端子Ｉ２に供給されている論理値０（ロウレベル）を、出力端子Ｏへ伝達する。

図示しない制御回路によって、上記したフィルタイネーブル信号ＦＣが、ハイレベルにされると、排他的論理和回路４０２の出力が、セレクタ５００を介して、更新制御信号Ｕｐｄａｔｅとしてタップ係数計算回路１０５へ供給されることになる。この場合には、図４で説明したのと同様に、基準データＤ０とデータＤ−１の符号が一致すれば、タップ係数の更新が可能となり、不一致の場合には、タップ係数の更新が禁止されることになる。

一方、図示しない制御回路によって、上記したフィルタイネーブル信号ＦＣが、ロウレベルにされると、セレクタ５００は、論理値０を更新制御信号Ｕｐｄａｔｅとして出力することになる。そのため、基準データＤ０とデータＤ０−１の符号（論理値）にかかわりなく、アップダウンカウンタ４００−１〜４００−ｎは、カウンタの値を、アップダウン信号Ｕｐｄｎ−Ｔａｐ１〜Ｕｐｄｎ−Ｔａｐｎに従って更新（カウントアップまたはカウントダウン）することになる。すなわち、フィルタ回路１０６の機能が無効にされる。

基準データＤ０よりも１シンボル後のデータＤ−１によって生じる符号間干渉の影響は、伝送線路ＤＬの損失または／および通信速度によって変わることが考えられる。そのため、タップ係数Ｔａｐ１〜Ｔａｐｎの更新を禁止することによる有効性も変化することが考えられる。この変形例においては、有効性が低い場合には、制御回路によって、フィルタイネーブル信号ＦＣをロウレベルにする。これにより、タップ係数は、データＤ１〜ＤｎとエラーデータＥ０とに基づいて、常に更新されることになる。

その結果、伝送線路または／および通信速度に応じた等化器を提供することが可能となる。

（実施の形態２）
図６は、実施の形態２に係るフィルタ回路１０６の構成を示すブロック図である。図６にも、フィルタ回路１０６以外に、タップ係数計算回路１０５の構成が示されている。図６に示したタップ係数計算回路１０５の構成は、図４に示したタップ係数計算回路１０５の構成と同じであるため、説明は省略する。

この実施の形態２においては、フィルタ回路１０６の構成が、図４と異なっている。この実施の形態２において、フィルタ回路１０６は、基準データＤ０と基準データＤ０よりも１シンボル後のデータＤ−１とを受ける否定排他的論理和回路６００を備えている。否定排他的論理和回路６００は、基準データＤ０の符号（論理値）と、１シンボル後のデータＤ−１の符号（論理値）とが、不一致の場合、ロウレベル（論理値０）の更新制御信号Ｕｐｄａｔｅを出力し、一致している場合、ハイレベル（論理値１）の更新制御信号Ｕｐｄａｔｅを出力する。

従って、アップダウンカウンタ４００−１〜４００−ｎのそれぞれは、基準データＤ０と１シンボル後のデータＤ−１の符号が不一致のとき、アップダウン信号Ｕｐｄｎ−Ｔａｐ１〜Ｕｐｄｎ−Ｔａｐｎに従って、カウントアップまたはカウントダウンする。このカウントアップまたはカウントダウンしたカウント値が、タップ係数Ｔａｐ１〜Ｔａｐｎとして、タップ係数計算回路１０５から出力される。

図７は、実施の形態２に係るタップ加算回路１２５から出力される入力データの波形を示す波形図である。図７は、図３に示した波形図と同様に、入力データＩＷの波形を示す波形を示している。すなわち、入力データＩＷのアイパターンを示している。実施の形態１と異なり、実施の形態２においては、基準データＤ０の符号と１シンボル後のデータＤ−１の符号とが不一致のとき、タップ係数Ｔａｐ１〜Ｔａｐｎの更新が行われる。そのため、入力データＩＷは、破線ＩＷ１Ｂ、ＩＷ２Ｂ、ＩＷ３ＡまたはＩＷ４Ａのように変化することになる。この場合、データサンプラ１２１およびエラーサンプラ１２２は、入力データＩＷを、基準データＤ０のサンプリングタイミングである時刻ｔ０において、サンプリングする。このときサンプリングする入力データＩＷの波形は、破線ＩＷ１Ｂ、ＩＷ２Ｂ、ＩＷ３ＡまたはＩＷ４Ａのいずれかに示すように変化しているため、サンプリングは、○印の部分で行われることになる。

実施の形態１と同様に、識別に要する時間の短縮化が図れるため、収束時間の短縮化を図ることが可能となる。また、伝送線路ＤＬの損失または／および通信速度によって生じる符号間干渉により、入力データＩＷが、破線ＩＷ１Ｂ、ＩＷ２Ｂ、ＩＷ３ＡまたはＩＷ４Ａのように変化する場合には、理想的なタップ係数に近いタップ係数を精度よく求めることが可能となる。

時刻ｔ０において、エラーサンプラ１２２に供給されるデータオフセットＶｏｆの値は、時刻ｔ０における破線ＩＷ１Ａ、ＩＷ２Ａ、ＩＷ３ＢまたはＩＷ４Ｂの電圧でよい。データオフセットＶｏｆの電圧値を、図７に示した基準電圧Ｖｒｅｆに対する電位とした場合、データオフセットＶｏｆの電圧値は、実施の形態１に比べて小さくてよい。そのため、実施の形態１に比べて、エラーサンプラ１２２がサンプリングを行う際に比較する電圧範囲を狭くすることが可能となる。

（実施の形態３）
図８は、実施の形態３に係るレシーバ回路の構成を示すブロック図である。図８に示すレシーバ回路１０１の構成は、図１に示したレシーバの構成と類似している。ここでは、図１に示したレシーバ回路との相違点を主に説明する。なお、図８では、図１に示した保持回路ＤＨ、ドライバ回路ＤＶおよび伝送線路ＤＬは省略されている。

図８に示したレシーバ回路１０１においては、タップ係数計算回路１０５が、エラーサンプラ１２２に供給されるオフセット係数Ｏｆｆｓｅｔを形成している。エラーサンプラ１２２は、タップ係数計算回路１０５により形成されたオフセット係数Ｏｆｆｓｅｔを、データオフセットＶｏｆとし、このデータオフセットに基づいて、入力データＩＷをサンプリングする。

タップ係数計算回路１０５は、オフセット係数Ｏｆｆｓｅｔを形成するために、この実施の形態３においては、基準データＤ０とエラーデータＥ０とを用いる。そのため、タップ係数計算回路１０５には、図１に示したタップ係数計算回路と比較すると、基準データＤ０も供給されている。

図９は、実施の形態３に係るタップ係数計算回路１０５の構成を示すブロック図である。同図には、タップ係数計算回路１０５以外に、フィルタ回路１０６の構成も示されているが、このフィルタ回路１０６の構成は、図４で説明したフィルタ回路１０６の構成と同じであるため、説明は省略する。

図９に示したタップ係数計算回路１０５の構成は、図４に示したタップ係数計算回路１０５に対して、オフセット係数Ｏｆｆｓｅｔを形成する回路が追加されている。先ず、図９に示したタップ係数計算回路と図４に示したタップ係数計算回路との間で同じ部分を説明する。図９においてアップダウンカウンタ４００−１〜４００−ｎおよび排他的論理和回路４０１−１〜４０１−ｎの構成は、図４に示したアップダウンカウンタ４００−１〜４００−ｎおよび排他的論理和回路４０１−１〜４０１−ｎの構成と同じである。すなわち、タップ係数Ｔａｐ１〜Ｔａｐｎを形成する部分の構成は、図９と図４とにおいて同じである。そのため、タップ係数Ｔａｐ１〜Ｔａｐｎを形成する部分についての説明は省略する。

図４に対して、図９に示したタップ係数計算回路１０５で追加されているのは、アップダウンカウンタ９００と否定排他的論理和回路９０１である。このアップダウンカウンタ９００と否定排他論理和回路９０１とによって、オフセット係数Ｏｆｆｓｅｔを形成する回路が構成されている。否定的排他論理和回路９０１は、２入力であり、その一方の入力に、基準データＤ０が供給され、他方の入力に、エラーデータＥ０が供給されている。この否定排他論理和回路９０１の出力は、オフセット用アップダウン信号Ｕｐｄｎ−Ｏｆｆｓｅｔとして、アップダウンカウンタ９００に供給されている。アップダウンカウンタ９００には、さらに、更新制御信号Ｕｐｄａｔｅが供給されており、このアップダウンカウンタ９００のカウント値が、オフセット係数Ｏｆｆｓｅｔとして、タップ係数計算回路１０５から出力される。

アップダウンカウンタ９００は、アップダウンカウンタ４００−１〜４００−ｎと同様に、更新制御信号Ｕｐｄａｔｅがロウレベル（論理値０）のとき、アップダウンの動作が許容され、更新制御信号Ｕｐｄａｔｅがハイレベル（論理値１）のとき、アップダウン動作が禁止される。アップダウンカウンタ９００は、アップダウンの動作が許容されているとき、すなわち、更新制御信号Ｕｐｄａｔｅがロウレベルのとき、供給されているオフセット用のアップダウン信号Ｕｐｄｎ−Ｏｆｆｓｅｔに従って、アップ動作またはダウン動作を行う。アップ動作によってアップされたカウントまたはダウン動作によってダウンされたカウント値が、オフセット係数Ｏｆｆｓｅｔとして、タップ係数計算回路１０５から出力される。

否定排他的論理和回路９０１は、基準データＤ０の符号（論理値）とエラーデータＥ０の符号（論理値）の組合せに従って、オフセット用のアップダウン信号Ｕｐｄｎ−Ｏｆｆｓｅｔを出力する。アップダウンカウンタ９００は、更新制御信号Ｕｐｄａｔｅによって、更新が許容されているとき、すなわち更新制御信号Ｕｐｄａｔｅがロウレベルのとき、このアップダウン信号Ｕｐｄｎ−Ｏｆｆｓｅｔに従って、カウントアップまたはカウントダウンを行う。カウントアップまたはカウントダウンにより得られたカウント値が、エラーサンプラ１２２のデータオフセットＶｏｆとして用いられる。そのため、エラーサンプラ１２２に供給されるデータオフセットを、基準データＤ０とエラーデータＥ０とに基づいて、自動で調整することが可能となる。

また、フィルタ回路１０６からの更新制御信号Ｕｐｄａｔｅによって、基準データＤ０と１シンボル後のデータＤ−１の符号が一致する場合のみ、アップダウンカウンタ９００の更新が許容される。そのため、基準データＤ０と１シンボル後のデータＤ−１の符号が一致する場合に対応するデータオフセットが形成されるようになり、基準データＤ０およびデータＤ−１とは無関係にデータオフセットを形成するのに比べて、エラーサンプラ１２２へ供給されるデータオフセットの収束性と安定性を向上させることが可能となる。

また、更新制御信号Ｕｐｄａｔｅによって、タップ係数Ｔａｐ１〜Ｔａｐｎの更新と、オフセットＯｆｆｓｅｔの更新が制御されるため、エラーサンプラ１２２に供給されるデータオフセットであるオフセット係数Ｏｆｆｓｅｔは、入力データＩＷの変化に合わせることが可能となる。図３において、入力データＩＷが、破線ＩＷ１ＡまたはＩＷ２Ａに示すように変化する場合には、オフセット係数Ｏｆｆｓｅｔが、時刻ｔ０における破線ＩＷ１Ａ（ＩＷ２Ａ）の電圧を示すようにすることが可能である。同様に、図３において、入力データＩＷが、破線ＩＷ３ＢまたはＩＷ４ＢＡに示すように変化する場合には、オフセット係数Ｏｆｆｓｅｔが、時刻ｔ０における破線ＩＷ３Ｂ（ＩＷ４Ｂ）の電圧を示すようにすることが可能である。

図８および図９では、実施の形態１と同様に、基準データＤ０の符号と１シンボル後のデータＤ−１の符号が一致した場合、オフセット係数Ｏｆｆｓｅｔの更新を行う例を説明したが、実施の形態２で説明したように、基準データＤ０の符号と１シンボル後にデータＤ−１の符号が不一致の場合に、更新するようにしてもよい。

また、実施の形態２および３において、実施の形態１の変形例で説明したように、フィルタ回路１０６の機能の有効／無効をフィルタイネーブル信号ＦＣによって制御するようにしてもよい。

タップ係数計算回路１０５およびフィルタ回路１０６は、実施の形態１〜３で説明した構成に限定されず、種々の構成をとることができる。

また、実施の形態１〜３においては、基準データＤ０の符号と１シンボル後のデータの符号とに基づいて、更新の有無を制御していたが、これに限定されるものではない。すなわち、基準データＤ０を基準として、１シンボル後ではなく、複数シンボル後のデータの符号と、基準データＤ０の符号とに基づいて、更新の有無を制御してもよい。さらに、基準データＤ０を基準として、後の複数のシンボルのそれぞれのデータの符号と、基準データＤ０の符号とに基づいて、更新の有無を制御するようにしてもよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１０１ レシーバ回路
１０２ 入力バッファ
１０３ 判定帰還型イコライザ
１０４ デマルチプレクサ
１０５ タップ係数計算回路
１０６ フィルタ回路
１２１ データサンプラ
１２２ エラーサンプラ
１２３ ビットシフト回路
１２４ タップ係数乗算回路
１２５ タップ加算回路
ＤＶ ドライバ回路
ＤＬ 伝送線路
ＥＱ 等化器

Claims (11)

1. 入力データをサンプリングして、前記入力データに応じた時系列のデータ列を出力するデータサンプラと、
   前記データサンプラから出力されるデータ列のうち、基準データよりも前のデータ列に対してタップ係数を乗算し、乗算結果と入力信号との演算によって、前記入力データを形成する演算回路と、
   前記基準データよりも前のデータ列に基づいて、前記タップ係数を更新するタップ係数計算回路と、
   前記データ列のうち、前記基準データと前記基準データよりも後のデータとを受け、前記タップ係数計算回路による前記タップ係数の更新の有無を制御する判定回路と、
   を備えた、等化器。
2. 請求項１に記載の等化器において、
   前記等化器は、所定のオフセットを基にして、前記入力データをサンプリングするエラーサンプラを備え、
   前記タップ係数計算回路は、前記データ列のうち、前記基準データよりも前のデータ列と、前記エラーサンプラからのエラーデータとに基づいて、前記タップ係数を更新する、等化器。
3. 請求項２に記載の等化器において、
   前記等化器は、前記データサンプラからのデータ列と、前記エラーサンプラからのエラーデータとを保持する保持回路を備え、前記保持回路に保持された前記基準データよりも前のデータ列と前記エラーデータが、前記タップ係数計算回路へ供給され、前記保持回路に保持された前記基準データと前記基準データよりも後のデータが、前記判定回路に供給される、等化器。
4. 請求項３に記載の等化器において、
   前記エラーサンプラは、前記入力データに応じた時系列のエラーデータ列を形成し、形成された前記エラーデータ列のうち、前記基準データに対応するエラーデータが、前記保持回路に保持される、等化器。
5. 入力信号を受信する入力バッファと、データサンプラおよびエラーサンプラを有する判定帰還型イコライザと、前記データサンプラから出力されるデータ出力と前記エラーサンプラから出力されるエラー出力を受けて、前記判定帰還型イコライザにおけるタップ係数を適応的に計算するタップ係数計算回路とを備えた等化器であって、
   前記等化器は、
   前記データサンプラから出力されるデータ出力のうち、基準データとなる前記データ出力のうちの所定の１シンボルのデータと、前記所定の１シンボルよりも１シンボル後のデータと受けるフィルタ回路を備え、
   前記フィルタ回路の結果に従って、前記タップ係数計算回路における前記タップ係数の更新の有無が定められる、等化器。
6. 請求項５に記載の等化器において、
   前記フィルタ回路は、前記基準データと、前記１シンボル後のデータとの間で、排他的論理和の演算を行い、前記排他的論理和の演算結果が一致を示すとき、前記タップ係数計算回路における前記タップ係数の更新を行う、等化器。
7. 請求項５に記載の等化器において、
   前記フィルタ回路は、前記基準データと、前記１シンボル後のデータとの間で、否定排他的論理和の演算を行い、前記否定排他的論理和の演算結果が不一致を示すとき、前記タップ係数計算回路における前記タップ係数の更新を行う、等化器。
8. 請求項５に記載の等化器において、
   前記フィルタ回路には、前記フィルタ回路の機能を無効にするイネーブル信号が供給される、等化器。
9. 請求項５に記載の等化器において、
   前記フィルタ回路は、前記基準データと、前記所定のシンボルよりも後の複数のシンボルのそれぞれのデータとを受ける、等化器。
10. 請求項５に記載の等化器において、
    前記エラーサンプラは、オフセット係数に従ったオフセットに基づいて、サンプリングを行い、前記オフセット係数の更新の有無が、前記フィルタ回路によって制御される、等化器。
11. 請求項１０に記載の等化器において、
    前記フィルタ回路によって、前記オフセット係数の更新が許容されているとき、前記オフセット係数の更新は、前記基準データとエラー出力とに基づいて行われる、等化器。

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