JP6540587B2 - パワーモジュール - Google Patents

パワーモジュール Download PDF

Info

Publication number
JP6540587B2
JP6540587B2 JP2016090263A JP2016090263A JP6540587B2 JP 6540587 B2 JP6540587 B2 JP 6540587B2 JP 2016090263 A JP2016090263 A JP 2016090263A JP 2016090263 A JP2016090263 A JP 2016090263A JP 6540587 B2 JP6540587 B2 JP 6540587B2
Authority
JP
Japan
Prior art keywords
semiconductor element
insulating substrate
circuit pattern
semiconductor elements
power module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016090263A
Other languages
English (en)
Other versions
JP2017199830A (ja
Inventor
聡 川畑
聡 川畑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2016090263A priority Critical patent/JP6540587B2/ja
Publication of JP2017199830A publication Critical patent/JP2017199830A/ja
Application granted granted Critical
Publication of JP6540587B2 publication Critical patent/JP6540587B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
    • H10W72/07552—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting changes in structures or sizes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/521—Structures or relative sizes of bond wires
    • H10W72/527—Multiple bond wires having different sizes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements

Landscapes

  • Inverter Devices (AREA)

Description

本発明は、パワーモジュールの構造に関する。
近年、車両分野や産業機械分野または民生用機器分野において、高電圧、大電流動作が可能なパワーモジュールが用いられている。このようなパワーモジュールでは、搭載されている半導体素子が自己の発熱により高温になるため、高放熱性が要求される。そのため、熱伝導性に優れる銅を材料とした回路板及び放熱板を基板両面に接合するパワーモジュールが提案されている。例えば、特許文献1のパワーモジュールでは、回路板及び放熱板に異なる銅合金材料を使用して、異なる塑性変形能を与えて基板との密着性を良くし、放熱性を向上させている。
特開2012−23403公報
しかしながら、特許文献1のパワーモジュールでは、同一基板上において、複数の半導体素子を回路板表面に配置した場合、同じパワーを半導体素子に与えたとしても、同一基板上の中心部に熱が集中するため、素子間の発熱アンバランスを生み、放熱効率が悪化するという問題点があった。
本発明は上記した問題点を解決するためになされたものであり、少なくとも3つ以上の半導体素子の発熱アンバランスを抑制するので、高温でも安定に動作させることができるパワーモジュールを得ることを目的とするものである。
一方主面に回路パターンが接合された絶縁基板に一列状に載置されたパワー半導体素子を有するパワーモジュールにおいて、パワー半導体素子は回路パターンと接合して絶縁基板に載置され、少なくとも3つ以上のパワー半導体素子のうち、両端に位置する第1パワー半導体素子と第2パワー半導体素子とに挟まれて位置する第3パワー半導体素子の直下の回路パターンの主面に対する垂直方向の厚みは、第1パワー半導体素子又は第2パワー半導体素子の直下の回路パターンの主面に対する垂直方向の厚みより大きいことを特徴とする。
本発明に係るパワーモジュールによれば、パワーモジュール中で同一絶縁基板上に一列に載置された少なくとも3つ以上のパワー半導体素子のうち、両端に位置するパワー半導体素子に挟まれるパワー半導体素子の素子温度が高くなる傾向にあるため、両端に位置するパワー半導体素子に挟まれるパワー半導体素子の直下の回路パターンを厚くすることで、両端に位置するパワー半導体素子よりも両端に位置するパワー半導体素子に挟まれるパワー半導体素子の放熱効率を向上させて発熱アンバランスを抑制するので、パワーモジュールを高温でも安定に動作させることができる。
実施の形態1のパワーモジュールを示す平面図である。 実施の形態1のパワーモジュールにおいて図1のA−A’線における断面図である。 実施の形態1のパワーモジュールにおいて図2の点線10で囲われた部分を示す拡大図である。 実施の形態2のパワーモジュールを示す断面図である。
実施の形態1
実施の形態1におけるパワーモジュールについて説明する。図1は、実施の形態1のパワーモジュールを示す平面図である。図2は、図1のA−A’線における断面図である。なお、図1、図2において、同一符号は同一又は相当部分を示し、以下も同様である。パワーモジュール100は、半導体素子1a、1b、1c(以下、1で代表する場合もある)がはんだを介して絶縁基板3の一方主面(上面)に接合されている回路パターン2a、2b,2c(以下、2で代表する場合もある)に接合し、絶縁基板3の主面に対向する絶縁基板3の他面(下面)に銅ベース4がはんだを介して接合される構成である。なお、銅ベース4はモジュール基板の一例である。
図1に示すパワーモジュールでは、半導体素子1a、1b、1cが並列回路を構成している。半導体素子1は、スイッチング素子であるIGBTであり、はんだを介して回路パターン2の上面に一列に接合される。なお、半導体素子は、IGBT以外のMOSFETあるいはダイオード等であってもよい。また、半導体素子の個数は3個に限定されるものではなく、例えば、6個の半導体素子を組み合わせてインバータ回路を形成してもよい。回路パターン2は、銅または銅合金により回路パターンを構成しており絶縁基板3の上面にはんだあるいはろう材を介して接合される。回路パターン2は、半導体素子1の裏面電極、すなわち、IGBTの場合はコレクタ電極と接続しており、半導体素子1の動作時に発生した熱を広げた上で、絶縁基板3側に放熱する役割を果たす。さらに、回路パターン2a、2b,2cは、各回路パターン間において、金属ワイヤー6により電気的に接続されており、また、外部との電気信号を授受するための端子(図示せず)を有する。
絶縁基板3は、セラミックス基板、窒化珪素基板、窒化アルミニウム基板、その他の窒化物、ホウ化物、酸化物、炭化物あるいはこれらの複合化合物の絶縁基板を用いることができる。絶縁基板3は銅ベース4の上面にはんだで接合されており、絶縁基板3の同一平面上に回路パターン2を介して半導体素子1が接続されて、銅ベース4と半導体素子1とが電気的に絶縁される。
出力パターン5は銅または銅合金で形成されており、絶縁基板3の上面にはんだを介して接合される。出力パターン5は、半導体素子1の表面電極、すなわちIGBTの場合はエミッタ電極と金属ワイヤー6を介して電気的に接続され、電気信号を外部へ出力するための端子(図示せず)を有する。銅ベース4は銅または銅合金で形成されており、半導体素子1の動作時に発生した熱を放熱するヒートシンクとしての役割を果たす。半導体素子1の動作時に発生した熱は、半導体素子1から回路パターン2を介して、絶縁基板3に伝達し、さらに、銅ベース4を介して放熱する。
図3は、図2の点線10で囲われた部分を示す拡大図である。ここで、半導体素子1a、1bに同じパワーを印加した場合における半導体素子1a、1bの各々で発生する熱の放熱経路を矢印11a、11bで示している。半導体素子1aで発生した熱は、回路パターン2aが薄いため、回路パターンの端部12a、12dまで熱が広がらず、熱の広がりが回路パターンのある位置12b、12cに制限されている。一方、半導体素子1bで発生した熱は、回路パターン2bが厚く、回路パターンの端部13a、13bまで熱が広がるため、回路パターンが薄い場合よりも放熱効率を向上させることができる。
図2のようなパワーモジュールを想定した場合、半導体素子1bは半導体素子1a、1cに挟まれて位置しており、半導体素子1bは、半導体素子1a、1cに対して素子温度が高くなる。かかる現象が生じるのは、半導体素子1a、1cから発生した熱が、半導体素子1a、1cに挟まれて位置する半導体素子1bの方向に熱伝導して、素子温度を相対的に上昇させるからである。
また、図2に示すような同一の絶縁基板上に回路パターンを介して一列に載置された半導体素子が3つの場合は、両端に位置する2つの半導体素子により1つの半導体素子が挟まれる。さらに、同一の絶縁基板上に回路パターンを介して載置された半導体素子が一列に並べられた5個である場合は、両端に位置する2つの半導体素子により3つの半導体素子が挟まれる。なお、実施例に限らず、半導体素子の個数は少なくとも3つ以上で一列に並んでいればよく、例えば、L字型に半導体素子を配置するパワーモジュールに対して、半導体素子を一列に配置することでパワーモジュールを小型化することができる。
両端に位置する2つの半導体素子1a、1cに対して、半導体素子1a、1cに挟まれて位置し半導体素子1a、1cからの熱拡散の影響を受けて相対的に素子温度が高くなる半導体素子1bの直下にある回路パターン2bの絶縁基板3の上面に対して垂直方向の厚みを、半導体素子1a、1cの直下にある回路パターン2a、2bの絶縁基板の上面に対して垂直方向の厚みよりも大きくすることで、半導体素子1a、1cに対して半導体素子1bの放熱効率を高めることができる。なお、実施例に限らず回路パターン2は絶縁基板3の上面に一様に広がるように形成され、部分的に回路パターン2を厚くしても半導体素子1a、1cに対して半導体素子1bの放熱効率を高めることができる。さらに、両端に位置する2つの半導体素子に挟まれる位置にある半導体素子の直下にある回路パターンの厚さは、両端に位置する半導体素子の直下にある回路パターンの厚みに対して例えば1.5倍程度大きくすることが好ましい。
この実施の形態1のパワーモジュールによれば、一列に並ぶ少なくとも3つ以上の半導体素子のうち、両端に位置する半導体素子に挟まれる半導体素子の素子温度が相対的に高くなる傾向にあることから、両端に位置する半導体素子に挟まれる半導体素子の直下の回路パターンを厚くすることで、両端に位置する半導体素子よりも両端に位置する半導体素子に挟まれる半導体素子の放熱効率を向上させて、全体として発熱アンバランスを抑制できるという効果を奏する。
実施の形態2
実施の形態2のパワーモジュールについて説明する。図4は、実施の形態2のパワーモジュールを示す断面図である。実施の形態2のパワーモジュールは、実施の形態1のパワーモジュールにおいて、半導体素子が搭載される絶縁基板の厚みが同一であるのに対して、絶縁基板の厚みが同一でない点が異なる。
図4より、絶縁基板3は半導体素子1aと1b、および、1bと1cの各半導体素子間において段差を有し、半導体素子1bの下方に位置する絶縁基板3が凹部を有するように形成されている。絶縁基板3の凹部の底面は、回路パターン2bと絶縁基板3とが接合する接合部を有しており、絶縁基板3の凹部の底面から絶縁基板3の上面に対向する絶縁基板3の下面までの部位を絶縁基板部位3bとしている。両端に位置する半導体素子1a、1cの下方には回路パターン2a、2cと絶縁基板3とが接合する接合部を絶縁基板3が有しており、絶縁基板3の凹部底面より半導体素子側に高く位置する絶縁基板3の上面から絶縁基板3の下面までの部位を絶縁基板部位3a、3cとしている。半導体素子1bは半導体素子1a、1cに挟まれて位置しており、半導体素子1bは、両端に位置する半導体素子1a、1cに対して素子温度が高くなるため、絶縁基板部位3a、3cと回路パターン2a、2cとの接合部から絶縁基板3の下面までの絶縁基板の上面に対する垂直方向の厚みは、絶縁基板部位3bと回路パターン2bとの接合部から絶縁基板3の下面までの絶縁基板3の上面に対する垂直方向の厚みよりも大きく、さらに半導体素子1bの直下の回路パターン2bを半導体素子1a、1cの直下の回路パターン2a、2cに対して相対的に厚くすることで、両端に位置する半導体素子1a、1cよりも半導体素子1bの放熱効率をさらに高めることができる。なお、半導体素子1a、1cに対して素子温度が高い半導体素子1bの直下に位置する回路パターン2bを、両端に位置する半導体素子1a、1cの直下に位置する回路パターン2a、2cよりも熱伝導率の良い材料である銀などに変更することで、半導体素子1a、1cよりも半導体素子1bの放熱効率をさらに向上させることができる。
この実施の形態2のパワーモジュールによれば、一列に並ぶ少なくとも3つ以上の半導体素子のうち、両端に位置する半導体素子に挟まれる半導体素子の素子温度が高くなる傾向にあることから、両端に位置する半導体素子に挟まれる半導体素子の直下の回路パターンと絶縁基板との接合部から絶縁基板の下面までの厚みを両端に位置する半導体素子の直下の回路パターンと絶縁基板との接合部から絶縁基板の下面までの厚みより相対的に薄く、かつ、回路パターンを厚くすることで両端に位置する半導体素子よりも両端に位置する半導体素子に挟まれる半導体素子の放熱効率を向上させて発熱アンバランスを抑制できるという効果を奏する。
また、両端に位置する半導体素子に挟まれる半導体素子の直下の回路パターンの部位を、両端に位置する半導体素子の直下の回路パターンの部位よりも熱伝導率の良い材料である銀などに変更することで、両端に位置する半導体素子よりも両端に位置する半導体素子に挟まれる半導体素子の放熱効率をさらに向上させることができる。
なお、本発明は、その発明の範囲内において、各実施の形態及び変形例を自由に組み合わせ、各実施の形態を適宜、変形、省略することが可能である。
1a,1b,1c 半導体素子、2a,2b,2c 回路パターン、3 絶縁基板、4 銅ベース、5 出力パターン、6 金属ワイヤー、11a,11b 放熱経路、100 パワーモジュール。

Claims (3)

  1. 一方主面に回路パターンが接合された絶縁基板と、
    前記回路パターンと接合して前記絶縁基板に一列状に載置された少なくとも3つ以上のパワー半導体素子を有するパワーモジュールであって、
    前記パワー半導体素子のうち、両端に位置する第1パワー半導体素子と第2パワー半導体素子とに挟まれて位置する第3パワー半導体素子の直下の前記回路パターンの前記主面に対する垂直方向の厚みは、前記第1パワー半導体素子又は前記第2パワー半導体素子の直下の前記回路パターンの前記主面に対する垂直方向の厚みより大きいことを特徴とするパワーモジュール。
  2. 前記第1パワー半導体素子又は前記第2パワー半導体素子の直下の前記回路パターンと前記主面との接合部から前記主面に対向する前記絶縁基板の他面までの前記主面に対する垂直方向の前記絶縁基板厚みは、前記第3パワー半導体素子の直下の前記回路パターンと前記主面との接合部から前記他面までの前記主面に対する垂直方向の前記絶縁基板の厚みより大きいことを特徴とする請求項1に記載のパワーモジュール。
  3. 前記第3パワー半導体素子の直下に位置する前記回路パターンは、銀で構成されていることを特徴とする請求項1又は2に記載のパワーモジュール。
JP2016090263A 2016-04-28 2016-04-28 パワーモジュール Active JP6540587B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2016090263A JP6540587B2 (ja) 2016-04-28 2016-04-28 パワーモジュール

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016090263A JP6540587B2 (ja) 2016-04-28 2016-04-28 パワーモジュール

Publications (2)

Publication Number Publication Date
JP2017199830A JP2017199830A (ja) 2017-11-02
JP6540587B2 true JP6540587B2 (ja) 2019-07-10

Family

ID=60238234

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016090263A Active JP6540587B2 (ja) 2016-04-28 2016-04-28 パワーモジュール

Country Status (1)

Country Link
JP (1) JP6540587B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN211908640U (zh) * 2020-05-19 2020-11-10 阳光电源股份有限公司 一种功率变换装置
CN115004359A (zh) * 2020-08-28 2022-09-02 富士电机株式会社 半导体装置
JP2023109210A (ja) * 2022-01-27 2023-08-08 三菱電機株式会社 半導体装置
US20260011629A1 (en) * 2024-07-02 2026-01-08 Semiconductor Components Industries, Llc Substrate with stepped conductive layer surface

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61139047A (ja) * 1984-12-11 1986-06-26 Toshiba Corp 半導体装置
US7898807B2 (en) * 2009-03-09 2011-03-01 General Electric Company Methods for making millichannel substrate, and cooling device and apparatus using the substrate
DE102009033029A1 (de) * 2009-07-02 2011-01-05 Electrovac Ag Elektronische Vorrichtung

Also Published As

Publication number Publication date
JP2017199830A (ja) 2017-11-02

Similar Documents

Publication Publication Date Title
CN111261598B (zh) 封装结构及其适用的电源模块
JP6217756B2 (ja) 半導体モジュール
KR102586458B1 (ko) 반도체 서브 어셈블리 및 반도체 파워 모듈
JP7060104B2 (ja) 半導体装置
JP2021141220A (ja) 半導体モジュール
KR20130115456A (ko) 반도체 패키지, 반도체 모듈, 및 그 실장 구조
JP2013197560A (ja) パワー半導体モジュール
JP2021180234A (ja) 半導体モジュール
WO2015005181A1 (ja) 電力変換部品
WO2022059251A1 (ja) 半導体装置
JP2016174034A (ja) 半導体パワーモジュール
JP2005116702A (ja) パワー半導体モジュール
JP2017199830A (ja) パワーモジュール
JP5477157B2 (ja) 半導体装置
JP5429413B2 (ja) 半導体装置
EP2178117A1 (en) Power semiconductor module with double side cooling
JP7306294B2 (ja) 半導体モジュール
JP5177174B2 (ja) 半導体装置
JPWO2018029801A1 (ja) 半導体装置
JP5682511B2 (ja) 半導体モジュール
JP7582147B2 (ja) 半導体装置
JP6827402B2 (ja) 半導体装置
KR101897304B1 (ko) 파워 모듈
CN107210281B (zh) 带有改进的键合连接结构的功率半导体模块
JP2016001644A (ja) 半導体モジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180515

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190215

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190514

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190527

R151 Written notification of patent or utility model registration

Ref document number: 6540587

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250